JP2002279794A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002279794A
JP2002279794A JP2001079767A JP2001079767A JP2002279794A JP 2002279794 A JP2002279794 A JP 2002279794A JP 2001079767 A JP2001079767 A JP 2001079767A JP 2001079767 A JP2001079767 A JP 2001079767A JP 2002279794 A JP2002279794 A JP 2002279794A
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signal
circuit
level
memory cell
program
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JP2001079767A
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Takuya Ariki
卓弥 有木
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Abstract

(57)【要約】 【課題】 パッケージングされた後でも不良なメモリセ
ルをスペアメモリセルで置換することが可能か否かを容
易に検知することが可能な半導体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭに含まれる判定回路１２は、
冗長行デコーダ２４および冗長列デコーダ２８からの信
号／ＲＲＥ１，／ＲＲＥ２，／ＣＲＥ１，／ＣＲＥ２に
基づいて、アドレス信号がプログラムされていないプロ
グラム回路があるか否かを判定し、判定結果に応じたレ
ベルの信号／ＲＥＩを出力バッファ１３および信号出力
端子Ｔ１を介して外部に出力する。したがって、ＳＤＲ
ＡＭがパッケージングされた後でも、端子Ｔ１に現われ
る信号ＲＥのレベルを検出することにより、リペア可能
か否かを容易に知ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、不良なメモリセルをスペアメモリセルで置
換する冗長方式が採用された半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと称す）のような半導体記憶
装置では、不良な行または列をスペアの行または列で置
換する冗長方式が採用されている。半導体記憶装置に
は、不良な行または列に対応するアドレス信号をプログ
ラムするための複数のヒューズが設けられており、それ
らのヒューズはウェハ状態でレーザ光を用いてブローさ
れる。複数のヒューズによってプログラムされたアドレ
ス信号が入力された場合は、不良な行または列の代わり
にスペアの行または列が選択される。したがって、冗長
方式によれば、不良な行または列を有する半導体記憶装
置を救済することができ、半導体記憶装置の歩留まりの
向上を図ることができる。
【０００３】
【発明が解決しようとする課題】しかし、半導体記憶装
置がパッケージングされた後に不良な行または列が発見
される場合があり、このような場合は従来の冗長方式で
は救済することができなかった。そこで最近では、高電
圧によってブローされる電気ヒューズを使用することに
より、半導体記憶装置がパッケージングされた後でも不
良な行または列をスペアの行または列で置換することが
可能な冗長方式が研究されている。特に、サーバ機のよ
うに高い信頼性を維持しなければならないシステムにお
いては、システムの信頼性向上の一環として半導体記憶
装置がパッケージングされた後でもその半導体記憶装置
を救済することが可能な冗長方式が求められている。
【０００４】それゆえに、この発明の主たる目的は、パ
ッケージングされた後でも不良なメモリセルをスペアメ
モリセルで置換することが可能な否かを容易に検知する
ことが可能な半導体記憶装置を提供することである。
【０００５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、冗長方式が採用された半導体記憶装置であっ
て、それぞれに固有のアドレス信号が予め割当てられた
複数のメモリセルと、複数のメモリセルのうちの不良な
メモリセルと置換するためのスペアメモリセルと、外部
から与えられたアドレス信号に従って、複数のメモリセ
ルのうちのいずれかのメモリセルを選択するデコーダ
と、不良なメモリセルのアドレス信号をプログラムする
ための少なくとも１つの第１のヒューズを含み、外部か
ら与えられたアドレス信号が少なくとも１つの第１のヒ
ューズによってプログラムされていることに応じてデコ
ーダを非活性化させるとともにスペアメモリセルを選択
するプログラム回路と、デコーダによって選択されたメ
モリセルおよびプログラム回路によって選択されたスペ
アメモリセルのデータ信号の書込／読出を行なうための
書込／読出回路と、プログラム回路にアドレス信号がプ
ログラムされているか否かを判定し、判定結果に応じた
レベルの信号を出力する第１の判定回路とを備えたもの
である。
【０００６】好ましくは、スペアメモリセルおよびプロ
グラム回路は複数組設けられ、第１の判定回路は、アド
レス信号がプログラムされていないプログラム回路があ
るか否かを判定し、判定結果に応じたレベルの信号を出
力する。
【０００７】また好ましくは、半導体記憶装置がパッケ
ージングされた後に見つけられた不良なメモリセルのア
ドレス信号がプログラムされたプログラム回路があるか
否かを判定し、判定結果に応じたレベルの信号を出力す
る第２の判定回路がさらに設けられる。
【０００８】また好ましくは、第１の判定回路は、第２
の判定回路によって半導体記憶装置がパッケージングさ
れた後に見つけられた不良なメモリセルのアドレス信号
がプログラムされたプログラム回路があると判定された
場合は、アドレス信号がプログラムされていないプログ
ラム回路があるか否かに関係なく、アドレス信号がプロ
グラムされていないプログラム回路はないと判定する。
【０００９】また好ましくは、それぞれ複数のプログラ
ム回路に対応して設けられ、各々が、対応のプログラム
回路にアドレス信号がプログラムされている場合にブロ
ーされる第２のヒューズを含み、その第２のヒューズが
ブローされている場合は第１のレベルの信号を出力し、
その第２のヒューズがブローされていない場合は第２の
レベルの信号を出力する複数のレジスタがさらに設けら
れ、第１の判定回路は、複数のレジスタの出力信号に基
づいて判定する。
【００１０】また好ましくは、書込／読出回路と外部と
の間でデータ信号の授受を行なうためのデータ入出力端
子と、読出モード時は書込／読出回路によって読出され
たデータ信号をデータ入出力端子に与え、判定モード時
は第１の判定回路の出力信号をデータ入出力端子に与え
る切換回路とがさらに設けられる。
【００１１】また好ましくは、少なくとも１つの第１の
ヒューズを選択的にブローさせて不良なメモリセルのア
ドレス信号をプログラムするためのブロー回路がさらに
設けられる。
【００１２】また好ましくは、第１のヒューズをブロー
させるためのブロー電圧を生成し、ブロー回路を介して
第１のヒューズに与えるブロー電圧発生回路がさらに設
けられる。
【００１３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるシンクロナスＤＲＡＭ（以下、
ＳＤＲＡＭと称す）の全体構成を示すブロック図であ
る。図１において、このＳＤＲＡＭは、クロックバッフ
ァ１、制御信号バッファ２、制御信号ラッチ回路３、ア
ドレスバッファ４、アドレスラッチ回路５、コマンドデ
コーダ６、メモリアレイ７、行選択回路８、列選択回路
９、入力バッファ１０、出力バッファ１１、判定回路１
２、および出力バッファ１３を備える。
【００１４】クロックバッファ１は、信号ＣＫＥが活性
化レベルの「Ｈ」レベルにされたことに応じて活性化さ
れ、外部クロック信号ＣＬＫを制御信号ラッチ回路３、
アドレスラッチ回路５などに伝達させる。制御信号バッ
ファ２および制御信号ラッチ回路３は、クロックバッフ
ァ１からの外部クロック信号ＣＬＫに同期して、外部制
御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを
コマンドデコーダ６に伝達させる。アドレスバッファ４
およびアドレスラッチ回路５は、クロックバッファ１か
らの外部クロック信号ＣＬＫに同期して、外部アドレス
信号Ａ０〜Ａｍ（ただし、ｍは０以上の整数である）を
行選択回路８および列選択回路９に伝達させる。コマン
ドデコーダ６は、制御信号ラッチ回路３からの外部制御
信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭに従
って種々の内部制御信号を生成し、ＳＤＲＡＭ全体を制
御する。
【００１５】メモリアレイ７は、図２に示すように、メ
モリブロック７ａおよびセンスアンプ＋入出力制御回路
７ｂを含む。メモリブロック７ａは、複数行複数列（図
２では図面の簡単化のために３行３列とされている）に
配置された複数のメモリセルＭＣと、それぞれ所定数
（図２では２つ）の行に対応して設けられた所定数のワ
ード線ＷＬと、残りの各行に対応して設けられたスペア
ワード線ＳＷＬと、それぞれ複数列に対応して設けられ
た複数のビット線対ＢＬ，／ＢＬとを含む。所定数の行
のうちの不良な行のワード線ＷＬは、１本のスペアワー
ド線ＳＷＬで置換される。メモリセルＭＣは、アクセス
用のトランジスタと情報記憶用のキャパシタとを含む周
知のものである。
【００１６】センスアンプ＋入出力制御回路７ｂは、デ
ータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）と、それぞれ所
定数（図では２つ）の列に対応して設けられた所定数の
列選択線ＣＳＬと、残りの各列に対応して設けられスペ
ア列選択線ＳＣＳＬと、各列に対応して設けられた列選
択ゲート１４、センスアンプ１５およびイコライザ１６
とを含む。所定数の列のうちの不良な列の列選択線ＣＳ
Ｌは、１本のスペア列選択線ＳＣＳＬで置換される。
【００１７】列選択ゲート１４は、対応の列のビット線
対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとの間
に接続された１対のＮチャネルＭＯＳトランジスタを含
む。ＮチャネルＭＯＳトランジスタのゲートは、対応の
列の列選択線ＣＳＬまたはスペア列選択線ＳＣＳＬを介
して列選択回路９に接続される。列選択回路９によって
列選択線ＣＳＬまたはスペア列選択線ＳＣＳＬが選択レ
ベルの「Ｈ」レベルに立上げられると、ＮチャネルＭＯ
Ｓトランジスタが導通し、ビット線対ＢＬ，／ＢＬとデ
ータ入出力線対ＩＯ，／ＩＯとが結合される。
【００１８】センスアンプ１５は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微小電位差を電源電圧ＶＣＣに増幅する。イコライ
ザ１６は、ビット線イコライズ信号ＢＬＥＱが活性化レ
ベルの「Ｈ」レベルになったことに応じて、ビット線対
ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコライズ
する。メモリアレイ７には、このようなメモリブロック
７ａおよびセンスアンプ＋入出力制御回路７ｂが複数組
設けられている。
【００１９】行選択回路８は、外部制御信号／ＲＡＳが
活性化レベルの「Ｌ」レベルに立下げられたときの外部
アドレス信号Ａ０〜Ａｍである行アドレス信号に従っ
て、各メモリブロック７ａに属する複数のワード線Ｗ
Ｌ，ＳＷＬのうちのいずれかのワード線を選択し、その
ワード線を選択レベルの「Ｈ」レベルに立上げる。列選
択回路９は、外部制御信号／ＣＡＳが活性化レベルの
「Ｌ」レベルに立下げられたときの外部アドレス信号Ａ
０〜Ａｍである列アドレス信号に従って、各メモリブロ
ック７ａに対応する複数の列選択線ＣＳＬ，ＳＣＳＬの
うちのいずれかの列選択線を選択し、その列選択線を選
択レベルの「Ｈ」レベルに立上げる。
【００２０】データ入出力線対ＩＯＰの他方端は、図１
に示すように、入力バッファ１０および出力バッファ１
１に接続される。入力バッファ１０は、書込モード時
に、外部から与えられたデータＤｎ（ただし、ｎは０以
上の整数である）をデータ入出力線対ＩＯＰを介して選
択されたメモリセルＭＣに与える。出力バッファ１１
は、読出モード時に、選択されたメモリセルＭＣからの
読出データＱｎを外部に出力する。判定回路１２および
出力バッファ１３については、後に詳述する。
【００２１】次に、図１および図２で示したＳＤＲＡＭ
の動作について説明する。書込モード時においては、列
選択回路９によって列アドレス信号に応じた列の列選択
線ＣＳＬまたはＳＣＳＬが選択レベルの「Ｈ」レベルに
立上げられ、その列の列選択ゲート１４が導通する。
【００２２】入力バッファ１０は、クロックバッファ１
からの外部クロック信号ＣＬＫに同期して、外部から与
えられた書込データＤｎをデータ入出力線対ＩＯ，／Ｉ
Ｏを介して選択された列のビット線対ＢＬ，／ＢＬに与
える。書込データＤｎは、ビット線対ＢＬ，／ＢＬ間の
電位差として与えられる。次いで、行選択回路８によっ
て、行アドレス信号に応じた行のワード線ＷＬまたはＳ
ＷＬが選択レベルの「Ｈ」レベルに立上げられ、その行
のメモリセルＭＣのトランジスタが導通する。選択され
たメモリセルＭＣのキャパシタには、ビット線ＢＬまた
は／ＢＬの電位に応じた量の電荷が蓄えられる。
【００２３】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられてイ
コライザ１６が非活性化され、ビット線ＢＬ，／ＢＬの
イコライズが停止される。次いで、行選択回路８によっ
て行アドレス信号に対応する行のワード線ＷＬまたはＳ
ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これ
に応じて、ビット線ＢＬ，／ＢＬの電位は、活性化され
たメモリセルＭＣのキャパシタの電荷量に応じて微小量
だけ変化する。
【００２４】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
り、センスアンプ１５が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高い場合
は、ビット線ＢＬの電位が「Ｈ」レベルまで引上げられ
るとともに、ビット線／ＢＬの電位が「Ｌ」レベルまで
引下げられる。逆に、ビット線／ＢＬの電位がビット線
ＢＬの電位よりも微小量だけ高い場合は、ビット線／Ｂ
Ｌの電位が「Ｈ」レベルまで引上げられるとともに、ビ
ット線ＢＬの電位が「Ｌ」レベルまで引下げられる。
【００２５】次いで、列選択回路９によって列アドレス
信号に対応する列の列選択線ＣＳＬまたはＳＣＳＬが選
択レベルの「Ｈ」レベルに立上げられ、その列の選択ゲ
ートが導通する。選択された列のビット線対ＢＬ，／Ｂ
Ｌのデータが列選択ゲート１４およびデータ入出力線対
ＩＯ，／ＩＯを介して出力バッファ１１に与えられる。
出力バッファ１１は、クロックバッファ１からの外部ク
ロック信号ＣＬＫに同期して、読出データＱｎを外部に
出力する。
【００２６】以下、このＳＤＲＡＭの特徴となるスペア
イネーブル判定モードについて詳細に説明する。図３
は、行選択回路８および列選択回路９の構成を示すブロ
ック図である。ただし、図面および説明の簡単化のた
め、メモリアレイ７は１組のメモリブロック７ａおよび
センスアンプ＋入出力制御回路７ｂのみを含むものと
し、メモリブロック７ａには２本のスペアワード線ＳＷ
Ｌおよび２本のスペア列選択線ＳＣＳＬが設けられてい
るものとする。
【００２７】図３において、行選択回路８は、行制御回
路２１、行プリデコーダ２２、行デコーダ２３および冗
長行デコーダ（ＲＲＤ）２４を含む。行制御回路２１
は、コマンドデコーダ６からの信号に従って、行プリデ
コーダ２２、行デコーダ２３および冗長行デコーダ２４
を制御する。行プリデコーダ２２は、行アドレス信号を
プリデコードしてプリデコード信号Ｘ０〜Ｘｍを生成
し、そのプリデコード信号Ｘ０〜Ｘｍを行デコーダ２３
および冗長行デコーダ２４に与える。行デコーダ２３
は、行プリデコーダ２２からのプリデコード信号Ｘ０〜
Ｘｍに従って、複数のワード線ＷＬのうちのいずれかの
ワード線ＷＬを選択し、そのワード線ＷＬを選択レベル
の「Ｈ」レベルにする。
【００２８】冗長行デコーダ２４は、行プリデコーダ２
２からのプリデコード信号Ｘ０〜Ｘｍが不良な行を指定
するものである場合は、信号ＲＨを活性化レベルの
「Ｈ」レベルにして行デコーダ２３を非活性化させると
ともに、その不良な行のワード線ＷＬと予め置換された
スペアワード線ＳＷＬを選択レベルの「Ｈ」レベルにす
る。また、冗長行デコーダ２４は、スペアワード線ＳＷ
Ｌ，ＳＷＬがワード線ＷＬと置換可能か否かを示す信号
／ＲＲＥ１，／ＲＲＥ２を判定回路１２に与える。
【００２９】すなわち冗長行デコーダ２４は、図４に示
すように、ブロー回路３０、プログラム回路３１ａ，３
１ｂ、レジスタ３２ａ，３２ｂ、ドライバ３３ａ，３３
ｂおよびＯＲゲート３４を含む。ブロー回路３０は、行
制御回路２１からの信号によって制御され、プログラム
回路３１ａ，３１ｂの各々に含まれる複数のヒューズを
ブローさせて、不良な行に対応するプリデコード信号Ｘ
０〜Ｘｍをプログラム回路３１ａ，３１ｂの各々に記憶
させる。また、ブロー回路３０は、行制御回路２１から
の信号によって制御され、レジスタ３２ａ，３２ｂの各
々に含まれるヒューズをブローさせて対応のスペアワー
ド線ＳＷＬがワード線ＷＬと置換済みであることを記憶
させる。
【００３０】プログラム回路３１ａは、図５に示すよう
に、ヒューズＦ０〜Ｆｍ、ＮチャネルＭＯＳトランジス
タ３５．０〜３５．ｍ、ＰチャネルＭＯＳトランジスタ
３６，３７およびインバータ３８，３９を含む。ヒュー
ズＦ０〜Ｆｍの一方端子は、ともにノードＮ１に接続さ
れる。ＮチャネルＭＯＳトランジスタ３５．０〜３５．
ｍはそれぞれヒューズＦ０〜Ｆｍの他方端子と接地電位
ＧＮＤのラインとの間に接続され、それらのゲートはそ
れぞれプリデコード信号Ｘ０〜Ｘｍを受ける。インバー
タ３８，３９は、ノードＮ１と出力ノードＮ２との間に
直列接続される。ノードＮ２に現われる信号は、このプ
ログラム回路３１ａの出力信号ＲＨ１となる。Ｐチャネ
ルＭＯＳトランジスタ３６は、電源電位ＶＣＣのライン
とノードＮ１との間に接続され、そのゲートはプリチャ
ージ信号／ＰＲを受ける。ＰチャネルＭＯＳトランジス
タ３７は、電源電位ＶＣＣのラインとノードＮ１との間
に接続され、そのゲートはインバータ３８の出力信号を
受ける。
【００３１】ヒューズＦ０〜Ｆｍは、それぞれ不良な行
に対応するプリデコード信号Ｘ０〜Ｘｍが「Ｈ」レベル
の場合にブローされる。行選択動作時は、まずプリチャ
ージ信号／ＰＲが一定時間だけ「Ｌ」レベルにされてノ
ードＮ１が「Ｈ」レベルに充電され、信号ＲＨ１が
「Ｈ」レベルになる。また、インバータ３８の出力信号
が「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ
３７が導通し、ノードＮ１が「Ｈ」レベルに保持され
る。次いで、プリデコード信号Ｘ０〜Ｘｍが入力され
る。入力されたプリデコード信号Ｘ０〜Ｘｍとプログラ
ムされたプリデコード信号Ｘ０〜Ｘｍとが一致しない場
合は、ＮチャネルＭＯＳトランジスタ３５．０〜３５．
ｍのうちの少なくとも１つのＮチャネルＭＯＳトランジ
スタを介してノードＮ１から接地電位ＧＮＤのラインに
電流が流出し、ノードＮ１が「Ｌ」レベルになって信号
ＲＨ１が「Ｌ」レベルになる。また、入力されたプリデ
コード信号Ｘ０〜Ｘｍとプログラムされたプリデコード
信号Ｘ０〜Ｘｍとが一致した場合は、ノードＮ１から接
地電位ＧＮＤのラインに電流が流出せず、ノードＮ１お
よび信号ＲＨ１は「Ｈ」レベルのまま変化しない。プロ
グラム回路３１ｂはプログラム回路３１ａと同じ構成で
ある。
【００３２】図４に戻って、ドライバ３３ａは、プリデ
コード信号Ｘ０〜Ｘｍが入力された後にプログラム回路
３１ａの出力信号ＲＨ１が「Ｈ」レベルのまま変化しな
い場合は、対応のスペアワード線ＳＷＬを「Ｌ」レベル
から「Ｈ」レベルに立上げる。ドライバ３３ｂは、プリ
デコード信号Ｘ０〜Ｘｍが入力された後にプログラム回
路３１ｂの出力信号ＲＨ２が「Ｈ」レベルのまま変化し
ない場合は、対応のスペアワード線ＳＷＬを「Ｌ」レベ
ルから「Ｈ」レベルに立上げる。ＯＲゲート３４は、信
号ＲＨ１，ＲＨ２を受け、信号ＲＨを出力する。信号Ｒ
Ｈがプリデコード信号Ｘ０〜Ｘｍの入力後も「Ｈ」レベ
ルのまま変化しない場合は、行デコーダ２３が非活性化
され、各ワード線ＷＬは「Ｌ」レベルに固定される。
【００３３】レジスタ３２ａは、図６に示すように、電
源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間
に直列接続されたＰチャネルＭＯＳトランジスタ４０、
ＮチャネルＭＯＳトランジスタ４１およびヒューズ４２
を含む。ＭＯＳトランジスタ４０，４１のゲートはそれ
ぞれ接地電位ＧＮＤおよび電源電位ＶＣＣを受ける。Ｍ
ＯＳトランジスタ４０，４１の各々は、抵抗素子を構成
する。ＰチャネルＭＯＳトランジスタ４０の電流駆動力
は、ＮチャネルＭＯＳトランジスタ４１の電流駆動力よ
りも小さく設定されている。ＭＯＳトランジスタ４０，
４１の間のノードＮ３に現われる信号は、レジスタ３２
ａの出力信号／ＲＲＥ１となる。
【００３４】ヒューズ４２は、ヒューズＦ０〜Ｆｍのブ
ロー時にブローされる。ヒューズ４２がブローされてい
ない場合は、ノードＮ３に流入する電流よりも流出する
電流の方が大きくなるので、信号／ＲＲＥ１は「Ｌ」レ
ベルとなる。ヒューズ４２がブローされている場合は、
ノードＮ３から電流が流出しなくなるので、信号／ＲＲ
Ｅ１は「Ｈ」レベルになる。レジスタ３２ｂもレジスタ
３２ａと同じ構成である。レジスタ３２ａ，３２ｂの出
力信号／ＲＲＥ１，／ＲＲＥ２は、判定回路１２に与え
られる。
【００３５】図３に戻って、列選択回路９は、列制御回
路２５、列プリデコーダ２６、列デコーダ２７および冗
長列デコーダ（ＲＣＤ）２８を含む。列制御回路２５
は、コマンドデコーダ６からの信号に従って、列プリデ
コーダ２６、列デコーダ２７および冗長列デコーダ２８
を制御する。列プリデコーダ２６は、列アドレス信号を
プリデコードしてプリデコード信号Ｙ０〜Ｙｍを生成
し、そのプリデコード信号Ｙ０〜Ｙｍを列デコーダ２７
および冗長列デコーダ２８に与える。列デコーダ２７
は、列プリデコーダ２６からのプリデコード信号Ｙ０〜
Ｙｍに従って、複数の列選択線ＣＳＬのうちのいずれか
の列選択線ＣＳＬを選択し、その列選択線ＣＳＬを選択
レベルの「Ｈ」レベルにする。
【００３６】冗長列デコーダ２８は、列プリデコーダ２
６からのプリデコード信号Ｙ０〜Ｙｍが不良な列を指定
するものである場合は、信号ＣＨを活性化レベルの
「Ｈ」レベルにして列デコーダ２７を非活性化させると
ともに、その不良な列の列選択線ＣＳＬと予め置換され
たスペア列選択線ＳＣＳＬを選択レベルの「Ｈ」レベル
にする。また、冗長列デコーダ２８は、スペア列選択線
ＳＣＳＬ，ＳＣＳＬが列選択線ＣＳＬと置換可能か否か
を示す信号／ＣＲＥ１，／ＣＲＥ２を判定回路１２に与
える。
【００３７】すなわち冗長列デコーダ２８は、図７に示
すように、ブロー回路５０、プログラム回路５１ａ，５
１ｂ、レジスタ５２ａ，５２ｂ、ドライバ５３ａ，５３
ｂおよびＯＲゲート５４を含む。ブロー回路５０は、列
制御回路２５からの信号によって制御され、プログラム
回路５１ａ，５１ｂの各々に含まれる複数のヒューズを
ブローさせて、不良な列に対応するプリデコード信号Ｙ
０〜Ｙｍをプログラム回路５１ａ，５１ｂの各々に記憶
させる。また、ブロー回路５０は、列制御回路２５から
の信号によって制御され、レジスタ５２ａ，５２ｂの各
々に含まれるヒューズをブローさせて、対応のスペア列
選択線ＳＣＳＬが列選択線ＣＳＬと置換済みであること
を記憶させる。プログラム回路５１ａ，５１ｂの構成
は、図５で示したプログラム回路３１ａと同じである。
またレジスタ５２ａ，５２ｂの構成は、図６で示したレ
ジスタ３２ａと同じである。
【００３８】ドライバ５３ａは、プリデコード信号Ｙ０
〜Ｙｍが入力された後にプログラム回路５１ａの出力信
号ＣＨ１が「Ｈ」レベルのまま変化しない場合は、対応
のスペア列選択線ＳＣＳＬを「Ｌ」レベルから「Ｈ」レ
ベルに立上げる。ドライバ５３ｂは、プリデコード信号
Ｙ０〜Ｙｍが入力された後にプログラム回路５１ｂの出
力信号ＣＨ２が「Ｈ」レベルのまま変化しない場合は、
対応のスペア列選択線ＳＣＳＬを「Ｌ」レベルから
「Ｈ」レベルに立上げる。ＯＲゲート５４は、信号ＣＨ
１，ＣＨ２を受け、信号ＣＨを出力する。信号ＣＨがプ
リデコード信号Ｙ０〜Ｙｍの入力後も「Ｈ」レベルのま
ま変化しない場合は、列デコーダ２７が非活性化され、
各列選択線ＣＳＬは「Ｌ」レベルに固定される。レジス
タ５２ａ，５２ｂの出力信号／ＣＲＥ１，／ＣＲＥ２
は、判定回路１２に与えられる。
【００３９】判定回路１２は、図８に示すように、ＡＮ
Ｄゲート５５〜５８およびＯＲゲート５９，６０を含
む。ＡＮＤゲート５５は、レジスタ３２ａ，３２ｂの出
力信号／ＲＲＥ１，／ＲＲＥ２を受ける。ＡＮＤゲート
５６は、レジスタ５２ａ，５２ｂの出力信号／ＣＲＥ
１，ＣＲＥ２を受ける。ＡＮＤゲート５７は、ＡＮＤゲ
ート５５の出力信号φ５５と、コマンドデコーダ６から
の信号ＲＪとを受ける。信号ＲＪは、ワード線ＷＬと置
換可能なスペアワード線ＳＷＬがあるか否かを判定する
行リペアイネーブル判定モード時に「Ｈ」レベルになる
信号である。ＡＮＤゲート５８は、ＡＮＤゲート５６の
出力信号φ５６と、コマンドデコーダ６からの信号ＣＪ
とを受ける。信号ＣＪは、列選択線ＣＳＬと置換可能な
スペア列選択線ＳＣＳＬがあるか否かを判定する列リペ
アイネーブル判定モード時に「Ｈ」レベルになる信号で
ある。ＯＲゲート５９は、ＡＮＤゲート５７，５８の出
力信号φ５７，φ５８を受け、信号／ＲＥＩを出力す
る。ＯＲゲート６０は、信号ＲＪ，ＣＪを受け、信号Ｏ
Ｃを出力する。
【００４０】行リペアイネーブル判定モード時は、信号
ＲＪ，ＣＪがそれぞれ「Ｈ」レベルおよび「Ｌ」レベル
になる。２本のスペアワード線ＳＷＬのうちの少なくと
も１本が未使用の場合は、信号／ＲＲＥ１，／ＲＲＥ２
のうちの少なくとも１つの信号が「Ｌ」レベルになり、
ＡＮＤゲート５５の出力信号φ５５が「Ｌ」レベルにな
る。２本のスペアワード線ＳＷＬがともに使用されてい
る場合は、信号／ＲＲＥ１，／ＲＲＥ２がともに「Ｈ」
レベルになり、ＡＮＤゲート５５の出力信号φ５５が
「Ｈ」レベルになる。信号ＲＪ，ＣＪがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルであるので、ＡＮＤゲート５
５の出力信号φ５５がＡＮＤゲート５７およびＯＲゲー
ト５９を通過して信号／ＲＥＩとなる。また、出力信号
ＯＣは、「Ｈ」レベルになる。
【００４１】また、列リペアイネーブル判定モード時
は、信号ＲＪ，ＣＪがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルになる。２本のスペア列選択線ＳＣＳＬの
うちの少なくとも１本が未使用の場合は、信号／ＣＲＥ
１，／ＣＲＥ２のうちの少なくとも１つの信号が「Ｌ」
レベルになり、ＡＮＤゲート５６の出力信号φ５６が
「Ｌ」レベルになる。２本のスペア列選択線ＳＣＳＬが
ともに使用されている場合は、信号／ＣＲＥ１，／ＣＲ
Ｅ２がともに「Ｈ」レベルになり、ＡＮＤゲート５６の
出力信号φ５６が「Ｈ」レベルになる。信号ＲＪ，ＣＪ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルであるの
で、ＡＮＤゲート５６の出力信号φ５６はＡＮＤゲート
５８およびＯＲゲート５９を通過して信号／ＲＥＩとな
る。また、出力信号ＯＣは、「Ｈ」レベルになる。
【００４２】また、通常動作時は、信号ＲＪ，ＣＪはと
もに「Ｌ」レベルになり、信号ＯＣ，／ＲＥＩもともに
「Ｌ」レベルになる。信号ＯＣ，／ＲＥＩは、出力バッ
ファ１３に与えられる。図３に戻って、出力バッファ１
３は、信号ＯＣが「Ｈ」レベルの場合は信号／ＲＥＩと
同じレベルの信号ＲＥを出力端子Ｔ１に与え、信号ＯＣ
が「Ｌ」レベルの場合は出力端子Ｔ１をハイインピーダ
ンス状態にする。
【００４３】図９は、図１〜図８に示したＳＤＲＡＭの
行リペアイネーブル判定モードを示すタイムチャートで
ある。外部制御信号／ＲＡＳ，／ＣＡＳ，…によって行
リペアイネーブル判定コマンドＲＯＷＲＥが入力される
と、そのコマンドＲＯＷＲＥが外部クロック信号ＣＬＫ
の立上がりエッジに応答してコマンドデコーダ６に与え
られる。コマンドデコーダ６によって信号ＲＪが活性化
レベルの「Ｈ」レベルに立上げられると、リペア可能か
否かに応じて図８のＡＮＤゲート５７の出力信号φ５７
が「Ｌ」レベルまたは「Ｈ」レベルになり、信号／ＲＥ
Ｉが「Ｌ」レベルまたは「Ｈ」レベルになる。また、出
力信号ＯＣが「Ｈ」レベルになり、出力バッファ１３に
よって出力端子Ｔ１に信号／ＲＥ２と同じレベルの信号
ＲＥが出力される。信号／ＲＥが「Ｈ」レベルの場合
は、不良な行のワード線ＷＬをスペアワード線ＳＷＬと
置換することが不可能であり、信号／ＲＥが「Ｌ」レベ
ルの場合は可能である。信号／ＲＥが「Ｌ」レベルの場
合は、不良な行を指定するアドレス信号Ａ０〜Ａｍと行
リペア実行コマンドを入力してブロー回路３０にヒュー
ズのブローを実行させ、プログラム回路３１ａまたは３
１ｂに不良な行に対応するプリデコード信号Ｘ０〜Ｘｍ
を記憶させる。列リペアイネーブル判定モードも行リペ
アイネーブル判定モードと同様である。
【００４４】したがって、このＳＤＲＡＭによれば、パ
ッケージングが終了した製品の状態で、不良な行（およ
び／または列）のワード線ＷＬ（および／または列選択
線ＣＳＬ）をスペアワード線ＳＷＬ（および／またはス
ペア列選択線ＳＣＳＬ）で置換することが可能か否かを
判定することができ、可能と判定した場合は不良な行
（および／または列）のワード線ＷＬ（および／または
列選択線ＣＳＬ）をスペアワード線ＳＷＬ（および／ま
たはスペア列選択線ＳＣＳＬ）で置換することができ
る。
【００４５】［実施の形態２］図１０は、この発明の実
施の形態２によるＳＤＲＡＭの要部を示す回路図であ
る。図１０を参照して、このＳＤＲＡＭが実施の形態１
のＳＤＲＡＭと異なる点は、判定回路１２が判定回路６
１で置換されている点と、信号ＲＣＪが導入されている
点である。信号ＲＣＪは、スペアワード線ＳＷＬで置換
するかスペア列選択線ＳＧＳＬで置換するかに関係なく
不良なメモリセルＭＣをスペアのメモリセルＭＣで置換
することが可能か否かを判定するリペアイネーブル判定
モード時に「Ｈ」レベルにされる信号である。コマンド
デコーダ６は、リペアイネーブル判定コマンドが入力さ
れたことに応じて、信号ＲＣＪを活性化レベルの「Ｈ」
レベルにする。
【００４６】判定回路６１は、図８で示した判定回路１
２のＯＲゲート６０をＯＲゲート６２で置換し、ＯＲゲ
ート６３，６４、ＡＮＤゲート６５および切換スイッチ
６６を追加したものである。ＯＲゲート６２は、信号Ｒ
Ｊ，ＣＪ，ＲＣＪを受け、信号ＯＣを出力する。ＯＲゲ
ート６３は信号ＲＪ，ＲＣＪを受け、その出力信号φ６
３は信号ＲＪの代わりにＡＮＤゲート５７に与えられ
る。ＯＲゲート６４は信号ＣＪ，ＲＣＪを受け、その出
力信号φ６４は信号ＣＪの代わりにＡＮＤゲート５８に
与えられる。
【００４７】ＯＲゲート５９の出力信号は、スイッチ６
６の一方切換端子６６ａに入力される。ＡＮＤゲート６
５はＡＮＤゲート５７，５８の出力信号を受け、ＡＮＤ
ゲート６５の出力信号はスイッチ６６の他方入力端子６
６ｂに入力される。信号ＲＣＪが「Ｌ」レベルの場合
は、スイッチ６６の一方切換端子６６ａおよび共通端子
６６ｃ間が導通する。信号ＲＣＪが「Ｈ」レベルの場合
は、スイッチ６６の他方切換端子６６ｂおよび共通端子
６６ｃ間が導通する。共通端子６６ｃに現われる信号
は、判定回路６１の出力信号／ＲＥＩとなる。
【００４８】リペアイネーブル判定モード時は、信号Ｒ
ＣＪが「Ｈ」レベルになり、信号ＲＪ，ＣＪがともに
「Ｌ」レベルになる。これにより、ＯＲゲート６２，６
３，６４の出力信号ＯＣ，φ６３，φ６４がともに
「Ｈ」レベルになるとともにスイッチ６６の端子６６
ｂ，６６ｃ間が導通し、ＡＮＤゲート５５，５６の出力
信号φ５５，φ５６がＡＮＤゲート５７，５８を通過し
てＯＲゲート５９およびＡＮＤゲート６５に入力され、
ＡＮＤゲート６５の出力信号がスイッチ６６を通過して
信号／ＲＥＩになる。したがって、信号／ＲＲＥ１，／
ＲＲＥ２，／ＣＲＥ１，／ＣＲＥ２のうちの少なくとも
１つが「Ｌ」レベルの場合は信号／ＲＥＩが「Ｌ」レベ
ルになり、２本のスペアワード線ＳＷＬおよび２本のス
ペア列選択線ＳＣＳＬのうちの少なくとも１つがまだ使
用されておらず、リペア可能であることがわかる。ま
た、信号／ＲＲＥ１，／ＲＲＥ２，／ＣＲＥ１，／ＣＲ
Ｅ２がともに「Ｈ」レベルの場合は信号／ＲＥＩが
「Ｈ」レベルになり、２本のスペアワード線ＳＷＬおよ
び２本のスペア列選択線ＳＣＳＬが既に使用されており
リペア不可能であることがわかる。
【００４９】行リペアイネーブル判定モード時または列
リペアイネーブル判定モード時は、信号ＲＪまたはＣＪ
が「Ｈ」レベルになるとともに信号ＣＪまたはＲＪと信
号ＲＣＪが「Ｌ」レベルになり、信号ＲＪ，ＣＪがＯＲ
ゲート６３，６４を通過してＡＮＤゲート５７，５８に
入力されるとともにスイッチ６６の端子６６ａ，６６ｃ
間が導通する。したがって、このときは判定回路６１は
図８の判定回路１２と同じ構成になる。
【００５０】［実施の形態３］図１１は、この発明の実
施の形態３によるＳＤＲＡＭの要部を示す回路ブロック
図である。図１１を参照して、このＳＤＲＡＭが実施の
形態１のＳＤＲＡＭと異なる点は、冗長行デコーダ２４
および冗長列デコーダ２８と判定回路１２との間に二重
リペア防止回路７０が設けられている点である。
【００５１】二重リペア防止回路７０は、ＯＲゲート７
１〜７６およびラッチ回路７７〜８０を含む。ＯＲゲー
ト７１は、冗長行デコーダ２４のプログラム回路３１
ａ，３１ｂの出力信号ＲＨ１，ＲＨ２を受ける。ＯＲゲ
ート７２は、レジスタ３２ａの出力信号／ＲＲＥ１とＯ
Ｒゲート７１の出力信号φ７１とを受ける。ＯＲゲート
７３は、レジスタ３２ｂの出力信号／ＲＲＥ２とＯＲゲ
ート７１の出力信号φ７１とを受ける。ＯＲゲート７
２，７３の出力信号φ７２，７３は、信号／ＲＲＥ１，
／ＲＲＥ２の代わりに判定回路１２に与えられる。
【００５２】ＯＲゲート７４は、冗長列デコーダ２８の
プログラム回路５１ａ，５１ｂの出力信号ＣＨ１，ＣＨ
２を受ける。ＯＲゲート７５は、レジスタ５２ａの出力
信号／ＣＲＥ１とＯＲゲート７４の出力信号φ７４とを
受ける。ＯＲゲート７６は、レジスタ５２ｂの出力信号
／ＣＲＥ２とＯＲゲート７４の出力信号φ７４とを受け
る。ＯＲゲート７５，７６の出力信号φ７５，φ７６
は、信号／ＣＲＥ１，／ＣＲＥ２の代わりに判定回路１
２に与えられる。ラッチ回路７７〜８０の各々は、リン
グ状に接続された２つのインバータを含む。ラッチ回路
７７〜８０は、それぞれＯＲゲート７２，７３，７５，
７６の出力信号φ７２，φ７３，φ７５，φ７６のレベ
ルをラッチする。
【００５３】図１２は、図１１で説明したＳＤＲＡＭの
行リペアイネーブル判定モードを示すタイムチャートで
ある。外部制御信号／ＲＡＳ，／ＣＡＳ，…によって行
リペアイネーブル判定コマンドＲＯＷＲＥが入力される
と、そのコマンドＲＯＷＲＥが外部クロック信号ＣＬＫ
の立上がりエッジに応答してコマンドデコーダ６に与え
られ、コマンドデコーダ６によって信号ＲＪが「Ｈ」レ
ベルに立上げられる。また、コマンドＲＯＷＲＥの入力
と同時に、スペアワード線ＳＷＬで置換すべき不良な行
のワード線ＷＬに対応する外部アドレス信号Ａ０〜Ａｍ
が入力され、その外部アドレス信号Ａ０〜Ａｍに応答し
てプリデコード信号Ｘ０〜Ｘｍが生成され、そのプリデ
コード信号Ｘ０〜Ｘｍがプログラム回路３１ａ，３１ｂ
に与えられる。
【００５４】プログラム回路３１ａ，３１ｂに与えられ
たプリデコード信号Ｘ０〜Ｘｍが既にスペアワード線Ｓ
ＷＬで置換されている不良な行のワード線ＷＬを指定す
るものである場合は、プログラム回路３１ａ，３１ｂの
出力信号ＲＨ１またはＲＨ２がプリデコード信号Ｘ０〜
Ｘｍの入力後も「Ｈ」レベルのまま変化せず、ＯＲゲー
ト７１の出力信号φ７１は「Ｈ」レベルになる。ＯＲゲ
ート７１の出力信号φ７１が「Ｈ」レベルになると、レ
ジスタ３２ａ，３２ｂの出力信号／ＲＲＥ１，／ＲＲＥ
２に関係なくＯＲゲート７２，７３の出力信号φ７２，
φ７３がともに「Ｈ」レベルになり、図８で示した判定
回路１２のＡＮＤゲート５５の出力信号φ５５が「Ｈ」
レベルになる。信号ＲＪ，ＣＪがそれぞれ「Ｈ」レベル
および「Ｌ」レベルになっているので、ＡＮＤゲート５
５の出力信号φ５５がＡＮＤゲート５７およびＯＲゲー
ト５９を通過して信号／ＲＥＩとなる。また信号ＯＣが
「Ｈ」レベルになって信号／ＲＥＩと同じレベルの信号
／ＲＥが出力端子Ｔ１に出力される。したがって、信号
／ＲＥは信号φ５５と同じ「Ｈ」レベルとなり、リペア
不可能であることがわかる。
【００５５】一方、プログラム回路３１ａ，３１ｂに与
えられたプリデコード信号Ｘ０〜Ｘｍがまだスペアワー
ド線ＳＷＬで置換されていない行のワード線ＷＬを指定
するものである場合は、プログラム回路３１ａ，３１ｂ
の出力信号ＲＨ１，ＲＨ２がともに「Ｌ」レベルにな
り、ＯＲゲート７１の出力信号φ７１は「Ｌ」レベルに
なる。この場合は、レジスタ３２ａ，３２ｂの出力信号
／ＲＲＥ１，／ＲＲＥ２がＯＲゲート７２，７３を通過
してそのまま判定回路１２に入力される。したがって、
この場合は、実施の形態１と同様にプリデコード信号Ｘ
０〜Ｘｍと関係なく、レジスタ３２ａ，３２ｂの出力信
号／ＲＲＥ１，／ＲＲＥ２のみによってリペアが可能か
否かが判定される。
【００５６】この実施の形態３では、スペアワード線Ｓ
ＷＬで置換しようとしているワード線ＷＬが既にスペア
ワード線ＳＷＬで置換されている場合は、信号／ＲＥが
「Ｈ」レベルになってリペア不可能と判定される。した
がって、１本のワード線ＷＬが２本のスペアワード線Ｓ
ＷＬで置換され、２本のスペアワード線ＳＷＬが同時に
選択レベルの「Ｈ」レベルにされることが防止される。
【００５７】［実施の形態４］図１３は、この発明の実
施の形態４によるＳＤＲＡＭの要部を示す回路図であ
る。図１３を参照して、このＳＤＲＡＭが実施の形態１
のＳＤＲＡＭと異なる点は、データ入出力端子Ｔ２が信
号／ＲＥ用の出力端子を兼ねている点と、データＱ０用
の出力バッファが信号／ＲＥ用の出力バッファを兼ねて
いる点である。
【００５８】このＳＤＲＡＭの出力バッファは、トラン
スファーゲート８１，８２、クロックドインバータ８
３，８４、ラッチ回路８５，８６、ＰチャネルＭＯＳト
ランジスタ８７、ＮチャネルＭＯＳトランジスタ８８、
およびインバータ８９〜９３を含む。ＭＯＳトランジス
タ８７，８８は、それぞれ電源電位ＶＣＣＱのラインお
よび接地電位ＧＮＤのラインとデータ入出力端子Ｔ２と
の間に接続される。トランスファーゲート８１の一方端
子は信号／ＲＥを受け、その他方端子はクロックドイン
バータ８３およびインバータ９１，９２を介してＰチャ
ネルＭＯＳトランジスタ８７のゲートに接続される。ト
ランスファーゲート８２の一方端子は読出データ信号Ｑ
０を受け、その他方端子はトランスファーゲート８１の
他方端子に接続されるとともにインバータ９０、クロッ
クドインバータ８４およびインバータ９３を介してＮチ
ャネルＭＯＳトランジスタ８８のゲートに接続される。
【００５９】ラッチング回路８５，８６の各々は、リン
グ状に接続された２つのインバータを含む。ラッチ回路
８５，８６は、それぞれクロックドインバータ８３，８
４の出力信号のレベルをラッチする。信号ＯＣは、トラ
ンスファーゲート８１のＮチャネルＭＯＳトランジスタ
側のゲートおよびトランスファーゲート８２のＰチャネ
ルＭＯＳトランジスタのゲートに直接入力されるととも
に、インバータ８９を介してトランスファーゲート８１
のＰチャネルＭＯＳトランジスタ側のゲートおよびトラ
ンスファーゲート８２のＮチャネルＭＯＳトランジスタ
側のゲートに入力される。
【００６０】リペアイネーブル判定モード時は、信号Ｏ
Ｃが活性化レベルの「Ｈ」レベルになり、トランスファ
ーゲート８１が導通するとともにトランスファーゲート
８２が非導通になる。これにより、信号／ＲＥＩがトラ
ンスファーゲート８１およびインバータ８３，９１，９
２を介してＰチャネルＭＯＳトランジスタ８７のゲート
に入力されるとともに、信号／ＲＥＩがトランスファー
ゲート８１およびインバータ９０，８４，９３を介して
ＮチャネルＭＯＳトランジスタ８８のゲートに入力され
る。
【００６１】信号／ＲＥＩが活性化レベルの「Ｌ」レベ
ルの場合は、ＰチャネルＭＯＳトランジスタ８７が非導
通になるとともにＮチャネルＭＯＳトランジスタ８８が
導通し、データ入出力端子Ｔ２が「Ｌ」レベルになる。
信号／ＲＥＩが非活性化レベルの「Ｈ」レベルの場合
は、ＰチャネルＭＯＳトランジスタ８７が導通するとと
もにＮチャネルＭＯＳトランジスタ８８が非導通にな
り、データ入出力端子Ｔ２が「Ｈ」レベルになる。
【００６２】通常動作時は、信号ＯＣが非活性化レベル
の「Ｌ」レベルになり、トランスファーゲート８２が導
通するとともにトランスファーゲート８１が非導通にな
る。データ信号Ｑ０が「Ｌ」レベルの場合は、Ｐチャネ
ルＭＯＳトランジスタ８７が非導通になるとともにＮチ
ャネルＭＯＳトランジスタ８８が導通し、データ入出力
端子Ｔ２が「Ｌ」レベルになる。データ信号Ｑ０が
「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ
８７が導通するとともにＮチャネルＭＯＳトランジスタ
８８が非導通になり、データ入出力端子Ｔ２が「Ｌ」レ
ベルになる。
【００６３】この実施の形態４では、データＱ０用の出
力バッファおよびデータ入出力端子Ｔ２が信号／ＲＥ用
の出力バッファおよび出力端子を兼ねるので、実施の形
態１よりも回路面積が小さくなるとともに端子数が少な
くなる。
【００６４】［実施の形態５］図１４は、この発明の実
施の形態５によるＳＤＲＡＭの要部を示すブロック図で
ある。図１４を参照して、このＳＤＲＡＭが実施の形態
１のＳＤＲＡＭと異なる点は、ヒューズをブローさせる
ためのブロー電圧ＶＨを発生するブロー電圧発生回路１
００が設けられている点である。
【００６５】ブロー電圧発生回路１００は、コマンドデ
コーダ６からの信号ＲＲＥＰ，ＣＲＥＰに応答してブロ
ー電圧ＶＨおよび信号／ＰＯＲＨを生成しブロー回路３
０，５０に与える。コマンドデコーダ６は、外部制御信
号／ＲＡＳ，／ＣＡＳ，…によって行リペアコマンドが
入力されたことに応じて信号ＲＲＥＰを活性化レベルの
「Ｈ」レベルにし、外部制御信号／ＲＡＳ，／ＣＡＳ，
…によって列リペアコマンドが入力されたことに応じて
信号ＣＲＥＰを活性化レベルの「Ｈ」レベルにする。ブ
ロー回路３０，５０は、信号／ＰＯＲＨが活性化レベル
の「Ｌ」レベルにされている期間にブロー電圧ＶＨをヒ
ューズに与えてそのヒューズをブローさせる。
【００６６】詳しく説明するとブロー電圧発生回路１０
０は、図１５に示すように、ＮＯＲゲート１０１、フリ
ップフロップ１０２、リングオシレータ１０３、インバ
ータ１０６、チャージポンプ回路１０７、ＰＯＲ回路１
２０およびパルス発生回路１２１を含む。ＮＯＲゲート
１０１は、信号ＲＲＥＰ，ＣＲＥＰを受ける。フリップ
フロップ１０２は、２つのＮＡＮＤゲートを含み、ＮＯ
Ｒゲート１０１の出力信号が「Ｌ」レベルに立下げられ
たことに応じてセットされ、信号／ＰＯＲが「Ｌ」レベ
ルになったこと、または信号／ＲＥＳが「Ｌ」レベルに
なったことに応じてリセットされる。リングオシレータ
１０３は、その一方入力ノードがフリップフロップ１０
２の出力信号ＰＥを受けるＮＡＮＤゲート１０４と、Ｎ
ＡＮＤゲート１０４の出力ノードと他方入力ノードとの
間に直列接続された偶数段（図では４段）のインバータ
１０５とを含む。フリップフロップ１０２がセットされ
て信号ＰＥが「Ｈ」レベルになるとリングオシレータ１
０３が活性化され、リングオシレータ１０３からインバ
ータ１０６を介してチャージポンプ回路１０７にクロッ
ク信号ＣＬＫＤが与えられる。
【００６７】チャージポンプ回路１０７は、インバータ
１０８，１０９、キャパシタ１１０〜１１２およびＮチ
ャネルＭＯＳトランジスタ１１３〜１１９を含む。イン
バータ１０８，１０９、キャパシタ１１２およびＮチャ
ネルＭＯＳトランジスタ１１９は、インバータ１０６の
出力ノードと電源ノードＮ５との間に直列接続される。
ＮチャネルＭＯＳトランジスタ１１７，１１８は、それ
ぞれ電源電位ＶＣＣのラインとＮチャネルＭＯＳトラン
ジスタ１１９のゲートおよびドレインとの間に接続され
る。キャパシタ１１１は、インバータ１０９の出力ノー
ドとＮチャネルＭＯＳトランジスタ１１９のゲートとの
間に接続される。キャパシタ１１０は、インバータ１０
８の出力ノードとＮチャネルＭＯＳトランジスタ１１
７，１１８のゲート（ノードＮ６）との間に接続され
る。ＮチャネルＭＯＳトランジスタ１１３は、ダイオー
ド素子を構成し、電源電位ＶＣＣのラインとノードＮ６
との間に接続される。ＮチャネルＭＯＳトランジスタ１
１４〜１１６の各々はダイオード素子を構成し、Ｎチャ
ネルＭＯＳトランジスタ１１４〜１１６はノードＮ６と
電源電位ＶＣＣのラインとの間に直列接続される。
【００６８】クロック信号ＣＬＫＤが「Ｌ」レベルの期
間は、インバータ１０８の出力ノードが「Ｌ」レベルに
なってキャパシタ１１０がＶＣＣ−Ｖｔｈ（ただし、Ｖ
ｔｈはＮチャネルＭＯＳトランジスタのしきい値電圧で
ある）に充電される。クロック信号ＣＬＫＤが「Ｌ」レ
ベルから「Ｈ」レベルに立上げられると、インバータ１
０８の出力ノードが「Ｌ」レベルから「Ｈ」レベルに立
上げられてノードＮ６の電位が上昇する。ノードＮ６の
電位がＶＣＣ＋３Ｖｔｈを超えるとＮチャネルＭＯＳト
ランジスタ１１４〜１１６が導通するので、ノードＮ６
の電位はＶＣＣ＋３Ｖｔｈに保持され、ＮチャネルＭＯ
Ｓトランジスタ１１７，１１８は導通状態に保持され
る。
【００６９】クロック信号ＣＬＫＤが「Ｈ」レベルの期
間は、インバータ１０９の出力ノードが「Ｌ」レベルに
なってキャパシタ１１１，１１２が電源電位ＶＣＣに充
電される。クロック信号ＣＬＫＤが「Ｈ」レベルから
「Ｌ」レベルに立下げられると、インバータ１０９の出
力ノードが「Ｌ」レベルから「Ｈ」レベルに立上げら
れ、ＮチャネルＭＯＳトランジスタ１１９のゲートおよ
びドレインの電位が２ＶＣＣになり、キャパシタ１１２
の電荷がＮチャネルＭＯＳトランジスタ１１９を介して
電源ノードＮ５に供給される。電源ノードＮ５の電位Ｖ
１は、クロック信号ＣＬＫＤの立下がりエッジごとに上
昇し、２ＶＣＣ−Ｖｔｈまで上昇する。
【００７０】ＰＯＲ回路１２０は、ブロー電圧ＶＨが０
Ｖから参照電位ＶＲ（ＶＲ＜２ＶＣＣ−Ｖｔｈ）の間は
信号／ＰＯＲＨを「Ｌ」レベルにし、ブロー電圧ＶＨが
参照電圧ＶＲを超えたことに応じて信号／ＰＯＲＨを
「Ｈ」レベルにする。また、ＰＯＲ回路１２０は、信号
／ＲＥＳが「Ｌ」レベルになったことに応じてリセット
され、信号／ＰＯＲＨを「Ｌ」レベルにする。
【００７１】パルス発生回路１２１は、遅延回路１２２
およびＮＡＮＤゲート１２３を含む。信号／ＰＯＲＨ
は、ＮＡＮＤゲート１２３の一方入力ノードに直接入力
されるとともに、遅延回路１２２を介してＮＡＮＤゲー
ト１２３の他方入力ノードに入力される。ＮＡＮＤゲー
ト１２３の出力信号が、リセット信号／ＲＥＳとなる。
【００７２】信号／ＰＯＲＨが「Ｌ」レベルの期間は、
ＮＡＮＤゲート１２３の出力信号／ＲＥＳは「Ｈ」レベ
ルになる。信号／ＰＯＲＨが「Ｌ」レベルから「Ｈ」レ
ベルに立上げられると、遅延回路１２２の遅延時間経過
後にＮＡＮＤゲート１２３の出力信号／ＲＥＳは「Ｈ」
レベルから「Ｌ」レベルに立上げられる。信号／ＲＥＳ
が「Ｌ」レベルに立下げられると、ＰＯＲ回路１２０は
リセットされて信号／ＰＯＲＨが「Ｌ」レベルに立下げ
られ、信号／ＲＥＳが「Ｈ」レベルに立上げられる。
【００７３】図１６は、図１４および図１５で示したブ
ロー電圧発生回路１００の行リペアモード時の動作を示
すタイムチャートである。外部制御信号／ＲＡＳ，／Ｃ
ＡＳ，…によって行リペアコマンドＲＲｅｐが入力され
ると、そのコマンドＲＲｅｐが外部クロック信号ＣＬＫ
の立上がりエッジに応答してコマンドデコーダ６に与え
られ、信号ＲＲＥＰがパルス的に「Ｈ」レベルに立上げ
られる。これにより、フリップフロップ１０２がセット
されて信号ＰＥが「Ｈ」レベルに立上げられ、リングオ
シレータ１０３が活性化されてクロック信号ＣＬＫＤが
生成される。
【００７４】クロック信号ＣＬＫＤの各立下がりエッジ
に応答してチャージポンプ回路１０７から電源ノードＮ
５に電荷が供給され、電源ノードＮ５の電圧ＶＨが徐々
に上昇する。電源ノードＮ５の電圧ＶＨが参照電圧ＶＲ
を超えると、ＰＯＲ回路１２０によって信号／ＰＯＲＨ
が「Ｌ」レベルから「Ｈ」レベルに立上げられる。信号
／ＰＯＲＨが「Ｈ」レベルになると、ブロー回路３０，
５０によるヒューズのブローが開始される。
【００７５】信号／ＰＯＲＨの立上がりエッジから遅延
回路１２２の遅延時間経過後に、パルス発生回路１２１
によって信号／ＲＥＳが「Ｈ」レベルから「Ｌ」レベル
に立下げられる。信号／ＲＥＳの立下がりエッジに応答
してフリップフロップ１０２およびＰＯＲ回路１２０が
リセットされ、信号ＰＥ，／ＰＯＲＨが「Ｌ」レベルに
立下げられる。信号ＰＥの立下がりエッジに応答してリ
ングオシレータ１０３およびチャージポンプ回路１０７
が非活性化され、信号／ＰＯＲＨの立下がりエッジに応
答して信号／ＲＥが「Ｈ」レベルに戻る。列リペアモー
ド時は、信号ＲＲＥＰの代わりに信号ＣＲＥＰがパルス
的に「Ｈ」レベルに立上げる点が異なるだけで、行リペ
アモード時と同じ動作が行なわれる。
【００７６】この実施の形態５では、ＳＤＲＡＭ内にブ
ロー電圧発生回路１００を設けたので、ヒューズをブロ
ーさせるときでもブロー電圧ＶＨをＳＤＲＡＭに別途与
える必要がない。したがって、ユーザは電源電圧ＶＣＣ
用の電源以外の電源を用意する必要がないので、リペア
を容易に実行することができる。
【００７７】なお、この実施の形態５では、ＰＯＲ回路
１２０およびフリップフロップ１０２を信号／ＲＥＳで
リセットしたが、ブロー回路３０，５０の各々からブロ
ー完了を示す信号を発生させ、その信号によってＰＯＲ
回路１２０およびフリップフロップ１０２をリセットし
てもよい。
【００７８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７９】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、それぞれに固有のアドレス信号が予め割当
てられた複数のメモリセルと、不良なメモリセルと置換
するためのスペアメモリセルと、外部から与えられたア
ドレス信号に従って複数のメモリセルのうちのいずれか
のメモリセルを選択するデコーダと、不良なメモリセル
のアドレス信号をプログラムするための少なくとも１つ
の第１のヒューズを含み、外部から与えられたアドレス
信号が少なくとも１つの第２のヒューズによってプログ
ラムされていることに応じてデコーダを非活性化させる
とともにスペアメモリセルを選択するプログラム回路
と、選択されたメモリセルおよびスペアメモリセルのデ
ータ信号の書込／読出を行なうための書込／読出回路
と、プログラム回路にアドレス信号がプログラムされて
いるか否かを判定し、判定結果に応じたレベルの信号を
出力する第１の判定回路とが設けられる。したがって、
第１の判定回路の出力信号のレベルを検出することによ
り、半導体記憶装置がパッケージングされた後でも、不
良なメモリセルをスペアメモリセルで置換することが可
能か否かを容易に知ることができる。
【００８０】好ましくは、スペアメモリセルおよびプロ
グラム回路は複数組設けられ、第１の判定回路は、アド
レス信号がプログラムされていないプログラム回路があ
るか否かを判定し、判定結果に応じたレベルの信号を出
力する。この場合は、第１の判定回路の出力信号のレベ
ルを検出することにより、複数のプログラム回路の中に
アドレス信号がプログラムされていないプログラム回路
があるか否かを知ることができ、不良なメモリセルをス
ペアメモリセルで置換することが可能か否かを容易に知
ることができる。
【００８１】また好ましくは、半導体記憶装置がパッケ
ージングされた後に見つけられた不良なメモリセルのア
ドレス信号がプログラムされたプログラム回路があるか
否かを判定し、判定結果に応じたレベルの信号を出力す
る第２の判定回路がさらに設けられる。この場合は、同
じアドレス信号が２以上のプログラム回路にプログラム
されるのを防止することができ、２以上のスペアメモリ
セルが同時に選択されるのを防止することができる。
【００８２】また好ましくは、第１の判定回路は、第２
の判定回路によって半導体記憶装置がパッケージングさ
れた後に見つけられた不良なメモリセルのアドレス信号
がプログラムされたプログラム回路があると判定された
場合は、アドレス信号がプログラムされていないプログ
ラム回路があるか否かに関係なく、アドレス信号がプロ
グラムされていないプログラム回路はないと判定する。
この場合は、第１の判定回路の出力信号のレベルを検出
するだけで、複数のプログラム回路の中にアドレス信号
がプログラムされていないプログラム回路があるか否か
を知ることができ、かつ２以上のスペアメモリセルが同
時に選択されるのを防止することができる。
【００８３】また好ましくは、それぞれ複数のプログラ
ム回路に対応して設けられ、各々が、対応のプログラム
回路にアドレス信号がプログラムされている場合にブロ
ーされる第２のヒューズを含み、その第２のヒューズが
ブローされている場合は第１のレベルの信号を出力し、
その第２のヒューズがブローされていない場合は第２の
レベルの信号を出力する複数のレジスタがさらに設けら
れ、第１の判定回路は、複数のレジスタの出力信号に基
づいて判定する。この場合は、複数のレジスタの出力信
号のレベルを検出することにより、複数のプログラム回
路の中にアドレス信号がプログラムされていないプログ
ラム回路があるか否かを容易に知ることができる。
【００８４】また好ましくは、書込／読出回路と外部と
の間でデータ信号の授受を行なうためのデータ入出力端
子と、読出モード時は書込／読出回路によって読出され
たデータ信号をデータ入出力端子に与え、判定モード時
は第１の判定回路の出力信号をデータ入出力端子に与え
る切換回路とがさらに設けられる。この場合は、第１の
判定回路の出力信号をデータ入出力端子を介して外部に
取出すことができ、第１の判定回路の出力信号を外部に
取出すための端子を別途設ける必要がない。
【００８５】また好ましくは、少なくとも１つの第１の
ヒューズを選択的にブローさせて不良なメモリセルのア
ドレス信号をプログラムするためのブロー回路がさらに
設けられる。この場合は、半導体記憶装置がパッケージ
ングされた後でも、不良なメモリセルをスペアメモリセ
ルで容易に置換することができる。
【００８６】また好ましくは、第１のヒューズをブロー
させるためのブロー電圧を生成し、ブロー回路を介して
第１のヒューズに与えるブロー電圧発生回路がさらに設
けられる。この場合は、ヒューズをブローさせるための
ブロー電圧を半導体記憶装置に別途与える必要がない。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＤＲＡＭの
全体構成を示すブロック図である。
【図２】 図１に示したメモリアレイの構成を示す回路
ブロック図である。
【図３】 図１に示した行選択回路および列選択回路の
構成を示すブロック図である。
【図４】 図３に示した冗長行デコーダの構成を示す回
路ブロック図である。
【図５】 図４に示したプログラム回路の構成を示す回
路図である。
【図６】 図４に示したレジスタの構成を示す回路図で
ある。
【図７】 図３に示した冗長列デコーダの構成を示す回
路ブロック図である。
【図８】 図１に示した判定回路の構成を示す回路図で
ある。
【図９】 図１〜図８で示したＳＤＲＡＭの行リペアイ
ネーブル判定モード時の動作を示すタイムチャートであ
る。
【図１０】 この発明の実施の形態２によるＳＤＲＡＭ
の判定回路の構成を示す回路図である。
【図１１】 この発明の実施の形態３によるＳＤＲＡＭ
の判定回路の要部を示す回路ブロック図である。
【図１２】 図１１で説明したＳＤＲＡＭの行リペアイ
ネーブル判定モード時の動作を示すタイムチャートであ
る。
【図１３】 この発明の実施の形態４によるＳＤＲＡＭ
の要部を示す回路図である。
【図１４】 この発明の実施の形態５によるＳＤＲＡＭ
の要部を示すブロック図である。
【図１５】 図１４に示したブロー電圧発生回路の構成
を示す回路ブロック図である。
【図１６】 図１４および図１５で示したＳＤＲＡＭの
行リペアモード時の動作を示すタイムチャートである。
【符号の説明】
１ クロックバッファ、２ 制御信号バッファ、３ 制
御信号ラッチ回路、４アドレスバッファ、５ アドレス
ラッチ回路、６ コマンドデコーダ、７ メモリアレ
イ、８ 行選択回路、９ 列選択回路、１０ 入力バッ
ファ、１１，１３ 出力バッファ、１２，６１ 判定回
路、１４ 列選択ゲート、１５ センスアンプ、１６
イコライザ、ＭＣ メモリセル、ＷＬ ワード線、ＳＷ
Ｌ スペアワード線、ＢＬ，／ＢＬ ビット線対、ＣＳ
Ｌ 列選択線、ＳＣＳＬ スペア列選択線、２１ 行制
御回路、２２ 行プリデコーダ、２３ 行デコーダ、２
４冗長行デコーダ、２５ 列制御回路、２６ 列プリデ
コーダ、２７ 列デコーダ、２８ 冗長列デコーダ、３
０，５０ ブロー回路、３１ａ，３１ｂ，５１ａ，５１
ｂ プログラム回路、３２ａ，３２ｂ，５２ａ，５２ｂ
レジスタ、３３ａ，３３ｂ，５３ａ，５３ｂ ドライ
バ、３４，５４，５９，６０，６２〜６４，７１〜７６
ＯＲゲート、Ｆ０−Ｆｍ，４２ ヒューズ、３５．０
〜３５．ｍ，４１，８１，８８，１１３〜１１９ Ｎチ
ャネルＭＯＳトランジスタ、３６，３７，４０，８７
ＰチャネルＭＯＳトランジスタ、３８，３９，８９〜９
３，１０５，１０６，１０８，１０９ インバータ、５
５〜５８ ＡＮＤゲート、６６ 切換スイッチ、７０
二重リペア防止回路、７７〜８０，８５，８６ ラッチ
回路、８１，８２ トランスファーゲート、８３，８４
クロックドインバータ、１００ ブロー電圧発生回
路、１０１ ＮＯＲゲート、１０２ フリップフロッ
プ、１０３ リングオシレータ、１０４，１２３ ＮＡ
ＮＤゲート、１１０〜１１２ キャパシタ、１２０ Ｐ
ＯＲ回路、１２１ パルス発生回路、１２２遅延回路。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 冗長方式が採用された半導体記憶装置で
    あって、 それぞれに固有のアドレス信号が予め割当てられた複数
    のメモリセル、 前記複数のメモリセルのうちの不良なメモリセルと置換
    するためのスペアメモリセル、 外部から与えられたアドレス信号に従って、前記複数の
    メモリセルのうちのいずれかのメモリセルを選択するデ
    コーダ、 不良なメモリセルのアドレス信号をプログラムするため
    の少なくとも１つの第１のヒューズを含み、外部から与
    えられたアドレス信号が前記少なくとも１つの第１のヒ
    ューズによってプログラムされていることに応じて前記
    デコーダを非活性化させるとともに前記スペアメモリセ
    ルを選択するプログラム回路、 前記デコーダによって選択されたメモリセルおよび前記
    プログラム回路によって選択されたスペアメモリセルの
    データ信号の書込／読出を行なうための書込／読出回
    路、および前記プログラム回路にアドレス信号がプログ
    ラムされているか否かを判定し、判定結果に応じたレベ
    ルの信号を出力する第１の判定回路を備える、半導体記
    憶装置。
  2. 【請求項２】 前記スペアメモリセルおよび前記プログ
    ラム回路は複数組設けられ、 前記第１の判定回路は、アドレス信号がプログラムされ
    ていないプログラム回路があるか否かを判定し、判定結
    果に応じたレベルの信号を出力する、請求項１に記載の
    半導体記憶装置。
  3. 【請求項３】 さらに、前記半導体記憶装置がパッケー
    ジングされた後に見つけられた不良なメモリセルのアド
    レス信号がプログラムされたプログラム回路があるか否
    かを判定し、判定結果に応じたレベルの信号を出力する
    第２の判定回路を備える、請求項２に記載の半導体記憶
    装置。
  4. 【請求項４】 前記第１の判定回路は、前記第２の判定
    回路によって前記半導体記憶装置がパッケージングされ
    た後に見つけられた不良なメモリセルのアドレス信号が
    プログラムされたプログラム回路があると判定された場
    合は、アドレス信号がプログラムされていないプログラ
    ム回路があるか否かに関係なく、アドレス信号がプログ
    ラムされていないプログラム回路はないと判定する、請
    求項３に記載の半導体記憶装置。
  5. 【請求項５】 さらに、それぞれ前記複数のプログラム
    回路に対応して設けられ、各々が、対応のプログラム回
    路にアドレス信号がプログラムされている場合にブロー
    される第２のヒューズを含み、該第２のヒューズがブロ
    ーされている場合は第１のレベルの信号を出力し、該第
    ２のヒューズがブローされていない場合は第２のレベル
    の信号を出力する複数のレジスタを含み、 前記第１の判定回路は、前記複数のレジスタの出力信号
    に基づいて判定する、請求項２から請求項４のいずれか
    に記載の半導体記憶装置。
  6. 【請求項６】 さらに、前記書込／読出回路と外部との
    間でデータ信号の授受を行なうためのデータ入出力端
    子、および読出モード時は前記書込／読出回路によって
    読出されたデータ信号を前記データ入出力端子に与え、
    判定モード時は前記第１の判定回路の出力信号を前記デ
    ータ入出力端子に与える切換回路を備える、請求項１か
    ら請求項５のいずれかに記載の半導体記憶装置。
  7. 【請求項７】 さらに、前記少なくとも１つの第１のヒ
    ューズを選択的にブローさせて不良なメモリセルのアド
    レス信号をプログラムするためのブロー回路を備える、
    請求項１から請求項６のいずれかに記載の半導体記憶装
    置。
  8. 【請求項８】 さらに、前記第１のヒューズをブローさ
    せるためのブロー電圧を生成し、前記ブロー回路を介し
    て前記第１のヒューズに与えるブロー電圧発生回路を備
    える、請求項７に記載の半導体記憶装置。
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