JP2000208637A - ポストパッケ―ジｄｒａｍリペアのためのアンチヒュ―ズ回路 - Google Patents
ポストパッケ―ジｄｒａｍリペアのためのアンチヒュ―ズ回路Info
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- JP2000208637A JP2000208637A JP3060A JP2000003060A JP2000208637A JP 2000208637 A JP2000208637 A JP 2000208637A JP 3060 A JP3060 A JP 3060A JP 2000003060 A JP2000003060 A JP 2000003060A JP 2000208637 A JP2000208637 A JP 2000208637A
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- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Abstract
(57)【要約】
【課題】 アンチヒューズに基づいたRAMに用いられて、
収率を向上させ、RAM、特にSDRAM（synchronous DRAM）
の信頼性、及び機能を向上させることのできるアンチヒ
ューズ回路を提供する 【解決手段】 リダンダントメモリ位置を活性化して不
良メモリセルを代替するための代替アドレス信号を生成
する多数の代替アドレス信号発生器を有する集積回路に
おいて、試験モード信号及びアドレス信号に応答してプ
ログラムアドレス信号を生成するプログラムアドレス発
生回路と、上記各々の代替アドレス信号発生器に連結さ
れて、アンチヒューズ素子を含んでおり、上記プログラ
ムアドレス信号により選択され、選択されたアンチヒュ
ーズ単位回路内に含まれたアンチヒューズ素子は、電圧
信号を利用してプログラムされて該当代替アドレス発生
器を活性化させる多数のアンチヒューズ単位回路とを含
んでなる
収率を向上させ、RAM、特にSDRAM（synchronous DRAM）
の信頼性、及び機能を向上させることのできるアンチヒ
ューズ回路を提供する 【解決手段】 リダンダントメモリ位置を活性化して不
良メモリセルを代替するための代替アドレス信号を生成
する多数の代替アドレス信号発生器を有する集積回路に
おいて、試験モード信号及びアドレス信号に応答してプ
ログラムアドレス信号を生成するプログラムアドレス発
生回路と、上記各々の代替アドレス信号発生器に連結さ
れて、アンチヒューズ素子を含んでおり、上記プログラ
ムアドレス信号により選択され、選択されたアンチヒュ
ーズ単位回路内に含まれたアンチヒューズ素子は、電圧
信号を利用してプログラムされて該当代替アドレス発生
器を活性化させる多数のアンチヒューズ単位回路とを含
んでなる
Description
【０００１】
【発明が属する技術分野】本発明は、不揮発性（nonvol
atile）メモリ素子を具現するため、電気的にプログラ
ム可能な集積回路（electrically programmable inte
grated circuit）及び、それに関連した素子の構造に
関し、特に、電気的にプログラム可能なアンチヒューズ
に対してポストパッケージリペア（post-package repa
ir）を效果的に提供できるアンチヒューズ回路に関する
ものである。
atile）メモリ素子を具現するため、電気的にプログラ
ム可能な集積回路（electrically programmable inte
grated circuit）及び、それに関連した素子の構造に
関し、特に、電気的にプログラム可能なアンチヒューズ
に対してポストパッケージリペア（post-package repa
ir）を效果的に提供できるアンチヒューズ回路に関する
ものである。
【０００２】
【従来の技術】レーザートリミングポリシリコンヒュー
ズ構造（laser trimmed poly-siliconfuse structur
e）は、DRAMチップのプログラム可能なリペアに主に用
いられ、ウェーハレベル（wafer level）で、通常的に
バーンイン試験（burn-in test）前に遂行される。レー
ザートリミングポリシリコンヒューズ構造を使用するレ
ーザートリミングリペア方法において、不良メモリセル
は、ウェーハプローブ試験処理（wafer probe testin
g process）により確認される。その次に、ポリシリコ
ンヒューズ構造は、DRAMチップをリペアするためにレー
ザートリミング技術（laser trimming technology）
を使用してリダンダント（redundant）メモリセルのア
ドレスデコーディングを活性化してプログラムされる。
レーザートリミングヒューズ構造は、簡単で信頼性があ
るのに対し、レーザートリミングリペア方法は、ウェー
ハレベルのみで效果的に遂行できる。結局、パッケージ
ング処理以後に発見されるか、一般的にバーンイン試験
の間発生された不良メモリセルの修理能力は排除される
こともできる。
ズ構造（laser trimmed poly-siliconfuse structur
e）は、DRAMチップのプログラム可能なリペアに主に用
いられ、ウェーハレベル（wafer level）で、通常的に
バーンイン試験（burn-in test）前に遂行される。レー
ザートリミングポリシリコンヒューズ構造を使用するレ
ーザートリミングリペア方法において、不良メモリセル
は、ウェーハプローブ試験処理（wafer probe testin
g process）により確認される。その次に、ポリシリコ
ンヒューズ構造は、DRAMチップをリペアするためにレー
ザートリミング技術（laser trimming technology）
を使用してリダンダント（redundant）メモリセルのア
ドレスデコーディングを活性化してプログラムされる。
レーザートリミングヒューズ構造は、簡単で信頼性があ
るのに対し、レーザートリミングリペア方法は、ウェー
ハレベルのみで效果的に遂行できる。結局、パッケージ
ング処理以後に発見されるか、一般的にバーンイン試験
の間発生された不良メモリセルの修理能力は排除される
こともできる。
【０００３】それに対し、電気的にプログラム可能な不
揮発性メモリにおいては、多くの種類のパッケージ不良
をリペアして高密度DRAMの相当な収率向上の結果をもた
らすことができる。
揮発性メモリにおいては、多くの種類のパッケージ不良
をリペアして高密度DRAMの相当な収率向上の結果をもた
らすことができる。
【０００４】アンチヒューズ構造及び集積回路に適した
関連回路は、一般的に不揮発性メモリ素子に形成され
る。それはリダンダントメモリキャパシタを使用するDR
AMの電気的にプログラム可能なリペア技術に特に有用に
なると期待される。特に、特別試験モード（special t
est mode）を追加して、現在の製品ピンアウト仕様（p
roduct pinout specification）の変更なしにこのよう
な機能を具現できる。
関連回路は、一般的に不揮発性メモリ素子に形成され
る。それはリダンダントメモリキャパシタを使用するDR
AMの電気的にプログラム可能なリペア技術に特に有用に
なると期待される。特に、特別試験モード（special t
est mode）を追加して、現在の製品ピンアウト仕様（p
roduct pinout specification）の変更なしにこのよう
な機能を具現できる。
【０００５】それに対し、このような機能は、DRAMを製
造することに用いられるだけでなく、この分野で、また
は最終ユーザにより試験及びリペア処理の一部分として
效果的に用いることができる。同様に、それはまた他の
有用で、かつ独特な不揮発性データを暗号化キー（encr
yption key）、一連番号、製造日時及び他の品質追跡
識別（quality tracking identification）のようなDRA
M構成要素にプログラムできる。
造することに用いられるだけでなく、この分野で、また
は最終ユーザにより試験及びリペア処理の一部分として
效果的に用いることができる。同様に、それはまた他の
有用で、かつ独特な不揮発性データを暗号化キー（encr
yption key）、一連番号、製造日時及び他の品質追跡
識別（quality tracking identification）のようなDRA
M構成要素にプログラムできる。
【０００６】基本的なアンチヒューズ素子は、一般的に
抵抗性ヒューズ素子として、初期にプログラムされてい
ない状態では、極めて高い抵抗（＞１００Mohm）を有
し、適切なプログラム動作以後には、極めて低い抵抗
（＜１０Kohm）を有することになる。アンチヒューズ素
子は、一般に二酸化硅素（SiO2）、シリコンナイトライ
ド（silicon nitride）、酸化タンタル（tantalum oxi
de）、またはONO（silicondioxide-silicon nitride-s
ilicon dioxide）のような誘電体が二つの導電体の間
に挟持されている複合体などの極めて薄い誘電体物質に
より構成されている。アンチヒューズは、端子を介して
ハイからローに変化する時まで充分な時間の間、充分な
電流が流れる状況下で適切なプログラミング電圧を印加
することによってプログラム可能になる。
抵抗性ヒューズ素子として、初期にプログラムされてい
ない状態では、極めて高い抵抗（＞１００Mohm）を有
し、適切なプログラム動作以後には、極めて低い抵抗
（＜１０Kohm）を有することになる。アンチヒューズ素
子は、一般に二酸化硅素（SiO2）、シリコンナイトライ
ド（silicon nitride）、酸化タンタル（tantalum oxi
de）、またはONO（silicondioxide-silicon nitride-s
ilicon dioxide）のような誘電体が二つの導電体の間
に挟持されている複合体などの極めて薄い誘電体物質に
より構成されている。アンチヒューズは、端子を介して
ハイからローに変化する時まで充分な時間の間、充分な
電流が流れる状況下で適切なプログラミング電圧を印加
することによってプログラム可能になる。
【０００７】プログラミング電圧の大きさは、一般的に
正常動作電圧より大きいため、プログラミング電圧は、
関連した隣接素子及び不適合に分離された周辺回路の信
頼性を損傷させ減少させ得る。特に、プログラミング電
圧を提供しアンチヒューズ抵抗を読み出すための周辺回
路は、一般的にアンチヒューズ素子に直接的に附着さ
れ、それによって電位損傷（potential damage）の恐
れがある。
正常動作電圧より大きいため、プログラミング電圧は、
関連した隣接素子及び不適合に分離された周辺回路の信
頼性を損傷させ減少させ得る。特に、プログラミング電
圧を提供しアンチヒューズ抵抗を読み出すための周辺回
路は、一般的にアンチヒューズ素子に直接的に附着さ
れ、それによって電位損傷（potential damage）の恐
れがある。
【０００８】初期プログラムされていない状態及びプロ
グラムされた状態で、アンチヒューズの保全性（integr
ity）は、いくつかの要素によって不利に影響され得
る。例えば、上昇された温度での露出、または連続的な
電流の印加、またはアンチヒューズ素子を横切る電圧バ
イアスのため、誘電体薄膜の特性が変わってアンチヒュ
ーズの抵抗性が増加または減少するか、潜在的に誤りま
たは低下された性能を引き起こす。単一アンチヒューズ
素子をプログラムする時、内部で、または外部で生成さ
れたプログラミング電圧（または電流）信号Vhv（また
はIhv）は、アンチヒューズ素子の端子を介して充分な
時間の間印加される。しかし、多数のアンチヒューズ素
子が多重化アレイ（multiplexed array）のようなもの
に用いられる時、選択されなかったアンチヒューズ素子
は、望まないプログラミング信号に影響を受けて誘電体
薄膜の伝導性に変化が引き起こされることもあり得る。
グラムされた状態で、アンチヒューズの保全性（integr
ity）は、いくつかの要素によって不利に影響され得
る。例えば、上昇された温度での露出、または連続的な
電流の印加、またはアンチヒューズ素子を横切る電圧バ
イアスのため、誘電体薄膜の特性が変わってアンチヒュ
ーズの抵抗性が増加または減少するか、潜在的に誤りま
たは低下された性能を引き起こす。単一アンチヒューズ
素子をプログラムする時、内部で、または外部で生成さ
れたプログラミング電圧（または電流）信号Vhv（また
はIhv）は、アンチヒューズ素子の端子を介して充分な
時間の間印加される。しかし、多数のアンチヒューズ素
子が多重化アレイ（multiplexed array）のようなもの
に用いられる時、選択されなかったアンチヒューズ素子
は、望まないプログラミング信号に影響を受けて誘電体
薄膜の伝導性に変化が引き起こされることもあり得る。
【０００９】アンチヒューズの信頼性のあるプログラミ
ング及び読出しは、いくつかの重要な要素を必要とす
る。
ング及び読出しは、いくつかの重要な要素を必要とす
る。
【００１０】第１に、適切なプログラミング電圧、また
は電流信号が内部で生成されるか、または外部で供給さ
れるべきである。特に、アンチヒューズプログラミング
のための内部のハイ電圧（high voltage）は、慎重に
分離される必要があり、PN接合とゲート絶縁体とのよう
な素子構造が大きい電圧差に影響されないようにするた
め、バイアシング（biasing）を必要とする。大きい電
圧差は、早期降伏（premature breakdown）、信頼性の
減少、過度な漏洩電流、フィールド酸化膜反転（field
oxide inversion）、ラッチアップ（latchup）、ま
たは不良を引き起こし得る。同様に、プログラミング電
圧が外部から提供されると、集積回路の出力パッドとピ
ンに一般的に用いられる正規静電放電（normal electr
o staticdischarge、 ESD）回路から妨害なしにこの
ような電圧を提供するための方法があるべきである。
は電流信号が内部で生成されるか、または外部で供給さ
れるべきである。特に、アンチヒューズプログラミング
のための内部のハイ電圧（high voltage）は、慎重に
分離される必要があり、PN接合とゲート絶縁体とのよう
な素子構造が大きい電圧差に影響されないようにするた
め、バイアシング（biasing）を必要とする。大きい電
圧差は、早期降伏（premature breakdown）、信頼性の
減少、過度な漏洩電流、フィールド酸化膜反転（field
oxide inversion）、ラッチアップ（latchup）、ま
たは不良を引き起こし得る。同様に、プログラミング電
圧が外部から提供されると、集積回路の出力パッドとピ
ンに一般的に用いられる正規静電放電（normal electr
o staticdischarge、 ESD）回路から妨害なしにこの
ような電圧を提供するための方法があるべきである。
【００１１】第２に、プログラミング信号の制御をさら
に必要とする個別的なアンチヒューズをアドレス選択、
及びプログラムするための方法があるべきである。
に必要とする個別的なアンチヒューズをアドレス選択、
及びプログラムするための方法があるべきである。
【００１２】第３に、アンチヒューズの状態を感知、ま
たは読み出すための適切な方法が必要である。アンチヒ
ューズ状態は、一般的に素子活性化されるやいなや、ま
たは電源が供給されて直ちに読み出される。連続的な読
出し動作によるアンチヒューズの不良に対する危険を減
少させて、アンチヒューズ情報に対する読出しアクセス
速度を向上させるため、不揮発性メモリ素子は、広い動
作条件の範囲でアンチヒューズ状態の適切な感知/ラッ
チ動作を效果的に提供できる適切な回路を提供すべきで
ある。
たは読み出すための適切な方法が必要である。アンチヒ
ューズ状態は、一般的に素子活性化されるやいなや、ま
たは電源が供給されて直ちに読み出される。連続的な読
出し動作によるアンチヒューズの不良に対する危険を減
少させて、アンチヒューズ情報に対する読出しアクセス
速度を向上させるため、不揮発性メモリ素子は、広い動
作条件の範囲でアンチヒューズ状態の適切な感知/ラッ
チ動作を效果的に提供できる適切な回路を提供すべきで
ある。
【００１３】しかし、いままで、上述した３つの要求条
件を效果的に具現するための回路はなかった。
件を效果的に具現するための回路はなかった。
【００１４】
【発明が解決しようとする課題】本発明は、上記の問題
点を解決するために案出されたもので、その目的はアン
チヒューズに基づいたRAMに用いられて、収率を向上さ
せ、RAM、特にSDRAM （synchronous DRAM）の信頼
性、及び機能を向上させることのできるアンチヒューズ
回路を提供することにある。
点を解決するために案出されたもので、その目的はアン
チヒューズに基づいたRAMに用いられて、収率を向上さ
せ、RAM、特にSDRAM （synchronous DRAM）の信頼
性、及び機能を向上させることのできるアンチヒューズ
回路を提供することにある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、リダンダントメモリ位置を活性化して不
良メモリセルを代替するための代替アドレス信号を生成
する多数の代替アドレス信号発生器を有する集積回路に
おいて、試験モード信号及びアドレス信号に応答してプ
ログラムアドレス信号を生成するプログラムアドレス発
生回路と、上記各々の代替アドレス信号発生器に連結さ
れて、アンチヒューズ素子を含んでおり、上記プログラ
ムアドレス信号により選択され、選択されたアンチヒュ
ーズ単位回路内に含まれたアンチヒューズ素子は、電圧
信号を利用してプログラムされて該当代替アドレス発生
器を活性化させる多数のアンチヒューズ単位回路とを含
んでなる
め、本発明は、リダンダントメモリ位置を活性化して不
良メモリセルを代替するための代替アドレス信号を生成
する多数の代替アドレス信号発生器を有する集積回路に
おいて、試験モード信号及びアドレス信号に応答してプ
ログラムアドレス信号を生成するプログラムアドレス発
生回路と、上記各々の代替アドレス信号発生器に連結さ
れて、アンチヒューズ素子を含んでおり、上記プログラ
ムアドレス信号により選択され、選択されたアンチヒュ
ーズ単位回路内に含まれたアンチヒューズ素子は、電圧
信号を利用してプログラムされて該当代替アドレス発生
器を活性化させる多数のアンチヒューズ単位回路とを含
んでなる
【００１６】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有するものが本発明の技術的思想を容易に
実施できる程度に詳細に説明するため、添付した図面を
参照して本発明の最も好ましい実施例を説明する。
通常の知識を有するものが本発明の技術的思想を容易に
実施できる程度に詳細に説明するため、添付した図面を
参照して本発明の最も好ましい実施例を説明する。
【００１７】本発明は、１）メモリ素子の電気的なリダ
ンダンシープログラミングと、２）集積回路の一連番号
または識別プログラミングと、３）集積回路の保安及び
暗号化キープログラミングと、４）集積回路の機能選択
プログラミングと、５）読出し専用記憶装置（read on
ly memory、ROM）、または消去可能なピ−ロム（erasa
ble programmable read only memory、 PROM）の
代替などのような不揮発性メモリの性能に必要な機能を
含んで、上述した機能に限定されない。
ンダンシープログラミングと、２）集積回路の一連番号
または識別プログラミングと、３）集積回路の保安及び
暗号化キープログラミングと、４）集積回路の機能選択
プログラミングと、５）読出し専用記憶装置（read on
ly memory、ROM）、または消去可能なピ−ロム（erasa
ble programmable read only memory、 PROM）の
代替などのような不揮発性メモリの性能に必要な機能を
含んで、上述した機能に限定されない。
【００１８】本発明による機能は、１）選択回路及び特
別試験モード（special test mode）における特別アド
レスマルチプレクサのような他のアドレス回路によりプ
ログラミングのために選択されたアンチヒューズのため
の特別アドレス発生と、２）プログラミングのための内
部電圧発生と、３）特別試験モードの間プログラミング
及び電源が供給される間の読出し等で簡単に説明でき
る。プログラミングの間、プログラミング電圧は、プロ
グラミングのために指定された各アンチヒューズに選択
的で順次的に印加される。指定されなかったアンチヒュ
ーズは、プログラミング電圧から保護して望まないプロ
グラミング、またはディプログラミング（deprogrammin
g）を防止する。一般に、このような方式は、プログラ
ミングのための内部電源と外部電源とを混合して使用す
ることができる。すなわち、必要であるならば、集積回
路またはDRAMチップがプログラムされるやいなや、内部
電源発生器は外部電源ピンに連結されることができる。
もし外部電源ピンが用いられているならば、ESD防止回
路が外部電源パッドのために含まれることができる。
別試験モード（special test mode）における特別アド
レスマルチプレクサのような他のアドレス回路によりプ
ログラミングのために選択されたアンチヒューズのため
の特別アドレス発生と、２）プログラミングのための内
部電圧発生と、３）特別試験モードの間プログラミング
及び電源が供給される間の読出し等で簡単に説明でき
る。プログラミングの間、プログラミング電圧は、プロ
グラミングのために指定された各アンチヒューズに選択
的で順次的に印加される。指定されなかったアンチヒュ
ーズは、プログラミング電圧から保護して望まないプロ
グラミング、またはディプログラミング（deprogrammin
g）を防止する。一般に、このような方式は、プログラ
ミングのための内部電源と外部電源とを混合して使用す
ることができる。すなわち、必要であるならば、集積回
路またはDRAMチップがプログラムされるやいなや、内部
電源発生器は外部電源ピンに連結されることができる。
もし外部電源ピンが用いられているならば、ESD防止回
路が外部電源パッドのために含まれることができる。
【００１９】本発明によって、好ましくも、プリラッチ
バッファ（pre-latch buffer）は、たとえプログラムさ
れたアンチヒューズのインピーダンス（impedance）が
広範囲に変動してもパワーアップ（power-up）期間の
間、アンチヒューズ状態を效果的に感知する役割をする
ため、アンチヒューズの状態は、ラッチに貯蔵される。
プログラムされたアンチヒューズのインピーダンスに対
する比較的信頼性のある読出し動作により、プログラミ
ング時間の周期、プログラミング電圧の大きさ、及びプ
ログラミング電流の量はまた減少され得る。
バッファ（pre-latch buffer）は、たとえプログラムさ
れたアンチヒューズのインピーダンス（impedance）が
広範囲に変動してもパワーアップ（power-up）期間の
間、アンチヒューズ状態を效果的に感知する役割をする
ため、アンチヒューズの状態は、ラッチに貯蔵される。
プログラムされたアンチヒューズのインピーダンスに対
する比較的信頼性のある読出し動作により、プログラミ
ング時間の周期、プログラミング電圧の大きさ、及びプ
ログラミング電流の量はまた減少され得る。
【００２０】図１は、本発明にかかる好ましい実施例で
あって、プログラム可能なアンチヒューズ回路（progra
mmable anti-fuse circuit）を示している図面であ
る。図１を参照すると、プログラム可能なアンチヒュー
ズ回路は、プログラムアドレス生成回路１０、内部電源
発生器２０及び多数のアンチヒューズ単位回路３０を含
んでいる。
あって、プログラム可能なアンチヒューズ回路（progra
mmable anti-fuse circuit）を示している図面であ
る。図１を参照すると、プログラム可能なアンチヒュー
ズ回路は、プログラムアドレス生成回路１０、内部電源
発生器２０及び多数のアンチヒューズ単位回路３０を含
んでいる。
【００２１】各アンチヒューズ単位回路は、スイッチン
グトランジスタG５０に連結されており、スイッチング
トランジスタG５０は、ダミーセル（dummy cell）G５
１に連結されてダミーセルG５１を活性化させる。プロ
グラムアドレス発生回路１０は、特別試験モードを示す
制御信号を入力されて活性化され、アンチヒューズ単位
回路３０のためのプログラムアドレスを生成する試験デ
コーダー（test decoder）１１及びアドレスデコーダ
ー１２により構成されている。例えば、特別試験モード
信号は、ユーザ活性化（user activation）により生成
できる。特別試験モードが外部制御信号により活性化さ
れる時、プログラムアドレス生成回路１０は、アンチヒ
ューズプログラミングのためのプログラムアドレスを利
用してアンチヒューズ単位回路３０のいずれかを選択
し、内部制御信号を内部電源発生器２０に供給する。そ
の次に、内部制御信号にまた反応する内部電源発生器２
０から発生されたプログラミング電圧信号は、選択され
たアンチヒューズ単位回路３０に印加される。プログラ
ミング手続きの間、アンチヒューズ単位回路３０は、プ
ログラムアドレス回路１０により順に選択されることが
できる。
グトランジスタG５０に連結されており、スイッチング
トランジスタG５０は、ダミーセル（dummy cell）G５
１に連結されてダミーセルG５１を活性化させる。プロ
グラムアドレス発生回路１０は、特別試験モードを示す
制御信号を入力されて活性化され、アンチヒューズ単位
回路３０のためのプログラムアドレスを生成する試験デ
コーダー（test decoder）１１及びアドレスデコーダ
ー１２により構成されている。例えば、特別試験モード
信号は、ユーザ活性化（user activation）により生成
できる。特別試験モードが外部制御信号により活性化さ
れる時、プログラムアドレス生成回路１０は、アンチヒ
ューズプログラミングのためのプログラムアドレスを利
用してアンチヒューズ単位回路３０のいずれかを選択
し、内部制御信号を内部電源発生器２０に供給する。そ
の次に、内部制御信号にまた反応する内部電源発生器２
０から発生されたプログラミング電圧信号は、選択され
たアンチヒューズ単位回路３０に印加される。プログラ
ミング手続きの間、アンチヒューズ単位回路３０は、プ
ログラムアドレス回路１０により順に選択されることが
できる。
【００２２】内部電源発生器２０は、２つの部分、すな
わち発振器（oscillator）２１及びチャージポンプ回路
（charge pump circuit）２２により構成されてい
る。図１０ないし図１２に示したように、本発明にかか
るユニポーラ（unipolar）電圧システムにおける内部電
圧発生器２０から発生された８Vと同じハイ電圧Vhvは、
プログラミング手続きの間選択されたアンチヒューズ単
位回路３０に連結される。しかし、図８，図９に示した
ように、本発明にかかるバイポーラ（bipolar）電圧シ
ステムにおける負電圧Vnvは、プログラミング手続きの
間、外部電源パッドを利用して選択されたアンチヒュー
ズ単位回路３０に連結することができる。プログラミン
グ手続きが完了して特別試験モードを示す外部制御信号
がディセーブル（disable）状態に変わる時、全てのア
ンチヒューズ単位回路３０は、選択解除（deselect）さ
れて内部電源発生器２０もディセーブル状態に変わる。
わち発振器（oscillator）２１及びチャージポンプ回路
（charge pump circuit）２２により構成されてい
る。図１０ないし図１２に示したように、本発明にかか
るユニポーラ（unipolar）電圧システムにおける内部電
圧発生器２０から発生された８Vと同じハイ電圧Vhvは、
プログラミング手続きの間選択されたアンチヒューズ単
位回路３０に連結される。しかし、図８，図９に示した
ように、本発明にかかるバイポーラ（bipolar）電圧シ
ステムにおける負電圧Vnvは、プログラミング手続きの
間、外部電源パッドを利用して選択されたアンチヒュー
ズ単位回路３０に連結することができる。プログラミン
グ手続きが完了して特別試験モードを示す外部制御信号
がディセーブル（disable）状態に変わる時、全てのア
ンチヒューズ単位回路３０は、選択解除（deselect）さ
れて内部電源発生器２０もディセーブル状態に変わる。
【００２３】パワーアップ手続きが始まる時、アンチヒ
ューズの状態に対する読出し、または評価（evaluatio
n）がアンチヒューズ単位回路３０で遂行される。各ア
ンチヒューズ単位回路は、パワーアップ信号PWRUPを入
力されて、各アンチヒューズ単位回路に含まれているア
ンチヒューズの状態は、ラッチされた信号としてスイッ
チングトランジスタG５０に伝達される。すなわち、各
アンチヒューズ単位回路３０は、プログラムされたアン
チヒューズの状態を示すローレベル信号またはプログラ
ムされていないアンチヒューズの状態を示すハイレバル
信号としてラッチされた信号を生成する。さらに、外部
電圧源Vccは、プログラミング手続きのための４Vから読
出し動作のための３.３Vまで変わり得る。
ューズの状態に対する読出し、または評価（evaluatio
n）がアンチヒューズ単位回路３０で遂行される。各ア
ンチヒューズ単位回路は、パワーアップ信号PWRUPを入
力されて、各アンチヒューズ単位回路に含まれているア
ンチヒューズの状態は、ラッチされた信号としてスイッ
チングトランジスタG５０に伝達される。すなわち、各
アンチヒューズ単位回路３０は、プログラムされたアン
チヒューズの状態を示すローレベル信号またはプログラ
ムされていないアンチヒューズの状態を示すハイレバル
信号としてラッチされた信号を生成する。さらに、外部
電圧源Vccは、プログラミング手続きのための４Vから読
出し動作のための３.３Vまで変わり得る。
【００２４】図２及び図３は、図１で示した内部電源発
生器２０に含まれているチャージポンプ回路に対する２
つの実施例を示している。制御信号は、活性化されて図
１に示した発振器２１及びチャージポンプ回路２２のい
ずれかの入力ノードに印加される。特別試験モードでプ
ログラミング手続きの間、図１に示したプログラムアド
レス生成回路１０から生成された制御信号PGMは、負電
圧（negative voltage）及び正電圧（positive volta
ge）の全てに対してハイ状態となる。図２は、チャージ
ポンプ回路を示している図面であって、３つの部分、す
なわちハイ電圧発生器２８、ハイ電圧駆動器２４、及び
外部電源電圧Vccを印加するためのプレチャージ電圧発
生器２８により構成されている。NMOSトランジスタD１
は、PGM信号がハイ状態を示す時ダイオードで動作し
て、電圧信号Vcc-VtnをノードN１に印加する。ここで、
VtnはD１のしきい電圧（threshold voltage）である。
ダイオードD２ないしD７は、図４に示したように、P型
ウェル（P-well）がN型ウェル（N-well）接合（junctio
n）と連結されたPNダイオードに新しく設計された。図
面から分かるように、PNダイオード構造は、実質的にP
型基板上に形成されたN型ウェルにP型ウェルが挿入され
ている三重ウェルで形成されている。このようなダイオ
ードにおけるP型基板は、接地Gndと連結され、N型ウェ
ルは、P型ウェルをP型基板と分離させてP型ウェルからP
型基板への電流の流れを防止させる役割をする。上記PN
ダイオード構造の他の長所は、N型ウェルとP型ウェルと
の間の降伏電圧（breakdown voltage）が高いというこ
とである。キャパシタC１ないしC３は、チャージポンピ
ング効果（charge pumping effect）のために用いら
れ、チャージポンピングキャパシタC１ないしC３より相
対的に少ないキャパシタンスを有するキャパシタC４な
いしC６は、出力電圧Vhvの発振大きさを減少させる負荷
キャパシタとして用いられる。
生器２０に含まれているチャージポンプ回路に対する２
つの実施例を示している。制御信号は、活性化されて図
１に示した発振器２１及びチャージポンプ回路２２のい
ずれかの入力ノードに印加される。特別試験モードでプ
ログラミング手続きの間、図１に示したプログラムアド
レス生成回路１０から生成された制御信号PGMは、負電
圧（negative voltage）及び正電圧（positive volta
ge）の全てに対してハイ状態となる。図２は、チャージ
ポンプ回路を示している図面であって、３つの部分、す
なわちハイ電圧発生器２８、ハイ電圧駆動器２４、及び
外部電源電圧Vccを印加するためのプレチャージ電圧発
生器２８により構成されている。NMOSトランジスタD１
は、PGM信号がハイ状態を示す時ダイオードで動作し
て、電圧信号Vcc-VtnをノードN１に印加する。ここで、
VtnはD１のしきい電圧（threshold voltage）である。
ダイオードD２ないしD７は、図４に示したように、P型
ウェル（P-well）がN型ウェル（N-well）接合（junctio
n）と連結されたPNダイオードに新しく設計された。図
面から分かるように、PNダイオード構造は、実質的にP
型基板上に形成されたN型ウェルにP型ウェルが挿入され
ている三重ウェルで形成されている。このようなダイオ
ードにおけるP型基板は、接地Gndと連結され、N型ウェ
ルは、P型ウェルをP型基板と分離させてP型ウェルからP
型基板への電流の流れを防止させる役割をする。上記PN
ダイオード構造の他の長所は、N型ウェルとP型ウェルと
の間の降伏電圧（breakdown voltage）が高いというこ
とである。キャパシタC１ないしC３は、チャージポンピ
ング効果（charge pumping effect）のために用いら
れ、チャージポンピングキャパシタC１ないしC３より相
対的に少ないキャパシタンスを有するキャパシタC４な
いしC６は、出力電圧Vhvの発振大きさを減少させる負荷
キャパシタとして用いられる。
【００２５】図６のようにN１ノードのプレチャージの
ためにPGM信号がハイレベルになり、発振器２１から生
成された同相クロック（in-phase clock）OSC１及び違
相クロック（out-of-phase clock）OSC２が発振動作を
続ける時、ハイ電圧発生器２４から発生されたハイ電圧
信号が選択されたアンチヒューズ単位回路３０に供給さ
れる。初期に、ノードN１の電圧は、PGM信号がイネーブ
ル、すなわちハイレベルになる時Vcc-Vtnとなる。OSC１
クロックが接地レベルから外部電圧レベルVccになる
と、OSC１により供給されたチャージがノードN１に伝え
られてノードN１の電圧レベルが２Vcc-Vtnとなる。電圧
レベルは、またノードN２に伝えられてノードN２の電圧
レベルが２Vcc-２Vtnとなる。
ためにPGM信号がハイレベルになり、発振器２１から生
成された同相クロック（in-phase clock）OSC１及び違
相クロック（out-of-phase clock）OSC２が発振動作を
続ける時、ハイ電圧発生器２４から発生されたハイ電圧
信号が選択されたアンチヒューズ単位回路３０に供給さ
れる。初期に、ノードN１の電圧は、PGM信号がイネーブ
ル、すなわちハイレベルになる時Vcc-Vtnとなる。OSC１
クロックが接地レベルから外部電圧レベルVccになる
と、OSC１により供給されたチャージがノードN１に伝え
られてノードN１の電圧レベルが２Vcc-Vtnとなる。電圧
レベルは、またノードN２に伝えられてノードN２の電圧
レベルが２Vcc-２Vtnとなる。
【００２６】したがって、OSC２が接地レベルから外部
電圧レベルVccに変われば、ノードN２の電圧レベルは、
３Vcc-２Vtnに変わり、ノードN３の電圧レベルは、３Vc
c-３Vtnに変わる。次に、OSC１クロックが接地レベルか
ら外部電圧レベルVccに変われば、ノードN３の電圧レベ
ルは、４Vcc-３Vtnに変わる。最後に、ノードN１、N
２、N３、Vhvの電圧レベルが各々２Vcc-Vtn、３Vcc-２V
tn、４Vcc-３Vtn及び４Vcc-４Vtnに変わる。ハイ電圧出
力Vhvは、上記のクロックらの動作を繰り返すことによ
って生成されることができる。ハイ電圧出力Vhvは、そ
の次にプログラミング電圧信号としてアンチヒューズ回
路３０に連結される。
電圧レベルVccに変われば、ノードN２の電圧レベルは、
３Vcc-２Vtnに変わり、ノードN３の電圧レベルは、３Vc
c-３Vtnに変わる。次に、OSC１クロックが接地レベルか
ら外部電圧レベルVccに変われば、ノードN３の電圧レベ
ルは、４Vcc-３Vtnに変わる。最後に、ノードN１、N
２、N３、Vhvの電圧レベルが各々２Vcc-Vtn、３Vcc-２V
tn、４Vcc-３Vtn及び４Vcc-４Vtnに変わる。ハイ電圧出
力Vhvは、上記のクロックらの動作を繰り返すことによ
って生成されることができる。ハイ電圧出力Vhvは、そ
の次にプログラミング電圧信号としてアンチヒューズ回
路３０に連結される。
【００２７】ハイ電圧駆動器２６は、二つのダイオード
D５、D６を含んで、各々は、４Vcc-４VtnレベルのVhv２
及び３Vcc-３VtnレベルのVhv３のような２つの相異なる
出力電圧レベルを提供する役割をする。読出しモードの
時に、プレチャージ電圧発生器２８は、出力ノードVhv
の電圧レベルをプレチャージ電圧レベルVcc-Vtnに変化
させる。プレチャージ電圧レベルは、アンチヒューズ状
態の評価のために用いられることができる。
D５、D６を含んで、各々は、４Vcc-４VtnレベルのVhv２
及び３Vcc-３VtnレベルのVhv３のような２つの相異なる
出力電圧レベルを提供する役割をする。読出しモードの
時に、プレチャージ電圧発生器２８は、出力ノードVhv
の電圧レベルをプレチャージ電圧レベルVcc-Vtnに変化
させる。プレチャージ電圧レベルは、アンチヒューズ状
態の評価のために用いられることができる。
【００２８】図５で示したようにハイ電圧用キャパシタ
C２ないしC６は、ポリ層P１、P２、及び金属層M１、M２
により形成される。ハイ電圧用キャパシタC２ないしC６
は、フィンガー形態の積層アレイキャパシタ（finger-s
haped stacked-array capacitor）と呼ばれるフィン
ガー積層型による追加的な相互キャパシタンス（mutual
capacitance）Cjj、Cji、Cjkを利用して大きいキャパ
シタンスを提供できる。
C２ないしC６は、ポリ層P１、P２、及び金属層M１、M２
により形成される。ハイ電圧用キャパシタC２ないしC６
は、フィンガー形態の積層アレイキャパシタ（finger-s
haped stacked-array capacitor）と呼ばれるフィン
ガー積層型による追加的な相互キャパシタンス（mutual
capacitance）Cjj、Cji、Cjkを利用して大きいキャパ
シタンスを提供できる。
【００２９】本発明にかかるチャージポンプ回路２２を
示している図３をまた参照すると、チャージポンプ回路
２２は、アンチヒューズプログラミング手続きのバイポ
ーラ電圧方式に用いられる負電圧発生器としての役割を
する。図３に示したダイオードD１２ないしD１４は、図
２で示したダイオードと類似しており、また各ダイオー
ドの構造は、図７に説明されている。キャパシタC１１
及びC１２は、PMOSを使用して形成されてチャージポン
プ動作に用いられる。これに対し、キャパシタC１３
は、負荷キャパシタである。
示している図３をまた参照すると、チャージポンプ回路
２２は、アンチヒューズプログラミング手続きのバイポ
ーラ電圧方式に用いられる負電圧発生器としての役割を
する。図３に示したダイオードD１２ないしD１４は、図
２で示したダイオードと類似しており、また各ダイオー
ドの構造は、図７に説明されている。キャパシタC１１
及びC１２は、PMOSを使用して形成されてチャージポン
プ動作に用いられる。これに対し、キャパシタC１３
は、負荷キャパシタである。
【００３０】OSC１クロックが接地レベルから外部電圧
レベルVccに変われば、ノードN５の電圧レベルは、外部
電圧レベルVccに変わる。その次に、外部電圧レベルVcc
は、ノードN５がダイオードD１２のしきい電圧レベルVt
nに到達する時までノードN４に伝えられる。ノードN４
は、トランジスタD１１により接地レベルに連結され
る。OSC１クロック及びOSC２クロックが各々接地電圧レ
ベル及び外部電圧レベルVccに同時に変われば、ノードN
５及びノードN６は、各々Vth-Vcc及びVccに変わる。ノ
ードN６のチャージがダイオードD１１、D１２、D１３を
介して放電された後に、ノードN６の電圧レベルは２Vtn
-Vccに維持する。結局、出力ノードVnvの出力電圧レベ
ルは３Vtn-Vccとなる。OSC１クロック及びOSC３クロッ
クが各々外部電圧レベルVcc及び接地電圧レベルに変わ
れば、ノードN５、N６は各々Vtn及び２Vtn-Vccに変わ
る。したがって、出力ノードVnvの電圧レベルが３Vtn-
２Vccとなる。結局、ノードN４、N５、N６及び出力ノー
ドVnvは、クロック動作を繰り返した後、各々接地レベ
ル、Vtn-Vcc、２Vtn-２Vcc及び３Vtn-２Vccにコンバー
ジェンス（convergence）する。出力電圧レベルVnvは、
その次にプログラミング電圧信号としてアンチヒューズ
単位回路３０に連結される。
レベルVccに変われば、ノードN５の電圧レベルは、外部
電圧レベルVccに変わる。その次に、外部電圧レベルVcc
は、ノードN５がダイオードD１２のしきい電圧レベルVt
nに到達する時までノードN４に伝えられる。ノードN４
は、トランジスタD１１により接地レベルに連結され
る。OSC１クロック及びOSC２クロックが各々接地電圧レ
ベル及び外部電圧レベルVccに同時に変われば、ノードN
５及びノードN６は、各々Vth-Vcc及びVccに変わる。ノ
ードN６のチャージがダイオードD１１、D１２、D１３を
介して放電された後に、ノードN６の電圧レベルは２Vtn
-Vccに維持する。結局、出力ノードVnvの出力電圧レベ
ルは３Vtn-Vccとなる。OSC１クロック及びOSC３クロッ
クが各々外部電圧レベルVcc及び接地電圧レベルに変わ
れば、ノードN５、N６は各々Vtn及び２Vtn-Vccに変わ
る。したがって、出力ノードVnvの電圧レベルが３Vtn-
２Vccとなる。結局、ノードN４、N５、N６及び出力ノー
ドVnvは、クロック動作を繰り返した後、各々接地レベ
ル、Vtn-Vcc、２Vtn-２Vcc及び３Vtn-２Vccにコンバー
ジェンス（convergence）する。出力電圧レベルVnvは、
その次にプログラミング電圧信号としてアンチヒューズ
単位回路３０に連結される。
【００３１】図８は、本発明の一実施例であって、バイ
ポーラ電圧プログラミング方式を利用するアンチヒュー
ズ単位回路３０を示している。図８を参照すると、アン
チヒューズ単位回路３０は、アンチヒューズ選択回路３
３１、アンチヒューズ素子３３２、アンチヒューズ状態
評価回路３３３、及びラッチ回路３３４により構成され
る。
ポーラ電圧プログラミング方式を利用するアンチヒュー
ズ単位回路３０を示している。図８を参照すると、アン
チヒューズ単位回路３０は、アンチヒューズ選択回路３
３１、アンチヒューズ素子３３２、アンチヒューズ状態
評価回路３３３、及びラッチ回路３３４により構成され
る。
【００３２】外部電源レベルVcc、例えば+４Vが二つのP
MOSトランジスタP０、P２及びNMOSトランジスタN１を介
してアンチヒューズ素子３３２の１つの端子に連結さ
れ、プログラミング電圧信号Vnv、例えば-４Vがプログ
ラミング手続きの間、アンチヒューズ素子３３２の他の
端子に連結される。プログラムアドレスは、PMOSトラン
ジスタP０のゲートに印加されてターンオンされ、外部
電圧レベルをPMOSトランジスタP２に伝達する。PMOSト
ランジスタP２は、PMOSトランジスタP０に直列に連結さ
れており、パストランジスタ（pass-transistor）に用
いられる。パワーアップ信号は、第１パワーアップ信号
PWRUP、第２パワーアップ信号PWRUPB及び第３パワーア
ップ信号PWRUP_Dを含んでいる。NMOSトランジスタN１
は、ノードA０１に連結されており、アンチヒューズプ
ログラミング手続きの間、第３パワーアップ信号PWRUP_
Dに応答してターンオフ状態を維持する。ここで、第３
パワーアップ信号PWRUP_Dは、ノードA０１を約５nsec以
内に接地レベルに初期化させる。PMOSトランジスタP２
は、PMOSトランジスタP０、P５の接合がプログラミング
電圧信号Vnv、例えば-４Vから保護する役割をする。プ
ログラミング電圧信号Vnvは、アンチヒューズ素子３３
２の端子と共通ゲート、基板及びドレインを有している
ダイオードとして役割をするNMOSトランジスタN４間に
連結される。
MOSトランジスタP０、P２及びNMOSトランジスタN１を介
してアンチヒューズ素子３３２の１つの端子に連結さ
れ、プログラミング電圧信号Vnv、例えば-４Vがプログ
ラミング手続きの間、アンチヒューズ素子３３２の他の
端子に連結される。プログラムアドレスは、PMOSトラン
ジスタP０のゲートに印加されてターンオンされ、外部
電圧レベルをPMOSトランジスタP２に伝達する。PMOSト
ランジスタP２は、PMOSトランジスタP０に直列に連結さ
れており、パストランジスタ（pass-transistor）に用
いられる。パワーアップ信号は、第１パワーアップ信号
PWRUP、第２パワーアップ信号PWRUPB及び第３パワーア
ップ信号PWRUP_Dを含んでいる。NMOSトランジスタN１
は、ノードA０１に連結されており、アンチヒューズプ
ログラミング手続きの間、第３パワーアップ信号PWRUP_
Dに応答してターンオフ状態を維持する。ここで、第３
パワーアップ信号PWRUP_Dは、ノードA０１を約５nsec以
内に接地レベルに初期化させる。PMOSトランジスタP２
は、PMOSトランジスタP０、P５の接合がプログラミング
電圧信号Vnv、例えば-４Vから保護する役割をする。プ
ログラミング電圧信号Vnvは、アンチヒューズ素子３３
２の端子と共通ゲート、基板及びドレインを有している
ダイオードとして役割をするNMOSトランジスタN４間に
連結される。
【００３３】図９に示したように、読出しモードの時、
状態評価回路３３３は、パワーアップ期間の間動作され
る。アンチヒューズ素子３３２がプログラムされる時、
プログラムされたアンチヒューズ素子３３２の端子A０
２は、ロー電圧レベルとなる。すなわち、端子A０２の
電圧レベルは、図１におけるチャージポンプ回路２０が
動作されなくてプログラミング電圧信号Vnvがフローテ
ィング（floating）されるため、一般的にNMOSトランジ
スタN４のしきい電圧レベルVtnとなる。第１パワーアッ
プ信号PWRUPは、電源が完全に安定化されて第２パワー
アップ信号PWRUPBが外部電圧レベルVccに比例的に増加
される時までロー電圧レベル状態を維持する。外部電圧
信号Vccは、パワーアップ期間の間PMOSトランジスタP
２、P５を介してノードA０２に伝えられる。アンチヒュ
ーズ素子３３２がプログラムされると、ノードA０２の
電圧は、次第に減少してロー電圧レベル（ほぼ１V）に
変わる。しかし、アンチヒューズ素子３３２がプログラ
ムされないと、ノードA０２の電圧レベルは、ハイ電圧
レベル状態（ほぼVcc）を維持する。さらに、外部電圧
信号VccがPMOSトランジスタP６を介してノードA０３に
伝えられて第２パワーアップ信号PWRUPBがハイ電圧レベ
ル状態を維持する時、NMOSトランジスタN７はターンオ
ンされる。ノードA０２の電圧によってNMOSトランジス
タN８のオンまたはオフ状態が決定されるため、ノードA
０３の電圧レベルは、NMOSトランジスタN８の状態に基
づいて決定される。アンチヒューズ素子３３２がプログ
ラムされる時、ノードA０２は、ロー電圧レベル状態を
維持し、ノードA０３は、ハイ電圧レベル状態を維持す
る。プログラムされないと、ノードA０２はハイ電圧レ
ベル状態となり、ノードA０３は、ロー電圧レベル状態
となる。
状態評価回路３３３は、パワーアップ期間の間動作され
る。アンチヒューズ素子３３２がプログラムされる時、
プログラムされたアンチヒューズ素子３３２の端子A０
２は、ロー電圧レベルとなる。すなわち、端子A０２の
電圧レベルは、図１におけるチャージポンプ回路２０が
動作されなくてプログラミング電圧信号Vnvがフローテ
ィング（floating）されるため、一般的にNMOSトランジ
スタN４のしきい電圧レベルVtnとなる。第１パワーアッ
プ信号PWRUPは、電源が完全に安定化されて第２パワー
アップ信号PWRUPBが外部電圧レベルVccに比例的に増加
される時までロー電圧レベル状態を維持する。外部電圧
信号Vccは、パワーアップ期間の間PMOSトランジスタP
２、P５を介してノードA０２に伝えられる。アンチヒュ
ーズ素子３３２がプログラムされると、ノードA０２の
電圧は、次第に減少してロー電圧レベル（ほぼ１V）に
変わる。しかし、アンチヒューズ素子３３２がプログラ
ムされないと、ノードA０２の電圧レベルは、ハイ電圧
レベル状態（ほぼVcc）を維持する。さらに、外部電圧
信号VccがPMOSトランジスタP６を介してノードA０３に
伝えられて第２パワーアップ信号PWRUPBがハイ電圧レベ
ル状態を維持する時、NMOSトランジスタN７はターンオ
ンされる。ノードA０２の電圧によってNMOSトランジス
タN８のオンまたはオフ状態が決定されるため、ノードA
０３の電圧レベルは、NMOSトランジスタN８の状態に基
づいて決定される。アンチヒューズ素子３３２がプログ
ラムされる時、ノードA０２は、ロー電圧レベル状態を
維持し、ノードA０３は、ハイ電圧レベル状態を維持す
る。プログラムされないと、ノードA０２はハイ電圧レ
ベル状態となり、ノードA０３は、ロー電圧レベル状態
となる。
【００３４】ラッチ回路３３４は、アンチヒューズ素子
３３２から読み出された情報を状態評価回路３３３を介
してラッチされた信号として維持する。そのようなアン
チヒューズ状態の初期ラッチは、リペアセル読出しモー
ドの感知速度及びプログラミングの正確性を広範囲なプ
ログラミングバイアス及び電流にわたって向上させる。
さらに、アンチヒューズ素子アクセスの数は、減少でき
るため、アンチヒューズ素子の信頼性は向上させること
ができる。
３３２から読み出された情報を状態評価回路３３３を介
してラッチされた信号として維持する。そのようなアン
チヒューズ状態の初期ラッチは、リペアセル読出しモー
ドの感知速度及びプログラミングの正確性を広範囲なプ
ログラミングバイアス及び電流にわたって向上させる。
さらに、アンチヒューズ素子アクセスの数は、減少でき
るため、アンチヒューズ素子の信頼性は向上させること
ができる。
【００３５】図１０は、アンチヒューズ選択回路３４
１、アンチヒューズ素子３４２、アンチヒューズ状態評
価回路３４３、及びラッチ回路３４４により構成された
ユニポーラハイ電圧方式を利用するアンチヒューズ単位
回路３０を示している。プログラミング手続きのための
外部電圧信号Vccは、PMOSトランジスタP０を介してアン
チヒューズ素子３４２に連結される。プログラミング手
続きの間、プログラミング電圧信号Vhvは、ダイオードD
１を介してアンチヒューズ素子３４２の一つの端子に連
結され、接地電圧が二つのNMOSトランジスタN２、N４を
介してアンチヒューズ素子３４２の他の端子に供給され
る。ダイオードD１は、外部電圧源Vccから読出し動作の
間、フローティングされたプログラミング電圧信号Vhv
のための電源リ―ド（power lead）への電流の流れを
防止する。第３パワーアップ信号PWRUP_Dは、パワーが
安定化された後、約５nsec以内にノードA０１を初期化
してノードA０１はPMOSトランジスタP３及びNMOSトラン
ジスタN２を介してほぼVccにプレーチャジされる。プロ
グラムアドレスのためのハイ電圧信号は、NMOSトランジ
スタN４に印加され、プレチャージ電圧信号Vccを放電さ
せて接地電圧をアンチヒューズ素子３４２に連結させ
る。したがって、ノードA０２の電圧レベルは、接地電
圧レベルに変わって、NMOSトランジスタN２及びNMOSト
ランジスタN４を同時にターンオンさせる。結局、選択
されたアンチヒューズ素子３４２の２つの端子は、プロ
グラミング手続きの間相対的に高い電圧Vhvとなる。選
択されなかったアンチヒューズ単位回路３０の場合に
は、プログラムアドレスのロー電圧信号が変わらなく
て、選択しなかったアンチヒューズ素子３４２の２つの
端子間の電圧差は、ほぼVhv-Vccに維持する。NMOSトラ
ンジスタN２は、PMOSトランジスタP３、NMOSトランジス
タN４、NMOSトランジスタN５、及びNMOSトランジスタN
７の接合及びゲートがプログラミング電圧信号Vhvから
保護することによって、接合絶縁膜破壊（junction br
eakdown）またはゲート絶縁膜破壊（gate breakdown）
を防止する。
１、アンチヒューズ素子３４２、アンチヒューズ状態評
価回路３４３、及びラッチ回路３４４により構成された
ユニポーラハイ電圧方式を利用するアンチヒューズ単位
回路３０を示している。プログラミング手続きのための
外部電圧信号Vccは、PMOSトランジスタP０を介してアン
チヒューズ素子３４２に連結される。プログラミング手
続きの間、プログラミング電圧信号Vhvは、ダイオードD
１を介してアンチヒューズ素子３４２の一つの端子に連
結され、接地電圧が二つのNMOSトランジスタN２、N４を
介してアンチヒューズ素子３４２の他の端子に供給され
る。ダイオードD１は、外部電圧源Vccから読出し動作の
間、フローティングされたプログラミング電圧信号Vhv
のための電源リ―ド（power lead）への電流の流れを
防止する。第３パワーアップ信号PWRUP_Dは、パワーが
安定化された後、約５nsec以内にノードA０１を初期化
してノードA０１はPMOSトランジスタP３及びNMOSトラン
ジスタN２を介してほぼVccにプレーチャジされる。プロ
グラムアドレスのためのハイ電圧信号は、NMOSトランジ
スタN４に印加され、プレチャージ電圧信号Vccを放電さ
せて接地電圧をアンチヒューズ素子３４２に連結させ
る。したがって、ノードA０２の電圧レベルは、接地電
圧レベルに変わって、NMOSトランジスタN２及びNMOSト
ランジスタN４を同時にターンオンさせる。結局、選択
されたアンチヒューズ素子３４２の２つの端子は、プロ
グラミング手続きの間相対的に高い電圧Vhvとなる。選
択されなかったアンチヒューズ単位回路３０の場合に
は、プログラムアドレスのロー電圧信号が変わらなく
て、選択しなかったアンチヒューズ素子３４２の２つの
端子間の電圧差は、ほぼVhv-Vccに維持する。NMOSトラ
ンジスタN２は、PMOSトランジスタP３、NMOSトランジス
タN４、NMOSトランジスタN５、及びNMOSトランジスタN
７の接合及びゲートがプログラミング電圧信号Vhvから
保護することによって、接合絶縁膜破壊（junction br
eakdown）またはゲート絶縁膜破壊（gate breakdown）
を防止する。
【００３６】読出しモードの時、アンチヒューズ状態評
価回路３４３は、図９に示したようにパワーアップ期間
の間動作する。第１パワーアップ信号PWRUPは、電源が
完全に安定化されて、第２パワーアップ信号PWRUPBが外
部電圧信号Vccに比例的に増加される時までロー電圧状
態を維持する。図１におけるチャージポンプ回路２０が
動作されないため、アンチヒューズ素子３４２の端子
は、PMOSトランジスタP０を介してハイ電圧、一般的にV
cc-Vtpになって、プログラミング電圧信号Vhvのための
リ―ドがフローティングされる。アンチヒューズ素子３
４２がプログラムされると、ノードA０２の電圧は、ハ
イ電圧状態（ほぼVcc-Vtn）を維持する。アンチヒュー
ズ素子３４２がプログラムされないと、NMOSトランジス
タN５がハイの第２パワーアップ信号PWRUPBによりター
ンオン状態を維持するため、ノードA０２における電圧
は、接地電圧を維持する。したがって、NMOSトランジス
タN５は、大きさが小さいため、ノードA０２の電圧は、
NMOSトランジスタN５のターンオン状態により甚だしく
は減少しない。
価回路３４３は、図９に示したようにパワーアップ期間
の間動作する。第１パワーアップ信号PWRUPは、電源が
完全に安定化されて、第２パワーアップ信号PWRUPBが外
部電圧信号Vccに比例的に増加される時までロー電圧状
態を維持する。図１におけるチャージポンプ回路２０が
動作されないため、アンチヒューズ素子３４２の端子
は、PMOSトランジスタP０を介してハイ電圧、一般的にV
cc-Vtpになって、プログラミング電圧信号Vhvのための
リ―ドがフローティングされる。アンチヒューズ素子３
４２がプログラムされると、ノードA０２の電圧は、ハ
イ電圧状態（ほぼVcc-Vtn）を維持する。アンチヒュー
ズ素子３４２がプログラムされないと、NMOSトランジス
タN５がハイの第２パワーアップ信号PWRUPBによりター
ンオン状態を維持するため、ノードA０２における電圧
は、接地電圧を維持する。したがって、NMOSトランジス
タN５は、大きさが小さいため、ノードA０２の電圧は、
NMOSトランジスタN５のターンオン状態により甚だしく
は減少しない。
【００３７】第１パワーアップ信号PWRUPがロー電圧状
態を維持する時、外部電圧Vccは、PMOSトランジスタP６
を介してPMOSトランジスタP７に伝えられる。その次
に、NMOSトランジスタN８は、第１パワーアップ信号PWR
UPによりターンオンされるため、PMOSトランジスタP７
は、ノードA０２のレベルによってターンオンされる。
プログラムされる時、ノードA０２は、ハイ電圧状態を
維持するため、PMOSトランジスタP７は、弱くターンオ
ンされた状態を維持する。結局、NMOSトランジスタN８
に直列連結されたノードA０３は、ロー電圧状態とな
る。プログラムされないと、ノードA０２は、ロー電圧
状態となり、PMOSトランジスタP７は、完全にターンオ
ンされた状態となる。PMOSトランジスタP６、P７のター
ンオンされた状態によりノードA０３は、ハイ電圧状態
に変わる。NMOSトランジスタN８の大きさは、PMOSトラ
ンジスタP７よりNMOSトランジスタN８を介してさらに少
ない電流が流れる程に小さい。パワーアップ信号PWRUP
は、ロー電圧状態を維持するため、ノードA０４のロー
またはハイ電圧状態は、ノードA０３の電圧に依存す
る。プログラムされた状態とプログラムされなかった状
態間の電圧差の変動は、PMOSトランジスタP７を制御す
る程に大きくないため、バッファが必要である。ノード
A０３及びノードA０４間に連結されたプルアップPMOSト
ランジスタP９、PMOSトランジスタP１０及びプルダウン
PMOSトランジスタN１１により構成された制御バッファ
は、アンチヒューズ素子３４２の状態によって容易に評
価される。ラッチ回路３４４は、ノードA０４の増幅信
号によりアンチヒューズ素子３４２の状態を容易にラッ
チできる。
態を維持する時、外部電圧Vccは、PMOSトランジスタP６
を介してPMOSトランジスタP７に伝えられる。その次
に、NMOSトランジスタN８は、第１パワーアップ信号PWR
UPによりターンオンされるため、PMOSトランジスタP７
は、ノードA０２のレベルによってターンオンされる。
プログラムされる時、ノードA０２は、ハイ電圧状態を
維持するため、PMOSトランジスタP７は、弱くターンオ
ンされた状態を維持する。結局、NMOSトランジスタN８
に直列連結されたノードA０３は、ロー電圧状態とな
る。プログラムされないと、ノードA０２は、ロー電圧
状態となり、PMOSトランジスタP７は、完全にターンオ
ンされた状態となる。PMOSトランジスタP６、P７のター
ンオンされた状態によりノードA０３は、ハイ電圧状態
に変わる。NMOSトランジスタN８の大きさは、PMOSトラ
ンジスタP７よりNMOSトランジスタN８を介してさらに少
ない電流が流れる程に小さい。パワーアップ信号PWRUP
は、ロー電圧状態を維持するため、ノードA０４のロー
またはハイ電圧状態は、ノードA０３の電圧に依存す
る。プログラムされた状態とプログラムされなかった状
態間の電圧差の変動は、PMOSトランジスタP７を制御す
る程に大きくないため、バッファが必要である。ノード
A０３及びノードA０４間に連結されたプルアップPMOSト
ランジスタP９、PMOSトランジスタP１０及びプルダウン
PMOSトランジスタN１１により構成された制御バッファ
は、アンチヒューズ素子３４２の状態によって容易に評
価される。ラッチ回路３４４は、ノードA０４の増幅信
号によりアンチヒューズ素子３４２の状態を容易にラッ
チできる。
【００３８】ラッチ回路３４４は、ラッチされた信号で
あって、アンチヒューズ素子３４２から読出した情報を
維持する。
あって、アンチヒューズ素子３４２から読出した情報を
維持する。
【００３９】図１１は、本発明にかかる他の実施例とし
て、ユニポーラハイ電圧方式を利用するアンチヒューズ
単位回路３０を示したものであって、アンチヒューズ選
択回路３５１、アンチヒューズ状態評価回路３５３及び
ラッチ回路３５４により構成されている。
て、ユニポーラハイ電圧方式を利用するアンチヒューズ
単位回路３０を示したものであって、アンチヒューズ選
択回路３５１、アンチヒューズ状態評価回路３５３及び
ラッチ回路３５４により構成されている。
【００４０】アンチヒューズ選択回路３５１は、図１０
におけるPMOSトランジスタP３及びNMOSトランジスタN２
を除いては図１０で示したアンチヒューズ選択回路と回
路構成が同一である。アンチヒューズ状態評価回路３５
３は、図１１におけるノードA０１及びノードA０２間に
連結されたNMOSトランジスタを除いては図１０で示した
アンチヒューズ状態評価回路３４３と回路構成が同一で
ある。プログラミング手続きで、NMOSトランジスタは、
アンチヒューズ選択回路３５１をアンチヒューズ評価回
路３５３を実質的に分離させる。
におけるPMOSトランジスタP３及びNMOSトランジスタN２
を除いては図１０で示したアンチヒューズ選択回路と回
路構成が同一である。アンチヒューズ状態評価回路３５
３は、図１１におけるノードA０１及びノードA０２間に
連結されたNMOSトランジスタを除いては図１０で示した
アンチヒューズ状態評価回路３４３と回路構成が同一で
ある。プログラミング手続きで、NMOSトランジスタは、
アンチヒューズ選択回路３５１をアンチヒューズ評価回
路３５３を実質的に分離させる。
【００４１】外部電圧Vccは、PMOSトランジスタP０を介
してアンチヒューズ素子３５２の一つの端子に連結され
ている。プログラミング電圧Vhvは、ダイオードD１を介
してアンチヒューズ素子３５２の一つの端子に連結され
ており、接地電圧は、プログラミング手続きの間アンチ
ヒューズ素子３５２の他の端子に連結される。ダイオー
ドD１は、外部電圧源Vccから読出し動作の間、フローテ
ィングされたプログラミング電圧信号Vhvのための電源
リ―ドへの電流の流れを防止させる。プログラムアドレ
スのハイ電圧信号は、NMOSトランジスタN２に印加され
てアンチヒューズ素子３５２のキャパシタンスカップリ
ング（coupling）を利用することによって、プレチャー
ジされた電圧を放電させて、アンチヒューズ素子３５２
上に接地電圧源を連結させる。結局、選択されたアンチ
ヒューズ素子３５２の２つの端子間の電圧差は、プログ
ラミング手続きの間相対的にハイ電圧Vhvとなる。
してアンチヒューズ素子３５２の一つの端子に連結され
ている。プログラミング電圧Vhvは、ダイオードD１を介
してアンチヒューズ素子３５２の一つの端子に連結され
ており、接地電圧は、プログラミング手続きの間アンチ
ヒューズ素子３５２の他の端子に連結される。ダイオー
ドD１は、外部電圧源Vccから読出し動作の間、フローテ
ィングされたプログラミング電圧信号Vhvのための電源
リ―ドへの電流の流れを防止させる。プログラムアドレ
スのハイ電圧信号は、NMOSトランジスタN２に印加され
てアンチヒューズ素子３５２のキャパシタンスカップリ
ング（coupling）を利用することによって、プレチャー
ジされた電圧を放電させて、アンチヒューズ素子３５２
上に接地電圧源を連結させる。結局、選択されたアンチ
ヒューズ素子３５２の２つの端子間の電圧差は、プログ
ラミング手続きの間相対的にハイ電圧Vhvとなる。
【００４２】アンチヒューズ単位回路３０が選択されな
い場合、プログラムアドレスのロー電圧信号がNMOSトラ
ンジスタN２に印加される。選択されなかったアンチヒ
ューズ素子３５２の２つの端子間の電圧差は、アンチヒ
ューズ素子３５２及びNMOSトランジスタN２及びN３の接
合を介した漏洩電流の比率により決定される。
い場合、プログラムアドレスのロー電圧信号がNMOSトラ
ンジスタN２に印加される。選択されなかったアンチヒ
ューズ素子３５２の２つの端子間の電圧差は、アンチヒ
ューズ素子３５２及びNMOSトランジスタN２及びN３の接
合を介した漏洩電流の比率により決定される。
【００４３】図１２に示したように、NMOSトランジスタ
N２、N３は、混成トランジスタ（hybrid transistor）
を利用することによって提供される。混成トランジスタ
のソースは、高濃度（heavily doped）N+ region５１
５、及び低濃度（lightly doped）N-領域５２０、５２
１により形成され、低濃度N-領域５２０、５２１の何れ
かは混成トランジスタのゲート領域の下部に重なってい
る。混成トランジスタのドレインは、N-領域５１８だけ
で形成される。ドレイン電極DRAINは、バッファポリ５
２３を介してN-領域５１８に連結され、バッファポリ５
２３の上部は、ゲートの上部に拡張されている。さらに
小さいN+領域は、バッファポリの下部上に形成されてN+
領域とバッファポリの下部間に抵抗接合（ohmic conta
ct）を形成する。ゲートduddruは、ポリ酸化膜５１７、
ポリ層５１６及びポリ層の側面に形成されたスペーサ
（spacer）５１２により構成されている。したがって、
ハイ電圧、例えば８Vが混成トランジスタに印加される
と、空乏領域（depletion region）５１９がドレイン
領域５１８の下部に形成されることによって、電界（el
ectric field）が空乏領域５１９に重なる。空乏領域
５１９がゲート領域の下部層上に重なることによって、
ハイ電圧によるゲート絶縁膜破壊を效果的に防止でき
る。
N２、N３は、混成トランジスタ（hybrid transistor）
を利用することによって提供される。混成トランジスタ
のソースは、高濃度（heavily doped）N+ region５１
５、及び低濃度（lightly doped）N-領域５２０、５２
１により形成され、低濃度N-領域５２０、５２１の何れ
かは混成トランジスタのゲート領域の下部に重なってい
る。混成トランジスタのドレインは、N-領域５１８だけ
で形成される。ドレイン電極DRAINは、バッファポリ５
２３を介してN-領域５１８に連結され、バッファポリ５
２３の上部は、ゲートの上部に拡張されている。さらに
小さいN+領域は、バッファポリの下部上に形成されてN+
領域とバッファポリの下部間に抵抗接合（ohmic conta
ct）を形成する。ゲートduddruは、ポリ酸化膜５１７、
ポリ層５１６及びポリ層の側面に形成されたスペーサ
（spacer）５１２により構成されている。したがって、
ハイ電圧、例えば８Vが混成トランジスタに印加される
と、空乏領域（depletion region）５１９がドレイン
領域５１８の下部に形成されることによって、電界（el
ectric field）が空乏領域５１９に重なる。空乏領域
５１９がゲート領域の下部層上に重なることによって、
ハイ電圧によるゲート絶縁膜破壊を效果的に防止でき
る。
【００４４】読出しモードにおいて、図１１をまた参照
すると、状態評価回路３５３がパワーアップ期間の間動
作する。
すると、状態評価回路３５３がパワーアップ期間の間動
作する。
【００４５】アンチヒューズ素子３５２がプログラムさ
れる場合、ノードA０２の電圧は、ハイ電圧状態（ほぼV
cc-Vtn）を維持する。アンチヒューズ素子３５２がプロ
グラムされない場合、NMOSトランジスタN４がパワーア
ップ信号PWRUPのハイ電圧状態によりターンオン状態を
維持するため、ノードA０２の電圧は、相変らず接地電
圧を維持することになる。アンチヒューズ評価回路３５
３の動作は、図１０に示したアンチヒューズ回路３４３
の動作と似ている。
れる場合、ノードA０２の電圧は、ハイ電圧状態（ほぼV
cc-Vtn）を維持する。アンチヒューズ素子３５２がプロ
グラムされない場合、NMOSトランジスタN４がパワーア
ップ信号PWRUPのハイ電圧状態によりターンオン状態を
維持するため、ノードA０２の電圧は、相変らず接地電
圧を維持することになる。アンチヒューズ評価回路３５
３の動作は、図１０に示したアンチヒューズ回路３４３
の動作と似ている。
【００４６】結局、ラッチ回路３５４は、アンチヒュー
ズ素子３５２から読出した情報をラッチされた信号とし
て效果的に維持する。
ズ素子３５２から読出した情報をラッチされた信号とし
て效果的に維持する。
【００４７】本発明の技術思想は、上記好ましい実施例
によって具体的に記述されたが、上記した実施例は、そ
の説明のためのものであって、本発明はこれに限定され
ないことに留意されるべきである。また、本発明の技術
分野における通常の専門家であるならば、本発明の技術
思想の範囲内で種々の実施例が可能であることを理解さ
れるべきである。
によって具体的に記述されたが、上記した実施例は、そ
の説明のためのものであって、本発明はこれに限定され
ないことに留意されるべきである。また、本発明の技術
分野における通常の専門家であるならば、本発明の技術
思想の範囲内で種々の実施例が可能であることを理解さ
れるべきである。
【００４８】
【発明の効果】本発明は、電気的にプログラム可能な不
揮発性メモリにおいて、多くの種類のパッケージ不良を
リペアして高密度DRAMの相当な収率向上の結果をもたら
すことができる。
揮発性メモリにおいて、多くの種類のパッケージ不良を
リペアして高密度DRAMの相当な収率向上の結果をもたら
すことができる。
【図１】本発明の一実施例であって、DRAMのリダンダン
シー方式のために用いられるプログラム可能なアンチヒ
ューズ回路を示す概略図である。
シー方式のために用いられるプログラム可能なアンチヒ
ューズ回路を示す概略図である。
【図２】図１で示した内部電源発生器２０に含まれてい
るチャージポンプ回路に対する実施例を示す図である。
るチャージポンプ回路に対する実施例を示す図である。
【図３】図１で示した内部電源発生器２０に含まれてい
るチャージポンプ回路に対する実施例を示す図である。
るチャージポンプ回路に対する実施例を示す図である。
【図４】プログラミング電圧源、及び三重ウェル（trip
le well）構造とポリ層と金属層に考案されたフィンガ
ー形態の積層アレイキャパシタ（finger-shaped stack
ed-array capacitor）に考案されたダイオードのよう
な素子を示す図面である。
le well）構造とポリ層と金属層に考案されたフィンガ
ー形態の積層アレイキャパシタ（finger-shaped stack
ed-array capacitor）に考案されたダイオードのよう
な素子を示す図面である。
【図５】プログラミング電圧源、及び三重ウェル（trip
le well）構造とポリ層と金属層に考案されたフィンガ
ー形態の積層アレイキャパシタ（finger-shaped stack
ed-array capacitor）に考案されたダイオードのよう
な素子を示す図面である。
le well）構造とポリ層と金属層に考案されたフィンガ
ー形態の積層アレイキャパシタ（finger-shaped stack
ed-array capacitor）に考案されたダイオードのよう
な素子を示す図面である。
【図６】同相クロックOSC１及び違相クロックOSC２の電
圧レベルを示す図である。
圧レベルを示す図である。
【図７】各ダイオードの構造を示す図である。
【図８】本発明にかかる、アンチヒューズ両端子間に-
４V及び４Vのプログラミング電圧によるアンチヒューズ
の読出し能力及び信頼性を向上させるための回路図であ
る。
４V及び４Vのプログラミング電圧によるアンチヒューズ
の読出し能力及び信頼性を向上させるための回路図であ
る。
【図９】アンチヒューズ単位回路の動作を示すタイミン
グ図である。
グ図である。
【図１０】本発明にかかる、アンチヒューズの両端子間
に８V及び０Vのプログラミング電圧によるアンチヒュー
ズの読出し能力及び信頼性を向上させるためのアンチヒ
ューズ単位回路を示す回路図である。
に８V及び０Vのプログラミング電圧によるアンチヒュー
ズの読出し能力及び信頼性を向上させるためのアンチヒ
ューズ単位回路を示す回路図である。
【図１１】本発明にかかる他の一実施例であって、修正
されたトランジスタ及びアンチヒューズの両端子間に８
V及び０Vのプログラミング電圧によるアンチヒューズの
読出し能力、及び信頼性を向上させるためのアンチヒュ
ーズ単位回路を示す回路図である。
されたトランジスタ及びアンチヒューズの両端子間に８
V及び０Vのプログラミング電圧によるアンチヒューズの
読出し能力、及び信頼性を向上させるためのアンチヒュ
ーズ単位回路を示す回路図である。
【図１２】アンチヒューズ単位回路に用いられる混成ト
ランジスタの構造を示す図面である。
ランジスタの構造を示す図面である。
１０ プログラムアドレス生成回路 ２０ 内部電源発生器 ２１ 発振器 ２２ チャージポンプ回路 ３０ アンチヒューズ単位回路 ３３２、３５２ アンチヒューズ素子 ３４３ アンチヒューズ状態評価回路 ３３４ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４９１ Ｈ０１Ｌ 27/10 ６９１ 27/108 21/8242 (72)発明者 魏 在 慶 大韓民国 ソウル市 広津区 広場洞 ウ ォコヒル 一新アパート ２−602 (72)発明者 薛 永 鎬 大韓民国 京畿道 利川市 大月面 蛇同 里 441−１ 現代電子アパート 103− 206 (72)発明者 呉 進 根 大韓民国 京畿道 利川市 夫鉢邑 応巌 里 97 梨花アパート 103−1503 (72)発明者 金 泌 中 大韓民国 京畿道 利川市 大月面 蛇同 里 441−１ 現代電子アパート 106− 501 (72)発明者 趙 浩 ▲ヨップ▼ 大韓民国 ソウル市 瑞草区 瑞草２洞 1360番地 16号 ロヤルジュテク Ａ洞 201号
Claims (22)
- 【請求項１】 リダンダントメモリ位置を活性化して不
良メモリセルを代替するための代替アドレス信号を生成
する多数の代替アドレス信号発生器を有する集積回路に
おいて、 試験モード信号及びアドレス信号に応答してプログラム
アドレス信号を生成するプログラムアドレス発生回路
と、 上記各々の代替アドレス信号発生器に連結されて、アン
チヒューズ素子を含んでおり、上記プログラムアドレス
信号により選択され、選択されたアンチヒューズ単位回
路内に含まれたアンチヒューズ素子は、電圧信号を利用
してプログラムされて該当代替アドレス発生器を活性化
させる多数のアンチヒューズ単位回路とを含んでなるこ
とを特徴とするアンチヒューズ回路。 - 【請求項２】 上記電圧信号は、 プログラミング電圧信号と、外部電圧信号及びパワーア
ップ信号とを含んで、 上記試験モード信号に応答してプログラミング電圧信号
を発生する内部電源発生器をさらに含んでいることを特
徴とする請求項１記載のアンチヒューズ回路。 - 【請求項３】 上記アンチヒューズ単位回路は、 アンチヒューズ素子と、 アンチヒューズプログラミング手続きの間上記プログラ
ムアドレス及びプログラミング電圧信号に応答して上記
アンチヒューズ素子をプログラミングし、アンチヒュー
ズ状態読出し動作の間、外部電圧信号及びパワーアップ
信号に応答して状態信号を生成するアンチヒューズ選択
回路と、 上記アンチヒューズ状態読出しの間、外部電圧信号及び
パワーアップ信号に応答して正規化された（regulate
d）状態信号を生成するアンチヒューズ状態評価回路
と、 上記正規化された状態信号をラッチし、上記正規化され
た状態信号を示すラッチされた信号を生成して、上記該
当代替アドレス信号発生器に連結されるようにするラッ
チ回路とを含んでいることを特徴とする請求項２記載の
アンチヒューズ回路。 - 【請求項４】 上記アンチヒューズ選択回路は、 上記プログラムアドレス及びパワーアップ信号のいずれ
かに応答して上記外部電圧信号を上記アンチヒューズ素
子の一つの端子に提供するスイッチング手段と、 負電圧信号としてプログラミング電圧信号を上記アンチ
ヒューズ素子の他の端子に提供して、上記アンチヒュー
ズプログラミング手続きの間、上記アンチヒューズ素子
の２つの端子間の電圧が上記外部電圧信号及び上記プロ
グラミング電圧信号の和となるようにする手段と、 上記アンチヒューズ状態読出し動作の間、上記アンチヒ
ューズ素子の端子間の電圧を示す状態信号を生成する手
段と、 を含んでいることを特徴とする請求項３記載のアンチヒ
ューズ回路。 - 【請求項５】 上記アンチヒューズ選択回路は、 上記プログラムアドレスに応答して上記アンチヒューズ
素子の一つの端子に接地電圧を提供するスイッチング手
段と、 上記アンチヒューズ素子の他の端子に上記プログラミン
グ電圧信号を提供し、上記アンチヒューズプログラミン
グ手続きの間上記アンチヒューズ素子の端子間の電圧が
プログラミング電圧となるようにする手段と、 上記アンチヒューズ読出し動作の間、上記アンチヒュー
ズ素子の端子間の電圧を示す状態信号を生成する手段
と、 を含んでいることを特徴とする請求項３記載のアンチヒ
ューズ回路。 - 【請求項６】 上記アンチヒューズ評価回路は、上記パ
ワーアップ信号に応答し、上記状態信号を入力されて上
記外部電圧信号に応じて、正規化された状態信号を生成
するバッファ手段を含んでいることを特徴とする請求項
４記載のアンチヒューズ回路。 - 【請求項７】 上記アンチヒューズ評価回路は、上記パ
ワーアップ信号に応答して上記状態信号を入力され、上
記外部電圧信号に応じて、正規化された状態信号を生成
するバッファ手段を含んでいることを特徴とする請求項
５記載のアンチヒューズ回路。 - 【請求項８】 上記パワーアップ信号は、 第１パワーアップ信号、第２パワーアップ信号及び第３
パワーアップ信号を含んで、 上記スイッチング手段は、 上記プログラムアドレスに応答して上記アンチヒューズ
素子の一つの端子に上記外部電圧信号を選択的に提供す
る第１PMOSトランジスタと、 上記第１パワーアップ信号に応答して上記アンチヒュー
ズ素子の一つの端子に上記外部電圧信号を提供する第２
PMOSトランジスタと、 を含んでいることを特徴とする請求項６記載のアンチヒ
ューズ回路。 - 【請求項９】 上記スイッチング手段は、 上記第３パワーアップ信号に応答して上記外部電圧信号
を接地に選択的にバイパス（by-pass）する第３PMOSト
ランジスタと、 上記第１及び第２PMOSトランジスタ及び上記アンチヒュ
ーズ素子の一つの端子に連結され、ゲートが接地に連結
されている第４PMOSトランジスタと、 を含んでいることを特徴とする請求項８記載のアンチヒ
ューズ回路。 - 【請求項１０】 上記バッファ手段は、 上記第１パワーアップ信号に応答して上記外部電圧信号
を選択的に提供する第５PMOSトランジスタと、 上記第２パワーアップ信号及び上記状態信号に応答して
上記外部電圧信号を上記状態信号によって上記正規化さ
れた状態信号を提供する第１及び第２NMOSトランジスタ
と、 を含んでいることを特徴とする請求項９記載のアンチヒ
ューズ回路。 - 【請求項１１】 上記スイッチング手段は、 上記プログラムアドレスに応答して上記アンチヒューズ
素子の他の端子に接地が連結されることを特徴とする請
求項７記載のアンチヒューズ回路。 - 【請求項１２】 上記スイッチング手段は、 プログラミング電圧信号を上記アンチヒューズ素子の一
つの端子に提供するダイオードを含むことを特徴とする
請求項１１記載のアンチヒューズ回路。 - 【請求項１３】 上記パワーアップ信号は、第１パワー
アップ信号、第２パワーアップ信号及び第３パワーアッ
プ信号を含んで、 上記バッファ手段は、 上記第１パワーアップ信号、上記状態信号及び上記第２
パワーアップ信号により各々制御される第６PMOSトラン
ジスタと、第７PMOSトランジスタ及び第３NMOSトランジ
スタとにより構成された第１直列連結体と、 上記第１パワーアップ信号により制御される第８PMOSト
ランジスタ、及び上記第１直列連結体の出力により制御
される第９PMOSトランジスタ及び第４NMOSトランジスタ
により構成された第２直列連結体と、 を含んでなることを特徴とする請求項１２記載のアンチ
ヒューズ回路。 - 【請求項１４】 上記バッファ手段は、 上記第２パワーアップ信号に応答して上記第１直列連結
体に上記状態信号を提供するNMOSトランジスタであるこ
とを特徴とする請求項１３記載のアンチヒューズ回路。 - 【請求項１５】 上記NMOSトランジスタは、 ソースが高濃度N+領域、及び２つの中１つがゲートの下
部に重なっている２つの低濃度N-領域で構成され、 ドレイン電極がバッファポリを介してドレイン領域に連
結された混成トランジスタであることを特徴とする請求
項１４記載のアンチヒューズ回路。 - 【請求項１６】 上記ドレイン領域は、 N-領域で構成され、上記ソースのN+領域より小さいこと
を特徴とする請求項１５記載のアンチヒューズ回路。 - 【請求項１７】 上記内部電源発生器は、 上記試験モード信号に応答してクロック信号及び反転ク
ロック信号を生成する発振器と、 上記試験モード信号及び上記クロック信号に応答して上
記プログラミング電圧信号を生成するチャージポンプ回
路と、 を含んでなることを特徴とする請求項１０記載のアンチ
ヒューズ回路。 - 【請求項１８】 上記チャージポンプ回路は、 出力端及び上記接地間に連結され、上記試験モード信号
により制御されるNMOSトランジスタと、第１、第２、及
び第３ダイオードとにより構成された直列連結体と、 上記第１、第２及び第３ダイオードの両極（anode）に
各々連結され、上記クロック信号、上記反転クロック信
号及び上記接地に各々連結されている三つのPMOSトラン
ジスタと、 を含んでなることを特徴とする請求項１７記載のアンチ
ヒューズ回路。 - 【請求項１９】 上記内部電源発生器は、 上記試験モード信号に応答してクロック信号及び反転ク
ロック信号を生成する発振器と、 上記試験モード信号及び上記クロック信号に応答して上
記プログラミング電圧信号を生成するチャージポンプ回
路と、 を含んでなる請求項１６記載のアンチヒューズ回路。 - 【請求項２０】 上記チャージポンプ回路は、 外部電圧源及び出力端間に連結され、上記試験モード信
号により制御されるNMOSトランジスタと、第１、第２、
及び第３ダイオードとにより構成された直列連結体と、 上記第１、第２及び第３ダイオードの両極（anode）に
各々連結され、上記クロック信号、上記反転クロック信
号及び上記接地に各々連結されている三つのキャパシタ
と、 を含んでなる請求項１７記載のアンチヒューズ回路。 - 【請求項２１】 上記キャパシタは、 フィンガー形態の積層アレイキャパシタ（finger shap
ed stacked arraycapacitor）であることを特徴とす
る請求項２０記載のアンチヒューズ回路。 - 【請求項２２】 上記ダイオードは、 P型基板上に形成されたN型ウェルにP型ウェルが挿入さ
れている三重ウェルで形成されていることを特徴とする
請求項２１記載のアンチヒューズ回路。
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