KR100719150B1 - 반도체 소자의 파워업신호 생성장치 - Google Patents

반도체 소자의 파워업신호 생성장치 Download PDF

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Abstract

본 발명은 테스트모드 내부전원 오프신호에 제어 받으며, 외부 전원전압을 입력받아 내부 전원전압을 생성하기 위한 내부 전원전압 생성수단과, 상기 외부 전원전압 및 상기 내부 전원전압의 레벨을 검출하여 각 전원전압에 대응하는 개별파워업신호를 생성하기 위한 다수의 개별파워업신호 생성수단과, 상기 테스트모드 내부전원 오프신호에 응답하여 상기 내부 전원전압에 대응하는 개별파워업신호 또는 대체신호 - 동작 모드와 관계없이 일정 레벨을 가짐 - 를 선택적으로 출력하기 위한 다중화수단, 및 상기 외부 전원전압에 대응하는 개별파워업신호 및 상기 다중화수단의 출력신호에 응답하여 최종파워업신호를 생성하기 위한 최종파워업신호 생성수단을 구비하는 반도체 소자를 제공한다.
최종파워업신호, 다중화부

Description

반도체 소자의 파워업신호 생성장치{POWER UP SIGNAL GENERATOR OF SEMICONDUCTOR DEVICE}
도 1은 일반적인 각 내부전압발생기 및 파워업신호 생성부의 블록도.
도 2는 도 1의 외부전원전압파워업신호생성부를 설명하기 위한 회로도.
도 3은 도 1의 펌핑전압파워업신호생성부를 설명하기 위한 회로도.
도 4는 도 1의 코어전압파워업신호생성부를 설명하기 위한 회로도.
도 5는 도 1의 최종파워업신호생성부를 설명하기 위한 회로도.
도 6은 본 발명에 따른 각 전압발생기 및 파워업신호 생성부의 블록도.
도 7은 도 6의 다중화부와 최종파워업신호생성부의 실시예를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
670 : 다중화부 671 : 제1 다중화부
672 : 제2 다중화부 680 : 최종파워업신호생성부
681 : 래치부 G71 : 제1 전달게이트
G72 : 제2 전달게이트 G73 : 제3 전달게이트
G74 : 제4 전달게이트
INV71, INV72, INV73, INV74, INV75 : 인버터
본 발명은 반도체 설계 기술에 관한 것으로, 더 자세히는 파워업신호 생성장치에 관한 것이다.
일반적으로, 반도체 소자는 외부전원전압(VDD)이 입력되는 순간 곧바로 외부전원전압(VDD)의 전압레벨에 응답하여 동작하는 것이 아니라, 외부전원전압(VDD)이 정해진 전압레벨 이상으로 상승된 후에 동작하게 된다. 이러한 이유로 반도체 소자에는 통상적으로 파워업신호 생성장치를 구비해야 한다.
외부 전원전압(VDD)이 인가된 후 일정 전압 레벨에 도달하기 이전에 내부회로가 동작할 경우 래치-업(latch-up) 등으로 인해 전체 반도체 소자가 파괴될 수 있다. 파워업신호 생성장치는 외부전원전압(VDD) 인가된 후 정해진 전압 레벨까지는 예컨데, 논리'로우'(low)의 파워업신호를 출력하고, 외부전원전압(VDD)이 정해진 전압 레벨 이상으로 안정화되면 파워업신호를 논리'하이'(high)로 천이하여 출력한다. 내부회로는 이 파워업신호에 응답하여 안정적인 동작을 하게 된다.
한편, DRAM과 같은 반도체 소자에는 각 내부 회로마다 필요로하는 내부전원전압을 갖는다. 예컨데, 이러한 내부전원전압에는 코어전압(VCORE), 펌핑전압(VPP) 등이 있다. 즉, 코어전압(VCORE), 펌핑전압(VPP) 등도 정해진 전압레벨 이상인지를 나타내는 개별파워업신호가 필요하며, 이러한 개별파워업신호들을 서밍(summing)하여 최종적인 파워업신호를 생성하게 된다. 이 경우, 외부 전원전압(VDD) 뿐만 아니라 내부전원전압의 상태까지 고려하여 파워업신호를 생성할 수 있어, 외부 전원전압(VDD)만을 고려하는 경우에 비해 안정성을 재고할 수 있다.
도 1은 일반적인 각 내부전압발생기 및 파워업신호 생성부의 블록도가 도시되어 있다.
도 1에는, 외부전원전압(VDD)을 입력받아 안정화파워업신호(PWRUP_T)를 생성하는 안정화파워업신호생성부(100)와, 외부 전원전압(VDD)을 입력받아 프리차지파워업신호(PWRUP_PRE)를 생성하는 프리차지파워업신호생성부(110)와, 외부 전원전압(VDD)을 입력받아 외부전원전압파워업신호(PWRUP_VDD)를 생성하는 외부전원전압파워업신호생성부(120)와, 테스트(test)시 펌핑전압발생부(130)를 오프(off)하기 위한 펌핑오프신호(TVPPOFF)와 프리차지파워업신호(PWRUP_PRE)를 입력받아 펌핑전압(VPP)을 생성하는 펌핑전압발생부(130)와, 테스트시 코어전압발생부(140)를 오프하기 위한 코어오프신호(TVCOREOFF)와 프리차지파워업신호(PWRUP_PRE)를 입력받아 코어전압(VCORE)을 생성하는 코어전압발생부(140)와, 펌핑전압(VPP)을 입력받아 펌핑전압파워업신호(PWRUP_VPP)를 생성하는 펌핑전압파워업신호생성부(150)와, 코어전압(VCORE)을 입력받아 코어전압파워업신호(PWRUP_VCORE)를 생성하는 코어전압파워업신호생성부(160), 및 외부전원전압파워업신호(PWRUP_VDD)와 안정화파워업신호(PWRUP_T)와 펌핑전압파워업신호(PWRUP_VPP) 및 코어전압파워업신 호(PWRUP_VCORE)를 입력받아 최종파워업신호(PWRUP)를 생성하는 최종파워업신호생성부(170)가 도시되어 있다.
외부 전원전압(VDD)이 입력되어 점점 상승하면 안정화파워업신호생성부(100)에서 생성되는 안정화파워업신호(PWRUP_T)가 최종파워업신호생성부(170)에 입력된다. 여기서 안정화파워업신호(PWRUP_T)는 외부전원전압파워업신호(PWRUP_VDD)보다 먼저 최종파워업신호생성부(170)에 입력되는 신호로, 외부전원전압파워업신호(PWRUP_VDD)가 오프되더라도 최종파워업신호(PWRUP)가 리셋(reset)되는 것을 방지해주는 역할을 한다. 이후, 외부전원전압(VDD)의 전압레벨이 내부전압전압(VPP, VCORE)을 만들 수 있을 정도의 전압레벨이 되면, 프리차지파워업신호생성부(110)는 프리차지파워업신호(PWRUP_PRE)를 생성한다. 펑핑전압발생부(130)와 코어전압발생부(140)는 이 프리차지파워업신호(PWRUP_PRE)를 입력받아 펌핑전압(VPP)과 코어전압(VCORE)을 발생한다.
한편, 외부전원전압(VDD)이 내부회로들의 안정적인 동작을 할 수 있을 정도로 충분한 전압레벨을 갖게 되면, 외부전원전압파워업신호생성부(120)는 외부전원전압파워업신호(PWRUP_VDD)를 생성하여 최종파워업신호생성부(170)에 입력한다. 이후, 펌핑전압(VPP)과 코어전압(VCORE)을 각각 입력받은 펌핑전압파워업신호생성부(150)와 코어전압파워업신호생성부(160) 역시 각 내부전원전압들(VPP, VCORE)을 사용하는 내부회로들이 안정적인 동작을 할 수 있을 정도로 충분한 전압레벨을 갖게 되면, 펌핑전압파워업신호생성부(150)는 펌핑전압파워업신호(PWRUP_VPP)를 생성하고 코어전압파워업신호생성부(160)는 코어전압파워업신호(PWRUP_VCORE)를 생성한 다.
이러게 생성되는 여러 파워업신호를 입력받은 최종파워업신호생성부(170)는 모든 전원전압들이 회로 동작에 있어서 안정한 전압 레벨이 확보됨을 확인한 후, 최종파워업신호(PWRUP)를 생성한다.
도 2는 도 1의 외부전원전압파워업신호생성부(120)를 설명하기 위한 회로도이다.
도 2를 참조하면, 외부전원전압파워업신호생성부는 외부전원전압(VDD)을 입력받는 전원전압단과 접지전압단(VSS)사이에 외부전원전압(VDD)를 분배하기 위한 직렬연결된 저항들(R21, R22)로 구성된 전압분배부(200)과, 저항들(R21, R22) 사이의 'A'노드가 게이트와 소스에 공통 연결되고 NMOS 트랜지스터(N22)에 입력되는 전압레벨을 제어하기 위한 NMOS 트랜지스터(N21)와, 전원전압단과 접지전압단(VSS)사이에 형성되고 접지전압단(VSS)과 게이트 연결된 PMOS 트랜지스터(P21)와, PMOS 트랜지스터(P21)와, 접지전압단(VSS)사이에 형성되고 'A'노드와 게이트 연결된 NMOS 트랜지스터(N22), 및 PMOS 트랜지스터(P21)와 NMOS 트랜지스터(N22)에 의해 출력되는 출력신호(DET)를 입력받아 드라이빙(driving)하여 외부전원전압파워업신호(PWRUP_VDD)를 출력하는 드라이버(210)로 구성된다.
드라이버(210)는 전원전압단과 전지전압단(VSS) 사이에 형성되고 출력신호(DET)를 게이트 입력받는 PMOS 트랜지스터(P22), 및 PMOS 트랜지스터(P22)와 접지전압단(VSS) 사이에 형성되고 출력신호(DET)를 게이트 입력받는 NMOS 트랜지스터(N23)로 구성될 수 있다.
동작을 살펴보면, 외부전원전압파워업신호(PWRUP_VDD)는 PMOS 트랜지스터(P21)에 의해 논리'하이'(high)로 출력되는 'DET'신호에 의해 드라이버(210)의 NMOS 트랜지스터(N23)가 턴 온(turn on)되어 논리'로우'(low)를 출력한다. 한편, 외부전원전압(VDD)은 점점 전압레벨이 상승하고, 전압분배부(200)에 의해 'A'노드에는 외부전원전압(VDD)을 분배한 전압이 생성된다. 즉, 외부전원전압(VDD)과 연동되는 'A'노드에 생성되는 전압은 외부전원전압(VDD)이 상승함에 따라 상승하게 되고, 이렇게 상승된 전압은 NMOS 트랜지스터(N22)를 턴 온시킨다. 때문에, 드라이버(210)에 입력되는 'DET'신호는 드라이버(210)의 PMOS 트랜지스터(P22)를 턴 온시킨다. 결국, 외부전원전압파워업신호(PWRUP_VDD)는 논리'로우'에서 논리'하이'(high)로 천이하게 된다.
즉, 외부전원전압(VDD)이 필요로하는 전압 레벨을 갖게되는 시점에서 외부전원파워업신호(PWRUP_VDD)는 논리'로우'에서 논리'하이'로 천이하게 된다.
도 3은 도 1의 펌핑전압파워업신호생성부(150)를 설명하기 위한 회로도이다.
도 3의 펌핑전압파워업신호생성부는 도 2의 외부전원전압파우업신호생성부(120)와 비슷한 구성을 갖는다. 다만, 도 2의 전압분배부(200)에 인가되는 전원전압(VDD) 대신에 도 1의 펌핑전압발생부(130)에서 발생되는 펌핑전압(VPP)을 인가 해주는 것이 상이하다.
도 3을 참조하여 구성을 자세히 살펴보면, 펌핑전압파워업신호생성부(150)는 펌핑전압(VPP)을 입력받는 전원전압단과 접지전압단(VSS)사이에 외부전원전압(VDD)를 분배하기 위한 직렬연결된 저항들(R31, R32)로 구성된 전압분배부(300)과, 저항 들(R31, R32) 사이의 'B'노드가 게이트와 소스에 공통 연결되고 NMOS 트랜지스터(N32)에 입력되는 전압레벨을 제어하기 위한 NMOS 트랜지스터(N31)와, 전원전압단과 접지전압단(VSS)사이에 형성되고 접지전압단(VSS)과 게이트 연결된 PMOS 트랜지스터(P31)와, PMOS 트랜지스터(P31)와, 접지전압단(VSS)사이에 형성되고 'B'노드와 게이트 연결된 NMOS 트랜지스터(N32), 및 PMOS 트랜지스터(P31)와 NMOS 트랜지스터(N32)에 의해 출력되는 출력신호(DET)를 입력받아 드라이빙하여 펌핑전압파워업신호(PWRUP_VPP)를 출력하는 드라이버(310)로 구성된다.
드라이버(310)는 전원전압단과 전지전압단(VSS) 사이에 형성되고 출력신호(DET)를 게이트 입력받는 PMOS 트랜지스터(P32), 및 PMOS 트랜지스터(P32)와 접지전압단(VSS) 사이에 형성되고 출력신호(DET)를 게이트 입력받는 NMOS 트랜지스터(N33)로 구성될 수 있다.
동작을 살펴보면, 펌핑전압파워업신호(PWRUP_VPP)는 PMOS 트랜지스터(P31)에 의해 논리'하이'로 출력되는 'DET'신호에 의해 드라이버(310)의 NMOS 트랜지스터(N33)가 턴 온되어 논리'로우'를 출력한다. 한편, 펌핑전압(VPP)은 점점 전압레벨이 상승하고, 전압분배부(300)에 의해 'B'노드에는 펌핑전압(VPP)을 분배한 전압이 생성된다. 즉, 펌핑전압(VDD)과 연동되는 'B'노드에 생성되는 전압은 펌핑전압(VDD)이 상승함에 따라 상승하게 되고, 이렇게 상승된 전압은 NMOS 트랜지스터(N32)를 턴 온시킨다. 때문에, 드라이버(310)에 입력되는 'DET'신호는 드라이버(310)의 PMOS 트랜지스터(P32)를 턴 온시킨다. 결국, 펌핑전압파워업신호(PWRUP_VPP)는 논리'로우'에서 논리'하이'로 천이하게 된다.
즉, 펌핑전압(VPP)이 필요로하는 전압 레벨을 갖게되는 시점에서 펌핑전압파워업신호(PWRUP_VPP)는 논리'로우'에서 논리'하이'로 천이하게 된다.
도 4는 도 1의 코어전압파워업신호생성부(160)를 설명하기 위한 회로도이다.
도 4의 코어전압파워업신호생성부는 도 2의 외부전원전압파우업신호생성부(120)와 비슷한 구성을 갖는다. 다만, 도 2의 전압분배부(200)에 인가되는 전원전압(VDD) 대신에 도 1의 코어전압발생부(140)에서 발생되는 코어전압(VCORE)을 인가 해주는 것이 상이하다.
도 4를 참조하여 구성을 자세히 살펴보면, 코어전압파워업신호생성부(160)는 코어전압(VCORE)을 입력받는 전원전압단과 접지전압단(VSS)사이에 외부전원전압(VDD)를 분배하기 위한 직렬연결된 저항들(R41, R42)로 구성된 전압분배부(340)과, 저항들(R41, R42) 사이의 'C'노드가 게이트와 소스에 공통 연결되고 NMOS 트랜지스터(N42)에 입력되는 전압레벨을 제어하기 위한 NMOS 트랜지스터(N41)와, 전원전압단과 접지전압단(VSS)사이에 형성되고 접지전압단(VSS)과 게이트 연결된 PMOS 트랜지스터(P41)와, PMOS 트랜지스터(P41)와, 접지전압단(VSS)사이에 형성되고 'C'노드와 게이트 연결된 NMOS 트랜지스터(N42), 및 PMOS 트랜지스터(P41)와 NMOS 트랜지스터(N42)에 의해 출력되는 출력신호(DET)를 입력받아 드라이빙하여 코어전압파워업신호(PWRUP_VCORE)를 출력하는 드라이버(410)로 구성된다.
드라이버(410)는 전원전압단과 전지전압단(VSS) 사이에 형성되고 출력신호(DET)를 게이트 입력받는 PMOS 트랜지스터(P42), 및 PMOS 트랜지스터(P42)와 접지전압단(VSS) 사이에 형성되고 출력신호(DET)를 게이트 입력받는 NMOS 트랜지스 터(N43)로 구성될 수 있다.
동작을 살펴보면, 코어전압파워업신호(PWRUP_VCORE)는 PMOS 트랜지스터(P41)에 의해 논리'하이'로 출력되는 'DET'신호에 의해 드라이버(410)의 NMOS 트랜지스터(N43)가 턴 온되어 논리'로우'를 출력한다. 한편, 코어전압(VCORE)은 점점 전압레벨이 상승하고, 전압분배부(400)에 의해 'C'노드에는 코어전압(VCORE)을 분배한 전압이 생성된다. 즉, 코어전압(VCORE)과 연동되는 'C'노드에 생성되는 전압은 코어전압(VCORE)이 상승함에 따라 상승하게 되고, 이렇게 상승된 전압은 NMOS 트랜지스터(N42)를 턴 온시킨다. 때문에, 드라이버(410)에 입력되는 'DET'신호는 드라이버(410)의 PMOS 트랜지스터(P42)를 턴 온시킨다. 결국, 코어전압파워업신호(PWRUP_VCORE)는 논리'로우'에서 논리'하이'로 천이하게 된다.
즉, 코어전압(VCORE)이 필요로하는 전압 레벨을 갖게되는 시점에서 코어전압파워업신호(PWRUP_VCORE)는 논리'로우'에서 논리'하이'로 천이하게 된다.
도 5는 도 1의 최종파워업신호생성부(170)를 설명하기 위한 회로도이다.
도 5를 참조하면, 최종파워업신호생성부는 외부전원전압(VDD)을 인가받는 전원전압단과 'D'노드 사이에 소스-드레인 연결되고 안정화파워업신호(PWRUP_T)를 게이트 입력받는 PMOS 트랜지스터(P51)와, 'D'노드와 접지전압단(VSS)사이에 소스-드레인 연결되고 외부전원전압파워업신호(PWRUP_VDD)를 게이트 입력받는 NMOS 트랜지스터(N51)와, 'D'노드의 생성된 신호를 입력받아 래치(latch)하는 두개의 인버터(INV51, INV52)로 구성된 래치부(500)와, 래치부(500)의 출력신호와 펌핑전압파워업신호(PWRUP_VPP)와 코어전압파워업신호(PWRUP_VCORE)를 입력받는 NAND 게이 트(NAND51), 및 NAND 게이트(NAND51)의 출력신호를 반전시키켜 최종파워업신호(PWRUP)를 출력하는 인버터(INV53)로 구성된다.
동작을 살펴보면, 외부전원전압파워업신호(PWRUP_VDD)가 인에이블되기 전에 논리'로우'인 안정화파워업신호(PWRUP_T)가 PMOS 트랜지스터(P51)를 턴 온시켜 래치부(500)의 입력단을 논리'하이'로 만들어준다. 이때, 최종파워업신호(PWRUP)는 논리'로우'를 출력한다. 이후, 외부전원전압파워업신호(PWRUP_VDD)가 논리'하이'가 되면 래치부(500)의 입력단은 논리'로우'가 된다. 이때, 안전화파워업신호(PWRUP_T)는 논리'하이'가 되어 PMOS 트랜지스터(P51)를 턴 오프(turn off)시키기 때문에, 불안정한 외부전원전압(VDD)에 의해 외부전원전압파워업신호(PWRUP_VDD)가 NMOS 트랜지스터(51)를 턴 온시키지 못하는 전압레벨까지 내려가더라도 래치부(500)에 래치된 값을 유지하게 해준다.
이후, 코어전압파워업신호(PWRUP_VCORE)와 펌핑전압파워업신호(PWRUP_VPP)가 논리'하이'로 천이되어 결국, 최종파워업신호(PWRUP)가 논리'하이'로 천이된다.
상술한 바와같이, 종래 기술에 따른 최종파워업신호생성부(170)는 외부전원전압(VDD)과 코어전압(VCORE) 및 펌핑전압(VPP)의 전압레벨을 검출하여 각각의 개별적인 파워업신호를 확인한 후 최종파워업신호(PWRUP)를 출력한다. 하지만 이 같은 방법은 테스트시 도 1의 펌핑전압발생부(130)를 오프시키기 위한 펌핑오프신호(TVPPOFF)가 인에이블 되거나 코어전압발생부(140)를 오프시키기 위한 코어오프신호(TVCOREOFF)가 인에이블되는 경우 문제가 발생한다. 다시 말하면, 펌핑오프신호(TVPPOFF)와 코어오프신호(TVCOREOFF) 중 어느 하나가 인에이블되면, 펌핑전압발 생부(130)와 코어전압발생부(140) 중 어느 하나가 오프된다. 때문에, 코어전압(VCORE)과 펌핑전압(VPP)을 입력받는 각각의 파워업신호생성부는 제대로된 파워업신호를 생성할 수 없게 된다. 결국, 최종파워업신호(PWRUP)가 디스에이블(disable)되는 경우가 발생하게 된다. 이것은 모드레지스터셋(MRS : Mode Register Set)과 모든 회로들을 리셋(reset)되게 만드는 심각한 문제를 야기시킬 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 테스트시 각 내부전원 발생기의 오프 상황에서도 최종파워업신호의 원치않는 천이를 방지할 수 있는 반도체 소자의 파워업신호 생성장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 전압단의 레벨을 검출하여 각 전압단의 레벨에 대응하는 개별파워업신호를 생성하기 위한 다수의 개별파워업신호 생성수단; 테스트모드 내부전원 오프신호에 응답하여 상기 다수의 전압단 중 각 내부전압단의 레벨에 대응하는 개별파워업신호 또는 대체신호 - 동작 모드와 관계없이 일정 레벨을 가짐 - 를 선택적으로 출력하기 위한 다중화수단; 및 상기 개별파워업신호 생성수단 및 상기 다중화수단의 출력신호에 응답하여 최종파워업신호를 생성하기 위한 최종파워업신호 생성수단을 구비하는 파워업신호 생성장치가 제공된다.
또한, 테스트모드 내부전원 오프신호에 제어 받으며, 외부 전원전압을 입력받아 내부 전원전압을 생성하기 위한 내부 전원전압 생성수단; 상기 외부 전원전압 및 상기 내부 전원전압의 레벨을 검출하여 각 전원전압에 대응하는 개별파워업신호를 생성하기 위한 다수의 개별파워업신호 생성수단; 상기 테스트모드 내부전원 오프신호에 응답하여 상기 내부 전원전압에 대응하는 개별파워업신호 또는 대체신호 - 동작 모드와 관계없이 일정 레벨을 가짐 - 를 선택적으로 출력하기 위한 다중화수단; 및 상기 외부 전원전압에 대응하는 개별파워업신호 및 상기 다중화수단의 출력신호에 응답하여 최종파워업신호를 생성하기 위한 최종파워업신호 생성수단을 구비하는 반도체 소자가 제공된다.
본 발명은 테스트시 각 내부전원 발생기가 오프됨에 따라 천이되는 개별 파워업신호 대신에 대체신호 - 동작 모드와 관계없이 일정 레벨을 가짐 - 를 최종파워업신호생성부에 입력함으로써, 최종파워업신호의 원치않는 천이를 방지한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6에는 본 발명에 따른 각 전압발생기 및 파워업신호 생성부의 블록도가 도시되어 있다.
여기서, 안정화파워업신호생성부(600), 프리차지파워업신호생성부(610), 외 부전원전압파워업신호생성부(620), 펌핑전압발생부(630), 코어전압발생부(640), 펌핑전압파워업신호생성부(650), 및 코어전압파워업신호생성부(660)의 기술적 구현 및 동작은 종래기술과 실질적으로 동일하다. 다만, 본 실시예에서는 공개기술(도 1 참조)과 비교하여 다중화부(670)를 추가하였으며, 그에 따라 최종파워업신호생성부(680)의 입력신호가 달라졌다.
도 6을 참조하면, 다중화부(670)은 테스트(test)시 펌핑전압발생부(630)를 오프(off)하기 위한 펌핑오프신호(TVPPOFF)에 응답하여 선택된 제1 출력신호(PWRUP_VPP_SEL)를 출력하고, 테스트시 코어전압발생부(640)를 오프하기 위한 코어오프신호(TVCOREOFF)에 응답하여 선택된 제2 출력신호(PWRUP_VCORE_SEL)를 출력한다.
최종파워업신호생성부(670)는 안정화파워업신호(PWRUP_T)와 외부전원전압파워업신호(PWRUP_VDD)와 펌핑전압파워업신호(PWRUP_VPP)와 코어전압파워업신호(PWRUP_VCORE)와, 다중화부(670)의 출력신호인 제1 및 제2 출력신호(PWRUP_VPP_SEL, PWRUP_VCORE_SEL)를 입력받아 최종파워업신호(PWRUP)를 생성한다.
도 7은 도 6의 다중화부(670)와 최종파워업신호생성부(670)의 실시예를 설명하기 위한 회로도이다.
도 7을 참조하면, 최종파워업신호생성부(680)는 외부전원전압(VDD)을 인가받는 전원전압단과 'E'노드 사이에 소스-드레인 연결되고 안정화파워업신호(PWRUP_T)를 게이트 입력받는 PMOS 트랜지스터(P75)와, 'E'노드와 접지전압단(VSS)사이에 소 스-드레인 연결되고 외부전원전압파워업신호(PWRUP_VDD)를 게이트 입력받는 NMOS 트랜지스터(N75)와, 'E'노드의 생성된 신호를 입력받아 래치하는 두개의 인버터(INV73, INV74)로 구성된 래치부(681)와, 래치부(681)의 출력신호와 다중화부(670)에서 선택된 제1 및 제2 출력신호(PWRUP_VPP_SEL, PWRUP_VCORE_SEL)를 입력받는 NAND 게이트(NAND71), 및 NAND 게이트(NAND71)의 출력신호를 반전시키켜 최종파워업신호(PWRUP)를 출력하는 인버터(INV75)로 구성된다.
최종파워업신호생성부(680)의 회로 동작은 종래와 실질적으로 동일하므로, 구체적인 설명은 생략하기로 한다. 이하, 최종파워업신호생성부(680)에 입력되는 제1 및 제2 출력신호(PWRUP_VPP_SEL, PWRUP_VCORE_SEL)를 출력하는 다중화부(670)에 대해서 자세히 살펴보도록 한다.
다중화부(670)는 테스트시 펌핑전압발생부(630)를 오프(off)하기 위한 펌핑오프신호(TVPPOFF)를 입력받아 선택된 제1 출력신호(PWRUP_VPP_SEL)를 출력하는 제1 다중화부(671)와, 테스트시 코어전압발생부(640)를 오프하기 위한 코어오프신호(TVCOREOFF)를 입력받아 선택된 제2 출력신호(PWRUP_VCORE_SEL)를 출력하는 제2 다중화부(672)로 구성된다.
제1 다중화부(671)는 펌핑오프신호(TVPPOFF)를 입력받아 반전된 신호(TVPPOFFb)를 출력하는 인버터(INV71)와, 펌핑오프신호(TVPPOFF)와 반전된 신호(TVPPOFFb)에 응답하여 펌핑전압파워업신호(PWRUP_VPP)를 전달하는 제1 전달게이트(G71) 및 펌핑오프신호(TVPPOFF)와 반전된 신호(TVPPOFFb)에 응답하여 외부전원전압(VDD)를 전달하는 제2 전달게이트(G72)로 구성된다. 여기서 제2 전달게이 트(G72)를 통해 전달되는 외부전원전압(VDD)은 동작 모드와 관계없이 일정 레벨을 가지는 신호로 대체가 가능하다.
한편, 제1 다중화부(671)의 제1 전달게이트(G71)는 펌핑오프신호(TVPPOFF)를 게이트 입력받는 PMOS 트랜지스터(P71)와, 인버터(INV71)의 출력신호(TVPPOFFb)를 게이트 입력받고 PMOS 트랜지스터(P71)와 동일한 소스-드레인 경로로 형성되는 NMOS 트랜지스터(N71)로 구성된다. 또한, 제1 다중화부(671)의 제2 전달게이트(G72)는 인버터의 출력신호(TVPPOFFb)를 게이트 입력받는 PMOS 트랜지스터(P72)와, 펌핑오프신호(TVPPOFF)를 게이트 입력받고 PMOS 트랜지스터(P72)와 동일한 소스-드레인 경로로 형성되는 NMOS 트랜지스터(N72)로 구성된다.
제2 다중화부(672)는 코어오프신호(TVCOREOFF)를 입력받아 반전된 신호(TVCOREOFFb)를 출력하는 인버터(INV72)와, 코어오프신호(TVCOREOFF)와 반전된 신호(TVCOREOFFb)에 응답하여 코어전압파워업신호(PWRUP_VCORE)를 전달하는 제3 전달게이트(G73) 및 코어오프신호(TVCOREOFF)와 반전된 신호(TVCOREOFFb)에 응답하여 외부전원전압(VDD)를 전달하는 제4 전달게이트(G74)로 구성된다. 마찬가지로, 제4 전달게이트(G74)를 통해 전달되는 외부전원전압(VDD)은 동작 모드와 관계없이 일정 레벨을 가지는 신호로 대체가 가능하다.
한편, 제2 다중화부(672)의 제3 전달게이트(G73)는 코어오프신호(TVCOREOFF)를 게이트 입력받는 PMOS 트랜지스터(P73)와, 인버터(INV72)의 출력신호(TVCOREOFFb)를 게이트 입력받고 PMOS 트랜지스터(P73)와 동일한 소스-드레인 경로로 형성되는 NMOS 트랜지스터(N73)로 구성된다. 또한, 제2 다중화부(672)의 제4 전달게이트(G74)는 인버터의 출력신호(TVCOREOFFb)를 게이트 입력받는 PMOS 트랜지스터(P74)와, 펌핑오프신호(TVCOREOFF)를 게이트 입력받고 PMOS 트랜지스터(P74)와 동일한 소스-드레인 경로로 형성되는 NMOS 트랜지스터(N74)로 구성된다.
여기서, 제1 및 제2 다중화부(671, 672)는 각각 펌핑전압(VPP)과 코어전압(VCORE)과 같은 내부전원전압에 대응하는 것으로써, 또 다른 내부전원전압에 대한 구성이 있는 경우 대응하는 다중화부를 설계할 수 있을 것이다.
동작을 살펴보면, 펌핑오프신호(TVPPOFF)가 논리'로우'인 경우 - 도 6의 펌핑전압발생부(630)가 동작하는 경우 - 에는 제1 다중화부(671)의 제1 전달게이트(G71)가 인에이블되어 제1 출력신호(PWRUP_VPP_SEL)로 펌핑전압파워업신호(PWRUP_VPP)가 전달되고, 코어오프신호(TVCOREOFF)가 논리'로우'인 경우 - 도 6의 코어전압발생부(640)가 동작하는 경우 - 에는 제2 다중화부(672)의 제3 전달게이트(G73)가 인에이블되어 제2 출력신호(PWRUP_VCORE_SEL)로 코어전압파워업신호(PWRUP_VCORE)가 전달된다.
한편, 펌핑오프신호(TVPPOFF)가 논리'하이'인 경우 - 도 6의 펌핑전압발생부(630)가 오프되는 경우 - 에는 제1 다중화부(671)의 제2 전달게이트(G72)가 인에이블되어 제1 출력신호(PWRUP_VPP_SEL)로 외부전원전압(VDD)이 전달되고, 코어오프신호(TVCOREOFF)가 논리'하이'인 경우 - 도 6의 코어전압발생부(640)가 오프되는 경우 - 에는 제2 다중화부(672)의 제4 전달게이트(G74)가 인에이블되어 제2 출력신호(PWRUP_VCORE_SEL)로 외부전원전압(VDD)이 전달된다.
다시 말하면, 본 발명에 따른 파워업신호 생성장치는 테스트시 펌핑전압발생 부(630) 및 코어전압발생부(640)를 오프시켜 펌핑전원전압파워업신호(PWRUP_VPP) 및 코어전원전압파워업신호(PWRUP_VCORE)가 논리'로우'가 되더라도 다중화부(670)에 의해서 논리'하이' - 실시예에서는 외부전원전압(VDD)임 - 인 제1 및 제2 출력신호(PWRUP_VPP_SEL, PWRUP_VCORE_SEL)가 출력된다. 때문에, 테스트시에도 최종파워업신호생성부(680)에서 출력되는 최종파워업신호(PWRUP)는 논리'하이'를 유지하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 테스트시에 내부전원전압 생성부를 오프시키더라도 최종파워업신호(PWRUP)가 디스에이블 되지 않기 때문에, 모드레지스터셋과 모든 회로들이 리셋되는 것을 막아주어 원하는 회로동작을 할 수 있는 효과를 얻을 수 있다.

Claims (11)

  1. 다수의 전압단의 레벨을 검출하여 각 전압단의 레벨에 대응하는 개별파워업신호를 생성하기 위한 다수의 개별파워업신호 생성수단;
    테스트모드 내부전원 오프신호에 응답하여 상기 다수의 전압단 중 각 내부전압단의 레벨에 대응하는 개별파워업신호 또는 대체신호 - 동작 모드와 관계없이 일정 레벨을 가짐 - 를 선택적으로 출력하기 위한 다중화수단; 및
    상기 개별파워업신호 생성수단 및 상기 다중화수단의 출력신호에 응답하여 최종파워업신호를 생성하기 위한 최종파워업신호 생성수단
    을 구비하는 파워업신호 생성장치.
  2. 제1 항에 있어서,
    상기 다중화수단은,
    상기 테스트모드 내부전원 오프신호를 입력받아 반전하는 인버터;
    상기 테스트모드 내부전원 오프신호와 상기 인버터의 출력신호에 응답하여 노말모드에서 상기 개별파워업신호를 전달하는 제1 트랜스퍼게이트; 및
    상기 테스트모드 내부전원 오프신호와 상기 인버터의 출력신호에 응답하여 테스트모드에서 상기 대체신호를 전달하는 제2 트랜스퍼게이트
    를 구비하는 것을 특징으로 하는 파워업신호 생성장치.
  3. 테스트모드 내부전원 오프신호에 제어 받으며, 외부 전원전압을 입력받아 내부 전원전압을 생성하기 위한 내부 전원전압 생성수단;
    상기 외부 전원전압 및 상기 내부 전원전압의 레벨을 검출하여 각 전원전압에 대응하는 개별파워업신호를 생성하기 위한 다수의 개별파워업신호 생성수단;
    상기 테스트모드 내부전원 오프신호에 응답하여 상기 내부 전원전압에 대응하는 개별파워업신호 또는 대체신호 - 동작 모드와 관계없이 일정 레벨을 가짐 - 를 선택적으로 출력하기 위한 다중화수단; 및
    상기 외부 전원전압에 대응하는 개별파워업신호 및 상기 다중화수단의 출력신호에 응답하여 최종파워업신호를 생성하기 위한 최종파워업신호 생성수단
    을 구비하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 내부 전원전압 생성수단은 적어도 하나를 구비하며, 각 대응하는 테스트모드 내부전원 오프신호를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제3 항에 있어서,
    상기 다중화수단은,
    상기 테스트모드 내부전원 오프신호를 입력받아 반전하는 인버터;
    상기 테스트모드 내부전원 오프신호와 상기 인버터의 출력신호에 응답하여 노말모드에서 상기 개별파워업신호를 전달하는 제1 트랜스퍼게이트; 및
    상기 테스트모드 내부전원 오프신호와 상기 인버터의 출력신호에 응답하여 테스트모드에서 상기 대체신호를 전달하는 제2 트랜스퍼게이트
    를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제3 항에 있어서,
    상기 다수의 개별파워업신호 생성수단에서 생성되는 파워업신호 중 적어도 하나는 안정적인 동작을 위한 안정화파워업신호인 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 최종파워업신호 생성수단은,
    접지전압단과 노드 사이에 소스-드레인이 연결되고, 상기 외부 전원전압에 대응하는 개별파워업신호를 게이트 입력받는 NMOS 트랜지스터;
    외부 전원전압단과 노드 사이에 소스-드레인이 연결되고, 상기 안정화파워업신호를 게이트 입력받는 PMOS 트랜지스터;
    상기 노드의 전압레벨을 입력받아 래치하는 래치부; 및
    상기 래치부의 출력신호와 상기 다중화수단의 출력신호를 입력받아 최종파워업신호로서 출력하는 출력부
    를 구비하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 래치부는,
    상기 노드가 자신의 입력단에 연결된 제1 인버터; 및
    상기 제1 인버터의 출력단이 자신의 입력단에 연결된 제2 인버터 - 상기 제2 인버터의 출력단은 상기 제1 인버터의 입력단과 연결됨 -
    를 구비하는 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 출력부는,
    상기 래치부의 출력신호와 상기 다중화수단의 출력신호를 입력받는 NAND 게이트; 및
    상기 NAND 게이트의 출력신호를 입력받아 상기 파워업신호로서 출력하는 인버터
    를 구비하는 것을 특징으로 하는 반도체 소자.
  10. 파워업신호를 생성하는 파워업신호 생성수단;
    테스트모드시 상기 파워업신호 또는 정전압신호를 선택적으로 출력하는 다중화수단; 및
    상기 파워업신호 생성수단과 다중화수단의 출력신호에 응답하여 최종파워업신호로서 생성하는 최종파워업신호 생성수단
    을 구비하는 파워업신호 생성장치.
  11. 제10 항에 있어서,
    상기 정전압신호는 외부전원전압인 것을 특징으로 하는 파워업신호 생성장치.
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