KR20090069363A - 전류 모드 논리 회로 및 그 제어 장치 - Google Patents

전류 모드 논리 회로 및 그 제어 장치 Download PDF

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Abstract

본 발명은 전류 모드 논리 회로 및 그 제어 장치에 관한 것으로, 드레인에 부하1이 접속되고 게이트에 데이터를 인가하는 입력 단자가 접속된 제 1 NMOS 트랜지스터와, 드레인에 부하2가 접속되고 게이트에 네거티브 기준 전압을 인가하는 입력 단자가 접속된 제 2 NMOS 트랜지스터와, 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 드레인이 접속되고 게이트에 기준 전압을 인가하는 입력 단자가 접속된 제 3 NMOS 트랜지스터를 포함하며, 제 1, 제 2, 제 3 NMOS 트랜지스터의 벌크 바이어스를 제어하여 제 1, 제 2, 제 3 NMOS 트랜지스터의 누설 전류 또는 동작 속도를 제어한다.
전류 모드 논리, 벌크 바이어스, 임계값 전압

Description

전류 모드 논리 회로 및 그 제어 장치{CURRENT MODE LOGIC CIRCUIT AND CONTROL APPARATUS THEREOF}
본 발명은 전류 모드 논리 회로에 관한 것으로, 동작 속도에 대한 다이내믹(dynamic) 제어가 가능한 전류 모드 논리 회로 및 그 제어 장치에 관한 것이다.
도 1은 종래의 제 1 실시예에 따른 전류 모드 논리 회로의 회로도이다.
도면에 있어서 N1, N2는 NMOS 트랜지스터(제 1 및 제 2 NMOS 트랜지스터), R1, R2는 저항, I는 정전류원, IN은 NMOS 트랜지스터 N1의 게이트에 접속된 입력 단자, OUT는 NMOS 트랜지스터 N1의 소스에 접속된 출력 단자, REF는 기준 전압의 입력 단자, d는 노드, B1, B2는 각각 NMOS 트랜지스터 N1, N2의 보디 단자이다. 종래의 제 1 실시예에 따른 전류 모드 논리 회로는 NMOS 트랜지스터 N1, N2의 각각의 보디 단자 Bl, B2를 각각의 게이트 단자에 접속한 구성으로 되어 있다.
종래 제 1 실시예의 전류 모드 논리 회로는 NMOS 트랜지스터 N1, N2의 각각의 보디 단자 Bl, B2를 각각의 게이트에 접속한 구성으로 하는 것에 의해, NMOS 트랜지스터의 임계값(threshold) 전압을 하강시켜 저전압 동작을 가능하게 하는 것이다. 그리고, 기판 바이어스 효과에 의해서 NMOS 트랜지스터 N1의 임계값 전압은 전 압차 Vsb가 작아질수록 낮아진다.
이와 같은 종래 제 1 실시예에 의하면, 기판 바이어스 효과에 의해서 NMOS 트랜지스터의 임계값 전압은 전압차 Vsb가 작아질수록 낮아지므로, 이 전류 모드 논리 회로의 회로 구성에 의하면, NMOS 트랜지스터의 임계값 전압을 낮게 해서 전원 전압을 저감할 수가 있다. 즉 N1 및 N2의 벌크 바이어스(bulk bias) B1과 B2를 각각 IN과 REF에 연결하여 NMOS의 임계값 전압을 작게 함으로써 저전압에서 동작할 뿐 아니라 고속 동작이 가능하도록 하였다.
도 2는 종래의 제 2 실시예에 따른 전류 모드 논리 회로 장치의 회로도이다.
도면에 있어서 P1, P2는 PMOS 트랜지스터(제 1 및 제 2 PMOS 트랜지스터), BP1, BP2는 각각 PMOS 트랜지스터 P1, P2의 보디 단자, d1, d2는 노드이다. 또, N3, N4는 NMOS 트랜지스터(제 3 및 제 4 NMOS 트랜지스터)이다. 또한, 그 밖의 구성 요소는 도 1을 참조하여 설명한 종래 제 1 실시예의 것과 마찬가지이므로 그들의 설명은 생략한다.
종래 제 2 실시예의 전류 모드 논리 회로에서는 앞서 설명한 제 1 실시예의 전류 모드 논리 회로에 있어서의 저항 R1, R2를 PMOS 트랜지스터 P1, P2로 치환한다. 또, PMOS 트랜지스터 P1, P2의 보디 단자 BP1, BP2의 각각이 각각의 드레인에 접속된 구성을 갖는다. 또, PMOS 트랜지스터 P1, P2의 게이트는 접지되어 있다.
이 전류 모드 논리 회로는 PMOS 트랜지스터 P1, P24의 보디 단자 BP1, BP2의 각각이 각각의 드레인에 접속된 구성을 갖고, PMOS 트랜지스터 P1, P2의 보디 전압 을 제어하여 온 저항을 제어하며, 이것에 의해 고속 동작이 가능한 전류 모드 논리 회로를 얻는 것이다.
입력 단자 IN에 로우 레벨의 전압이 입력되면, NMOS 트랜지스터 N1이 오프 상태, NMOS 트랜지스터 N2가 온 상태로 된다. 이 때, 노드 d의 전압은 상승하고, 노드 d2의 전압은 하강한다. 이 때문에, PMOS 트랜지스터 P1의 보디 전압은 하강하고, 기판 바이어스 효과에 의해 PM0S 트랜지스터 P1의 임계값 전압은 하강한다. 따라서, PM0S 트랜지스터 P1의 온 저항이 하강하고, 출력 단자 OUT의 전압은 전원 전압까지 상승한다.
입력 단자 IN에 하이 레벨의 전압이 인가되면 NMOS 트랜지스터 N1이 온 상태, NMOS 트랜지스터 N2가 오프 상태로 된다. 이 때, PMOS 트랜지스터 P1의 보디 단자 BP1에서의 보디 전압은 상승하고, 이것에 의해 PMOS 트랜지스터 P1의 임계전압이 상승하므로, PM0S 트랜지스터 P1의 온 저항이 상승한다. 이것에 의해, 출력 단자 OUT의 출력 전압이 하강하기 쉬워진다.
이상과 같은 종래 제 2 실시예에 의하면, PMOS 트랜지스터 P1, P2의 보디 단자 BP1, BP2의 각각이 각각의 드레인에 접속된 구성을 갖고, 이것에 의해 PM0S 트랜지스터 P1, P2의 임계값 전압을 상승시키고 출력 단자 OUT의 출력 전압을 하강하기 쉽게 해서 고속 동작을 실행할 수가 있다. 즉 부하(load)가 되는 P1과 P2의 벌크 바이어스 노드 BP1과 BP2를 출력 노드 d1과 d2에 크로스 커플(cross couple)로 연결하여 출력의 상태에 따라 P1과 P2의 임계값 전압을 제어하여 고속 동작을 하도록 설계되어 있다.
전술한 바와 같은 종래 기술에 따른 전류 모드 논리 회로 장치들은 고속 동작 시 임계값 전압을 낮추어 고속 동작은 하지만 임계값 전압의 제어를 입출력의 전압에 의존함으로써 동작 속도에 대한 다이내믹 제어는 불가능한 문제점이 있다.
본 발명은 전류 모드 논리 회로를 구성하는 트랜지스터의 벌크 바이어스를 제어함으로써 누설 전류(leakage current)를 제어할 수 있으며, 응용에 따라 누설 전류보다 고속 동작이 필요한 경우 벌크 바이어스를 제어하여 고속 동작이 가능하도록 한다.
본 발명의 제 1 관점으로서 전류 모드 논리 회로는, 드레인에 부하1이 접속되고 게이트에 데이터를 인가하는 입력 단자가 접속된 제 1 NMOS 트랜지스터와, 드레인에 부하2가 접속되고 게이트에 네거티브 기준 전압을 인가하는 입력 단자가 접속된 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 드레인이 접속되고 게이트에 기준 전압을 인가하는 입력 단자가 접속된 제 3 NMOS 트랜지스터를 포함하며, 상기 제 1, 제 2, 제 3 NMOS 트랜지스터의 벌크 바이어스를 제어하여 상기 제 1, 제 2, 제 3 NMOS 트랜지스터의 누설 전류 또는 동작 속도를 제어한다.
본 발명의 제 2 관점으로서 전류 모드 논리 회로의 제어 장치는, 복수의 트 랜지스터를 포함하며, 상기 트랜지스터의 벌크 바이어스를 제어하여 상기 트랜지스터의 누설 전류 또는 동작 속도를 제어하는 전류 모드 논리 회로를 제어하는 장치로서, 상기 트랜지스터의 벌크 바이어스를 초기화할 수 있으며 상기 전류 모드 논리 회로의 출력을 검출하는 테스트 회로를 포함하는 전류 모드 논리부와, 전압 제어 신호에 따라 상기 트랜지스터에게 상기 벌크 바이어스를 인가하는 파워 관리부와, 상기 테스트 회로에 의해 입력되는 상기 전류 모드 논리 회로의 테스트 출력 신호와 기 설정된 성능 기준값과의 비교 결과에 따라 원하는 성능에 도달할 때까지 상기 파워 관리부에게 상기 전압 제어 신호를 제공하는 제어부를 포함한다.
본 발명에 의하면, 전류 모드 논리 회로를 구성하는 트랜지스터의 벌크 바이어스를 제어함으로써 누설 전류를 제어할 수 있으며, 응용에 따라 누설 전류보다 고속 동작이 필요한 경우 벌크 바이어스를 제어하여 동작 속도에 대한 다이내믹 제어가 가능한 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 3은 본 발명의 제 1 실시예에 따른 전류 모드 논리 회로 장치의 회로도이 다.
도면에 있어서 N1, N2, N3은 NMOS 트랜지스터(제 1, 제 2, 제 3 NMOS 트랜지스터), R1, R2는 저항, IN은 NMOS 트랜지스터 N1의 게이트에 접속된 입력 단자, Ref는 기준 전압의 입력 단자, Refn은 NMOS 트랜지스터 N2의 기준 전압 입력 단자, VB2는 P웰(well)-1의 벌크 바이어스, VB3은 P웰-2의 벌크 바이어스이다. 여기서 저항 R1, R2는 부하이며, NMOS 트랜지스터 N3은 전류 소스(Current Source)이다.
드레인에 부하 저항1 R1이 접속되고 게이트에 데이터를 인가하는 입력 단자 IN이 접속된 제 1 NMOS 트랜지스터 N1과, 드레인에 부하 저항2 R2가 접속되고 게이트에 네거티브 기준 전압을 인가하는 입력 단자 Refn이 접속된 제 2 NMOS 트랜지스터 N2와, 제 1 및 제 2 NMOS 트랜지스터 N1 및 N2의 각각의 소스에 드레인이 접속되고 게이트에 기준 전압을 인가하는 입력 단자 Ref가 접속된 제 3 NMOS 트랜지스터 N3를 포함하며, 제 1 및 제 2 NMOS 트랜지스터 N1 및 N2의 보디 단자에 벌크 바이어스 VB2가 인가되고, 제 3 NMOS 트랜지스터 N3의 보디 단자에 벌크 바이어스 VB3이 인가된다.
이와 같은 본 발명의 제 1 실시예에 의하면 P웰-1 및 P웰-2는 각각 NMOS 트랜지스터 N1, N2의 벌크 바이어스 VB2와 NMOS 트랜지스터 N3의 벌크 바이어스 VB3의 전압을 각각 독립적으로 제어한다. 즉 P웰-1과 P웰-2를 각각 독립적으로 제어하여 NMOS 트랜지스터 N1, N2 및 N3의 임계값 전압을 제어함으로써 원하는 고속 동작을 얻도록 하였다. 즉 벌크 바이어스 전압의 제어에 의하여 각 NMOS 트랜지스터 N1, N2 및 N3의 임계값 전압을 제어하여 임계값 전압을 낮추거나 높여 회로의 동작 속도를 제어한다.
도 4는 본 발명의 제 2 실시예에 따른 전류 모드 논리 회로 장치의 회로도이다.
도면에 있어서 N1, N2, N3은 NMOS 트랜지스터(제 1, 제 2, 제 3 NMOS 트랜지스터), P1, P2는 PMOS 트랜지스터(제 1, 제 2 PMOS 트랜지스터), IN은 NMOS 트랜지스터 N1의 게이트에 접속된 입력 단자, Ref는 기준 전압의 입력 단자, Refn은 NMOS 트랜지스터 N2의 기준 전압 입력 단자, Refp는 PMOS 트랜지스터 P1, P2의 기준 전압 입력 단자, VB1은 N웰의 벌크 바이어스, VB2는 P웰의 벌크 바이어스이다.
게이트에 포지티브 기준 전압을 인가하는 입력 단자 Refp가 접속된 제 1 및 제 2 PMOS 트랜지스터 P1 및 P2와, 드레인에 제 1 PMOS 트랜지스터 P1의 소스가 접속되고 게이트에 데이터를 인가하는 입력 단자 IN이 접속된 제 1 NMOS 트랜지스터 N1과, 드레인에 제 2 PMOS 트랜지스터 N2의 소스가 접속되고 게이트에 네거티브 기준 전압을 인가하는 입력 단자 Refn이 접속된 제 2 NMOS 트랜지스터 N2와, 제 1 및 제 2 NMOS 트랜지스터 N1 및 N2의 각각의 소스에 드레인이 접속되고 게이트에 기준 전압을 인가하는 입력 단자 Ref가 접속된 제 3 NMOS 트랜지스터 N3을 포함하며, 제 1 및 제 2 PMOS 트랜지스터 P1 및 P2의 보디 단자에 벌크 바이어스 VB1이 인가되고, 제 1, 제 2 및 제 3 NMOS 트랜지스터 N1, N2 및 N3의 보디 단자에 벌크 바이어스 VB2가 인가된다.
본 발명 제 2 실시예의 전류 모드 논리 회로에서는 앞서 설명한 본 발명 제 1 실시예의 전류 모드 논리 회로에 있어서의 부하 저항 R1, R2를 PMOS 트랜지스터 P1, P2로 치환한다. 그리고 N웰에 놓이는 부하용 PMOS 트랜지스터 P1, P2의 벌크 바이어스인 VB1을 추가함으로써 부하의 저항을 독립적으로 제어 하도록 하였다.
이와 같은 본 발명의 제 2 실시예에 의하면 N웰은 PMOS 트랜지스터 P1, P2의 벌크 바이어스 VB1의 전압을 독립적으로 제어하고 P웰은 NMOS 트랜지스터 N1, N2 및 N3의 벌크 바이어스 VB2의 전압을 독립적으로 제어한다. 즉 N웰과 P웰을 각각 독립적으로 제어하여 PMOS 트랜지스터 P1, P2와 NMOS 트랜지스터 N1, N2 및 N3의 임계값 전압을 제어함으로써 원하는 고속 동작을 얻도록 하였다
도 5는 본 발명의 제 3 실시예에 따른 전류 모드 논리 회로 장치의 회로도이다.
도면에 있어서 N1, N2, N3은 NMOS 트랜지스터(제 1, 제 2, 제 3 NMOS 트랜지스터), P1, P2는 PMOS 트랜지스터(제 1, 제 2 PMOS 트랜지스터), IN은 NMOS 트랜지스터 N1의 게이트에 접속된 입력 단자, Ref는 기준 전압의 입력 단자, Refn은 NMOS 트랜지스터 N2의 기준 전압 입력 단자, Refp는 PMOS 트랜지스터 P1, P2의 기준 전압 입력 단자, VB1은 N웰의 벌크 바이어스, VB2는 P웰-1의 벌크 바이어스, VB3은 P웰-2의 벌크 바이어스이다.
게이트에 포지티브 기준 전압을 인가하는 입력 단자 Refp가 접속된 제 1 및 제 2 PMOS 트랜지스터 P1 및 P2와, 드레인에 제 1 PMOS 트랜지스터 P1의 소스가 접속되고 게이트에 데이터를 인가하는 입력 단자 IN이 접속된 제 1 NMOS 트랜지스터 N1과, 드레인에 제 2 PMOS 트랜지스터 N2의 소스가 접속되고 게이트에 네거티브 기준 전압을 인가하는 입력 단자 Refn이 접속된 제 2 NMOS 트랜지스터 N2와, 제 1 및 제 2 NMOS 트랜지스터 N1 및 N2의 각각의 소스에 드레인이 접속되고 게이트에 기준 전압을 인가하는 입력 단자 Ref가 접속된 제 3 NMOS 트랜지스터 N3을 포함하며, 제 1 및 제 2 PMOS 트랜지스터 P1 및 P2의 보디 단자에 벌크 바이어스 VB1이 인가되고, 제 1 및 제 2 NMOS 트랜지스터 N1 및 N2의 보디 단자에 벌크 바이어스 VB2가 인가되며, 제 3 NMOS 트랜지스터 N3의 보디 단자에 벌크 바이어스 VB3이 인가된다.
본 발명 제 3 실시예의 전류 모드 논리 회로에서는 앞서 설명한 제 2 실시예의 전류 모드 논리 회로에 있어서의 P웰을 P웰-1과 P웰-2로 분리한다.
이와 같은 본 발명의 제 3 실시예에 의하면 N웰은 PMOS 트랜지스터 P1, P2의 벌크 바이어스 VB1의 전압을 독립적으로 제어하고 P웰-1은 NMOS 트랜지스터 N1, N2의 벌크 바이어스 VB2의 전압을 독립적으로 제어하며 P웰-2는 NMOS 트랜지스터 N3의 벌크 바이어스 VB3의 전압을 독립적으로 제어한다. 즉 N웰과 P웰-1 및 P웰-2를 각각 독립적으로 제어하여 PMOS 트랜지스터 P1, P2와 NMOS 트랜지스터 N1, N2 및 N3의 임계값 전압을 제어함으로써 원하는 고속 동작을 얻도록 하였다
도 6은 본 발명에 따른 전류 모드 논리 회로의 제어 장치에 대한 블록 구성도이다.
도 6을 참조하면 전류 모드 논리 회로의 제어 장치는, 전류 모드 논리 회로(111)와 이 전류 모드 논리 회로(111)의 벌크 바이어스를 초기화하는 테스트 회 로(113)를 포함하는 전류 모드 논리부(110)와, 전압 제어 신호에 따라 전류 모드 논리 회로(111)에게 벌크 바이어스를 인가하는 파워 관리부(120)와, 테스트 회로(113)에 의해 입력되는 전류 모드 논리 회로(111)의 테스트 출력 신호와 기 설정된 성능(performance) 기준값과의 비교 결과에 따라 원하는 성능에 도달할 때까지 파워 관리부(130)에게 전압 제어 신호를 제공하는 제어부(130)를 포함하여 구성된다.
도 7은 본 발명에 따른 전류 모드 논리 회로 제어 장치의 동작 과정을 설명하기 위한 흐름도이다.
도 6 및 도 7을 참조하여 전류 모드 논리 회로의 제어 과정을 살펴보면 다음과 같다.
먼저, 전류 모드 논리 회로 제어 장치가 테스트 모드에 진입하면 테스트 회로(113)는 제어부(130)의 제어 신호에 따라 전류 모드 논리 회로(111)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 벌크 바이어스(VB1, VB2, VB3)를 초기화한다. 여기서 테스트 회로(113)가 제어부(130)의 제어 신호와는 무관하게 구동을 시작할 때에 벌크 바이어스의 초기화를 수행할 수도 있다(S201).
다음으로, 제어부(130)는 테스트 회로(113)에 의해 입력되는 전류 모드 논리 회로(111)의 테스트 출력 신호와 기 설정된 성능 기준값과의 비교 결과에 따라 원하는 성능에 도달할 때까지 파워 관리부(130)에게 전압 제어 신호를 제공하게 되는데, 동작 초기에는 전류 모드 논리 회로(111)의 벌크 바이어스가 초기화된 상태이 므로 파워 관리부(130)에게 벌크 바이어스의 인가를 위한 전압 제어 신호를 제공한다.
파워 관리부(120)는 제어부(130)의 전압 제어 신호에 따라 전류 모드 논리 회로(111)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 보디 단자를 통해 벌크 바이어스를 인가한다(S203).
그러면, 테스트 회로(113)는 전류 모드 논리 회로(111)의 테스트 출력을 검출하여 제어부(130)로 제공한다.
제어부(130)는 테스트 회로(113)에 의해 입력되는 전류 모드 논리 회로(111)의 테스트 출력 신호와 기 설정된 성능 기준값과의 비교 결과에 따라 원하는 성능에 도달할 때까지 파워 관리부(130)에게 전압 제어 신호를 제공하여 전류 모드 논리 회로(111)에 인가되는 벌크 바이어스 전압을 조정한다. 즉, 벌크 바이어스 전압의 제어를 통해 전류 모드 논리 회로(111)를 구성하는 트랜지스터들의 임계값 전압을 제어하여 임계값 전압을 낮추거나 높여 회로의 동작 속도를 제어한다(S205).
이와 같은 단계 S203 및 단계 S205는 전류 모드 논리 회로(111)가 원하는 성능, 즉 원하는 타이밍(timing)과 파워(power)에 도달할 때까지 반복하여 수행한다.
제어부(130)는 전류 모드 논리 회로(111)의 출력 특성이 원하는 성능에 도달하면 파워 관리부(120)에게 제어 신호를 전달하여 현재 전류 모드 논리 회로(111)로 인가되는 벌크 바이어스가 고정되도록 하며, 정상 모드에 진입하여 전류 모드 논리 회로(111)는 정상적인 출력을 제공한다(S207).
한편, 제어부(130)는 전류 모드 논리 회로(111)의 동작이 필요하지 않을 시 에는 파워 관리부(120)를 통해 전류 모드 논리 회로(111)를 구성하는 트랜지스터들의 임계값 전압을 최대화하여 누설 전류를 최소화한다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1은 종래의 제 1 실시예에 따른 전류 모드 논리 회로의 회로도,
도 2는 종래의 제 2 실시예에 따른 전류 모드 논리 회로 장치의 회로도,
도 3은 본 발명의 제 1 실시예에 따른 전류 모드 논리 회로 장치의 회로도,
도 4는 본 발명의 제 2 실시예에 따른 전류 모드 논리 회로 장치의 회로도,
도 5는 본 발명의 제 3 실시예에 따른 전류 모드 논리 회로 장치의 회로도,
도 6은 본 발명에 따른 전류 모드 논리 회로의 제어 장치에 대한 블록 구성도,
도 7은 본 발명에 따른 전류 모드 논리 회로 제어 장치의 동작 과정을 설명하기 위한 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 전류 모드 논리부 111 : 전류 모드 논리 회로
113 : 테스트 회로 120 : 파워 관리부
130 : 제어부

Claims (6)

  1. 드레인에 부하1이 접속되고 게이트에 데이터를 인가하는 입력 단자가 접속된 제 1 NMOS 트랜지스터와,
    드레인에 부하2가 접속되고 게이트에 네거티브 기준 전압을 인가하는 입력 단자가 접속된 제 2 NMOS 트랜지스터와,
    상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 드레인이 접속되고 게이트에 기준 전압을 인가하는 입력 단자가 접속된 제 3 NMOS 트랜지스터
    를 포함하며,
    상기 제 1, 제 2, 제 3 NMOS 트랜지스터의 벌크 바이어스를 제어하여 상기 제 1, 제 2, 제 3 NMOS 트랜지스터의 누설 전류 또는 동작 속도를 제어하는
    전류 모드 논리 회로.
  2. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 드레인에는 상기 부하1로서 부하 저항1이 접속되고, 상기 제 2 NMOS 트랜지스터의 드레인에는 상기 부하2로서 부하 저항2가 접속되며,
    상기 제 1 및 제 2 NMOS 트랜지스터의 벌크 바이어스와 상기 제 3 NMOS 트랜지스터의 벌크 바이어스를 각각 독립적으로 제어하는
    전류 모드 논리 회로.
  3. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 드레인에는 상기 부하1로서 제 1 PMOS 트랜지스터의 소스가 접속되고, 상기 제 2 NMOS 트랜지스터의 드레인에는 상기 부하2로서 제 2 PMOS 트랜지스터의 소스가 접속되며, 상기 제 1, 제 2 PMOS 트랜지스터의 게이트에 포지티브 기준 전압을 인가하는 입력 단자가 접속되고,
    상기 제 1 및 제 2 PMOS 트랜지스터의 벌크 바이어스와 상기 제 1, 제 2 및 제 3 NMOS 트랜지스터의 벌크 바이어스를 각각 독립적으로 제어하는
    전류 모드 논리 회로.
  4. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 드레인에는 상기 부하1로서 제 1 PMOS 트랜지스터의 소스가 접속되고, 상기 제 2 NMOS 트랜지스터의 드레인에는 상기 부하2로서 제 2 PMOS 트랜지스터의 소스가 접속되며, 상기 제 1, 제 2 PMOS 트랜지스터의 게이트에 포지티브 기준 전압을 인가하는 입력 단자가 접속되고,
    상기 제 1 및 제 2 PMOS 트랜지스터의 벌크 바이어스, 상기 제 1 및 제 2 NMOS 트랜지스터의 벌크 바이어스, 상기 제 3 NMOS 트랜지스터의 벌크 바이어스를 각각 독립적으로 제어하는
    전류 모드 논리 회로.
  5. 복수의 트랜지스터를 포함하며, 상기 트랜지스터의 벌크 바이어스를 제어하여 상기 트랜지스터의 누설 전류 또는 동작 속도를 제어하는 전류 모드 논리 회로를 제어하는 장치로서,
    상기 트랜지스터의 벌크 바이어스를 초기화할 수 있으며 상기 전류 모드 논리 회로의 출력을 검출하는 테스트 회로를 포함하는 전류 모드 논리부와,
    전압 제어 신호에 따라 상기 트랜지스터에게 상기 벌크 바이어스를 인가하는 파워 관리부와,
    상기 테스트 회로에 의해 입력되는 상기 전류 모드 논리 회로의 테스트 출력 신호와 기 설정된 성능 기준값과의 비교 결과에 따라 원하는 성능에 도달할 때까지 상기 파워 관리부에게 상기 전압 제어 신호를 제공하는 제어부
    를 포함하는 전류 모드 논리 회로의 제어 장치.
  6. 제 5 항에 있어서,
    상기 제어부는 상기 전류 모드 논리 회로의 동작이 필요하지 않을 시에 상기 파워 관리부를 통해 상기 벌크 바이어스를 제어하여 상기 트랜지스터들의 임계값 전압을 최대화함으로써 누설 전류를 최소화하는
    전류 모드 논리 회로의 제어 장치.
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