CN101471655A - 电流型逻辑电路及其控制装置 - Google Patents

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CN101471655A CNA2008101742465A CN200810174246A CN101471655A CN 101471655 A CN101471655 A CN 101471655A CN A2008101742465 A CNA2008101742465 A CN A2008101742465A CN 200810174246 A CN200810174246 A CN 200810174246A CN 101471655 A CN101471655 A CN 101471655A
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Abstract

本发明实施例涉及一种电流型逻辑电路，该电流型逻辑电路可以包括：第一NMOS晶体管，该第一NMOS晶体管的漏极可以被耦合至第一负载，而该第一NMOS晶体管的栅极可以被耦合至输入端，其中通过该输入端可以输入数据；第二NMOS晶体管，该第二NMOS晶体管的漏极可以被耦合至第二负载，而该第二NMOS晶体管的栅极可以被耦合至输入端，其中通过该输入端可以施加负参考电压；以及第三NMOS晶体管，该第三NMOS晶体管的漏极可以被耦合至每个第一和第二NMOS晶体管的源极，而该第三NMOS晶体管的栅极可以被耦合至输入端，其中通过该输入端可以施加参考电压。可以独立地调节第一、第二和第三NMOS晶体管的体偏置以控制NMOS晶体管的漏电流和操作速度中的至少一个。

Description

电流型逻辑电路及其控制装置
本申请基于35 U.S.C119要求第10-2007-0137003号(于2007年12月26日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种电流型逻辑电路，更具体地，涉及一种允许动态控制操作速度的电流型逻辑电路及其控制装置。
背景技术
实例图1示出了电流型逻辑电路的第一实例的电路图。在实例图1中，参考符号N1和N2可以分别表示第一和第二NMOS晶体管，参考符号R1和R2可以表示电阻器，而参考符号I可以表示恒流源(constant current source)。此外，参考符号IN可以表示与第一NMOS晶体管N1的栅极连接的输入端，而参考符号OUT可以表示与第一NMOS晶体管N1的源极连接的输出端。参考符号REF可以表示参考电压的输入端，而参考符号d可以表示节点。参考符号B1和B2可以分别表示第一NMOS晶体管N1和第二NMOS晶体管N2的本体端(body terminal)。电流型逻辑电路的第一实例可以以将第一NMOS晶体管N1和第二NMOS晶体管N2的本体端B1和B2耦合至它们相应的栅极端的方式来构造。按照这样的结构，可以通过降低NMOS晶体管的阀值电压来完成低压操作。此外，由于作为电压差(voltage difference)Vsb的衬底偏置(substrate bias)可以更小，所以可以降低第一NMOS晶体管N1的阀值电压。因此，在电流型逻辑电路中，降低NMOS晶体管的阈值电压可以允许电源电压(power supply voltage)的降低。也就是，可以通过将NMOS晶体管N1和N2的体偏置节点(bulk bias node)B1和B2分别耦合至IN端和REF端来降低NMOS晶体管的阈值电压，从而不但能够进行高速操作还能够进行低压操作。
实例图2示出了另一种电流型逻辑电路的第二实例的电路图。在实例图2中，参考符号P1和P2可以分别表示第一和第二PMOS晶体管，而参考符号BP1和BP2可以分别表示第一PMOS晶体管P1和第二PMOS晶体管P2的本体端。参考符号d1和d2可以表示节点。此外，参考符号N1和N2可以分别表示第三和第四NMOS晶体管。其他的元件可以与参考实例图1描述的第一实例的那些元件相同。
如实例图2所示，在电流型逻辑电路的第二实例中，可以分别用PMOS晶体管P1和P2来代替第一实例的电流型逻辑电路中的电阻器R1和R2。另外，可以将PMOS晶体管P1和P2的本体端BP1和BP2耦合至它们相应的漏极，并可以将PMOS晶体管P1和P2的栅极接地。可以构造电流型逻辑电路的第二实例以便可以将PMOS晶体管P1和P2的本体端BP1和BP2耦合至它们相应的漏极，并可以通过控制PMOS晶体管P1和P2的本体电压(bodyvoltage)来控制导通电阻(on-state resistance)。这可以实现高速操作。在操作中，如果将低电平电压输入至输入端IN，NMOS晶体管N1可以变为截止状态，而NMOS晶体管N2可以变为导通状态。然后，节点d1处的电压上升而节点d2处的电压下降。由于这一点，PMOS晶体管P1的本体电压可以下降，并通过衬底偏置的影响PMOS晶体管P1的阈值电压可以下降。这样，PMOS晶体管P1的导通电阻可以减小，而输出端OUT的电压可以上升至电源电压。
另一方面，如果将高电平电压施加至输入端IN，NMOS晶体管N1可以变为导通状态，而NMOS晶体管N2可以变为截止状态。然后，在PMOS晶体管P1的本体端BP1处的本体电压可以上升，并因此PMOS晶体管P1的阈值电压可以上升，以便PMOS晶体管P1的导通电阻可以增加。这可以使输出端OUT的输出电压降低。如上所述，可以以将PMOS晶体管P1和P2的本体端BP1和BP2耦合至它们相应的漏极的方式来构造电流型逻辑电路的第二实例。通过这样的结构，PMOS晶体管P1和P2的阈值电压可以上升，输出端OUT的输出电压可以下降，从而实现高速操作。换句话说，可以设计使得将作为负载的PMOS晶体管P1和P2的体偏置节点BP1和BP2分别交叉耦合至输出节点d2和d1，以根据输出状态来控制PMOS晶体管P1和P2的用于高速操作的阈值电压，。在上述的电流型逻辑电路中，降低的阈值电压可以使得能够进行高速操作，但是由于对阈值电压的控制可能依赖于输入和输出电压，所以可能不能实现对操作速度的动态控制。
发明内容
本发明实施例涉及一种电流型逻辑电路。本发明实施例涉及一种允许对操作速度进行动态控制的电流型逻辑电路及其控制装置。
本发明实施例涉及一种电流型逻辑电路，该电流型逻辑电路可以通过控制构成电流型逻辑电路的晶体管的体偏置(bulk bias)来控制漏电流(leakage current)，并还可以当在其应用中要求高速操作而不是漏电流时控制体偏置，以从而实现这样的高速操作。
根据本发明实施例，电流型逻辑电路可以包括以下之中的至少一个：第一NMOS晶体管，该第一NMOS晶体管的漏极可以被耦合至第一负载而其栅极可以被耦合至输入端，其中通过该输入端可以输入数据；第二NMOS晶体管，该第二NMOS晶体管的漏极可以被耦合至第二负载而其栅极可以被耦合至输入端，其中通过该输入端可以施加负参考电压；第三NMOS晶体管，该第三NMOS晶体管的漏极可以被耦合至每个第一和第二NMOS晶体管的源极而该第三NMOS晶体管的栅极可以被耦合至输入端，其中通过该输入端可以施加参考电压。根据本发明实施例，可以调节第一、第二和第三NMOS晶体管的体偏置以控制NMOS晶体管的漏电流和/或操作速度。
根据本发明实施例，一种用于电流型逻辑电路的控制装置可以包括以下之中的至少一个，其中该电流型逻辑电路具有多个晶体管并控制晶体管的体偏置以控制晶体管的漏电流和/或操作速度：电流型逻辑单元，该电流型逻辑单元包括测试电路，其中测试电路可以初始化晶体管的体偏置并可以检测电流型逻辑电路的测试输出信号；电源管理单元(power management unit)，该电源管理单元可以响应电压控制信号来将体偏置施加到晶体管上；控制器，该控制器可以将从测试电路接收到的测试输出信号和预定性能参照值(performance reference value)进行比较，并基于这种比较，可以将电压控制信号提供给电源管理单元直到比较结果达到期望的性能。
根据本发明实施例，可以调整构成电流型逻辑电路的晶体管的体偏置以控制漏电流(leakage current)并当在其应用中要求高速操作而不是漏电流时能够对操作速度进行动态控制。
附图说明
实例图1示出了电流型逻辑电路的第一实例的电路图。
实例图2示出了电流型逻辑电路的第二实例的电路图。
实例图3示出了根据本发明实施例的电流型逻辑电路的电路图。
实例图4示出了根据本发明实施例的电流型逻辑电路的电路图。
实例图5示出了根据本发明实施例的电流型逻辑电路的电路图。
实例图6示出了根据本发明实施例的用于电流型逻辑电路的控制装置的框图。
实例图7示出了描述根据本发明实施例的用于电流型逻辑电路的控制装置的操作过程的流程图。
具体实施方式
实例图3示出了根据本发明实施例的电流型逻辑电路的电路图。参照实例图3，参考符号N1、N2和N3可以分别表示第一、第二和第三NMOS晶体管。参考符号R1和R2可以表示第一和第二电阻器。参考符号IN可以表示输入端，该输入端耦合至第一NMOS晶体管N1的栅极。参考符号Ref可以表示第三NMOS晶体管N3的参考电压输入端。参考符号Refn可以表示第二NMOS晶体管N2的参考电压输入端。参考符号VB2可以表示P阱1(P well-1)的体偏置，而参考符号VB3可以表示P阱2的体偏置。根据本发明实施例，电阻器R1和R2可以是负载，而第三NMOS晶体管N3可以是电流源(current source)。
根据本发明实施例，可以构造包括第一NMOS晶体管N1的器件，其中，第一NMOS晶体管N1的漏极可以被耦合至第一负载电阻器R1，而第一NMOS晶体管N1的栅极可以被耦合至输入端IN，其中通过该输入端IN可以输入数据。第二NMOS晶体管N2的漏极可以被耦合至第二负载电阻器R2，而第二NMOS晶体管N2的栅极可以被耦合至输入端Refn，其中通过该输入端Refn可以输入负参考电压。第三NMOS晶体管N3的漏极可以被耦合至每个第一NMOS晶体管N1和第二NMOS晶体管N2的源极，而第三NMOS晶体管N3的栅极可以被耦合至输入端Ref，其中通过该输入端Ref可以输入参考电压。在这样的结构中，可以将体偏置VB2施加到第一NMOS晶体管N1和第二NMOS晶体管N2的本体端，而可以将体偏置VB3施加到第三NMOS晶体管N3的本体端。
根据本发明实施例，P阱1和P阱2分别独立地控制第一和第二NMOS晶体管N1和N2的体偏置VB2以及第三NMOS晶体管N3的体偏置VB3。根据本发明实施例，可以设计使得通过对每个P阱1和P阱2的独立控制来控制每个NMOS晶体管N1、N2和N3的阈值电压以完成所期望的速度操作。根据本发明实施例，可以通过对体偏置电压的控制来控制每个NMOS晶体管N1、N2和N3的阈值电压下降或上升。这可以控制电路的操作速度。
实例图4示出了根据本发明实施例的电流型逻辑电路的电路图。在实例图4中，参考符号N1、N2和N3可以分别表示第一、第二和第三NMOS晶体管。参考符号P1和P2可以分别表示第一和第二PMOS晶体管。参考符号IN可以表示输入端，该输入端耦合至第一NMOS晶体管N1的栅极。参考符号Ref可以表示参考电压的输入端。参考符号Refn可以表示第二NMOS晶体管N2的参考电压输入端。参考符号Refp可以表示第一PMOS晶体管P1和第二PMOS晶体管P2的参考电压输入端。参考符号VB1可以表示N阱(N well)的体偏置，而参考符号VB2可以表示P阱的体偏置。
根据本发明实施例，器件可以包括晶体管P1和P2，该晶体管P1和P2的栅极可以被耦合至输入端Refp，其中通过该输入端Refp可以施加正参考电压。第一NMOS晶体管N1的漏极可以被耦合至第一PMOS晶体管P1的源极，而第一NMOS晶体管N1的栅极可以被耦合至输入端IN，其中通过该输入端IN可以输入数据。第二NMOS晶体管N2的漏极可以被耦合至第二PMOS晶体管P2的源极，而第二NMOS晶体管N2的栅极可以被耦合至输入端Refn，其中通过该输入端Refn可以施加负参考电压。第三NMOS晶体管N3的漏极可以被耦合至每个第一NMOS晶体管N1和第二NMOS晶体管N2的源极，而第三NMOS晶体管N3的栅极可以被耦合至输入端Ref，其中通过该输入端Ref可以施加参考电压。根据本发明实施例，可以将体偏置VB1施加至晶体管P1和P2的本体端，而可以将体偏置VB2输入到第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3的本体端。
根据本发明实施例，可以分别用PMOS晶体管P1和P2来代替在上述本发明实施例的电流型逻辑电路中的负载电阻器R1和R2(图3)。此外，可以增加负载PMOS晶体管P1和P2的体偏置VB1以独立控制负载电阻，其中负载PMOS晶体管P1和P2可以布置在N阱中。
根据本发明实施例，N阱可以控制第一PMOS晶体管P1和第二PMOS晶体管P2的体偏置VB1的电压，而P阱可以独立地控制第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3的体偏置VB2的电压。根据本发明实施例，对每个N阱和P阱的独立控制可以允许对每个PMOS晶体管P1和P2以及NMOS晶体管N1、N2和N3的阈值电压进行控制，这可以实现高速操作。
实例图5示出了根据本发明实施例的电流型逻辑电路的电路图。在实例图5中，参考符号N1、N2和N3可以分别表示第一、第二和第三NMOS晶体管。参考符号P1和P2可以分别表示第一和第二PMOS晶体管。此外，参考符号IN可以表示输入端，该输入端耦合至第一NMOS晶体管N1的栅极。参考符号Ref可以表示第三NMOS晶体管N3的参考电压输入端。参考符号Refn可以表示第二NMOS晶体管N2的参考电压输入端。参考符号Refp可以表示晶体管P1和P2的参考电压输入端。参考符号VB1可以表示N阱的体偏置。参考符号VB2可以表示P阱1的体偏置，而参考符号VB3可以表示P阱2的体偏置。
根据本发明实施例，器件可以包括晶体管P1和P2，该晶体管P1和P2的栅极可以被耦合至输入端Refp，其中通过该输入端Refp可以施加正参考电压。该器件可以进一步包括第一NMOS晶体管N1，该第一NMOS晶体管N1的漏极可以被耦合至第一PMOS晶体管P1的源极，而该第一NMOS晶体管N1的栅极可以被耦合至输入端IN，其中通过该输入端IN可以输入数据。
该器件还可以包括第二NMOS晶体管N2，该第二NMOS晶体管N2的漏极可以被耦合至第二PMOS晶体管P2的源极，而该第二NMOS晶体管N2的栅极可以被耦合至输入端Refn，其中通过该输入端Refn可以施加负参考电压。该器件可以进一步包括第三NMOS晶体管N3，该第三NMOS晶体管N3的漏极可以被耦合至每个第一NMOS晶体管N1和第二NMOS晶体管N2的源极，而该第三NMOS晶体管N3的栅极可以被耦合至输入端Ref，其中通过该输入端Ref可以施加参考电压。
根据本发明实施例，可以将体偏置VB1施加至第一PMOS晶体管P1和第二PMOS晶体管P2的本体端。可以将体偏置VB2输入到第一NMOS晶体管N1和第二NMOS晶体管N2的本体端。可以将体偏置VB3施加至第三NMOS晶体管N3的本体端。在根据本发明实施例的电流型逻辑器件中，可以将在上述的本发明实施例的电流型逻辑器件中的P阱分为P阱1和P阱2。
根据本发明实施例，N阱可以控制PMOS晶体管P1和P2的体偏置VB1的电压。P阱1可以控制NMOS晶体管N1和N2的体偏置VB2的电压。P阱2可以控制NMOS晶体管N3的体偏置VB3的电压。也就是说，对每个N阱、P阱1和P阱2的独立控制可以允许对每个PMOS晶体管P1和P2以及NMOS晶体管N1、N2和N3的阈值电压进行控制。这可以实现高速操作。
实例图6示出了根据本发明实施例的用于电流型逻辑电路的控制装置的结构框图。参照实例图6，用于电流型逻辑电路的控制装置可以包括电流型逻辑单元110，该电流型逻辑单元110可以具有电流型逻辑电路111和测试电路113，其中测试电路113可以初始化电流型逻辑电路111的体偏置。该控制装置还可以包括电源管理单元120，该电源管理单元120可以响应电压控制信号来将体偏置施加至电流型逻辑电路111。该控制装置还可以包括控制器130，该控制器130可以将由测试电路113检测出的电流型逻辑电路111的测试输出信号和预定性能参照值进行比较，并基于这种比较，该控制器130可以将电压控制信号提供给电源管理单元120直到比较结果达到所期望的性能。
实例图7示出了描述根据本发明实施例的用于电流型逻辑电路的控制装置的操作过程的流程图。将参照实例图6和图7来描述电流型逻辑电路的控制过程。
根据本发明实施例，如果电流型逻辑电路控制装置进入测试模式，则测试电路113可以响应来自控制器130的控制信号来初始化电流型逻辑电路111的NMOS晶体管和PMOS晶体管的体偏置VB1、VB2和VB3(步骤S201)。可选地，当操作开始时测试电路113可以对体偏置进行初始化，而不考虑来自控制器130的控制信号。
其次，控制器130可以将由测试电路113检测出的电流型逻辑电路111的测试输出信号和预定性能参照值进行比较，并基于这种比较，可以将电压控制信号提供给电源管理单元120直到比较结果达到所期望的性能。根据本发明实施例，由于可以在初始操作时将电流型逻辑电路111的体偏置初始化，所以控制器130可以将用于施加体偏置的电压控制信号提供给电源管理单元120。
根据本发明实施例，电源管理单元120可以响应来自控制器130的电压控制信号来通过电流型逻辑电路111的NMOS晶体管和PMOS晶体管的本体端施加体偏置。然后，测试电路113可以检测电流型逻辑电路111的测试输出信号并且可以将该测试输出信号提供给控制器130。
控制器130可以将由测试电路113检测出的电流型逻辑电路111的测试输出信号和预定性能参照值进行比较，并基于这种比较，可以将电压控制信号提供给电源管理单元120直到比较结果达到所期望的性能。因此，可以调整施加至电流型逻辑电路111的体偏置电压(步骤S203和S205)。根据本发明实施例，通过调整体偏置电压，控制器130可以控制构成电流型逻辑电路111的每个晶体管的阈值电压以降低或提高阈值电压，从而控制电路的操作速度。根据本发明实施例，可以重复实施步骤S203和S205直到电流型逻辑电路111达到所期望的性能，也就是，期望的时序(timing)和功率(power)。
当电流型逻辑电路111的输出特性达到所期望的性能时，控制器130可以将控制信号发送至电源管理单元120以保持当前被施加至电流型逻辑电路111的体偏置，以便电流型逻辑电路111可以进入正常模式(normal mode)并可以提供正常输出(步骤S207)。
根据本发明实施例，当不需要对电流型逻辑电路111进行操作时，控制器130可以通过电源管理单元120的使用来最大化构成电流型逻辑电路111的每个晶体管的阈值电压。这可以最小化漏电流。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，它们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的选择。

Claims (20)

1.一种器件，包括：
第一NMOS晶体管，具有耦合至第一负载的漏极和耦合至输入端的栅极，所述输入端被构造用来接收输入数据；
第二NMOS晶体管，具有耦合至第二负载的漏极和耦合至输入端的栅极，通过所述输入端施加负参考电压；以及
第三NMOS晶体管，具有漏极和栅极，所述漏极耦合至每个所述第一和所述第二NMOS晶体管的源极，而所述栅极耦合至输入端，通过所述输入端施加参考电压，
其中，所述第一、第二和第三NMOS晶体管的体偏置可以被调节以控制所述NMOS晶体管的漏电流和操作速度中的至少一个。
2.根据权利要求1所述的器件，其中，所述第一NMOS晶体管的所述漏极被耦合至作为所述第一负载的第一负载电阻器，而所述第二NMOS晶体管的所述漏极被耦合至作为所述第二负载的第二负载电阻器。
3.根据权利要求1所述的器件，其中，第一体偏置被提供给所述第一和第二NMOS晶体管，而第二体偏置被提供给所述第三NMOS晶体管。
4.根据权利要求3所述的器件，其中，所述第一体偏置和第二体偏置被独立地调整。
5.根据权利要求4所述的器件，其中，所述第三NMOS晶体管包括电流源。
6.根据权利要求4所述的器件，其中，所述第一和所述第二NMOS晶体管包括第一P阱，而所述第三NMOS晶体管包括第二P阱。
7.根据权利要求1所述的器件，进一步包括第一PMOS晶体管和第二PMOS晶体管，其中，所述第一NMOS晶体管的所述漏极被耦合至作为所述第一负载的所述第一PMOS晶体管的源极，所述第二NMOS晶体管的所述漏极被耦合至作为所述第二负载的所述第二PMOS晶体管的源极，而每个所述第一和所述第二PMOS晶体管的栅极被耦合至输入端，所述输入端被构造用来提供正参考电压。
8.根据权利要求7所述的器件，其中，第一体偏置被提供给所述第一和第二PMOS晶体管，而第二体偏置被提供给所述第一、第二和第三NMOS晶体管。
9.根据权利要求8所述的器件，其中，所述第一体偏置和所述第二体偏置被独立地调整。
10.根据权利要求9所述的器件，其中，所述第一和第二PMOS晶体管包括N阱，而所述第一、第二和第三NMOS晶体管包括P阱。
11.根据权利要求1所述的器件，进一步包括第一PMOS晶体管和第二PMOS晶体管，其中所述第一NMOS晶体管的所述漏极被耦合至作为所述第一负载的所述第一PMOS晶体管的源极，所述第二NMOS晶体管的所述漏极被耦合至作为所述第二负载的所述第二PMOS晶体管的源极，而每个所述第一和所述第二PMOS晶体管的栅极被耦合至输入端，通过所述输入端施加正参考电压，其中，第一体偏置被提供给所述第一和第二PMOS晶体管，第二体偏置被提供给所述第一和第二NMOS晶体管，而第三体偏置被提供给所述第三NMOS晶体管。
12.根据权利要求11所述的器件，其中，所述第一、第二和第三体偏置被独立地调整。
13.根据权利要求12所述的器件，其中，所述第一和第二PMOS晶体管包括N阱，所述第一和第二NMOS晶体管包括第一P阱，而所述第三NMOS晶体管包括第二P阱。
14.一种器件，包括：
电流型逻辑单元，所述电流型逻辑单元包括测试电路和电流型逻辑电路，所述测试电路被构造用来初始化至少两个体偏置并检测所述电流型逻辑电路的测试输出信号，其中所述至少两个体偏置将被提供给多个晶体管中指定的若干个；
电源管理单元，所述电源管理单元被构造以响应电压控制信号来将所述至少两个体偏置施加到所述多个晶体管中所述指定的若干个；以及
控制器，所述控制器被构造用来将从所述测试电路接收到的所述测试输出信号和预定性能参照值进行比较并将所述电压控制信号提供给所述电源管理单元直到比较的结果达到指定的性能标准。
15.根据权利要求14所述的器件，其中，当不需要对所述电流型逻辑电路进行操作时，所述控制器通过所述电源管理单元来控制至少两个体偏置以最大化所述多个晶体管中的每个的阈值电压以最小化漏电流。
16.根据权利要求14所述的器件，其中，所述指定的性能标准包括期望时序和期望功率中的至少一个。
17.根据权利要求14所述的器件，其中，当所述比较的结果达到所述指定的性能标准时，所述控制器将所述电压控制信号发送至所述电源管理单元以保持当前被施加至所述电流型逻辑电路的至少两个体偏置中的每个的值，并且所述电流型逻辑电路进入正常模式。
18.根据权利要求14所述的器件，其中，所述至少两个体偏置包括第一体偏置和第二体偏置，所述第一和第二体偏置被独立地控制。
19.根据权利要求18所述的器件，其中，所述第一体偏置被提供给所述电流型逻辑电路的P阱，而所述第二体偏置被提供给所述电流型逻辑电路的N阱。
20.根据权利要求18所述的器件，其中，所述至少两个体偏置包括第三体偏置，相对于所述第一和第二体偏置，所述第三体偏置被独立地控制。
CNA2008101742465A 2007-12-26 2008-11-14 电流型逻辑电路及其控制装置 Pending CN101471655A (zh)

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