JP2010041279A - アナログスイッチ回路、マルチプレクサ回路および集積回路 - Google Patents

Abstract

【課題】マルチプレクサ回路に使用する場合には、入力リーク電流を削減することができるアナログスイッチ回路を提供する。
【解決手段】第１のＣＭＯＳスイッチ（ＰＭＯＳトランジスタＰＭＳ１１、ＮＭＯＳトランジスタＮＭＳ１１）と第２のＣＭＯＳスイッチ（ＰＭＯＳトランジスタＰＭＳ１２、ＮＭＯＳトランジスタＮＭＳ１２）とを直列接続したアナログスイッチに対して中間ノード電位設定回路ＦＮＤＶ１を設ける。中間ノード電位設定回路ＦＮＤＶ１は、第１、第２のＣＭＯＳスイッチを非導通とするとき、第１、第２のＣＭＯＳスイッチ間の中間ノードＮＤＳＷ１の電位を複数電位（ＧＮＤ、Ｖdd、Ｖdd／２）から選択された電位に設定する。
【選択図】図１

Description

本発明は、アナログスイッチ回路、アナログスイッチ回路を用いたマルチプレクサ回路、および、このようなマルチプレクサ回路を搭載した集積回路に関する。

マイクロコントローラなどの集積回路では、複数のアナログ入力信号をＡＤ変換（アナログ／デジタル変換）の対象とする場合、複数のアナログ入力信号に対して１つのＡＤ変換回路を設けると共にマルチプレクサ回路を設け、マルチプレクサ回路により複数のアナログ入力信号から１つのアナログ入力信号を選択し、選択したアナログ入力信号をＡＤ変換回路に与えるという構成を採用する場合が多い。このような構成を採用する理由は、複数のアナログ入力信号に対して１つのＡＤ変換回路を設けることで、必要とするＡＤ変換回路の数を減らし、チップ上のＡＤ変換回路の占有面積を削減して製造コストを削減するためである。このようなマルチプレクサ回路は、通常、ＣＭＯＳプロセスで製造されるアナログスイッチ回路を用いて構成される。

図２８は従来のマイクロコントローラの一例の一部分を示す回路図である。図２８中、ＡＩＮ１〜ＡＩＮ４はＡＤ変換対象のアナログ入力信号、Ｐ１〜Ｐ４はパッケージのピン、ＭＵＸ１は４チャネルのアナログ入力信号ＡＩＮ１〜ＡＩＮ４から１つのアナログ入力信号を選択する４対１のマルチプレクサ、ＡＤＣＩＮ１はマルチプレクサ回路ＭＵＸ１の出力、ＡＤＣ１はＡＤ変換回路、ＡＤＣＯはＡＤ変換回路ＡＤＣ１の出力である。

また、マルチプレクサ回路ＭＵＸ１において、ＳＷＡｎ（但し、ｎ＝１、２、３、４であり、以下、同様である。）はアナログスイッチ回路であり、ＰＭＳｎ１、ＰＭＳｎ２はＰＭＯＳトランジスタ、ＮＭＳｎ１〜ＮＭＳｎ３はＮＭＯＳトランジスタ、ＮＤＳＷｎは中間ノード、ＣＨＳＥＬｎＸはチャネル選択信号、ＩＶｎ１はチャネル選択信号ＣＨＳＥＬｎＸを反転するインバータである。また、ＧＮＤは接地電位（０Ｖ）を示している。

チャネル選択信号ＣＨＳＥＬｎＸは、Ｌ（低）レベルを接地電位ＧＮＤ、Ｈ（高）レベルを電源電位Ｖdd（例えば、５Ｖ）とするものである。ＰＭＯＳトランジスタＰＭＳｎ１、ＰＭＳｎ２およびＮＭＯＳトランジスタＮＭＳｎ１、ＮＭＳｎ２は、チャネル選択信号ＣＨＳＥＬｎＸ＝ＬレベルのときはＯＮ、チャネル選択信号ＣＨＳＥＬｎＸ＝ＨレベルのときはＯＦＦとなる。また、ＮＭＯＳトランジスタＮＭＳｎ３は、チャネル選択信号ＣＨＳＥＬｎＸ＝ＬレベルのときはＯＦＦ、チャネル選択信号ＣＨＳＥＬｎＸ＝ＨレベルのときはＯＮとなる。

図２８はアナログ入力信号ＡＩＮ２を選択する場合を示している。この例では、ＮＭＯＳトランジスタＮＭＳ１３、ＮＭＳ３３、ＮＭＳ４３により、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位はＧＮＤ（０Ｖ）となる。また、マルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位は、アナログ入力信号ＡＩＮ２の電位とほぼ同じ電位となる。ここで、例えば、アナログ入力信号ＡＩＮ２の電位が１.５Ｖである場合、マルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位もほぼ１.５Ｖとなるので、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２では、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４側の電流通路電極がソースとなる。ここで、電流通路電極とは、ソース又はドレインとなる電極をいう。以下、同様である。

この場合、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２では、ソース電位およびゲート電位が０Ｖとなっているが、ドレイン・ソース間電圧は１.５Ｖであるため、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２にサブスレッショルド電流Isub１、Isub３、Isub４が流れる。他方、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２においては、マルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１側の電流通路電極がソースとなる。本例では、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２では、ゲート・ソース間電圧は３.５Ｖとなり、逆バイアスとなるので、サブスレッショルド電流は殆ど流れない。

本例では、マルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１に電荷を供給する信号源はアナログ入力信号ＡＩＮ２の信号源であるから、サブスレッショルド電流Isub１、Isub３、Isub４はアナログ入力信号ＡＩＮ２の信号源から供給されることになる。この結果、サブスレッショルド電流Isub１、Isub３、Isub４の合計電流がアナログ入力信号ＡＩＮ２の入力リーク電流として観測されることになる。この入力リーク電流は、アナログ入力信号の値を変化させ、アナログ入力信号の真のアナログ値をＡＤ変換できなくなる原因となる。
特開２００１−１２７６１２号公報 特開２００５−３０３３４７号公報 特開平４−２７３７１６号公報 ルネサス マイクロコンピュータ総合プレゼンテーション M32Rファミリ M32R／ECUシリーズ 2007/10/30 Rev.10.00 ページ11

本発明は、かかる点に鑑み、マルチプレクサ回路に使用する場合には、入力リーク電流を削減することができるアナログスイッチ回路、および、このようなアナログスイッチ回路を使用したマルチプレクサ回路、並びに、このようなマルチプレクサ回路を有する集積回路を提供することを目的とする。

ここで開示するアナログスイッチ回路は、入力端子と出力端子との間に第１のスイッチと第２のスイッチとを直列接続してなるアナログスイッチと、前記第１のスイッチと前記第２のスイッチとを非導通とするとき、前記第１のスイッチと前記第２のスイッチとの間の中間ノードの電位を複数電位から選択された電位に設定する中間ノード電位設定回路とを備えるものである。

ここで開示するマルチプレクサ回路は、前記アナログスイッチ回路を複数個有し、該複数個のアナログスイッチ回路の前記入力端子をマルチプレクサ入力端子とし、該複数個のアナログスイッチ回路の前記出力端子を共通接続してマルチプレクサ出力端子としているものである。

ここで開示する集積回路は、前記マルチプレクサ回路と、前記複数個のアナログスイッチ回路の前記中間ノードの電位を指示する中間ノード電位指示値が格納される格納回路と、前記格納回路に格納された前記中間ノード電位指示値をデコードし、前記複数個のアナログスイッチ回路のうち、非導通とされたアナログスイッチ回路の前記中間ノードの電位が前記中間ノード電位指示値に設定されるように前記中間ノード電位設定回路を制御する制御回路とを有するものである。

開示したアナログスイッチ回路によれば、前記中間ノード電位設定回路は、前記第１のスイッチと前記第２のスイッチとを非導通とするとき、前記第１のスイッチと前記第２のスイッチとの間の中間ノードの電位を複数電位から選択された電位に設定する。そこで、この開示したアナログスイッチ回路を複数個使用してマルチプレクサ回路を構成し、非選択チャネルのアナログスイッチ回路の中間ノードの電位を最適電位に設定することで、非選択チャネルのアナログスイッチ回路内の第２のスイッチを構成するトランジスタのサブスレッショルド電流を削減し、選択されたアナログ入力信号の入力リーク電流を削減することができる。

開示したマルチプレクサ回路によれば、開示したアナログスイッチ回路を複数個有しているので、前記中間ノード電位設定回路により非選択チャネルのアナログスイッチ回路の中間ノードの電位を最適電位に設定することができ、これにより、非選択チャネルのアナログスイッチ回路内の第２のスイッチを構成するトランジスタのサブスレッショルド電流を削減し、選択されたアナログ入力信号の入力リーク電流を削減することができる。

開示した集積回路によれば、前記格納回路に、前記複数個のアナログスイッチ回路の中間ノード電位指示値を格納することにより、非選択チャネルのアナログスイッチ回路の中間ノードの電位を最適電位に設定することができ、これにより、非選択チャネルのアナログスイッチ回路内の第２のスイッチを構成するトランジスタのサブスレッショルド電流を削減し、選択されたアナログ入力信号の入力リーク電流を削減することができる。

以下、図１〜図２７を参照して、本発明のアナログスイッチ回路、マルチプレクサ回路および集積回路の実施形態について説明する。なお、図１〜図８、図１５、図１６、図２０、図２２〜図２７において、図２８に示す要素と同一要素には同一符号を付し、その重複説明は省略する。

（本発明の集積回路の第１実施形態）
図１は本発明の集積回路の第１実施形態であるマイクロコントローラの一部分を示す回路図である。本発明の集積回路の第１実施形態であるマイクロコントローラは、図２８に示す従来のマイクロコントローラを改良したものであり、図２８に示す従来のマイクロコントローラが備えるマルチプレクサ回路ＭＵＸ１と回路構成の異なるマルチプレクサ回路ＭＵＸ４を設けている。

マルチプレクサ回路ＭＵＸ４は、本発明のマルチプレクサ回路の第１実施形態であり、同一構成の第１〜第４のアナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４（本発明のアナログスイッチ回路の第１実施形態）を有している。図２は第２〜第４のアナログスイッチ回路ブロックＢＬＫ２〜ＢＬＫ４の構成を示している。アナログスイッチ回路ブロックＢＬＫｎは、アナログ入力信号ＡＩＮｎに対応して設けられたものであり、アナログスイッチ回路ＳＷＣｎと、中間ノード電位設定回路ＦＮＤＶｎとを有している。

アナログスイッチ回路ＳＷＣｎは、ＰＭＯＳトランジスタＰＭＳｎ１、ＰＭＳｎ２と、ＮＭＯＳトランジスタＮＭＳｎ１、ＮＭＳｎ２と、インバータＩＶｎ２、ＩＶｎ３とを有している。インバータＩＶｎ２はチャネル選択信号ＣＨＳＥＬｎを反転するものである。インバータＩＶｎ３はインバータＩＶｎ２の出力信号を反転するものである。ＰＭＯＳトランジスタＰＭＳｎ１、ＰＭＳｎ２はインバータＩＶｎ２の出力信号によりＯＮ、ＯＦＦが制御される。ＮＭＯＳトランジスタＮＭＳｎ１、ＮＭＳｎ２はインバータＩＶｎ３の出力信号によりＯＮ、ＯＦＦが制御される。

中間ノード電位設定回路ＦＮＤＶｎは、ＰＭＯＳトランジスタＰＭＳｎ１、ＰＭＳｎ２およびＮＭＯＳトランジスタＮＭＳｎ１、ＮＭＳｎ２がＯＦＦとされるときに、即ち、アナログスイッチ回路ＳＷＣｎがＯＦＦとされるときに、アナログスイッチ回路ＳＷＣｎの中間ノードＮＤＳＷｎの電位を接地電位ＧＮＤ（０Ｖ）又は電源電位Ｖdd又は電源電位Ｖddを分圧してなる分圧電位Ｖdd／２に設定するものであり、中間ノード電位選択信号ＳＥＬ０、ＳＥＬＭ、ＳＥＬ１により制御される。

また、ＣＮＤＶ１は８ビット構成の中間ノード電位制御レジスタである。中間ノード電位制御レジスタＣＮＤＶ１は、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４のうち、ＯＦＦとされるアナログスイッチ回路の中間ノードの電位を制御するためのレジスタである。なお、ＳＥＬＮＤＶは中間ノードの電位を指定する中間ノード電位指定ビット、ＥＮＶＨは後述する分圧電位発生回路を制御する分圧電位発生制御ビットである。

また、ＤＥＣ１はデコーダである。デコーダＤＥＣ１は、中間ノード電位指定ビットＳＥＬＮＤＶをデコードして中間ノード電位選択信号ＳＥＬ０、ＳＥＬＭ、ＳＥＬ１を出力するものである。表１はデコーダＤＥＣ１の真理値表である。

即ち、中間ノード電位指定ビットＳＥＬＮＤＶ＝“００”のときは、中間ノード電位選択信号ＳＥＬ０＝“１”、ＳＥＬＭ＝“０”、ＳＥＬ１＝“０”となり、この場合には、後述するように、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４のうち、非選択チャネルのアナログスイッチ回路の中間ノードは接地電位０Ｖに設定される。

また、中間ノード電位指定ビットＳＥＬＮＤＶ＝“０１”のときは、中間ノード電位選択信号ＳＥＬ０＝“０”、ＳＥＬＭ＝“１”、ＳＥＬ１＝“０”となり、この場合には、後述するように、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４のうち、非選択チャネルのアナログスイッチ回路の中間ノードは分圧電位Ｖdd／２に設定される。

また、中間ノード電位指定ビットＳＥＬＮＤＶ＝“１０”のときは、中間ノード電位選択信号ＳＥＬ０＝“０”、ＳＥＬＭ＝“０”、ＳＥＬ１＝“１”となり、この場合には、後述するように、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４のうち、非選択チャネルのアナログスイッチ回路の中間ノードは電源電位Ｖddに設定される。

また、ＣＰＵは中央制御装置である。中央制御装置ＣＰＵは、中間ノード電位制御レジスタＣＮＤＶ１の中間ノード電位指定ビットＳＥＬＮＤＶおよび分圧電位発生制御ビットＥＮＶＨの設定等を行う。また、ＣＶＨＡＬＦ１は分圧電位Ｖdd／２を生成する分圧電位発生回路、ＶＨＡＬＦは分圧電位発生回路ＣＨＡＬＦ１の出力が制御されたノード、Ｃ１はノードＶＨＡＬＦの電位の過渡的な変動を抑えるための容量である。

図３は分圧電位発生回路ＣＶＨＡＬＦ１の構成を示す回路図である。図３中、ＣＶＨＡＬＦＢ１は分圧電位Ｖdd／２を発生する分圧回路であり、ＰＭＢ１はＰＭＯＳトランジスタ、ＮＭＢ１はＮＭＯＳトランジスタ、ＲＢ１、ＲＢ２は抵抗である。また、ＰＰＭＢ１はＰＭＯＳトランジスタＰＭＢ１のＯＮ、ＯＦＦを制御する分圧電位発生制御信号、ＮＮＭＢ１はＮＭＯＳトランジスタＮＭＢ１のＯＮ、ＯＦＦを制御する分圧電位発生制御信号である。

ＣＣＶＨＡＬＦＢ１は分圧電位発生制御部である。分圧電位発生制御部ＣＣＶＨＡＬＦＢ１は、分圧電位発生制御ビットＥＮＶＨの値を入力し、分圧電位発生制御信号ＰＰＭＢ１、ＮＮＭＢ１を生成し、分圧回路ＣＶＨＡＬＦＢ１の活性、非活性を制御するものである。表２は分圧電位発生制御部ＣＣＶＨＡＬＦＢ１の真理値表である。

即ち、分圧電位発生制御ビットＥＮＶＨ＝“０”（Ｌレベル）ときは、分圧電位発生制御信号ＰＰＭＢ１＝“１”（Ｈレベル）、ＮＮＭＢ１は “０”（Ｌレベル）となり、ＰＭＯＳトランジスタＰＭＢ１およびＮＭＯＳトランジスタＮＭＢ１はＯＦＦとなる。したがって、この場合には、分圧回路ＣＶＨＡＬＦＢ１は非活性状態となり、分圧電位Ｖdd／２を出力しない。

これに対して、分圧電位発生制御ビットＥＮＶＨ＝“１”（Ｈレベル）ときは、分圧電位発生制御信号ＰＰＭＢ１＝“０”（Ｌレベル）、ＮＮＭＢ１＝“１”（Ｈレベル）となり、ＰＭＯＳトランジスタＰＭＢ１およびＮＭＯＳトランジスタＮＭＢ１はＯＮとなる。したがって、この場合には、分圧回路ＣＶＨＡＬＦＢ１は活性状態となり、電源電位Ｖddは抵抗ＲＢ１、ＲＢ２により分圧され、分圧電位Ｖdd／２が出力され、ノードＶＨＡＬＦの電位は分圧電位Ｖdd／２となる。

このように、分圧電位発生制御ビットＥＮＶＨにより、分圧回路ＣＶＨＡＬＦＢ１の活性、非活性を制御することができるので、分圧回路ＣＶＨＡＬＦＢ１を使用しない場合には、中央制御装置ＣＰＵにより分圧電位発生制御ビットＥＮＶＨ＝０とし、分圧回路ＣＶＨＡＬＦＢ１を非活性とすることにより、無駄な消費電流を使用しないようにすることができる。

中間ノード電位設定回路ＦＮＤＶ１〜ＦＮＤＶ４は同一構成とされており、図４は中間ノード電位設定回路ＦＮＤＶ１、ＦＮＤＶ２の構成を示し、図５は中間ノード電位設定回路ＦＮＤＶ３、ＦＮＤＶ４の構成を示している。中間ノード電位設定回路ＦＮＤＶｎにおいて、ＮＭＳｎ４はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタＮＭＳｎ４は、ドレインを中間ノードＮＤＳＷｎに接続し、ソースを接地し、中間ノードＮＤＳＷｎをＧＮＤに設定する場合にはＯＮ、その他の場合にはＯＦＦとされるものである。

ＰＭＳｎ４はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタＰＭＳｎ４は、ソースをＶdd電源線に接続し、ドレインを中間ノードＮＤＳＷｎに接続し、中間ノードＮＤＳＷｎを電源電位Ｖddに設定する場合にはＯＮ、その他の場合にはＯＦＦとされるものである。

ＮＭＳｎ５はＮＭＯＳトランジスタ、ＰＭＳｎ５はＰＭＯＳトランジスタである。ＮＭＯＳトランジスタＮＭＳｎ５のソースとＰＭＯＳトランジスタＰＭＳｎ５のドレインは接続され、その接続点はノードＶＨＡＬＦに接続されている。ＮＭＯＳトランジスタＮＭＳｎ５のドレインとＰＭＯＳトランジスタＰＭＳｎ５のソースは接続され、その接続点は中間ノードＮＤＳＷｎに接続されている。ＮＭＯＳトランジスタＮＭＳｎ５およびＰＭＯＳトランジスタＰＭＳｎ５は、中間ノードＮＤＳＷｎを分圧電位Ｖdd／２に設定する場合にはＯＮ、その他の場合にはＯＦＦとされる。

ＩＶｎ４、ＩＶｎ５はインバータ、ＮＯｎ１、ＮＯｎ２は２入力のＮＯＲ回路、ＮＡｎ１、ＮＡｎ２は２入力のＮＡＮＤ回路である。インバータＩＶｎ４は中間ノード電位選択信号ＳＥＬ０を反転するものである。ＮＯＲ回路ＮＯｎ１は、インバータＩＶｎ３、ＩＶｎ４の出力信号をＮＯＲ処理し、ＮＭＯＳトランジスタＮＭＳｎ４のＯＮ、ＯＦＦを制御するものである。ＮＡＮＤ回路ＮＡｎ１は、中間ノード電位選択信号ＳＥＬ１とインバータＩＶｎ２の出力信号とをＮＡＮＤ処理し、ＰＭＯＳトランジスタＰＭＳｎ４のＯＮ、ＯＦＦを制御するものである。

インバータＩＶｎ５は中間ノード電位選択信号ＳＥＬＭを反転するものである。ＮＯＲ回路ＮＯｎ２は、インバータＩＶｎ３、ＩＶｎ５の出力信号をＮＯＲ処理し、ＮＭＯＳトランジスタＮＭＳｎ５のＯＮ、ＯＦＦを制御するものである。ＮＡＮＤ回路ＮＡｎ２は、インバータＩＶｎ２の出力信号と中間ノード電位選択信号ＳＥＬＭとをＮＡＮＤ処理し、ＰＭＯＳトランジスタＰＭＳｎ５のＯＮ、ＯＦＦを制御するものである。

図６〜図８はマルチプレクサ回路ＭＵＸ４の制御例を説明するための回路図である。図６〜図８は、アナログ入力信号ＡＩＮ２を選択、アナログ入力信号ＡＩＮ１、ＡＩＮ３、ＡＩＮ４を非選択とする場合を示しているが、アナログスイッチ回路ブロックＢＬＫ３、ＢＬＫ４は図示を省略している。

アナログ入力信号ＡＩＮ２を選択する場合には、チャネル選択信号ＣＨＳＥＬ２＝Ｈレベル、チャネル選択信号ＣＨＳＥＬ１、ＣＨＳＥＬ３、ＣＨＳＥＬ４＝Ｌレベルとする。このようにすると、アナログスイッチ回路ブロックＢＬＫ２においては、インバータＩＶ２２の出力＝Ｌレベルとなり、ＰＭＯＳトランジスタＰＭＳ２１、ＰＭＳ２２はＯＮとなる。また、インバータＩＶ２３の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタＮＭＳ２１、ＮＭＳ２２はＯＮとなる。

また、ＮＯＲ回路ＮＯ２１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ２４はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ２１の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ２４はＯＦＦとなる。また、ＮＯＲ回路ＮＯ２２の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ２５はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ２２の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ２５はＯＦＦとなる。この結果、中間ノードＮＤＳＷ２の電位はアナログ入力信号ＡＩＮ２の電位と同一となる。

これに対して、アナログスイッチ回路ブロックＢＬＫ１においては、インバータＩＶ１２の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ１１、ＰＭＳ１２はＯＦＦとなる。インバータＩＶ１３の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ１１、ＮＭＳ１２はＯＦＦとなる。そして、この場合には、中間ノードＮＤＳＷ１の電位は、中間ノード電位選択信号ＳＥＬ０、ＳＥＬＭ、ＳＥＬ１の値に制御される。

図６はアナログ入力信号ＡＩＮ２の電位が０.２Ｖと４.８Ｖ（＝Ｖdd−０.２Ｖ）との間にある場合の制御例を示している。この場合には、中間ノード電位指定ビットＳＥＬＮＤＶ＝“０１”とし、中間ノード電位選択信号ＳＥＬ０＝“０”（Ｌレベル）、ＳＥＬＭ＝“１”（Ｈレベル）、ＳＥＬ１＝“０”（Ｌレベル）とする。

このようにすると、アナログスイッチ回路ブロックＢＬＫ１においては、インバータＩＶ１４の出力＝Ｈレベル、ＮＯＲ回路ＮＯ１１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ１４はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ１１の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ１４はＯＦＦとなる。また、インバータＩＶ１５の出力＝Ｌレベル、ＮＯＲ回路ＮＯ１２の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタＮＭＳ１５はＯＮとなる。また、ＮＡＮＤ回路ＮＡ１２の出力＝Ｌレベルとなり、ＰＭＯＳトランジスタＰＭＳ１５はＯＮとなる。この結果、中間ノードＮＤＳＷ１の電位は分圧電位Ｖdd／２に固定される。アナログスイッチ回路ブロックＢＬＫ３、ＢＬＫ４も、アナログスイッチ回路ブロックＢＬＫ１と同様の状態になり、中間ノードＮＤＳＷ３、ＮＤＳＷ４も分圧電位Ｖdd／２に固定される。

ここで、例えば、アナログ入力信号ＡＩＮ２の電位が１.５Ｖの場合、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４の電位も１.５Ｖとなる。他方、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位はＶdd／２＝２.５Ｖにされるので、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２では、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４側の電流通路電極がソースとなり、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２のゲート・ソース間電圧は、−１.５Ｖとなる。したがって、この例の場合、本発明の集積回路の第１実施形態によれば、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２に流れるサブスレッショルド電流Isub１、Isub３、Isub４を大幅に削減することができる。

つまり、ＮＭＯＳトランジスタのサブスレッショルド電流は、ゲート・ソース間電圧に対して指数関数で表され、例えば、ゲート・ソース間電圧が約８０ｍＶから１００ｍＶになると、サブスレッショルド電流は１０倍となる。そこで、ゲート・ソース間電圧をマイナス方向に１００ｍＶ程度加えることで、サブスレッショルド電流を１／１０に削減することができる。

また、アナログ入力信号ＡＩＮ２の電位が中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位より高い場合、即ち、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４の電位が中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位より高い場合には、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４がそれぞれＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２のソース側となる。この場合、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２のゲート・ソース間電圧は−２.５Ｖとなるので、この場合も、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２に流れるサブスレッショルド電流Isub１、Isub３、Isub４は、図２８に示す従来のマイクロコントローラに比較して大幅に減少する。

このようなＮＭＯＳトランジスタのサブスレッショルド領域の特性を利用することで、アナログ入力信号ＡＩＮ２の電位が０.２Ｖから４.８Ｖ（＝Ｖdd−０.２Ｖ）の範囲にあるときは、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位を２.５Ｖ（＝Ｖdd／２）に固定することで、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２に流れるサブスレッショルド電流Isub１、Isub３、Isub４を大幅に削減することができる。

なお、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２にもサブスレッショルド電流が流れるが、これらＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２のゲート電位はＶdd＝５Ｖであり、アナログ入力信号ＡＩＮ２の電位が０.２Ｖから４.８Ｖの範囲にあるときは、ゲート・ソース間が逆方向にバイアスされるので、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２に流れるサブスレッショルド電流は問題とならない。

図７はアナログ入力信号ＡＩＮ２の電位が０.２Ｖ以下の場合の制御例を示している。この場合には、中間ノード電位指定ビットＳＥＬＮＤＶ＝“００”とし、中間ノード電位選択信号ＳＥＬ０＝“１”（Ｈレベル）、ＳＥＬＭ＝“０”（Ｌレベル）、ＳＥＬ１＝“０”（Ｌレベル）とする。

このようにすると、アナログスイッチ回路ブロックＢＬＫ１においては、インバータＩＶ１４の出力＝Ｌレベル、ＮＯＲ回路ＮＯ１１の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタＮＭＳ１４はＯＮとなる。また、ＮＡＮＤ回路ＮＡ１１の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ１４はＯＦＦとなる。また、インバータＩＶ１５の出力＝Ｈレベル、ＮＯＲ回路ＮＯ１２の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ１５はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ１２の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ１５はＯＦＦとなる。この結果、中間ノードＮＤＳＷ１の電位は０Ｖに固定される。アナログスイッチ回路ブロックＢＬＫ３、ＢＬＫ４も、アナログスイッチ回路ブロックＢＬＫ１と同様の状態になり、中間ノードＮＤＳＷ３、ＮＤＳＷ４も０Ｖに固定される。

ここで、例えば、アナログ入力信号ＡＩＮ２の電圧が０.２Ｖの場合には、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４の電位も０.２Ｖとなる。他方、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位は０Ｖにされるので、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２では、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４側の電流通路電極がソースとなる。この場合、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２のゲート・ソース間電圧は０Ｖであるから、図２８に示す従来のマイクロコントローラの場合と変わらない。

ただし、本発明の集積回路の第１実施形態であるマイクロコントローラでは、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２のドレイン電圧は、最大でも０.２Ｖに抑えられる。これに対して、図２８に示す従来のマイクロコントローラでは、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２のドレイン電圧は最大で電源電圧Ｖdd（５Ｖ）となる。ＮＭＯＳトランジスタのしきい値電圧Ｖthは、短チャネル効果により、ドレイン電圧が大きくなると、小さくなる傾向がある。つまり、ゲート・ソース間電圧が０Ｖで一定でも、ドレイン・ソース間電圧を小さく抑えることで、実効的なしきい値電圧Ｖthを大きくすることができ、ＮＭＯＳトランジスタのサブスレッショルド電流を削減することができる。

そこで、アナログ入力信号ＡＩＮ２が０.２Ｖ以下の信号である場合には、図７に示すように、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４を０Ｖに設定することで、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２に流れるサブスレッショルド電流Isub１、Isub３、Isub４を図２８に示す従来のマイクロコントローラの場合よりも小さくすることができる。

また、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２については、マルチプレクサ回路ＭＵＸ4の出力ＡＤＣＩＮ４の電位がＧＮＤに近い電位となるので、ゲート・ソース間が逆バイアスされており、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２に流れるサブスレッショルド電流は問題とならないくらい小さい。

また、アナログ入力信号ＡＩＮ２の電位が０.２Ｖの場合のみならず、アナログ入力信号ＡＩＮ２の電位が０Ｖ付近の電位であれば、上記の説明が当てはまり、アナログ入力信号ＡＩＮ２の電位が０.２Ｖの場合と同様に中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位を０Ｖとすることで、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２に流れるサブスレッショルド電流を削減することができる。

なお、仮に、アナログ入力信号ＡＩＮ２の電位が０Ｖ付近にある場合に、中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位を分圧電位２.５Ｖ（＝Ｖdd／２）としたままで、アナログ入力信号ＡＩＮ２をＡＤ変換しようとすると、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２では、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４側の電流通路電極がソースとなる。この場合、ＮＭＯＳトランジスタＮＭＳ１２のゲート・ソース間電圧は図２８に示す従来のマイクロコントローラの場合と変わらず、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２のドレイン・ソース間電圧が２.５Ｖ（＝Ｖdd／２）となるので、図２８に示す従来のマイクロコントローラに比較して大幅にサブスレッショルド電流を削減することはできない。このようなことから、アナログ入力信号ＡＩＮ２の電位が０Ｖ付近の場合には、図７に示す制御を採用する意味がある。

図８はアナログ入力信号ＡＩＮ２の電位が４.８Ｖ（＝Ｖdd−０.２Ｖ）以上の場合の制御例を示している。この場合には、中間ノード電位指定ビットＳＥＬＮＤＶ＝“１０”とし、中間ノード電位選択信号ＳＥＬ０＝“０”（Ｌレベル）、ＳＥＬＭ＝“０”（Ｌレベル）、ＳＥＬ１＝“１”（Ｈレベル）とする。

このようにすると、アナログスイッチ回路ブロックＢＬＫ１では、インバータＩＶ１４の出力＝Ｈレベル、ＮＯＲ回路ＮＯ１１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ１４はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ１１の出力＝Ｌレベルとなり、ＰＭＯＳトランジスタＰＭＳ１４はＯＮとなる。また、インバータＩＶ１５の出力＝Ｈレベル、ＮＯＲ回路ＮＯ１２の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ１５はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ１２の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ１５はＯＦＦとなる。この結果、中間ノードＮＤＳＷ１の電位はＶddに固定される。アナログスイッチ回路ブロックＢＬＫ３、ＢＬＫ４も、アナログスイッチ回路ブロックＢＬＫ１と同様の状態になり、中間ノードＮＤＳＷ３、ＮＤＳＷ４も５Ｖ（＝Ｖdd）に固定される。

ここで、例えば、アナログ入力信号ＡＩＮ２の電位を４.８Ｖとすると、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４の電位も４.８Ｖとなる。中間ノードＮＤＳＷ１、ＮＤＳＷ３、ＮＤＳＷ４の電位は５Ｖ（＝Ｖdd）にされるので、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２では、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４側の電流通路電極がソースとなる。この場合、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２のゲート・ソース間電圧はマイナスなので、ＮＭＯＳトランジスタＮＭＳ１２、ＮＭＳ３２、ＮＭＳ４２に流れるサブスレッショルド電流は小さく、問題とならない。

また、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２では、中間ノードＮＤＳＷ１側の電流通路電極がソースとなる。本例では、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２のゲート電圧は５Ｖ（＝Ｖdd）であるから、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２のゲート・ソース間電圧は０Ｖとなり、図２８に示す従来のマイクロコントローラの場合と同じ値となる。但し、図２８に示す従来のマイクロコントローラでは、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２のソース・ドレイン間電圧は最大５Ｖ（＝Ｖdd）となる。

これに対して、図８の例では、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２のゲート・ソース間電圧は０Ｖであるが、ソース・ドレイン間電圧は最大で０.２Ｖ程度と小さくすることができる。図７の場合と同様に、短チャネル効果により、ドレイン電圧が大きくなると、しきい値電圧Ｖthが小さくなるので、ドレイン電圧を小さくすることで、実効のしきい値電圧Ｖthを大きくすることができ、これによって、ＰＭＯＳトランジスタＰＭＳ１２、ＰＭＳ３２、ＰＭＳ４２に流れるサブスレッショルド電流を削減することができる。

図８に示す制御を採用する意味は、図７の例で説明した内容と同じである。非選択チャネルのアナログスイッチ回路の中間ノードの電位をＶdd／２に設定してしまうのではなく、選択チャネルのアナログ入力信号の電位が（Ｖdd−０.２Ｖ）以上の場合には、非選択チャネルのアナログスイッチ回路の中間ノードの電位をＶddとすることで、非選択チャネルのアナログスイッチ回路内の後段のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのサブスレッショルド電流を削減することが可能となる点にある。

また、容量Ｃ１は、非選択チャネルのピンをデジタル信号用のピンとして使用した場合において、デジタル信号がオーバーシュートやアンダーシュートを起こしたときに、非選択チャネルのピンに接続されているアナログスイッチ回路の中間ノードに流れる過渡電流を供給する容量として働く。例えば、ピンＰ１をデジタル信号ＤＩＮ１用に使用した場合において、デジタル信号ＤＩＮ１の電位が過渡的に電源電圧範囲（０〜５Ｖ）を超えたときには、中間ノードＮＤＳＷ１に過渡的に電流が流れるが、この電流が容量Ｃ１から供給される。

ところで、分圧回路ＣＶＨＡＬＦＢ１の抵抗ＲＢ１、ＲＢ２は、定常電流を小さくするためには、その抵抗値は十分大きくなければならない。他方、抵抗ＲＢ１、ＲＢ２の抵抗値が大きいと、例えば、過渡的に中間ノードに電流を供給する必要がある場合に、抵抗ＲＢ１、ＲＢ２だけでは電流が不足する。そこで、容量Ｃ１を用意しておくことで、抵抗ＲＢ１、ＲＢ２の低電力設計と、中間ノードに対する大きな電流を供給しなければならない特性を両立することができる。また、Ｖdd／２を発生する回路は、抵抗ＲＢ１、ＲＢ２による単純な分圧回路なので、容量Ｃ１を設けても、抵抗ＲＢ１、ＲＢ２の設計自体に影響しないという利点もある。

（第１のＡＤ変換方法）
図９は本発明の集積回路の第１実施形態であるマイクロコントローラで実行することができる第１のＡＤ変換方法を示すフローチャートである。第１のＡＤ変換方法は、ＡＤ変換しようとしているアナログ入力信号の電位が予測できない場合に適用される。

第１の変換方法を実行する場合には、まず、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４のうち、非選択チャネルのアナログスイッチ回路の中間ノードの電位をＶdd／２に固定する（ステップＳ９−１）。そして、選択したアナログ入力信号のＡＤ変換をＡＤ変換回路ＡＤＣ１で実行し、１回目のＡＤ変換結果を得る（ステップＳ９−２）。次に、１回目のＡＤ変換結果から、選択したアナログ入力信号の電位が（Ｖdd−０.２Ｖ）未満であるかを判断する（ステップＳ９−３）。これは、中央処理装置ＣＰＵを利用してプログラムにより実行することができる。

ここで、選択したアナログ入力信号の電位が（Ｖdd−０.２Ｖ）未満である場合（ステップＳ９−３でＹＥＳの場合）には、次に、選択したアナログ入力信号の電位が０.２Ｖを越えているかを判断する（ステップＳ９−４）。これも、中央処理装置ＣＰＵを利用してプログラムにより実行することができる。

そして、選択したアナログ入力信号の電位が０.２Ｖを超えている場合、即ち、０.２Ｖ＜選択したアナログ入力信号の電位＜（Ｖdd−０.２Ｖ）以下の場合には、非選択チャネルのアナログスイッチ回路の中間ノードの電位がＶdd／２の場合が入力リーク電流が一番小さいので、既に得られている１回目のＡＤ変換結果を最終的なＡＤ変換結果として採用し、選択したアナログ入力信号についてのＡＤ変換を終了する。

これに対して、ステップＳ９−３で、選択したアナログ入力信号の電位が（Ｖdd−０.２Ｖ）未満であるかを判断した場合において、選択したアナログ入力信号の電位が（Ｖdd−０.２Ｖ）以上の場合（ステップＳ９−３でＮＯの場合）には、非選択チャネルのアナログスイッチ回路の中間ノードの電位がＶddの場合が入力リーク電流が一番小さいので、非選択チャネルのアナログスイッチ回路の中間ノードの電位をＶddとして（ステップＳ９−５）、選択したアナログ入力信号について２回目のＡＤ変換を実行する（ステップＳ９−６）。この２回目の変換結果を最終的なＡＤ変換結果として採用する。

また、ステップＳ９−４で、選択したアナログ入力信号の電位が０.２Ｖを越えているかを判断した場合において、選択したアナログ入力信号の電位が０.２Ｖ以下である場合（ステップＳ９−４でＮＯの場合）には、非選択チャネルのアナログスイッチ回路の中間ノードの電位が接地電位０Ｖの場合が入力リーク電流が一番小さいので、非選択チャネルのアナログスイッチ回路の中間ノードの電位を０Ｖとし（ステップＳ９−７）、選択したアナログ入力信号について２回目のＡＤ変換を実行する（ステップＳ９−８）。この２回目の変換結果を最終的なＡＤ変換結果として採用する。

このように、ＡＤ変換対象のアナログ入力信号の電位が予測できない場合には、第１のＡＤ変換方法によるＡＤ変換を行うことにより、マルチプレクサ回路ＭＵＸ４での入力リーク電流を最小に抑え、ＡＤ変換対象のアナログ信号のＡＤ変換を行うことができる。

（第２のＡＤ変換方法）
図１０は本発明の集積回路の第１実施形態であるマイクロコントローラで実行することができる第２のＡＤ変換方法を示すフローチャートである。第２のＡＤ変換方法は、ＡＤ変換しようとしているアナログ入力信号の電位が０.２Ｖを越え、（Ｖdd−０.２Ｖ）未満の範囲にあることが予測できる場合に適用される。

第２のＡＤ変換方法を実行する場合には、まず、非選択チャネルのアナログスイッチ回路の中間ノードの電位をＶdd／２に固定する（ステップＳ１０−１）。そして、選択したアナログ入力信号のＡＤ変換をＡＤ変換回路ＡＤＣ１で実行し（ステップＳ１０−２）、このＡＤ変換結果を最終的なＡＤ変換結果として採用し、選択したアナログ入力信号についてのＡＤ変換を終了する。

このように、ＡＤ変換対象のアナログ入力信号の電位が０.２Ｖを越え、（Ｖdd−０.２Ｖ）未満の範囲にあることが予測できる場合には、第２のＡＤ変換方法によるＡＤ変換を行うことにより、マルチプレクサ回路ＭＵＸ４での入力リーク電流を最小に抑え、ＡＤ変換対象のアナログ信号のＡＤ変換を行うことができる。

（第３のＡＤ変換方法）
図１１は本発明の集積回路の第１実施形態であるマイクロコントローラで実行することができる第３のＡＤ変換方法を示すフローチャートである。第３のＡＤ変換方法は、ＡＤ変換しようとしているアナログ入力信号の電位が０.２Ｖ以下であることが予測できる場合に適用される。

第３のＡＤ変換方法を実行する場合には、まず、非選択チャネルのアナログスイッチ回路の中間ノードの電位を０Ｖに固定する（ステップＳ１１−１）。そして、選択したアナログ入力信号のＡＤ変換をＡＤ変換回路ＡＤＣ１で実行し（ステップＳ１１−２）、この１回目のＡＤ変換結果を最終的なＡＤ変換結果として採用し、選択したアナログ入力信号についてのＡＤ変換を終了する。

このように、ＡＤ変換対象のアナログ入力信号の電位が０.２Ｖ以下であることが予測できる場合には、第３のＡＤ変換方法によるＡＤ変換を行うことにより、マルチプレクサ回路ＭＵＸ４での入力リーク電流を最小に抑え、ＡＤ変換対象のアナログ信号のＡＤ変換を行うことができる。

なお、第３のＡＤ変換方法は、図２８に示す従来のマイクロコントローラで実行されるＡＤ変換方法と同一であり、図２８に示す従来のマイクロコントローラと同一のＡＤ変換方法が必要とされる場合、あるいは、マルチプレクサ回路ＭＵＸ４での入力リーク電流が問題とならない位にアナログ入力信号源のインピーダンスが低いことが予め分かっている場合にも採用することができる。

（第４のＡＤ変換方法）
図１２は本発明の集積回路の第１実施形態であるマイクロコントローラで実行することができる第４のＡＤ変換方法を示すフローチャートである。第４のＡＤ変換方法は、ＡＤ変換しようとしているアナログ入力信号の電位が（Ｖdd−０.２Ｖ）以上であることが予測できる場合に適用される。

第４のＡＤ変換方法を実行する場合には、まず、非選択チャネルのアナログスイッチ回路の中間ノードの電位をＶddとする（ステップＳ１２−１）。そして、選択したアナログ入力信号のＡＤ変換をＡＤ変換回路ＡＤＣ１で実行し（ステップＳ１２−２）、この１回目のＡＤ変換結果を最終的なＡＤ変換結果として採用し、選択したアナログ入力信号についてのＡＤ変換を終了する。

このように、ＡＤ変換対象のアナログ入力信号の電位が（Ｖdd−０.２Ｖ）以上であることが予測できる場合には、第４のＡＤ変換方法によるＡＤ変換を行うことにより、マルチプレクサ回路ＭＵＸ４での入力リーク電流を最小に抑え、ＡＤ変換対象のアナログ信号のＡＤ変換を行うことができる。

図１３はＡＤ変換回路ＡＤＣ１の構成を示す回路図である。ＡＤ変換回路ＡＤＣ１は、マルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位Ｖinをサンプリングし、その後、分解能相当程度の比較判定を繰り返し、サンプリングしたマルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位Ｖinをデジタル値Ｄ［６：０］に変換するものである。

ＡＤ変換回路ＡＤＣ１は、容量型ＤＡ変換回路ＣＤＡＣ１と、抵抗型ＤＡ変換回路ＲＤＡＣ１と、コンパレータ回路ＣＭＰ１と、逐次比較制御回路ＣＳＡＲ１とを備えている。本例では、ＡＤ変換回路ＡＤＣ１を７ビットのＡＤ変換回路としているが、これは、図を簡単にするためであり、一般には、８ビットないし１０ビット以上のＡＤ変換回路が用いられることが多い。

容量型ＤＡ変換回路ＣＤＡＣ１において、Ｖrefは基準電圧、ＣＤ１〜ＣＤ５は容量、ＳＷＣＤ１はスイッチ回路、ＤＡＯＵＴ１は容量型ＤＡ変換回路ＣＤＡＣ１の出力である。なお、容量ＣＤ１〜ＣＤ５に併記されたｋＣx（ｋは整数）はそれぞれの容量の大きさの相対関係を示し、Ｃx、Ｃx、２Ｃx、４Ｃx、８Ｃxに示されるように２進に重み付けがされている。図１３では、スイッチ回路ＳＷＣＤ１は、サンプリング時の状態を示しており、サンプリング時には、容量ＣＤ１〜ＣＤ５にマルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位Ｖinが充電される。

抵抗型ＤＡ変換回路ＲＤＡＣ１において、Ｖrefは基準電圧、ＰＭＤＡＣ１はＰＭＯＳトランジスタ、ＣＲＤＰ１はＰＭＯＳトランジスタＰＭＤＡＣ１のＯＮ、ＯＦＦを制御する制御信号、ＲＤＡ７〜ＲＤＡ０は抵抗、ＳＷＲＤ１はスイッチ回路、ＲＤＡＯ１は抵抗型ＤＡ変換回路ＲＤＡＣ１の出力である。抵抗型ＤＡ変換回路ＲＤＡＣ１は、通常使用されるときは、ＰＭＯＳトランジスタＰＭＤＡＣ１をＯＮとされ、パワーダウン状態とされるときは、ＰＭＯＳトランジスタＰＭＤＡＣ１をＯＦＦとされる。

逐次比較制御回路ＣＳＡＲ１は、クロックＣＫＩＮと、制御信号ＣＮＴＬと、比較回路ＣＭＰ１の出力ＣＯＵＴ１の電位とを入力し、コンパレータ回路ＣＭＰ１におけるサンプリングのための制御信号ＳＰＬと、コンパレータ回路ＣＭＰ１の活性、非活性を制御する制御信号ＥＮＸと、抵抗型ＤＡ変換回路ＲＤＡＣ１のスイッチ回路ＳＷＲＤ１の制御信号ＣＲＤＡ１と、容量型ＣＤＡＣ１のスイッチ回路ＳＷＣＤ１の制御信号ＣＣＤＡ１と、ＡＤ変換結果Ｄ［６：０］とを出力するものである。

図１４はコンパレータ回路ＣＭＰ１の構成を示す回路図である。図１４中、ＮＯＤＥ１〜ＮＯＤＥ４はノード、ＮＭＣ１〜ＮＭＣ９はＮＭＯＳトランジスタ、ＰＭＣ１〜ＰＭＣ３はＰＭＯＳトランジスタ、ＣＣ１、ＣＣ２は容量である。

このよう構成されたＡＤ変換回路ＡＤＣ１では、サンプリング期間には、制御信号ＥＮＸをＬレベル、制御信号ＳＰＬをＨレベルとする。制御信号ＥＮＸがＬレベルとなることで、ＮＭＯＳトランジスタＮＭＣ７〜ＮＭＣ９がＯＦＦとなり、コンパレータ回路ＣＭＰ１は動作可能状態となる。また、制御信号ＳＰＬがＨレベルとなることで、ＮＭＯＳトランジスタＮＭＣ４〜ＮＭＣ６がＯＮとなる。この結果、容量型ＤＡ変換回路ＣＤＡＣ１の出力ＤＡＯＵＴ１の電位とノードＮＯＤＥ１の電位が等しくなり、ノードＮＯＤＥ２の電位とノードＮＯＤＥ３の電位が等しくなり、ノードＮＯＤＥ４の電位とコンパレータ回路ＣＭＰ１の出力ＣＯＵＴ１の電位が等しくなる。

このように、容量型ＤＡ変換回路ＣＤＡＣ１の出力ＤＡＯＵＴ１の電位とノードＮＯＤＥ１の電位が等しくなることで、ＰＭＯＳトランジスタＰＭＣ１およびＮＭＯＳトランジスタＮＭＣ１からなる１段目のインバータの入力電位と出力電位が等しくなると、容量型ＤＡ変換回路ＣＤＡＣ１の出力ＤＡＯＵＴ１の電位（＝ノードＮＯＤＥ１の電位）は、ＰＭＯＳトランジスタＰＭＣ１およびＮＭＯＳトランジスタＮＭＣ１からなる１段目のインバータの論理しきい値となる。

また、ノードＮＯＤＥ２の電位とノードＮＯＤＥ３の電位が等しくなることで、ＰＭＯＳトランジスタＰＭＣ２およびＮＭＯＳトランジスタＮＭＣ２からなる２段目のインバータの入力電位と出力電位が等しくなると、ノードＮＯＤＥ２の電位（＝ノードＮＯＤＥ３の電位）は、ＰＭＯＳトランジスタＰＭＣ２およびＮＭＯＳトランジスタＮＭＣ２からなる２段目のインバータの論理しきい値となる。

また、ノードＮＯＤＥ４の電位とコンパレータ回路ＣＭＰ１の出力ＣＯＵＴ１の電位が等しくなることで、ＰＭＯＳトランジスタＰＭＣ３およびＮＭＯＳトランジスタＮＭＣ３からなる３段目のインバータの入力電位と出力電位が等しくなると、ノードＮＯＤＥ４の電位（＝コンパレータ回路ＣＭＰ１の出力ＣＯＵＴ１の電位）は、ＰＭＯＳトランジスタＰＭＣ３およびＮＭＯＳトランジスタＮＭＣ３からなる３段目のインバータの論理しきい値となる。

ここで、ＰＭＯＳトランジスタＰＭＣ１およびＮＭＯＳトランジスタＮＭＣ１からなる１段目のインバータの論理しきい値と、ＰＭＯＳトランジスタＰＭＣ２およびＮＭＯＳトランジスタＮＭＣ２からなる２段目のインバータの論理しきい値とが異なる値の場合には、その差に相当する電位が容量ＣＣ１に蓄えられて、オフセット電圧を補償するよう働くことになる。

また、ＰＭＯＳトランジスタＰＭＣ２およびＮＭＯＳトランジスタＮＭＣ２からなる２段目のインバータの論理しきい値と、ＰＭＯＳトランジスタＰＭＣ３およびＮＭＯＳトランジスタＮＭＣ３からなる３段目のインバータの論理しきい値とが異なる値の場合には、その差に相当する電位が容量ＣＣ２に蓄えられて、オフセット電圧を補償するよう働くことになる。

次に、容量型ＤＡ変換回路ＣＤＡＣ１の出力ＤＡＯＵＴ１の電位がＰＭＯＳトランジスタＰＭＣ１およびＮＭＯＳトランジスタＮＭＣ１からなる１段目のインバータの論理しきい値となっている状態で、制御信号ＣＣＤＡ１によりスイッチ回路ＳＷＣＤ１を操作し、容量ＣＤ１〜ＣＤ５のボトムプレート（スイッチ回路ＳＷＣＤ１側のノード）にマルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位Ｖinを供給する。

このようにして、容量型ＤＡ変換回路ＣＤＡＣ１の出力ＤＡＯＵＴ１の電位をＰＭＯＳトランジスタＰＭＣ１およびＮＭＯＳトランジスタＮＭＣ１からなる１段目のインバータの論理しきい値電圧にすると共に、容量ＣＤ１〜ＣＤ５のボトムプレートにマルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位Ｖinを供給することにより、マルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位Ｖinのサンプリングが行われ、容量ＣＤ１〜ＣＤ５は、マルチプレクサ回路ＭＵＸ１の出力ＡＤＣＩＮ１の電位Ｖinに応じて充電される。そして、サンプリング動作が終了すると、ＡＤ変換回路ＡＤＣ１は、比較動作を行い、デジタル値のＭＳＢから下位側の方向に1ビット毎に値を順次決定していく。

次に、この比較判定期間の各部の動作、働きについて説明する。逐次比較制御回路ＣＳＡＲ１は、容量型ＤＡ変換回路ＣＤＡＣ１の出力ＤＡＯＵＴ１の電位が、上述したサンプリング動作により容量ＣＤ１〜ＣＤ５に蓄積された電荷を容量ＣＤ１〜ＣＤ５に再分配することにより決定されるように、制御信号ＳＰＬをＬレベルとして、ＮＭＯＳトランジスタＮＭＣ４〜ＮＭＣ６をＯＦＦとする。

更に、逐次比較制御回路ＣＳＡＲ１は、制御信号ＣＣＤＡ１によりスイッチ回路ＳＷＣＤ１を制御して、容量ＣＤ１のボトムプレートをグランド（ＧＮＤ）に接続する。また、逐次比較制御回路ＣＳＡＲ１は、容量ＣＤ２〜ＣＤ５のボトムプレートに基準電圧ＶrefあるいはＧＮＤ電位が選択的に供給されるように制御信号ＣＣＤＡ１によりスイッチ回路ＳＷＣＤ１を適宜制御する。

また、制御信号ＣＲＤＡ１は、抵抗型ＤＡ変換回路ＲＤＡＣ１のスイッチ回路ＳＷＲＤ１を制御して抵抗型ＤＡ変換回路ＲＤＡＣ１の出力ＲＤＡＯ１の電位を決定する。ＡＤ変換回路ＡＤＣ１を使用している期間は、制御信号ＣＲＤＰ１をＬレベルとし、ＰＭＯＳトランジスタＰＭＤＡＣ１をＯＮとする。これにより、基準電圧Ｖrefによって抵抗ＲＤＡ７からＲＤＡ０に電流が流れ、抵抗ＲＤＡ７〜ＲＤＡ０により基準電圧Ｖrefを分圧した電位を抵抗型ＤＡ変換回路ＲＤＡＣ１の出力ＲＤＡＯ１の電位とすることが可能となる。

そこで、ＡＤ変換回路ＡＤＣ１は、まず、容量型ＤＡ変換回路ＣＤＡＣ１により上位４ビットを決定し、その後、抵抗型ＤＡ変換回路ＲＤＡＣ１により下位３ビットの値を決定し、合計７ビットのデジタルデータＤ［６：０］を得るＡＤ変換回路として働く。上位４ビットを決定する間は、抵抗型ＤＡ変換回路ＲＤＡＣ１の値はＧＮＤ（０Ｖ）となるように制御される。

なお、ＡＤ変換回路ＡＤＣ１は、図を簡単にするために、４ビットの容量型ＤＡ変換回路ＣＤＡＣ１と３ビットの抵抗型ＤＡ変換回路ＲＤＡＣ１を組み合わせて７ビットのＡＤ変換回路としたが、容量型ＤＡ変換回路ＣＤＡＣ１、抵抗型ＤＡ変換回路ＲＤＡＣ１およびＡＤ変換回路ＡＤＣ１の分解能は必要に応じて任意の値とすることができる。また、本例のように、容量型ＤＡ変換回路ＣＤＡＣ１と抵抗型ＤＡ変換回路ＲＤＡＣ１を組み合わせた複合ＤＡ変換回路を採用することで、回路の占有面積を複合ＤＡ変換回路を使用しない場合に比べて削減できる。

以上のように、本発明の集積回路の第１実施形態であるマイクロコントローラにおいては、マルチプレクサ回路ＭＵＸ４をアナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４で構成し、アナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４をアナログスイッチ回路ＳＷＣ１〜ＳＷＣ４と中間ノード電位設定回路ＦＮＤＶ１〜ＦＮＤＶ４とで構成するとしている。

そして、中間ノード電位設定回路ＦＮＤＶ１〜ＦＮＤＶ４に対して、中間ノード電位制御レジスタＣＮＤＶ１と、デコーダＤＥＣ１と、分圧電位発生回路ＣＶＨＡＬＦ１とを設け、中間ノード電位制御レジスタＣＮＤＶ１の中間ノード電位指定ビットＳＥＬＮＤＶの値により、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４のうち、非選択チャネルのアナログスイッチ回路の中間ノードの電位を接地電位ＧＮＤ、電源電位Ｖdd、分圧電位Ｖdd／２のどれかに制御することができるようにしている。

したがって、本発明の集積回路の第１実施形態であるマイクロコントローラによれば、簡単な構成で、ＡＤ変換対象のアナログ入力信号の入力リーク電流を削減することができる。また、帰還回路の安定性を考慮して位相補償を行うことができるようにされた回路規模の大きい、かつ、消費電流が大きい差動アンプを必要としないので、回路の占有面積を小さくすることができると共に、消費電力を小さくすることができる。

（本発明の集積回路の第２実施形態）
図１５は本発明の集積回路の第２実施形態であるマイクロコントローラの一部分を示す回路図である。本発明の集積回路の第２実施形態であるマイクロコントローラは、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４の電位をそれぞれ独立に設定することができるようにし、その他については、本発明の集積回路の第１実施形態であるマイクロコントローラと同様に構成したものである。

本発明の集積回路の第２実施形態であるマイクロコントローラにおいては、中間ノード電位制御レジスタとして、中間ノード電位制御レジスタＣＮＤＶ１のほかに、中間ノード電位制御レジスタＣＮＤＶ２が設けられている。また、デコーダとして、４個のデコーダＤＥＣＣ１〜ＤＥＣＣ４が設けられている。

中間ノード電位制御レジスタＣＮＤＶ１において、ＩＮＤＶＣＨ１はアナログスイッチ回路ＳＷＣ１の中間ノードＮＤＳＷ１の電位を指定する中間ノード電位指定ビット、ＩＮＤＶＣＨ２はアナログスイッチ回路ＳＷＣ２の中間ノードＮＤＳＷ２の電位を指定する中間ノード電位指定ビット、ＩＮＤＶＣＨ３はアナログスイッチ回路ＳＷＣ３の中間ノードＮＤＳＷ３の電位を指定する中間ノード電位指定ビットである。また、中間ノード電位制御レジスタＣＮＤＶ２において、ＩＮＤＶＣＨ４はアナログスイッチ回路ＳＷＣ４の中間ノードＮＤＳＷ４の電位を指定する中間ノード電位指定ビットである。これら中間ノード電位指定ビットＩＮＤＶＣＨ１〜ＩＮＤＶＣＨ４の設定は、中央処理装置ＣＰＵを利用してプログラムにより実行する。

デコーダＤＥＣＣｎは、中間ノード電位指定ビットＩＮＤＶＣＨｎの値をデコードし、アナログスイッチ回路ブロックＢＬＫｎの中間ノード電位設定回路ＦＮＤＶｎに与える中間ノード電位選択信号ＳＥＬ０ｎ、ＳＥＬＭｎ、ＳＥＬ１ｎを出力するものである。中間ノード電位選択信号ＳＥＬ０ｎ、ＳＥＬＭｎ、ＳＥＬ１ｎは、それぞれ本発明の集積回路の第１実施形態であるマイクロコントローラで使用する中間ノード電位選択信号ＳＥＬ０、ＳＥＬＭ、ＳＥＬ１に対応するものである。表３はデコーダＤＥＣＣｎの真理値表である。

したがって、例えば、アナログ入力信号ＡＩＮｎを非選択とする場合において、アナログスイッチ回路ＳＷＣｎの中間ノードＮＤＳＷｎの電位を接地電位ＧＮＤ（０Ｖ）とする場合には、チャネル選択信号ＣＨＳＥＬｎ＝Ｌレベルとすると共に、中間ノード電位指定ビットＩＮＤＶＣＨｎ＝“００”とし、中間ノード電位選択信号ＳＥＬ０ｎ＝“１”、ＳＥＬＭｎ＝“０”、ＳＥＬ１ｎ＝“０”とする。

また、アナログ入力信号ＡＩＮｎを非選択とする場合において、アナログスイッチ回路ＳＷＣｎの中間ノードＮＤＳＷｎの電位を分圧電位Ｖdd／２とする場合には、チャネル選択信号ＣＨＳＥＬｎ＝Ｌレベルとすると共に、中間ノード電位指定ビットＩＮＤＶＣＨｎ＝“０１”とし、中間ノード電位選択信号ＳＥＬ０ｎ＝“０”、ＳＥＬＭｎ＝“１”、ＳＥＬ１ｎ＝“０”とする。

また、アナログ入力信号ＡＩＮｎを非選択とする場合において、アナログスイッチ回路ＳＷＣｎの中間ノードＮＤＳＷｎの電位を電源電位Ｖddとする場合には、チャネル選択信号ＣＨＳＥＬｎ＝Ｌレベルとすると共に、中間ノード電位指定ビットＩＮＤＶＣＨｎ＝“１０”とし、中間ノード電位選択信号ＳＥＬ０ｎ＝“０”、ＳＥＬＭｎ＝“０”、ＳＥＬ１ｎ＝“１”とする。

図１６はアナログスイッチ回路ブロックＢＬＫ１、ＢＬＫ２の状態例を示す回路図であり、アナログ入力信号ＡＩＮ２を選択する場合において、アナログスイッチ回路ＳＷＣ１の中間ノードＮＤＳＷ１の電位を分圧電位Ｖdd／２とした場合を示している。即ち、この場合には、チャネル選択信号ＣＨＳＥＬ１、ＣＨＳＥＬ３、ＣＨＳＥＬ４＝Ｌレベル、ＣＨＳＥＬ２＝Ｈレベルとすると共に、少なくとも、中間ノード電位指定ビットＩＮＤＶＣＨ１＝“０１”とし、中間ノード電位選択信号ＳＥＬ０１＝“０”、ＳＥＬＭ１＝“１”、ＳＥＬ１１＝“０”とする。

このようにすると、アナログスイッチ回路ブロックＢＬＫ２においては、インバータＩＶ２２の出力＝Ｌレベルとなり、ＰＭＯＳトランジスタＰＭＳ２１、ＰＭＳ２２はＯＮとなる。また、インバータＩＶ２３の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタＮＭＳ２１、ＮＭＳ２２はＯＮとなる。

また、ＮＯＲ回路ＮＯ２１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ２４はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ２１の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ２４はＯＦＦとなる。また、ＮＯＲ回路ＮＯ２２の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ２５はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ２２の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ２５はＯＦＦとなる。この結果、中間ノードＮＤＳＷ２の電位はアナログ入力信号ＡＩＮ２の電位と同一となる。

これに対して、アナログスイッチ回路ブロックＢＬＫ１においては、インバータＩＶ１２の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ１１、ＰＭＳ１２はＯＦＦとなる。また、インバータＩＶ１３の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ１１、ＮＭＳ１２はＯＦＦとなる。

また、インバータＩＶ１４の出力＝Ｈレベル、ＮＯＲ回路ＮＯ１１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタＮＭＳ１４はＯＦＦとなる。また、ＮＡＮＤ回路ＮＡ１１の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタＰＭＳ１４はＯＦＦとなる。また、インバータＩＶ１５の出力＝Ｌレベル、ＮＯＲ回路ＮＯ１２の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタＮＭＳ１５はＯＮとなる。また、ＮＡＮＤ回路ＮＡ１２の出力＝Ｌレベルとなり、ＰＭＯＳトランジスタＰＭＳ１５はＯＮとなる。この結果、中間ノードＮＤＳＷ１の電位は分圧電位Ｖdd／２に固定される。

また、アナログスイッチ回路ＳＷＣ３の中間ノードＮＤＳＷ３の電位は、中間ノード電位指定ビットＩＮＤＶＣＨ３の値により接地電位ＧＮＤ、電源電位Ｖdd又は分圧電位Ｖdd／２のどれかに設定される。また、アナログスイッチ回路ＳＷＣ４の中間ノードＮＤＳＷ４の電位は、中間ノード電位指定ビットＩＮＤＶＣＨ４の値により接地電位ＧＮＤ、電源電位Ｖdd又は分圧電位Ｖdd／２のどれかに設定される。

このように構成された本発明の集積回路の第２実施形態であるマイクロコントローラにおいては、図９〜図１２に示す第１のＡＤ変換方法〜第４のＡＤ変換方法を実行することができる。但し、非選択チャネルのアナログスイッチ回路の中間ノードの電位はそれぞれ独立に制御され、また、デジタル信号用又は電源電位Ｖddを超える信号用に使用されるピンに接続されているアナログスイッチ回路の中間ノードの電位はＧＮＤ（０Ｖ）に固定される。

図１７〜図１９は図９に示す第１のＡＤ変換方法によりアナログ入力信号ＡＩＮ２をＡＤ変換する場合の各部の電位を示している。但し、ピンＰ３は、アナログ入力信号ＡＩＮ３用の入力端子としては使用されておらず、電流制限抵抗を介して＋１２Ｖの電圧信号が印加されるデジタル入力ポートとして使用されているものとしている。

図１７はアナログ入力信号ＡＩＮ２の電位が１.５Ｖの場合である。アナログ入力信号ＡＩＮ２を選択しているので、チャネル選択信号ＣＨＳＥＬ２の電位＝Ｖdd（５Ｖ）、チャネル選択信号ＣＨＳＥＬ１、ＣＨＳＥＬ３、ＣＨＳＥＬ４の電位＝０Ｖとされる。この場合、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４の電位＝１.５Ｖとなる。

また、非選択チャネルのアナログスイッチ回路ＳＷＣ１、ＳＷＣ４の中間ノードＮＤＳＷ１、ＮＤＳＷ４の電位＝Ｖdd／２（２.５Ｖ）とされる（ステップＳ９−１）。但し、非選択チャネルのアナログスイッチ回路ＳＷＣ３の中間ノードＮＤＳＷ３は、ピンＰ３に電流制限抵抗を介して＋１２Ｖが印加されるので、ＧＮＤ（０Ｖ）に設定される。ＮＭＯＳトランジスタＮＭＳ３１に流れるリーク電流をＮＭＯＳトランジスタＮＭＳ３４を介して接地に流し、マルチプレクサ回路ＮＭＸ４の出力ＡＤＣＩＮ４の電位に影響を与えないようにするためである。

そして、ＡＤ変換回路ＡＤＣ１によりアナログ入力信号ＡＩＮ２のＡＤ変換を実行してＡＤ変換結果を得る（ステップＳ９−２）。このＡＤ変換結果から、アナログ入力信号ＡＩＮ２の電位が（Ｖdd−０.２Ｖ）＝４.８Ｖ未満であるかが判断される（ステップＳ９−３）。本例では、アナログ入力信号ＡＩＮ２の電位＜４.８Ｖであるから、アナログ入力信号ＡＩＮ２の電位が（Ｖdd−０.２Ｖ）＝４.８Ｖ未満であると判断され（ステップＳ９−３でＹＥＳ）、次に、アナログ入力信号ＡＩＮ２が０.２Ｖを越えているかが判断される（ステップＳ９−４）。本例では、０.２Ｖ＜アナログ入力信号ＡＩＮ２の電位であるから、１回目のＡＤ変換結果がＡＤ変換結果として採用される。

図１８はアナログ入力信号ＡＩＮ２の電位が０.２Ｖの場合である。この場合も、アナログ入力信号ＡＩＮ２を選択しているので、チャネル選択信号ＣＨＳＥＬ２の電位＝Ｖdd（５Ｖ）、チャネル選択信号ＣＨＳＥＬ１、ＣＨＳＥＬ３、ＣＨＳＥＬ４の電位＝０Ｖとされる。この結果、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４＝０.２Ｖとなる。また、非選択チャネルのアナログスイッチ回路ＳＷＣ１、ＳＷＣ４の中間ノードＮＤＳＷ１、ＮＤＳＷ４の電位＝Ｖdd／２（２.５Ｖ）とされる（ステップＳ９−１）。但し、非選択チャネルのアナログスイッチ回路ＳＷＣ３の中間ノードＮＤＳＷ３は、図１７の場合と同様にＧＮＤ（０Ｖ）に設定される。

そして、ＡＤ変換回路ＡＤＣ１によりアナログ入力信号ＡＩＮ２のＡＤ変換を実行してＡＤ変換結果を得る（ステップＳ９−２）。このＡＤ変換結果から、アナログ入力信号ＡＩＮ２の電位が（Ｖdd−０.２Ｖ）＝４.８Ｖ未満であるかが判断される（ステップＳ９−３）。本例では、アナログ入力信号ＡＩＮ２の電位＜４.８Ｖであるから、アナログ入力信号ＡＩＮ２の電位が（Ｖdd−０.２Ｖ）＝４.８Ｖ未満であると判断され（ステップＳ９−３でＹＥＳ）、次に、アナログ入力信号ＡＩＮ２の電位が０.２Ｖを越えているかが判断される（ステップＳ９−４）。本例では、アナログ入力信号ＡＩＮ２の電位＝０.２Ｖであるから、アナログ入力信号ＡＩＮ２の電位は０.２Ｖ以下と判断される（ステップＳ９−４でＮＯ）。次に、非選択アナログスイッチ回路ＳＷＣ１、ＳＷＣ４の中間ノードＮＤＳＷ１、ＮＤＳＷ４の電位＝ＧＮＤ（０Ｖ）とされ（ステップＳ９−７）、ＡＤ変換回路ＡＤＣ１により２回目のＡＤ変換が行われ（ステップＳ９−８）、２回目のＡＤ変換結果がＡＤ変換結果として採用される。

図１９はアナログ入力信号ＡＩＮ２の電位が４.８Ｖの場合である。この場合も、アナログ入力信号ＡＩＮ２を選択しているので、チャネル選択信号ＣＨＳＥＬ２の電位＝Ｖdd（５Ｖ）、チャネル選択信号ＣＨＳＥＬ１、ＣＨＳＥＬ３、ＣＨＳＥＬ４の電位＝ＧＮＤ（０Ｖ）とされる。この結果、マルチプレクサ回路ＭＵＸ４の出力ＡＤＣＩＮ４＝４.８Ｖとなる。また、非選択チャネルのアナログスイッチ回路ＳＷＣ１、ＳＷＣ４の中間ノードＮＤＳＷ１、ＮＤＳＷ４の電位＝Ｖdd／２（２.５Ｖ）とされる（ステップＳ９−１）。但し、非選択チャネルのアナログスイッチ回路ＳＷＣ３の中間ノードＮＤＳＷ３は、図１７の場合と同様にＧＮＤ（０Ｖ）に設定される。

そして、ＡＤ変換回路ＡＤＣ１によりアナログ入力信号ＡＩＮ２のＡＤ変換を実行してＡＤ変換結果を得る（ステップＳ９−２）。このＡＤ変換結果から、アナログ入力信号ＡＩＮ２の電位が（Ｖdd−０.２Ｖ）＝４.８Ｖ未満であるかが判断される（ステップＳ９−３）。本例では、アナログ入力信号ＡＩＮ２の電位＝４.８Ｖであるから、アナログ入力信号ＡＩＮ２の電位が（Ｖdd−０.２Ｖ）＝４.８Ｖ以上であると判断される（ステップＳ９−３でＮＯ）。次に、非選択チャネルのアナログスイッチ回路ＳＷＣ１、ＳＷＣ４の中間ノードＮＤＳＷ１、ＮＤＳＷ４の電位＝Ｖddとされ（ステップＳ９−５）、ＡＤ変換回路ＡＤＣ１による２回目のＡＤ変換が行われ（ステップＳ９−６）、２回目のＡＤ変換結果がＡＤ変換結果として採用される。

以上のように、本発明の集積回路の第２実施形態であるマイクロコントローラにおいては、マルチプレクサ回路ＭＵＸ４をアナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４で構成し、アナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４をアナログスイッチ回路ＳＷＣ１〜ＳＷＣ４と中間ノード電位設定回路ＦＮＤＶ１〜ＦＮＤＶ４とで構成するとしている。

そして、中間ノード電位設定回路ＦＮＤＶ１〜ＦＮＤＶ４に対して、中間ノード電位制御レジスタＣＮＤＶ１、ＣＮＤＶ２と、デコーダＤＥＣＣ１〜ＤＥＣＣ４と、分圧電位発生回路ＣＶＨＡＬＦ１とを設け、中間ノード電位制御レジスタＣＮＤＶ１の中間ノード電位指定ビットＩＮＤＶＣＨ１〜ＩＮＤＶＣＨ３および中間ノード電位制御レジスタＣＮＤＶ２の中間ノード電位指定ビットＩＮＤＶＣＨ４の値により、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４のうち、非選択チャネルのアナログスイッチ回路の中間ノードの電位を、非選択チャネルのアナログスイッチ回路ごとに接地電位ＧＮＤ、電源電位Ｖdd、分圧電位Ｖdd／２のどれかに制御することができるようにしている。

したがって、本発明の集積回路の第２実施形態であるマイクロコントローラによれば、簡単な構成で、ＡＤ変換対象のアナログ入力信号の入力リーク電流を削減することができる。また、帰還回路の安定性を考慮して位相補償を行うことができるようにされた回路規模の大きい、かつ、消費電流が大きい差動アンプを必要としないので、回路の占有面積を小さくすることができると共に、消費電力を小さくすることができる。

また、本発明の集積回路の第２実施形態であるマイクロコントローラにおいては、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４のうち、非選択チャネルのアナログスイッチ回路の中間ノードの電位を非選択チャネルのアナログスイッチ回路ごとにＧＮＤ、Ｖdd、Ｖdd／２のどれかに固定することができるようにしている。したがって、ピンＰ１〜Ｐ４のどれかを電流制限抵抗を介して（Ｖdd＋Ｖd）を越える信号用のピンとして使用し、対応するアナログスイッチ回路の中間ノードを０Ｖに固定すると共に、残りのピンをアナログ入力信号用として使用し、非選択チャネルのアナログスイッチ回路の中間ノードの電位をＶdd、０Ｖ又はＶdd／２のどれかに固定するという使用も可能となる。

ここまで、非選択チャネルのアナログスイッチ回路の中間ノードの電位を接地電位ＧＮＤ、電源電位Ｖdd、分圧電位Ｖdd／２から選択することを説明してきた。しかし、更に、非選択チャネルのアナログスイッチ回路の中間ノードをフローティングにすることができるようにし、４通りの電位（ＧＮＤ、Ｖdd、Ｖdd／２、フローティング電位）から選択するようにしても良い。

中間ノードをフローティングにすると、中間ノードの電位は、リーク電流により電源電位Ｖddと接地電位ＧＮＤとの中間電位に到達するので、中間ノードをＶdd／２に固定した場合と同じ効果が得られる。なお、ピンをデジタル信号用に使用する場合において、デジタル入力信号にオーバーシュートやアンダーシュートがない場合、あるいは、その影響が小さい場合に、デジタル入力信号用のピンに接続されているアナログスイッチ回路の中間ノードをフローティングとすることができる。

また、必ずしも、４つの電位（ＧＮＤ、Ｖdd、Ｖdd／２、フローティング電位）の全てを選択できる必要はなく、面積を優先する場合には、非選択チャネルのアナログスイッチ回路の中間ノードの電位を、接地電位ＧＮＤおよびフローティング電位から選択するなどの方法を採用しても良い。選べる電位の組み合わせは、各種の変形が可能で、チャネル毎に設定を選べれば良い。

例えば、接地電位ＧＮＤとフローティング電位しか選べないようにしても、チャネル毎に中間ノードの電位を設定することができれば、デジタル信号用として使用するピンに接続されているアナログスイッチ回路の中間ノードを接地電位ＧＮＤに固定し、アナログ入力信号用のピンに接続されているアナログスイッチ回路のうち、非選択チャネルのアナログスイッチ回路の中間ノードをフローティングとすることができる。

このようにすると、デジタル信号用のピンに接続されているアナログスイッチ回路については、デジタル信号のオーバーシュートやアンダーシュートに対応することができるようにすることができる。また、アナログ信号用のピンに接続されているアナログスイッチ回路のうち、非選択チャネルのアナログスイッチ回路内の後段のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのサブスレッショルド電流を削減することができる。

（本発明の集積回路の第３実施形態）
図２０は本発明の集積回路の第３実施形態であるマイクロコントローラの一部分を示す回路図である。本発明の集積回路の第３実施形態であるマイクロコントローラにおいてはは、本発明の集積回路の第２実施形態であるマイクロコントローラが備える分圧電位発生回路ＣＶＨＡＬＦ１と回路構成の異なる分圧電位発生回路ＣＶＨＡＬＦ２が設けられている。また、中間ノード電位制御レジスタＣＮＤＶ３と、スイッチ制御回路ＣＳＷ１とが設けられている。その他については、本発明の集積回路の第２実施形態であるマイクロコントローラと同様に構成されている。なお、ＶＤＡＣは図１５に示すノードＶＨＡＬＦに対応するノードである。

図２１は分圧電位発生回路ＣＶＨＡＬＦ２の構成を示す回路図である。分圧電位発生回路ＣＶＨＡＬＦ２は、図３に示す分圧回路ＣＶＨＡＬＦＢ１と構成の異なる分圧回路ＣＶＨＡＬＦＢ２を設け、その他については、図３に示す分圧電位発生回路ＣＶＨＡＬＦ１と同様に構成したものである。分圧回路ＣＶＨＡＬＦＢ２において、ＰＭＢ１はＰＭＯＳトランジスタ、ＲＢ３〜ＲＢ６は抵抗、ＮＭＢ１はＮＭＯＳトランジスタ、ＳＷＤＡＣはスイッチ回路、ＳＷＤＡＣ１〜ＳＷＤＡＣ３はスイッチ回路ＳＷＤＡＣ内のスイッチである。また、Ｖ１〜Ｖ３はＰＭＯＳトランジスタＰＭＢ１およびＮＭＯＳトランジスタＮＭＢ１がＯＮとされた場合に、抵抗ＲＢ３〜ＲＢ６からなる分圧回路により生成される電位である。

また、図２０に示す中間ノード電位制御レジスタＣＮＤＶ３において、ＤＡＣＶは分圧電位発生回路ＣＶＨＡＬＦ２が発生する分圧電位を指定する分圧電位指定ビットである。中間ノード電位制御レジスタＣＮＤＶ３に対する分圧電位指定ビットＤＡＣＶの設定は、中央処理装置ＣＰＵを利用してプログラムにより実行することができる。また、スイッチ制御回路ＣＳＷ１は、分圧電位指定ビットＤＡＣＶをデコードしてスイッチ回路ＳＷＤＡＣ内のスイッチＳＷＤＡＣ１〜ＳＷＤＡＣ３のＯＮ、ＯＦＦを制御するものである。表４は分圧電位指定ビットＤＡＣＶの値とスイッチＳＷＤＡＣ１〜ＳＷＤＡＣ３のＯＮ、ＯＦＦとの関係を示すものである。

即ち、分圧電位指定ビットＤＡＣＶ＝“１０”の場合には、スイッチＳＷＤＡＣ１がＯＮ、スイッチＳＷＤＡＣ２、ＳＷＤＡＣ３がＯＦＦとなり、ノードＶＤＡＣの電位はＶ１となる。分圧電位指定ビットＤＡＣＶ＝“０１”の場合には、スイッチＳＷＤＡＣ２がＯＮ、スイッチＳＷＤＡＣ１、ＳＷＤＡＣ３がＯＦＦとなり、ノードＶＤＡＣの電位はＶ２（＜Ｖ１）となる。分圧電位指定ビットＤＡＣＶ＝“００”の場合には、スイッチＳＷＤＡＣ３がＯＮ、スイッチＳＷＤＡＣ１、ＳＷＤＡＣ２がＯＦＦとなり、ノードＶＤＡＣの電位はＶ３（＜Ｖ２）となる。

即ち、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４に分圧電位Ｖdd／２の代わりに、３個の分圧電位Ｖ１〜Ｖ３の中から、分圧電位指定ビットＤＡＣＶにより指定した１つの電位を供給することができる。この結果、ＮＭＯＳトランジスタＮＭＳ１２〜ＮＭＳ４２のうち、サブスレッショルド電流が流れるＮＭＯＳトランジスタのドレイン・ソース間電圧を細かく制御して、サブスレッショルド電流を削減することが可能となる。

したがって、本発明の集積回路の第３実施形態であるマイクロコントローラによれば、簡単な構成で、ＡＤ変換対象のアナログ入力信号の入力リーク電流を削減することができる。また、帰還回路の安定性を考慮して位相補償を行うことができるようにされた回路規模の大きい、かつ、消費電流が大きい差動アンプを必要としないので、回路の占有面積を小さくすることができると共に、消費電力を小さくすることができる。

また、本発明の集積回路の第３実施形態であるマイクロコントローラにおいては、本発明の集積回路の第２実施形態であるマイクロコントローラと同様に、ピンＰ１〜Ｐ４のどれかを電流制限抵抗を介して（Ｖdd＋Ｖd）を越える信号用のピンとして使用し、対応するアナログスイッチ回路の中間ノードを０Ｖに固定すると共に、残りのピンをアナログ入力信号用として使用し、非選択チャネルのアナログスイッチ回路の中間ノードの電位を接地電位ＧＮＤ、電源電位Ｖdd、分圧電位Ｖ１、Ｖ２、Ｖ３のどれかに固定するという使用も可能となる。

（本発明の集積回路の第４実施形態）
図２２は本発明の集積回路の第４実施形態であるマイクロコントローラの一部分を示す回路図である。本発明の集積回路の第４実施形態であるマイクロコントローラにおいては、本発明の集積回路の第２実施形態であるマイクロコントローラが備えるアナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４と構成の異なるアナログスイッチ回路ブロックＢＬＫＢ１〜ＢＬＫＢ４（本発明のアナログスイッチ回路の第２実施形態）が設けられている。なお、本発明のアナログスイッチ回路の第２実施形態を有するマルチプレクサ回路が本発明のマルチプレクサ回路の第２実施形態である。

また、本発明の集積回路の第２実施形態が備える分圧電位発生回路ＣＶＨＡＬＦ１と構成の異なる分圧電位発生回路ＣＶＨＡＬＦ３が設けられている。また、本発明の集積回路の第２実施形態が備える容量Ｃ１の代わりに、容量Ｃ２、Ｃ３、Ｃ４が設けられている。その他については、本発明の集積回路の第２実施形態であるマイクロコントローラと同様に構成されている。

分圧電位発生回路ＣＶＨＡＬＦ３は、図２１に示す分圧電位発生回路ＣＶＨＡＬＦ２が備える分圧回路ＣＶＨＡＬＦＢ２と構成の異なる分圧回路ＣＶＨＡＬＦＢ３を設け、その他については、図２１に示す分圧電位発生回路ＣＶＨＡＬＦ２と同様に構成したものである。分圧回路ＣＶＨＡＬＦＢ３は、図２１に示す分圧回路ＣＶＨＡＬＦＢ２が備えるスイッチ回路ＳＷＤＡＣを削除し、抵抗ＲＢ３、ＲＢ４の接続点をノードＶＤＡＣ１に接続し、抵抗ＲＢ４、ＲＢ５の接続点をノードＶＤＡＣ２に接続し、抵抗ＲＢ５、ＲＢ６の接続点をノードＶＤＡＣ３に接続し、その他については、図２１に示す分圧回路ＣＶＨＡＬＦＢ２と同様に構成したものである。

アナログスイッチ回路ブロックＢＬＫＢ１は、ＮＭＯＳトランジスタＮＭＤ１およびＰＭＯＳトランジスタＰＭＤ１からなる第１のＣＭＯＳスイッチと、ＮＭＯＳトランジスタＮＭＤ２およびＰＭＯＳトランジスタＰＭＤ２からなる第２のＣＭＯＳスイッチと、ＮＭＯＳトランジスタＮＭＤ３およびＰＭＯＳトランジスタＰＭＤ３からなる第３のＣＭＯＳスイッチとを備えている。第１のＣＭＯＳスイッチは、中間ノードＮＤＳＷ１とノードＶＤＡＣ１との間に接続されている。第２のＣＭＯＳスイッチは、中間ノードＮＤＳＷ１とノードＶＤＡＣ２との間に接続されている。第３のＣＭＯＳスイッチは、中間ノードＮＤＳＷ１とノードＶＤＡＣ３との間に接続されている。

また、第１〜第３のＣＭＯＳスイッチは、図示しない接続回路により選択される。これら第１〜第３のＣＭＯＳスイッチの選択は、例えば、図４に示すＮＯＲ回路ＮＯ１２とＮＭＯＳトランジスタＮＭＤ１〜ＮＭＤ３との間に第１のセレクタを設けると共に、ＮＡＮＤ回路ＮＡ１２とＰＭＯＳトランジスタＰＭＤ１〜ＰＭＤ３との間に第２のセレクタを設け、これら第１のセレクタおよび第２のセレクタを制御することで行うことができる。他のアナログスイッチ回路ブロックＢＬＫＢ２〜ＢＬＫＢ４についても同様である。

また、容量Ｃ２はノードＶＤＡＣ１と接地との間に接続されている。容量Ｃ３はノードＶＤＡＣ２と接地との間に接続されている。容量Ｃ４はノードＶＤＡＣ３と接地との間に接続されている。これら容量Ｃ２、Ｃ３、Ｃ４は、いずれかのピンをデジタル信号用のピンとして使用した場合において、デジタル信号がオーバーシュートやアンダーシュートを起こしたときに、デジタル信号用に使用しているピンに接続されているアナログスイッチ回路の中間ノードに流れる過渡電流を供給する容量として働く。

また、中間ノード電位制御レジスタＣＮＤＶ１において、ＩＮＤＶＣＨＤ１は、アナログスイッチ回路ブロックＢＬＫＢ１の中間ノードＮＤＳＷ１に与える電位を指定する中間ノード電位指定ビット、ＩＮＤＶＣＨＤ２は、アナログスイッチ回路ブロックＢＬＫＢ２の中間ノードＮＤＳＷ２に与える電位を指定する中間ノード電位指定ビットである。また、中間ノード電位制御レジスタＣＮＤＶ２において、ＩＮＤＶＣＨＤ３は、アナログスイッチ回路ブロックＢＬＫＢ３の中間ノードＮＤＳＷ３に与える電位を指定する中間ノード電位指定ビット、ＩＮＤＶＣＨＤ４は、アナログスイッチ回路ブロックＢＬＫＢ４の中間ノードＮＤＳＷ４に与える電位を指定する中間ノード電位指定ビットである。

このように構成された本発明の集積回路の第４実施形態であるマイクロコントローラによれば、本発明の集積回路の第３実施形態であるマイクロコントローラと同様の効果を得ることができる。

（本発明の集積回路の第５実施形態）
図２３は本発明の集積回路の第５実施形態であるマイクロコントローラの一部分を示す回路図である。本発明の集積回路の第５実施形態であるマイクロコントローラは、アナログスイッチ回路ＳＷＣ１〜ＳＷＣ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４に与える分圧電位をＡＤ変換回路から供給するものである。

本発明の集積回路の第５実施形態であるマイクロコントローラは、図１５に示す分圧電位発生回路ＣＶＨＡＬＦ１を設けず、図１５に示すＡＤ変換回路ＡＤＣ１の代わりにＡＤ変換回路ＡＤＣ２を設けると共に、中間ノード電位制御レジスタＣＮＤＶ４を設け、その他については、本発明の集積回路の第２実施形態であるマイクロコントローラと同様に構成したものである。ＡＤＣＯ２はＡＤ変換回路ＡＤＣ２の出力である。また、中間ノード電位制御レジスタＣＮＤＶ４において、ＤＡＣＶＢはＡＤ変換回路ＡＤＣ２から発生させる分圧電位を指定する分圧電位指定ビットである。

図２４はＡＤ変換回路ＡＤＣ２の構成を示す回路図である。ＡＤ変換回路ＡＤＣ２は、図１３に示すＡＤ変換回路ＡＤＣ１にスイッチ回路ＳＷＲＤ２を追加し、その他については、図１３に示すＡＤ変換回路ＡＤＣ１と同様に構成したものである。スイッチ回路ＳＷＲＤ２は、分圧電位指定ビットＤＡＣＶＢに制御されて、抵抗形ＤＡ変換回路ＲＤＡＣ２の抵抗ＲＤＡ７〜ＲＤＡ０からなる分圧回路により得られる分圧電位を選択して分圧電位として出力するというものである。

このように構成された本発明の集積回路の第５実施形態であるマイクロコントローラによれば、本発明の集積回路の第３実施形態であるマイクロコントローラと同様の効果を得ることができると共に、占有面積の削減を図ることができる。

（本発明の集積回路の第６実施形態）
図２５は本発明の集積回路の第６実施形態であるマイクロコントローラの一部分を示す回路図である。本発明の集積回路の第６実施形態であるマイクロコントローラにおいては、本発明の集積回路の第２実施形態が備えるアナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４と構成の異なるアナログスイッチ回路ブロックＢＬＫＣ１〜ＢＬＫＣ４（本発明のアナログスイッチ回路の第３実施形態）が設けられている。但し、アナログスイッチ回路ブロックＢＬＫＣ３、ＢＬＫＣ４は図示を省略している。なお、本発明のアナログスイッチ回路の第３実施形態を有するマルチプレクサ回路が本発明のマルチプレクサ回路の第３実施形態である。

アナログスイッチ回路ブロックＢＬＫＣｎは、ＰＭＯＳトランジスタＰＭＳｎ４およびＮＡＮＤ回路ＮＡｎ１を削除し、その他については、図４に示すアナログスイッチ回路ブロックＢＬＫｎと同様に構成したものである。

また、図１５に示すデコーダＤＥＣＣ１〜ＤＥＣＣ４と構成の異なるデコーダＤＥＣＣ１Ａ〜ＤＥＣＣ４Ａが設けられている。デコーダＤＥＣＣｎＡは、中間ノード電位指定ビットＩＮＤＶＣＨｎをデコードし、中間ノード電位選択信号ＳＥＬＭｎ、ＳＥＬ０ｎを出力するものである。その他については、本発明の集積回路の第２実施形態であるマイクロコントローラと同様に構成されている。

このように構成された本発明の集積回路の第６実施形態であるマイクロコントローラにおいては、アナログスイッチ回路ブロックＢＬＫＣ１〜ＢＬＫＣ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４を電源電位Ｖddに固定することができないが、ＧＮＤ又はフローティング電位に固定することができる。

したがって、本発明の集積回路の第６実施形態であるマイクロコントローラによれば、アナログスイッチ回路ブロックＢＬＫＣ１〜ＢＬＫＣ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４を接地電位ＧＮＤ又は分圧電位Ｖdd／２に固定することができる範囲において、本発明の集積回路の第２実施形態であるマイクロコントローラと同様の効果を得ることができる。

（本発明の集積回路の第７実施形態）
図２６は本発明の集積回路の第７実施形態であるマイクロコントローラの一部分を示す回路図である。本発明の集積回路の第７実施形態であるマイクロコントローラにおいては、本発明の集積回路の第２実施形態が備えるアナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４と構成の異なるアナログスイッチ回路ブロックＢＬＫＤ１〜ＢＬＫＤ４（本発明のアナログスイッチ回路の第４実施形態）が設けられている。但し、アナログスイッチ回路ブロックＢＬＫＤ３、ＢＬＫＤ４は図示を省略している。なお、本発明のアナログスイッチ回路の第４実施形態を有するマルチプレクサ回路が本発明のマルチプレクサ回路の第４実施形態である。

アナログスイッチ回路ブロックＢＬＫＤｎは、ＰＭＯＳトランジスタＰＭＳｎ４、ＰＭＯＳトランジスタＰＭＳｎ５、ＮＭＯＳトランジスタＮＭＳｎ５、ＮＡＮＤ回路ＮＡｎ１、ＮＡｎ２およびＮＯＲ回路ＮＯｎ２を削除し、その他については、図４に示すアナログスイッチ回路ブロックＢＬＫｎと同様に構成したものである。

また、図１５に示すデコーダＤＥＣＣ１〜ＤＥＣＣ４と構成の異なるデコーダＤＥＣＣ１Ｂ〜ＤＥＣＣ４Ｂが設けられている。デコーダＤＥＣＣｎＢは、中間ノード電位指定ビットＩＮＤＶＣＨｎをデコードし、中間ノード電位選択信号ＳＥＬ０ｎを出力するものである。また、分圧電位発生回路ＣＶＨＡＬＦ１は設けられていない。その他については、本発明の集積回路の第２実施形態であるマイクロコントローラと同様に構成されている。

このように構成された本発明の集積回路の第７実施形態であるマイクロコントローラにおいては、アナログスイッチ回路ブロックＢＬＫＤ１〜ＢＬＫＤ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４を、電源電位Ｖddにも中間電位Ｖdd／２にも固定することができないが、接地電位ＧＮＤ又はフローティング電位に固定することができる。非選択チャネルのアナログスイッチ回路の中間ノードの電位をフローティング電位にすると、リーク電流により、中間ノードの電位は、電源電位Ｖddと接地電位ＧＮＤとの中間の電位Ｖdd／２に到達するので、中間ノードを分圧電位Ｖdd／２に固定した場合と同じ効果が得られる。

したがって、本発明の集積回路の第７実施形態であるマイクロコントローラによれば、アナログスイッチ回路ブロックＢＬＫＤ１〜ＢＬＫＤ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４の電位を接地電位ＧＮＤ又はフローティング電位とすることができる範囲において、ＡＤ変換対象のアナログ入力信号の入力リーク電流を削減することができる。

（本発明の集積回路の第８実施形態）
図２７は本発明の集積回路の第８実施形態であるマイクロコントローラの一部分を示す回路図である。本発明の集積回路の第８実施形態であるマイクロコントローラにおいては、本発明の集積回路の第２実施形態が備えるアナログスイッチ回路ブロックＢＬＫ１〜ＢＬＫ４と構成の異なるアナログスイッチ回路ブロックＢＬＫＥ１〜ＢＬＫＥ４（本発明のアナログスイッチ回路の第５実施形態）が設けられている。但し、アナログスイッチ回路ブロックＢＬＫＥ３、ＢＬＫＥ４は図示を省略している。なお、本発明のアナログスイッチ回路の第５実施形態を有するマルチプレクサ回路が本発明のマルチプレクサ回路の第５実施形態である。

アナログスイッチ回路ブロックＢＬＫＥｎは、ＰＭＯＳトランジスタＰＭＳｎ５、ＮＭＯＳトランジスタＮＭＳｎ５、ＮＡＮＤ回路ＮＡｎ２およびＮＯＲ回路ＮＯｎ２を削除し、その他については、図４に示すアナログスイッチ回路ブロックＢＬＫｎと同様に構成したものである。

また、図１５に示すデコーダＤＥＣＣ１〜ＤＥＣＣ４と構成の異なるデコーダＤＥＣＣ１Ｃ〜ＤＥＣＣ４Ｃが設けられている。デコーダＤＥＣＣｎＣは、中間ノード電位指定ビットＩＮＤＶＣＨｎをデコードし、中間ノード電位選択信号ＳＥＬ０ｎ、ＳＥＬ１ｎを出力するものである。また、分圧電位発生回路ＣＶＨＡＬＦ１は設けられていない。その他については、本発明の集積回路の第２実施形態であるマイクロコントローラと同様に構成されている。

このように構成された本発明の集積回路の第８実施形態であるマイクロコントローラにおいては、アナログスイッチ回路ブロックＢＬＫＥ１〜ＢＬＫＥ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４を分圧電位Ｖdd／２に固定することができないが、接地電位ＧＮＤ、電源電位Ｖdd又はフローティング電位とすることができる。

したがって、本発明の集積回路の第８実施形態であるマイクロコントローラによれば、アナログスイッチ回路ブロックＢＬＫＥ１〜ＢＬＫＥ４の中間ノードＮＤＳＷ１〜ＮＤＳＷ４を接地電位ＧＮＤ、電源電位Ｖdd又はフローティング電位とすることができる範囲において、ＡＤ変換対象のアナログ入力信号の入力リーク電流を削減することができる。

なお、本発明の集積回路の第１実施形態〜第８実施形態であるマイクロコントローラにおいては、４対１のマルチプレクサ回路を設ける場合を例にしたが、本発明の集積回路は、これに限らず、Ｎ（但し、Ｎは整数である。）対１のマルチプレクサ回路を設ける場合に適用することができる。

ここで、本発明を整理すると、本発明には、少なくとも、以下のアナログスイッチ回路、マルチプレクサ回路および集積回路が含まれる。

（付記１）
入力端子と出力端子との間に第１のスイッチと第２のスイッチとを直列接続してなるアナログスイッチと、
前記第１のスイッチと前記第２のスイッチとを非導通とするとき、前記第１のスイッチと前記第２のスイッチとの間の中間ノードの電位を複数電位から選択された電位に設定する中間ノード電位設定回路と、
を備えることを特徴とするアナログスイッチ回路。

（付記２）
前記第１のスイッチは、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとからなるＣＭＯＳスイッチであり、
前記第２のスイッチは、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとからなるＣＭＯＳスイッチであること
を特徴とする付記１に記載のアナログスイッチ回路。

（付記３）
前記複数電位は、電源電位、接地電位、前記電源電位を分圧した分圧電位およびフローティング電位のうち、全部の電位又は３つの電位又は２つの電位であること
を特徴とする付記１又は２に記載のアナログスイッチ回路。

（付記４）
付記１乃至３のいずれか一の付記に記載のアナログスイッチ回路を複数個有し、
該複数個のアナログスイッチ回路の前記入力端子をマルチプレクサ入力端子とし、該複数個のアナログスイッチ回路の前記出力端子を共通接続してマルチプレクサ出力端子としていること
を特徴とするマルチプレクサ回路。

（付記５）
付記４に記載のマルチプレクサ回路と、
前記複数個のアナログスイッチ回路の前記中間ノードの電位を指示する中間ノード電位指示値が格納される格納回路と、
前記格納回路に格納された前記中間ノード電位指示値をデコードし、前記複数個のアナログスイッチ回路のうち、非導通とされたアナログスイッチ回路の前記中間ノードの電位が前記中間ノード電位指示値に設定されるように前記中間ノード電位設定回路を制御する制御回路と、
を有することを特徴とする集積回路。

（付記６）
前記中間ノード電位指示値は、前記複数個のアナログスイッチ回路のそれぞれごとの中間ノード電位指示値であること
を特徴とする付記５に記載の集積回路。

（付記７）
前記マルチプレクサ回路の後段にアナログ／デジタル変換回路を有すること
を特徴とする付記５又は６に記載の集積回路。

（付記８）
更に、電源電位を分圧し、前記分圧電位を発生する分圧電位発生回路を有すること
を特徴とする付記５乃至７に記載の集積回路。

（付記９）
前記分圧電位発生回路は、複数の分圧電位を生成し、前記複数の分圧電位から選択された１つの分圧電位を発生すること
を特徴とする付記８に記載の集積回路。

（付記１０）
前記分圧電位発生回路は、複数の分圧電位を発生し、
前記アナログスイッチ回路は、前記複数の分圧電位から選択された１つの分圧電位を選択する選択回路を有すること
を特徴とする付記８に記載の集積回路。

（付記１１）
前記マルチプレクサ回路の後段にアナログ／デジタル変換回路を有し、
前記アナログ／デジタル変換回路は、抵抗型デジタル／アナログ変換回路を有し、
前記抵抗型デジタル／アナログ変換回路を前記分圧電位の供給源としていること
を特徴とする付記５乃至７に記載の集積回路。

（付記１２）
前記アナログ／デジタル変換回路は、複数の分圧電位を生成し、前記複数の分圧電位から選択された１つの分圧電位を発生すること
を特徴とする付記１０に記載の集積回路。

（付記１３）
更に、前記分圧電位の出力ノードと接地との間に容量が接続されていること
を特徴とする付記８乃至１２のいずれか一の付記に記載の集積回路。

本発明の集積回路の第１実施形態であるマイクロコントローラの一部分を示す回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラが備える第２〜第４のアナログスイッチ回路ブロックの構成を示す回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラが備える分圧電位発生回路の構成を示す回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラが備える第１、第２の中間ノード電位設定回路の構成を示す回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラが備える第３、第４の中間ノード電位設定回路の構成を示す回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラが備えるマルチプレクサ回路の制御例を説明するための回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラが備えるマルチプレクサ回路の制御例を説明するための回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラが備えるマルチプレクサ回路の制御例を説明するための回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラで実行することができる第１のＡＤ変換方法を示すフローチャートである。 本発明の集積回路の第１実施形態であるマイクロコントローラで実行することができる第２のＡＤ変換方法を示すフローチャートである。 本発明の集積回路の第１実施形態であるマイクロコントローラで実行することができる第３のＡＤ変換方法を示すフローチャートである。 本発明の集積回路の第１実施形態であるマイクロコントローラで実行することができる第４のＡＤ変換方法を示すフローチャートである。 本発明の集積回路の第１実施形態であるマイクロコントローラが備えるＡＤ変換回路の構成を示す回路図である。 本発明の集積回路の第１実施形態であるマイクロコントローラが備えるＡＤ変換回路内のコンパレータ回路の構成を示す回路図である。 本発明の集積回路の第２実施形態であるマイクロコントローラの一部分を示す回路図である。 本発明の集積回路の第３実施形態であるマイクロコントローラが備える第１、第２のアナログスイッチ回路ブロックの状態例を示す回路図である。 図９に示す第１のＡＤ変換方法により第２チャネルのアナログ入力信号をＡＤ変換する場合の各部の電位を示す図である。 図９に示す第１のＡＤ変換方法により第２チャネルのアナログ入力信号をＡＤ変換する場合の各部の電位を示す図である。 図９に示す第１のＡＤ変換方法により第２チャネルのアナログ入力信号をＡＤ変換する場合の各部の電位を示す図である。 本発明の集積回路の第３実施形態であるマイクロコントローラの一部分を示す回路図である。 本発明の集積回路の第３実施形態であるマイクロコントローラが備える分圧電位発生回路の構成を示す回路図である。 本発明の集積回路の第４実施形態であるマイクロコントローラの一部分を示す回路図である。 本発明の集積回路の第５実施形態であるマイクロコントローラの一部分を示す回路図である。 本発明の集積回路の第５実施形態であるマイクロコントローラが備えるＡＤ変換回路の構成を示す回路図である。 本発明の集積回路の第６実施形態であるマイクロコントローラの一部分を示す回路図である。 本発明の集積回路の第７実施形態であるマイクロコントローラの一部分を示す回路図である。 本発明の集積回路の第８実施形態であるマイクロコントローラの一部分を示す回路図である。 従来のマイクロコントローラの一例の一部分を示す回路図である。

符号の説明

ＡＤＣ１、ＡＤＣ２…ＡＤ変換回路
ＡＤＣＩＮ１、ＡＤＣＩＮ４…マルチプレクサの出力
ＡＤＣＯ、ＡＤＣＯ２…ＡＤ変換回路の出力
ＡＩＮ１〜ＡＩＮ４…アナログ入力信号
ＢＬＫ１〜ＢＬＫ４…アナログスイッチ回路ブロック
ＢＬＫＢ１〜ＢＬＫＢ４…アナログスイッチ回路ブロック
ＢＬＫＣ１、ＢＬＫＣ２…アナログスイッチ回路ブロック
ＢＬＫＤ１、ＢＬＫＤ２…アナログスイッチ回路ブロック
ＢＬＫＥ１、ＢＬＫＥ２…アナログスイッチ回路ブロック
Ｃ１〜Ｃ４…容量
ＣＣＤＡ１…制御信号
ＣＣＶＨＡＬＦＢ１…分圧電位発生制御部
ＣＤ１〜ＣＤ５…容量
ＣＤＡＣ１…容量型ＤＡ変換回路
ＣＨＳＥＬ１〜ＣＨＳＥＬ４…チャネル選択信号
ＣＨＳＥＬ１Ｘ〜ＣＨＳＥＬ４Ｘ…チャネル選択信号
ＣＫＩＮ…クロック
ＣＭＰ１…コンパレータ回路
ＣＮＤＶ１〜ＣＮＤＶ３…中間ノード電位制御レジスタ
ＣＮＴＬ…制御信号
ＣＲＤＡ１…制御信号
ＣＲＤＰ１…制御信号
ＣＳＡＲ１…逐次比較制御回路
ＣＳＷ１…スイッチ制御回路
ＣＶＨＡＬＦ１〜ＣＶＨＡＬＦ３…分圧電位発生回路
ＣＶＨＡＬＦＢ１〜ＣＶＨＡＬＦＢ３…分圧回路
ＤＡＣＶ…分圧電位指定ビット
ＤＡＣＶＢ…分圧電位指定ビット
ＤＥＣ１…デコーダ
ＤＥＣＣ１〜ＤＥＣＣ４…デコーダ
ＤＥＣＣ１Ａ〜ＤＥＣＣ４Ａ…デコーダ
ＤＥＣＣ１Ｂ〜ＤＥＣＣ４Ｂ…デコーダ
ＤＥＣＣ１Ｃ〜ＤＥＣＣ４Ｃ…デコーダ
ＥＮＶＨ…分圧電位発生制御ビット
ＥＮＸ…制御信号
ＦＮＤＶ１〜ＦＮＤＶ４…中間ノード電位設定回路
ＩＮＤＶＣＨ１〜ＩＮＤＶＣＨ４…中間ノード電位指定ビット
ＩＮＤＶＣＨＤ１〜ＩＮＤＶＣＨＤ４…中間ノード電位指定ビット
ＩＶｎ１〜ＩＶｎ５…インバータ
ＭＵＸ１、ＭＵＸ４…マルチプレクサ
ＮＤＳＷ１〜ＮＤＳＷ４…中間ノード
ＮＭＢ１、ＮＭＣ１〜ＮＭＣ９、ＮＭＤ１〜ＮＭＤ３…ＮＭＯＳトランジスタ
ＮＮＭＢ１…分圧電位発生制御信号
ＮＭＳｎ１〜ＮＭＳｎ５…ＮＭＯＳトランジスタ
Ｐ１〜Ｐ４…ピン
ＰＭＢ１、ＰＭＣ１〜ＰＭＣ３、ＰＭＤ１〜ＰＭＤ３…ＰＭＯＳトランジスタ
ＰＭＤＡＣ１…ＰＭＯＳトランジスタ
ＰＭＳｎ１〜ＰＭＳｎ５…ＰＭＯＳトランジスタ
ＰＰＭＢ１…分圧電位発生制御信号
ＲＢ１〜ＲＢ６、ＲＤＡ０〜ＲＤＡ７…抵抗
ＲＤＡＣ１、ＲＤＡＣ２…抵抗型ＤＡ変換回路
ＳＥＬ０、ＳＥＬＭ、ＳＥＬ１…チャネル選択信号
ＳＥＬ０ｎ、ＳＥＬＭｎ、ＳＥＬ１ｎ…チャネル選択信号
ＳＥＬＮＤＶ…中間ノード電位指定ビット
ＳＰＬ…制御信号
ＳＷＡ１〜ＳＷＡ４…アナログスイッチ回路
ＳＷＣ１〜ＳＷＣ４…アナログスイッチ回路
ＳＷＣＤ１…スイッチ回路
ＳＷＤＡＣ…スイッチ回路
ＳＷＤＡＣ１〜ＳＷＤＡＣ３…スイッチ
ＳＷＲＤ１、ＳＷＲＤ２…スイッチ回路
ＶＤＡＣ、ＶＤＡＣ１〜ＶＤＡＣ３、ＶＨＡＬＦ…ノード
Ｖref…基準電圧

Claims (5)

1. 入力端子と出力端子との間に第１のスイッチと第２のスイッチとを直列接続してなるアナログスイッチと、
   前記第１のスイッチと前記第２のスイッチとを非導通とするとき、前記第１のスイッチと前記第２のスイッチとの間の中間ノードの電位を複数電位から選択された電位に設定する中間ノード電位設定回路と、
   を備えることを特徴とするアナログスイッチ回路。
2. 前記複数電位は、電源電位、接地電位、前記電源電位を分圧した分圧電位およびフローティング電位のうち、全部の電位又は３つの電位又は２つの電位であること
   を特徴とする請求項１に記載のアナログスイッチ回路。
3. 請求項１又は２に記載のアナログスイッチ回路を複数個有し、
   該複数個のアナログスイッチ回路の前記入力端子をマルチプレクサ入力端子とし、該複数個のアナログスイッチ回路の前記出力端子を共通接続してマルチプレクサ出力端子としていること
   を特徴とするマルチプレクサ回路。
4. 請求項３に記載のマルチプレクサ回路と、
   前記複数個のアナログスイッチ回路の前記中間ノードの電位を指示する中間ノード電位指示値が格納される格納回路と、
   前記格納回路に格納された前記中間ノード電位指示値をデコードし、前記複数個のアナログスイッチ回路のうち、非導通とされたアナログスイッチ回路の前記中間ノードの電位が前記中間ノード電位指示値に設定されるように前記中間ノード電位設定回路を制御する制御回路と、
   を有することを特徴とする集積回路。
5. 前記中間ノード電位指示値は、前記複数個のアナログスイッチ回路のそれぞれごとの中間ノード電位指示値であること
   を特徴とする請求項４に記載の集積回路。

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