JP2016163215A

JP2016163215A - Ｄ／ａ変換回路

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Publication number: JP2016163215A
Application number: JP2015041228A
Authority: JP
Inventors: 彰悟川原; Shogo Kawahara; 智裕根塚; Tomohiro Nezuka
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2015-03-03
Filing date: 2015-03-03
Publication date: 2016-09-05
Anticipated expiration: 2035-03-03
Also published as: US20160261276A1; US9419641B1; JP6511867B2

Abstract

【課題】素子数や面積が増大するのを抑制し且つ高精度に電位を出力できるＤ／Ａ変換回路を提供する。【解決手段】３レベルの電位を出力端子１０ａから出力する。高電位端子Ｈと出力端子１０ａはｐ型ＭＯＳトランジスタ１１で接続される。中間電位端子Ｍと出力端子１０ａは、直列接続した低閾値電圧のｐ型、ｎ型のＭＯＳトランジスタ１２、１３で接続される。低電位端子Ｌと出力端子１０ａはｎ型ＭＯＳトランジスタ１４で接続される。高電位出力時はトランジスタ１１、１２をオンする。中間電位出力時はトランジスタ１２、１３をオンする。低電位出力時はトランジスタ１４、１３をオンする。オフ状態のトランジスタ１２は、ゲート−ソース間電位が正で且つ基板バイアス効果が現れ、安定したオフ状態を保持できる。オフ状態のトランジスタ１３はゲート−ソース間電圧が負で且つ基板バイアス効果が現れ、安定したオフ状態を保持できる。【選択図】図１

Description

本発明は、Ｄ／Ａ変換回路に関する。

半導体集積回路として例えばΔΣ型のＡ／Ｄ変換回路などのオーバーサンプリング型のＡ／Ｄ変換回路では、出力をフィードバックするためのＤ／Ａ変換回路を用いることがある。ここで用いられる３レベルのＤ／Ａ変換回路では、出力する電位としてＶＲＥＦＦ−が０Ｖ、ＶＣＭが１．５Ｖ、ＶＲＥＦＦ＋が３．０Ｖとされる。各出力の出口部分にはＭＯＳトランジスタが設けられ、対応する制御信号を受けるとＭＯＳトランジスタを介して出力端子へ電位を出力する。

この場合、低電圧系のデバイスの製造工程で製造するものでは、上記構成の中間電位であるＶＣＭを出力する際に、ＭＯＳトランジスタの基板バイアス効果を含んだ閾値に対して出力電位であるＶＣＭの電位が近いため、オン抵抗が高くなる不具合がある。また、これを避けるため、低閾値のＭＯＳトランジスタを使用する場合には、オフ時のＤＡＣ容量の電位が電源あるいはグランドに近い電位となったときにオフ抵抗が低くなってリーク電流が発生し、誤差が発生する不具合がある。

このような不具合を解消する技術として、特許文献１、２および非特許文献１に開示されたものがあるが、いずれも、別の不具合を発生する。例えば、特許文献１のものでは、通常の閾値電圧を有するＭＯＳトランジスタを用いて構成し、オン時にバックゲートを入力電圧と同電位とすることでオン抵抗を低減する構成としている。この構成では、バックゲートの制御をするため、基板電位のインピーダンスが高くなってノイズに弱くなる。また、それぞれのＭＯＳトランジスタをウェル等で分離する必要があるため面積が大きくなる。

また、特許文献２および非特許文献１のものでは、入出力範囲を広げるため、通常の閾値電圧を有するＣＭＯＳスイッチと、低閾値電圧のｎ型、ｐ型の各ＭＯＳトランジスタを備えた直列回路を並列に接続した構成としている。ところが、ＭＯＳトランジスタの直列回路の中間ノードがオフ時にフローティング状態となり、高速動作時は誤差が発生する恐れがある。さらに、３レベルＤ／Ａ変換回路で使用する場合には、１レベルについて不要なＭＯＳトランジスタが設けられる分だけ面積が大となる。

特開昭５９−２８７２３号公報米国特許第６，３５９，４９６号明細書

S.S.Bazarjani and W.M.Snelgrove,"Low Voltage SC Circuit Design with Low Vt MOS-FETs",Proc.Of IEEE International Symposium on Circuits and Systems(ISCAS),pp.1021-1024,May 1995

本発明は、上記事情を考慮してなされたもので、その目的は、素子数や面積が増大するのを抑制し且つ高精度に電位を出力できる構成のＤ／Ａ変換回路を提供することにある。

請求項１に記載のＤ／Ａ変換回路は、制御信号に基づいて低電位端子（Ｌ）、中間電位端子（Ｍ）、高電位端子（Ｈ）のうちいずれかの端子の電位を選択して出力端子（１０ａ）に出力する低電位用スイッチ、中間電位用スイッチ、高電位用スイッチを備え、前記高電位用スイッチは、前記高電位端子（Ｈ）と前記出力端子（１０ａ）との間に接続される第１のｐ型ＭＯＳトランジスタ（１１）を備え、前記低電位用スイッチは、前記低電位端子（Ｌ）と前記出力端子（１０ａ）との間に接続される第１のｎ型ＭＯＳトランジスタ（１４）を備え、前記中間電位用スイッチは、前記中間電位端子（Ｍ）と前記出力端子（１０ａ）との間に接続され、前記第１のｐ型ＭＯＳトランジスタ（１１）よりも低閾値電圧の第２のｐ型ＭＯＳトランジスタ（１２）および前記第１のｎ型ＭＯＳトランジスタ（１４）よりも低閾値電圧の第２のｎ型ＭＯＳトランジスタ（１３）の直列回路を備えていることを特徴とする。

上記構成を採用することにより、高電位を出力する場合には、制御信号は高電位用スイッチをオンさせ、中間電位用スイッチおよび低電位用スイッチをオフさせる。この場合、高電位用スイッチである第１のｐ型ＭＯＳトランジスタをオンさせ、低電位用スイッチである第１のｎ型ＭＯＳトランジスタをオフさせ、中間電位用スイッチの第２のｐ型ＭＯＳトランジスタをオン、同じく第２のｎ型ＭＯＳトランジスタをオフさせる。

これにより、高電位用スイッチを介して高電位の電圧が出力端子側に出力される。このとき、低電位用スイッチはオフとなって遮断される。また、中電位用スイッチは、第２のｐ型ＭＯＳトランジスタがオンされ、第２のｎ型ＭＯＳトランジスタはオフ状態とされるので、第２のｐ型ＭＯＳトランジスタと第２のｎ型ＭＯＳトランジスタとの中間ノードはフローティングではなくなり、第２のｎ型ＭＯＳトランジスタのソース／ドレイン間には一方に高電位が印加され、他方に中間電位が印加された状態でオフ状態となっている。この状態では、第２のｎ型ＭＯＳトランジスタは、ゲート−ソース間電圧が負となり、加えて基板バイアス効果が現れるため、確実にオフ状態に保持させることができ、リーク電流などを発生させることがない。

同様にして、低電位を出力する場合には、制御信号は低電位用スイッチをオンさせ、中間電位用スイッチおよび高電位用スイッチをオフさせる。この場合、低電位用スイッチである第１のｎ型ＭＯＳトランジスタをオンさせ、高電位用スイッチである第１のｐ型ＭＯＳトランジスタをオフさせ、中間電位用スイッチの第２のｎ型ＭＯＳトランジスタをオン、同じく第２のｐ型ＭＯＳトランジスタをオフさせる。

これにより、低電位用スイッチを介して低電位の電圧が出力端子側に出力される。このとき、高電位用スイッチはオフとなって遮断される。また、中間電位用スイッチは、第２のｎ型ＭＯＳトランジスタがオンされ、第２のｐ型ＭＯＳトランジスタはオフ状態とされるので、第２のｐ型ＭＯＳトランジスタと第２のｎ型ＭＯＳトランジスタとの中間ノードはフローティングではなくなり、第２のｐ型ＭＯＳトランジスタのソース／ドレイン間には一方に低電位が印加され、他方に中間電位が印加された状態でオフ状態となっている。この状態では、第２のｐ型ＭＯＳトランジスタは、ゲート−ソース間電圧が正となり、加えて基板バイアス効果が現れるため、確実にオフ状態に保持させることができ、リーク電流などを発生させることがない。

一方、中間電位を出力する場合には、制御信号は中間電位用スイッチをオンさせ、高電位用スイッチおよび低電位用スイッチをオフさせる。この場合、中間電位用スイッチである第２のｐ型ＭＯＳトランジスタおよび第２のｎ型ＭＯＳトランジスタを共にオンさせ、高電位用スイッチである第１のｐ型ＭＯＳトランジスタおよび低電位用スイッチである第１のｎ型ＭＯＳトランジスタを共にオフさせる。

これにより、中間電位用スイッチを介して中間電位の電圧が出力端子側に出力される。このとき、高電位用スイッチおよび低電位用スイッチは共にオフとなって遮断される。中間電位出力は、高電位用スイッチの第１のｐ型ＭＯＳトランジスタおよび低電位用スイッチの第１のｎ型ＭＯＳトランジスタのいずれに対しても動作に影響を与えることは無いので、オフ状態を保持させることができる。

以上により、高電位、低電位および中間電位のいずれの出力状態においても、出力を確実に保持することができ、素子数や面積が増大するのを抑制し且つ高精度に電位を出力できる。

第１実施形態を示す電気的構成図Ｄ／Ａ変換回路の電気的構成図動作説明図第２実施形態を示す電気的構成図第３実施形態を示す電気的構成図

（第１実施形態）
以下、本発明のＤ／Ａ変換回路をＡ／Ｄ変換回路の構成中に適用した場合の第１実施形態について、図１〜図３を参照して説明する。
図２は、この実施形態で用いるＤ／Ａ変換回路１を適用した１次ΔΣ（デルタシグマ）型のＡ／Ｄ変換回路２の概略構成を示している。この構成において、入力信号Ｖｉｎは、減算器３の加算信号として入力され、減算結果の出力信号は積分器４に入力される。積分器４は量子化器５に接続され、その出力を出力信号Ｖｏｕｔとしている。また量子化器５の出力信号ＶｏｕｔはＤ／Ａ変換回路１を介して減算器３の減算入力とされている。

以上の構成により、ΔΣ変調を行ってアナログ入力である入力信号Ｖｉｎを出力信号Ｖｏｕｔに変換して出力する。ここで、Ｄ／Ａ変換回路１は、３つの電位として高電位ＶＲＥＦ＋、中間電位ＶＣＭ、低電位ＶＲＥＦ−のアナログ出力を行う構成である。それぞれの電位は例えば、高電位ＶＲＥＦ＋は３．０Ｖ、中間電位ＶＣＭは１．５Ｖ、低電位ＶＲＥＦ−は０Ｖである。Ａ／Ｄ変換回路２の出力信号ＶｏｕｔによってＤ／Ａ変換回路１の出力の電位が設定される。

図１は上記したＤ／Ａ変換回路１の構成を示している。３レベルのＤ／Ａ変換回路であり、３つの端子として高電位端子Ｈ、中間電位端子Ｍおよび低電位端子Ｌを備えている。高電位端子Ｈには高電位用の電源ＶＲＥＦ＋（３．０Ｖ）、中間電位端子Ｍには中間電位用の電源ＶＣＭ（１．５Ｖ）、低電位端子Ｌには低電位用の電源ＶＲＥＦ−（０Ｖ）が接続される。出力端子１０ａにはＤＡＣ容量としてのコンデンサ１０が設けられている。

高電位端子Ｈは、ｐ型ＭＯＳトランジスタ１１を介して出力端子１０ａに接続される。中間電位端子Ｍは、低閾値電圧のｐ型ＭＯＳトランジスタ１２および低閾値電圧のｎ型ＭＯＳトランジスタ１３を直列に介して出力端子１０ａに接続される。低電位端子Ｌは、ｎ型ＭＯＳトランジスタ１４を介して出力端子１０ａに接続される。

上記した各ＭＯＳトランジスタ１１〜１４は、ｐ型ＭＯＳトランジスタ１１が第１のｐ型ＭＯＳトランジスタ、ｎ型ＭＯＳトランジスタ１４が第１のｎ型ＭＯＳトランジスタ、低閾値電圧のｐ型ＭＯＳトランジスタ１２が第２のｐ型ＭＯＳトランジスタ、低閾値電圧のｎ型ＭＯＳトランジスタ１３が第２のｎ型ＭＯＳトランジスタとして機能するものである。また、ｐ型ＭＯＳトランジスタ１１が高電位用スイッチ、ｎ型ＭＯＳトランジスタ１４が低電位用スイッチ、低閾値電圧のｐ型ＭＯＳトランジスタ１２およびｎ型ＭＯＳトランジスタ１３が中間電位用スイッチとして機能するものである。

そして、ｐ型ＭＯＳトランジスタ１２およびｎ型ＭＯＳトランジスタ１３の閾値電圧は、ｐ型ＭＯＳトランジスタ１１およびｎ型ＭＯＳトランジスタ１４の閾値電圧よりも低い閾値電圧に形成されている。

各ＭＯＳトランジスタ１１〜１４は、制御部１６によりゲート信号が与えられる。制御部１６は、量子化器５の出力あるいは制御状態によってゲート信号を出力する。Ｄ／Ａ変換回路１においては、中間電位ＶＣＭをコンデンサ１０を介して出力する場合と、高電位ＶＲＥＦ＋を出力する場合あるいは低電位ＶＲＥＦ−を出力する場合に応じてＭＯＳトランジスタ１１〜１４が後述するようにオンオフ制御される。

なお、この実施形態では、回路構成として、低電圧で動作させることを前提としており、高電位ＶＲＥＦ＋が３．０Ｖ、中間電位ＶＣＭが１．５Ｖ、低電位ＶＲＥＦ−が０Ｖとされ、低電圧の製造プロセスにて製造されるものを対象としている。また、このため、中間電位ＶＣＭ１．５Ｖの出力部分の低閾値電圧のＭＯＳトランジスタ１２、１３は、この中間電位を出力するときに確実にオン状態に移行できるように閾値電圧が設定されたものを用いている。

次に、上記構成の作用について図３も参照して説明する。量子化器５の出力信号あるいは状態に応じて、制御部１６により、Ｄ／Ａ変換回路１の出力電圧が選択的に出力される。
具体的には、制御部１６は、高電位ＶＲＥＦ＋を出力する場合には、図３（ａ）に示すように制御する。すなわち、制御部１６は、ｐ型ＭＯＳトランジスタ１１および低閾値電圧のｐ型ＭＯＳトランジスタ１２をオンさせ、ｎ型ＭＯＳトランジスタ１４および低閾値電圧のｎ型ＭＯＳトランジスタ１３をオフ状態に保持する。図では太実線により導通状態であることを示しており、同電位となっている。なお、図３（ｂ）、（ｃ）も同様に導通状態である部分を太実線で示している。

この状態では、ＭＯＳトランジスタ１１のオンにより、高電位端子ＨからＶＲＥＦ＋が出力端１０ａに印加される。ＭＯＳトランジスタ１４はオフ状態であるから、ＶＲＥＦ−は出力されない。また、このとき、同時にＭＯＳトランジスタ１２をオンさせているので、低閾値電圧のｎ型ＭＯＳトランジスタ１３は、中間電位端子ＭからＭＯＳトランジスタ１２を介してソースにＶＣＭ（１．５Ｖ）が印加され、ドレインに出力端子１０ａからＶＦＲＥＦ＋（３．０Ｖ）が印加された状態である。また、ＭＯＳトランジスタ１３のゲートはオフ状態を保持するため、０Ｖに保持されている。これにより、低閾値電圧のｎ型ＭＯＳトランジスタ１３は、ゲート−ソース間電圧が−１．５Ｖとなり、加えて基板バイアス効果が現れるため、閾値電圧が低くてもオフ状態が確実に保持され、リーク電流が発生することはない。

次に、制御部１６は、中間電位ＶＣＭを出力する場合には、図３（ｂ）に示すように制御する。すなわち、制御部１６は、低閾値電圧のｐ型ＭＯＳトランジスタ１２および低閾値電圧のｎ型ＭＯＳトランジスタ１３をオンさせ、ｐ型ＭＯＳトランジスタ１１およびｎ型ＭＯＳトランジスタ１４をオフ状態に保持する。

この状態では、ＭＯＳトランジスタ１２、１３のオンにより、中間電位端子ＭからＶＣＭが出力端１０ａに印加される。ＭＯＳトランジスタ１１およｂ１４はオフ状態であるから、ＶＲＥＦ＋およびＶＲＥＦ−はいずれも出力されない。

次に、制御部１６は、低電位ＶＲＥＦ−を出力する場合には、図３（ｃ）に示すように制御する。すなわち、制御部１６は、ｎ型ＭＯＳトランジスタ１４および低閾値電圧のｎ型ＭＯＳトランジスタ１３をオンさせ、ｐ型ＭＯＳトランジスタ１１および低閾値電圧のｐ型ＭＯＳトランジスタ１２をオフ状態に保持する。

この状態では、ＭＯＳトランジスタ１４のオンにより、低電位端子ＬからＶＲＥＦ−が出力端子１０ａに印加される。ＭＯＳトランジスタ１１はオフ状態であるから、ＶＲＥＦ＋は出力されない。また、このとき、同時にＭＯＳトランジスタ１３をオンさせているので、低閾値電圧のｐ型ＭＯＳトランジスタ１２は、中間電位端子ＭからソースにＶＣＭ（１．５Ｖ）が印加され、出力端子１０ａからドレインにＶＦＲＥＦ−（０Ｖ）が印加された状態である。また、ＭＯＳトランジスタ１２のゲートはオフ状態を保持するため、０Ｖに保持されている。これにより、低閾値電圧のｐ型ＭＯＳトランジスタ１３は、ゲート−ソース間電圧が１．５Ｖとなり、加えて基板バイアス効果が現れるため、閾値電圧が低くてもオフ状態が確実に保持され、リーク電流が発生することはない。

以上のように、制御部１６により各ＭＯＳトランジスタ１１〜１４のオンオフの制御が行われるので、３つの状態の出力である高電位ＶＲＥＦ＋、中間電位ＶＣＭ、低電位ＶＲＥＦ−のいずれを出力する場合でも、オフ状態のＭＯＳトランジスタがリーク電流を流してしまうことを防止できる。

この結果、中間電位ＶＣＭの出力制御のために、低閾値電圧のｐ型ＭＯＳトランジスタ１２およびｎ型ＭＯＳトランジスタ１３を直列にして設けることで、トランジスタの個数を最小限にして高精度で高電位、中間電および低電位の電圧を出力することができる。

また、中間電位ＶＣＭの出力時にはＭＯＳトランジスタ１２および１３を同時にオンさせることで出力させ、他の電位の出力時には一方のＭＯＳトランジスタをオン、他方のＭＯＳトランジスタをオフさせることで、オフ状態のソース−ゲート間のゲートバイアスを負にすることができ、リーク電流などを発生させることなく、確実にオフ状態を保持させることができる。

また、上記実施形態では、中間電位ＶＣＭの出力段の低閾値電圧のＭＯＳトランジスタ１２、１３の直列回路において、ｎ型のＭＯＳトランジスタ１３をコンデンサ１０側に配置する構成としているので次の効果もある。

すなわち、一般に、ｐ型およびｎ型のＭＯＳトランジスタのオン抵抗を同じ値にするためには、ｐ型のＭＯＳトランジスタの面積を大きくすることがある。このため、ｎ型のＭＯＳトランジスタに比べてｐ型のＭＯＳトランジスタは寄生容量としてのドレイン容量が大きくなる傾向にある。この結果、コンデンサ１０側にｎ型のＭＯＳトランジスタ１３を配置するので、例えば、高電位ＶＲＥＦ＋を出力する場合に、コンデンサ１０に対する充電時間がｐ型のＭＯＳトランジスタ１２を設ける場合に比べて短くすることができ、スイッチング速度が速くなる。
したがって、スイッチング速度が優先される場合には、この実施形態のように低閾値電圧のｎ型のＭＯＳトランジスタ１３をコンデンサ１０側に配置することが好ましい。

（第２実施形態）
図４は第２実施形態を示している。第１実施形態と異なるところは、中間電位端子Ｍ側から出力端子１０ａの間に設けた低閾値電圧のＭＯＳトランジスタ１２、１３の配置を入れ替えたところである。したがって、低閾値電圧のｐ型のＭＯＳトランジスタ１２が出力端子１０ａ側に配置された構成である。この構成においては、第１実施形態と動作条件も同様である。したがって、ＭＯＳトランジスタ１２、１３の配置を入れ替えても同様の作用効果を得ることができる。

（第３実施形態）
図５（ａ）、（ｂ）は第３実施形態を示している。第１実施形態と異なるところは、図５（ａ）のものでは、中間電位端子Ｍに加えて中間電位端子Ｍａ、Ｍｂ、…など複数設けた構成である。これは複数の中間電位ＶＣＭ、ＶＣＭａ、ＶＣＭｂ、…などを用いる場合に対応した構成である。中間電位端子Ｍａ（Ｍｂ、…）には、それぞれ中間電位用スイッチとして、低閾値電圧のＭＯＳトランジスタ１２、１３に相当する低閾値電圧のＭＯＳトランジスタ１２ａ、１３ａ（１２ｂ、１３ｂ、…）が接続される構成である。このように中間電位端子と、中間電位用スイッチが、２つ以上ある場合でも同様の作用効果を得ることができる。

また、図５（ｂ）に示すように、高電位端子Ｈ、中間電位Ｍおよび低電位端子Ｌのうち少なくとも１つの電位端子と、その電位用スイッチが２つ以上でも同様の作用効果を得ることができる。例えば、図示の構成では、図５（ａ）の構成に加えて、高電位端子Ｈに加えて高電位端子Ｈａ、…など複数設け、低電位端子Ｌに加えて低電位端子Ｌａ、…など複数設けた構成である。高電位端子Ｈａ、…には高電位ＶＲＥＦ＋ａ、…などを用い、低電位端子Ｌａ、…には低電位ＶＲＥＦ−ａ、などを用いる場合に対応した構成である。高電位端子Ｈａには、高電位用スイッチとして、ＭＯＳトランジスタ１１に相当するＭＯＳトランジスタ１１ａが接続される。低電位端子Ｌａには、低電位用スイッチとして、ＭＯＳトランジスタ１４に相当するＭＯＳトランジスタ１４ａが接続される。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

ｐ型ＭＯＳトランジスタ１１、ｎ型ＭＯＳトランジスタ１４の閾値電圧や、低閾値電圧のｐ型ＭＯＳトランジスタ１２、ｎ型ＭＯＳトランジスタ１３の閾値電圧は、ｐ型ＭＯＳトランジスタ１２の閾値電圧がｐ型ＭＯＳトランジスタ１１の閾値電圧よりも低く、ｎ型ＭＯＳトランジスタ１３の閾値電圧がｎ型ＭＯＳトランジスタ１４の閾値電圧よりも低い関係を満たす条件であれば適宜の電圧に設定することができる。

また、高電位ＶＲＥＦ＋、中間電位ＶＣＭ、低電位ＶＲＥＦ−についても、高電位ＶＲＥＦ＋が中間電位ＶＣＭよりも高く、低電位ＶＲＥＦ−が中間電位ＶＣＭよりも低い関係を満たす条件であれば適宜の電位に設定することができる。

コンデンサ１０は、省略した構成とすることもできる。
上記実施形態では、１次のΔΣ型Ａ／Ｄ変換回路１への適用例として示しているが、２次以上のものにも適用可能であるし、オーバーサンプリング型の他のものにも適用できるし、巡回型などのナイキスト型のものでもフィードバックする部分に用いることができる。さらには、Ａ／Ｄ変換回路以外の回路にもＤ／Ａ変換回路として用いることができる。

図面中、１はＤ／Ａ変換回路、２はΔΣ型のＡ／Ｄ変換回路、３は減算器、４は積分器、５は量子化器、１０はコンデンサ（ＤＡＣ容量）、１０ａは出力端子、１１、１１ａはｐ型ＭＯＳトランジスタ（高電位用スイッチ、第１のｐ型ＭＯＳトランジスタ）、１２、１２ａは低閾値電圧のｐ型ＭＯＳトランジスタ（中間電位用スイッチ、第２のｐ型ＭＯＳトランジスタ）、１３、１３ａは低閾値電圧のｎ型ＭＯＳトランジスタ（中間電位用スイッチ、第２のｎ型ＭＯＳトランジスタ）、１４、１４ａはｎ型ＭＯＳトランジスタ（低電位用スイッチ、第１のｎ型ＭＯＳトランジスタ）、１６は制御部、Ｈ、Ｈａ、…は高電位端子、Ｍ、Ｍａ、…は中間電位端子、Ｌ、Ｌａ、…は低電位端子である。

Claims

制御信号に基づいて低電位端子（Ｌ）、中間電位端子（Ｍ）、高電位端子（Ｈ）のうちいずれかの端子の電位を選択して出力端子（１０ａ）に出力する低電位用スイッチ、中間電位用スイッチ、高電位用スイッチを備え、
前記高電位用スイッチは、前記高電位端子（Ｈ）と前記出力端子（１０ａ）との間に接続される第１のｐ型ＭＯＳトランジスタ（１１）を備え、
前記低電位用スイッチは、前記低電位端子（Ｌ）と前記出力端子（１０ａ）との間に接続される第１のｎ型ＭＯＳトランジスタ（１４）を備え、
前記中間電位用スイッチは、前記中間電位端子（Ｍ）と前記出力端子（１０ａ）との間に接続され、前記第１のｐ型ＭＯＳトランジスタ（１１）よりも低閾値電圧の第２のｐ型ＭＯＳトランジスタ（１２）および前記第１のｎ型ＭＯＳトランジスタ（１４）よりも低閾値電圧の第２のｎ型ＭＯＳトランジスタ（１３）の直列回路を備え
ていることを特徴とするＤ／Ａ変換回路。
請求項１に記載のＤ／Ａ変換回路において、
前記中間電位用スイッチは、前記第２のｎ型ＭＯＳトランジスタ（１３）が前記出力端子（１０ａ）側に接続されていることを特徴とするＤ／Ａ変換回路。
請求項１に記載のＤ／Ａ変換回路において、
前記中間電位用スイッチは、前記第２のｐ型ＭＯＳトランジスタ（１２）が前記出力端子（１０ａ）側に接続されていることを特徴とするＤ／Ａ変換回路。
請求項１から３のいずれか一項に記載のＤ／Ａ変換回路において、
前記低電位用スイッチ、高電位用スイッチおよび中間電位用スイッチを制御する制御部（１６）を備え、
前記制御部は、
前記高電位を出力するときに、前記第１のｐ型ＭＯＳトランジスタ（１１）および前記第２のｐ型ＭＯＳトランジスタ（１２）をオン、前記第１のｎ型ＭＯＳトランジスタ（１４）および前記第２のｎ型ＭＯＳトランジスタ（１３）をオフさせ、
前記中間電位を出力するときに、前記第２のｐ型ＭＯＳトランジスタ（１２）および第２のｎ型ＭＯＳトランジスタ（１３）をオン、前記第１のｐ型ＭＯＳトランジスタ（１１）および第１のｎ型ＭＯＳトランジスタ（１４）をオフさせ、
前記低電位を出力するときに、前記第１のｎ型ＭＯＳトランジスタ（１４）および前記第２のｎ型ＭＯＳトランジスタ（１３）をオン、前記第１のｐ型ＭＯＳトランジスタ（１１）および前記第２のｐ型ＭＯＳトランジスタ（１２）をオフさせることを特徴とするＤ／Ａ変換回路。
請求項１から４のいずれか一項に記載のＤ／Ａ変換回路において、
ΔΣ（デルタシグマ）型などのオーバーサンプリング型もしくは巡回型などのナイキスト型のＡ／Ｄ変換回路（２）に用いられることを特徴とするＤ／Ａ変換回路。