JP2003224477A - Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 - Google Patents
Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置Info
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Abstract
(57)【要約】
【課題】 出力アナログ電圧値の単調性および連続性の
確保が容易となるように高いＤ／Ａ変換精度を得ること
のできる複数段階のＤ／Ａコンバータ回路を提供する。 【解決手段】 初段Ｄ／Ａコンバータ１は基準電圧ＶＨ
・ＶＬを用いて上位ｍビットのデジタルデータから基準
電圧ＶH ・ＶL を生成する。制御器４は基準電圧ＶH ・
ＶL の電圧レベルの高低関係に応じた制御信号ＣＬを出
力する。反転器５は制御信号ＣＬから基準電圧ＶH が基
準電圧ＶL よりも高いと判定したときは下位ｎビットの
デジタルデータをそのまま、低いと判定したときは下位
ｎビットのデジタルデータを反転して次段Ｒ−２Ｒラダ
ー抵抗型Ｄ／Ａコンバータ２に入力する。次段Ｒ−２Ｒ
ラダー抵抗型Ｄ／Ａコンバータ２は基準電圧ＶH ・ＶL
を切り替えるスイッチを反転器５から入力されるデジタ
ルデータで動作させ、デジタル入力データＤｉｎに対応
するアナログ出力電圧値を出力する。
確保が容易となるように高いＤ／Ａ変換精度を得ること
のできる複数段階のＤ／Ａコンバータ回路を提供する。 【解決手段】 初段Ｄ／Ａコンバータ１は基準電圧ＶＨ
・ＶＬを用いて上位ｍビットのデジタルデータから基準
電圧ＶH ・ＶL を生成する。制御器４は基準電圧ＶH ・
ＶL の電圧レベルの高低関係に応じた制御信号ＣＬを出
力する。反転器５は制御信号ＣＬから基準電圧ＶH が基
準電圧ＶL よりも高いと判定したときは下位ｎビットの
デジタルデータをそのまま、低いと判定したときは下位
ｎビットのデジタルデータを反転して次段Ｒ−２Ｒラダ
ー抵抗型Ｄ／Ａコンバータ２に入力する。次段Ｒ−２Ｒ
ラダー抵抗型Ｄ／Ａコンバータ２は基準電圧ＶH ・ＶL
を切り替えるスイッチを反転器５から入力されるデジタ
ルデータで動作させ、デジタル入力データＤｉｎに対応
するアナログ出力電圧値を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されるデジタ
ル信号をアナログ信号に変換するＲ−２Ｒラダー抵抗網
を用いたＤ／Ａコンバータ回路に関し、特に２段階のＤ
／Ａ変換処理にて分解能向上を図る２段階Ｄ／Ａコンバ
ータ回路に関するものである。
ル信号をアナログ信号に変換するＲ−２Ｒラダー抵抗網
を用いたＤ／Ａコンバータ回路に関し、特に２段階のＤ
／Ａ変換処理にて分解能向上を図る２段階Ｄ／Ａコンバ
ータ回路に関するものである。
【０００２】
【従来の技術】Ｒ−２Ｒラダー抵抗網からなるＤ／Ａ
（デジタルーアナログ）コンバータは、デジタル入力信
号をアナログ信号に変換して出力する回路で、例えば図
８に示すＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７０の
ように、抵抗値がＲ、２Ｒ（ＲとＲとの直列抵抗値）の
抵抗から成る抵抗網７１と、この抵抗網７１に接続され
たスイッチ群７３と、オフセットレベル制御抵抗７２と
から構成される。図８では、スイッチ群７３を構成する
スイッチＳＷ３・ＳＷ４・ＳＷ５にそれぞれ、デジタル
入力信号Ｄ３・Ｄ４・Ｄ５が入力される３ビットの例が
示されている。デジタル入力信号Ｄ３はＭＳＢであり、
デジタル入力信号Ｄ５はＬＳＢである。オフセットレベ
ル制御抵抗７２の一端はオフセット端子ＯＦＦＣＲとな
っている。
（デジタルーアナログ）コンバータは、デジタル入力信
号をアナログ信号に変換して出力する回路で、例えば図
８に示すＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７０の
ように、抵抗値がＲ、２Ｒ（ＲとＲとの直列抵抗値）の
抵抗から成る抵抗網７１と、この抵抗網７１に接続され
たスイッチ群７３と、オフセットレベル制御抵抗７２と
から構成される。図８では、スイッチ群７３を構成する
スイッチＳＷ３・ＳＷ４・ＳＷ５にそれぞれ、デジタル
入力信号Ｄ３・Ｄ４・Ｄ５が入力される３ビットの例が
示されている。デジタル入力信号Ｄ３はＭＳＢであり、
デジタル入力信号Ｄ５はＬＳＢである。オフセットレベ
ル制御抵抗７２の一端はオフセット端子ＯＦＦＣＲとな
っている。
【０００３】Ｒ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７
０の動作原理を、図８を用いてより具体的に説明する。
スイッチ群７３のスイッチＳＷ３〜ＳＷ５は、対応する
デジタル入力がＨＩＧＨであるときにＶｄｄを、ＬＯＷ
であるときにＧｎｄを抵抗網７１に入力するように切り
替わる。デジタル入力信号Ｄ３〜Ｄ５の入力によって、
アナログ出力電圧Ａｏｕｔは、 Ａｏｕｔ＝｛（Ｄ３×２2 十Ｄ４×２1 十Ｄ５×２0 ）
／２3 ｝Ｖｄｄ十オフセット と表現できる。ここで、Ｄｎ（ｎ＝３，４，５）は０ま
たは１（デジタル入力コードによる）である。オフセッ
トは、オフセット端子ＯＦＦＣＲに入力される電圧によ
って変動する。
０の動作原理を、図８を用いてより具体的に説明する。
スイッチ群７３のスイッチＳＷ３〜ＳＷ５は、対応する
デジタル入力がＨＩＧＨであるときにＶｄｄを、ＬＯＷ
であるときにＧｎｄを抵抗網７１に入力するように切り
替わる。デジタル入力信号Ｄ３〜Ｄ５の入力によって、
アナログ出力電圧Ａｏｕｔは、 Ａｏｕｔ＝｛（Ｄ３×２2 十Ｄ４×２1 十Ｄ５×２0 ）
／２3 ｝Ｖｄｄ十オフセット と表現できる。ここで、Ｄｎ（ｎ＝３，４，５）は０ま
たは１（デジタル入力コードによる）である。オフセッ
トは、オフセット端子ＯＦＦＣＲに入力される電圧によ
って変動する。
【０００４】図９（ａ）に示すように、オフセット端子
ＯＦＦＣＲにＧｎｄを入力したときにはアナログ出力は
Ｇｎｄ〜（Ｖｄｄ−１ＬＳＢ）となり、図９（ｂ）に示
すように、オフセット端子ＯＦＦＣＲにＶｄｄを入力し
たときのアナログ出力は（Ｇｎｄ＋１ＬＳＢ）〜Ｖｄｄ
となる。また、図９（ｃ）に示すように、オフセット端
子ＯＦＦＣＲにＧｎｄとＶｄｄとの中間値の電圧を入力
したときのアナログ出力は図８（ａ）および（ｂ）の中
間の値をとる。
ＯＦＦＣＲにＧｎｄを入力したときにはアナログ出力は
Ｇｎｄ〜（Ｖｄｄ−１ＬＳＢ）となり、図９（ｂ）に示
すように、オフセット端子ＯＦＦＣＲにＶｄｄを入力し
たときのアナログ出力は（Ｇｎｄ＋１ＬＳＢ）〜Ｖｄｄ
となる。また、図９（ｃ）に示すように、オフセット端
子ＯＦＦＣＲにＧｎｄとＶｄｄとの中間値の電圧を入力
したときのアナログ出力は図８（ａ）および（ｂ）の中
間の値をとる。
【０００５】このＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバー
タ７０は、Ｒと２Ｒとの比が正確に１：２のときに上式
のアナログ出力Ａｏｕｔを出力するが、図８からも明ら
かなように実際はスイッチＳＷ３〜ＳＷ５のオン抵抗に
より、２Ｒ側が２Ｒ＋α（αはスイッチのオン抵抗）で
あり、特開平０１−０４２９２４号公報、特開平０２−
０１３０１４号公報、特開平０２−２０２２２７号公報
や特開平０４−１３８７２５号公報などに開示されてい
る内容では、Ｒ側にも常時オンのスイッチを入れて、Ｒ
側と２Ｒ側との１：２の比を補償している。また２Ｒ側
の抵抗値をスイッチのオン抵抗分だけ元々差し引いて作
りこみ、１：２の比を補償することも可能である。ま
た、特開平３−７７４３０号公報では、オフセットレベ
ル制御抵抗の入力端子に入力される電圧を、２Ｒ側の入
力端子に入力される上限電圧と下限電圧とに切り替える
ことにより、抵抗素子の高精度化を図らずに高分解能お
よび高精度のＤ／Ａコンバータを実現している。
タ７０は、Ｒと２Ｒとの比が正確に１：２のときに上式
のアナログ出力Ａｏｕｔを出力するが、図８からも明ら
かなように実際はスイッチＳＷ３〜ＳＷ５のオン抵抗に
より、２Ｒ側が２Ｒ＋α（αはスイッチのオン抵抗）で
あり、特開平０１−０４２９２４号公報、特開平０２−
０１３０１４号公報、特開平０２−２０２２２７号公報
や特開平０４−１３８７２５号公報などに開示されてい
る内容では、Ｒ側にも常時オンのスイッチを入れて、Ｒ
側と２Ｒ側との１：２の比を補償している。また２Ｒ側
の抵抗値をスイッチのオン抵抗分だけ元々差し引いて作
りこみ、１：２の比を補償することも可能である。ま
た、特開平３−７７４３０号公報では、オフセットレベ
ル制御抵抗の入力端子に入力される電圧を、２Ｒ側の入
力端子に入力される上限電圧と下限電圧とに切り替える
ことにより、抵抗素子の高精度化を図らずに高分解能お
よび高精度のＤ／Ａコンバータを実現している。
【０００６】また、このＲ−２Ｒ抵抗ラダー型Ｄ／Ａコ
ンバータは、図８のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバ
ータ７０からも分かるように、デジタル入力信号のビッ
ト数ｎに対する必要なユニット抵抗Ｒの数は３ｎ＋１と
計算される。従って、バイナリ抵抗型Ｄ／Ａコンバータ
（ビット数ｎに対してユニット抵抗数２n −１）に比べ
て抵抗の使用範囲が狭くて済み、しかも抵抗の精度は絶
対値ではなく比精度を確保するだけで高性能のＤ／Ａコ
ンバータを構成できるため、ＩＣ化に有利な方式であ
る。
ンバータは、図８のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバ
ータ７０からも分かるように、デジタル入力信号のビッ
ト数ｎに対する必要なユニット抵抗Ｒの数は３ｎ＋１と
計算される。従って、バイナリ抵抗型Ｄ／Ａコンバータ
（ビット数ｎに対してユニット抵抗数２n −１）に比べ
て抵抗の使用範囲が狭くて済み、しかも抵抗の精度は絶
対値ではなく比精度を確保するだけで高性能のＤ／Ａコ
ンバータを構成できるため、ＩＣ化に有利な方式であ
る。
【０００７】しかしながら、上記Ｒ−２Ｒラダー抵抗型
Ｄ／Ａコンバータでのラダー抵抗網に用いられる抵抗間
の比精度はトリミング無しで０．０５％程度までしか得
られないため、１０ビット以上のＤ／ＡコンバータをＲ
−２Ｒ抵抗ラダー網のみで構成するのは困難である。
Ｄ／Ａコンバータでのラダー抵抗網に用いられる抵抗間
の比精度はトリミング無しで０．０５％程度までしか得
られないため、１０ビット以上のＤ／ＡコンバータをＲ
−２Ｒ抵抗ラダー網のみで構成するのは困難である。
【０００８】コストのかかるトリミングをせずに分解能
を上げるには、図１０に示す２段階Ｄ／Ａコンバータ回
路９０のようにＤ／Ａ変換を２段階（一般に複数段でよ
い）で処理する方法がある。２段階Ｄ／Ａコンバータ回
路９０は、初段Ｄ／Ａコンバータ９１、次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータ９２、ラッチ回路９３、お
よび基準電圧発生回路９４を備えている。２段階処理の
最初のＤ／Ａ変換処理を行う初段Ｄ／Ａコンバータ９１
には、クロック信号ＣＫに従ってラッチ回路９３によっ
てラッチが行われたデジタル入力データＤｉｎの上位ｍ
ビットのデジタル入力が行われる。初段Ｄ／Ａコンバー
タ９１では、上位ｍビットに応じたアナログ出力電圧と
上記上位ｍビットに１を加えたデジタル入力に応じたア
ナログ出力電圧を、基準電圧発生回路９４から入力され
る基準電圧ＶＨ・ＶＬを用いてそれぞれ基準電圧ＶL 、
基準電圧ＶH として出力する。
を上げるには、図１０に示す２段階Ｄ／Ａコンバータ回
路９０のようにＤ／Ａ変換を２段階（一般に複数段でよ
い）で処理する方法がある。２段階Ｄ／Ａコンバータ回
路９０は、初段Ｄ／Ａコンバータ９１、次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータ９２、ラッチ回路９３、お
よび基準電圧発生回路９４を備えている。２段階処理の
最初のＤ／Ａ変換処理を行う初段Ｄ／Ａコンバータ９１
には、クロック信号ＣＫに従ってラッチ回路９３によっ
てラッチが行われたデジタル入力データＤｉｎの上位ｍ
ビットのデジタル入力が行われる。初段Ｄ／Ａコンバー
タ９１では、上位ｍビットに応じたアナログ出力電圧と
上記上位ｍビットに１を加えたデジタル入力に応じたア
ナログ出力電圧を、基準電圧発生回路９４から入力され
る基準電圧ＶＨ・ＶＬを用いてそれぞれ基準電圧ＶL 、
基準電圧ＶH として出力する。
【０００９】２段階処理の次のＤ／Ａ変換処理を行う次
段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２には、ク
ロック信号ＣＫに従ってラッチ回路９３によってラッチ
が行われたデジタル入力データＤｉｎの下位ｎビットの
デジタル入力が行われる。次段Ｒ−２Ｒラダー抵抗型Ｄ
／Ａコンバータ９２では、初段Ｄ／Ａコンバータ９１か
ら入力される基準電圧ＶL ・ＶH と下位ｎビットとから
デジタル入力データＤｉｎの最終的なアナログ信号Ａｏ
ｕｔを生成して出力する。この次段Ｒ−２Ｒラダー抵抗
型Ｄ／Ａコンバータ９２には、前述した図８に示すよう
なＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータが用いられ、
図８におけるＶｄｄを基準電圧ＶHH、ＧＮＤを基準電圧
ＶLLとすることができる。
段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２には、ク
ロック信号ＣＫに従ってラッチ回路９３によってラッチ
が行われたデジタル入力データＤｉｎの下位ｎビットの
デジタル入力が行われる。次段Ｒ−２Ｒラダー抵抗型Ｄ
／Ａコンバータ９２では、初段Ｄ／Ａコンバータ９１か
ら入力される基準電圧ＶL ・ＶH と下位ｎビットとから
デジタル入力データＤｉｎの最終的なアナログ信号Ａｏ
ｕｔを生成して出力する。この次段Ｒ−２Ｒラダー抵抗
型Ｄ／Ａコンバータ９２には、前述した図８に示すよう
なＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータが用いられ、
図８におけるＶｄｄを基準電圧ＶHH、ＧＮＤを基準電圧
ＶLLとすることができる。
【００１０】また、初段Ｄ／Ａコンバータ９１の例とし
て、図１１に示す抵抗ストリング型（電圧ポテンショメ
ータ型とも呼ばれる）Ｄ／Ａコンバータ９１ａを用い
る。図１１ではデジタル入力データＤｉｎの上位ビット
が３ビットで８段階の例を示してある。抵抗ストリング
型Ｄ／Ａコンバータ９１ａは、抵抗ストリング１０１、
基準電圧スイッチ１０２・１０３、上限基準電圧ＶHHバ
ッファアンプ１０４、および下限基準電圧ＶLLバッファ
アンプ１０５を備えている。
て、図１１に示す抵抗ストリング型（電圧ポテンショメ
ータ型とも呼ばれる）Ｄ／Ａコンバータ９１ａを用い
る。図１１ではデジタル入力データＤｉｎの上位ビット
が３ビットで８段階の例を示してある。抵抗ストリング
型Ｄ／Ａコンバータ９１ａは、抵抗ストリング１０１、
基準電圧スイッチ１０２・１０３、上限基準電圧ＶHHバ
ッファアンプ１０４、および下限基準電圧ＶLLバッファ
アンプ１０５を備えている。
【００１１】抵抗ストリング１０１は抵抗ｒ０〜ｒ７が
直列に接続された分圧回路であり、抵抗ｒ０側の一端に
基準電圧ＶＨが、抵抗ｒ７側の一端に基準電圧ＶＬがそ
れぞれ入力される。基準電圧スイッチ１０２はスイッチ
ＳＨ０〜ＳＨ７を備えており、各スイッチは順に抵抗ｒ
０〜ｒ７の基準電圧ＶＨ入力側一端の電圧を上限基準電
圧ＶHHバッファアンプ１０４に入力するためのスイッチ
である。基準電圧スイッチ１０３はスイッチＳＬ０〜Ｓ
Ｌ７を備えており、各スイッチは順に抵抗ｒ０〜ｒ７の
基準電圧ＶＬ入力側一端の電圧を下限基準電圧ＶLLバッ
ファアンプ１０５に入力するためのスイッチである。各
スイッチは、図１１には図示しないが図１０に図示した
初段Ｄ／Ａコンバータ９１の内部のデコーダによる上位
３ビットのデコード結果に応じた制御信号で開閉され
る。
直列に接続された分圧回路であり、抵抗ｒ０側の一端に
基準電圧ＶＨが、抵抗ｒ７側の一端に基準電圧ＶＬがそ
れぞれ入力される。基準電圧スイッチ１０２はスイッチ
ＳＨ０〜ＳＨ７を備えており、各スイッチは順に抵抗ｒ
０〜ｒ７の基準電圧ＶＨ入力側一端の電圧を上限基準電
圧ＶHHバッファアンプ１０４に入力するためのスイッチ
である。基準電圧スイッチ１０３はスイッチＳＬ０〜Ｓ
Ｌ７を備えており、各スイッチは順に抵抗ｒ０〜ｒ７の
基準電圧ＶＬ入力側一端の電圧を下限基準電圧ＶLLバッ
ファアンプ１０５に入力するためのスイッチである。各
スイッチは、図１１には図示しないが図１０に図示した
初段Ｄ／Ａコンバータ９１の内部のデコーダによる上位
３ビットのデコード結果に応じた制御信号で開閉され
る。
【００１２】上限基準電圧ＶHHバッファアンプ１０４は
基準電圧スイッチ１０２のいずれかのスイッチを介して
入力される電圧を上限基準電圧ＶHHとして出力する。下
限基準電圧ＶLLバッファアンプ１０５は基準電圧スイッ
チ１０３のいずれかのスイッチを介して入力される電圧
を下限基準電圧ＶLLとして出力する。
基準電圧スイッチ１０２のいずれかのスイッチを介して
入力される電圧を上限基準電圧ＶHHとして出力する。下
限基準電圧ＶLLバッファアンプ１０５は基準電圧スイッ
チ１０３のいずれかのスイッチを介して入力される電圧
を下限基準電圧ＶLLとして出力する。
【００１３】上記の構成の抵抗ストリング型Ｄ／Ａコン
バータ９１ａでは、例えば、デジタル入力データＤｉｎ
の上位３ビットが「１１１」であるときには抵抗ｒ０の
両端の各電圧をスイッチＳＨ０およびＳＬ０をオンにし
て上限基準電圧ＶHHと下限基準電圧ＶLLとして出力す
る。また、上位３ビットが「１１０」であるときには抵
抗ｒ１の両端の各電圧をスイッチＳＨ１およびＳＬ１を
オンにして上限基準電圧ＶHHと下限基準電圧ＶLLとして
出力する。以下、上位３ビットの「０００」までをデジ
タル入力に応じてスイッチを操作することにより基準電
圧ＶH ・ＶL としての上限基準電圧ＶHHと下限基準電圧
ＶLLとが出力される。
バータ９１ａでは、例えば、デジタル入力データＤｉｎ
の上位３ビットが「１１１」であるときには抵抗ｒ０の
両端の各電圧をスイッチＳＨ０およびＳＬ０をオンにし
て上限基準電圧ＶHHと下限基準電圧ＶLLとして出力す
る。また、上位３ビットが「１１０」であるときには抵
抗ｒ１の両端の各電圧をスイッチＳＨ１およびＳＬ１を
オンにして上限基準電圧ＶHHと下限基準電圧ＶLLとして
出力する。以下、上位３ビットの「０００」までをデジ
タル入力に応じてスイッチを操作することにより基準電
圧ＶH ・ＶL としての上限基準電圧ＶHHと下限基準電圧
ＶLLとが出力される。
【００１４】但し、ここで用いられる上限基準電圧ＶHH
バッファアンプ１０４および下限基準電圧ＶLLバッファ
アンプ１０５の出力電圧には、通常、バッファアンプの
入力トランジスタのバラツキに起因するオフセットが存
在するため、図１２に示すように初段Ｄ／Ａコンバータ
９１ａでの上位ビットの切り替え時に、アナログ出力電
圧範囲の境界に不連続点が発生する可能性がある。従っ
て、単調性および連続性を必須とする用途では、図１３
のようにスイッチの接続を工夫した抵抗ストリング型Ｄ
／Ａコンバータ９１ｂが用いられる。
バッファアンプ１０４および下限基準電圧ＶLLバッファ
アンプ１０５の出力電圧には、通常、バッファアンプの
入力トランジスタのバラツキに起因するオフセットが存
在するため、図１２に示すように初段Ｄ／Ａコンバータ
９１ａでの上位ビットの切り替え時に、アナログ出力電
圧範囲の境界に不連続点が発生する可能性がある。従っ
て、単調性および連続性を必須とする用途では、図１３
のようにスイッチの接続を工夫した抵抗ストリング型Ｄ
／Ａコンバータ９１ｂが用いられる。
【００１５】図１３の抵抗ストリング型Ｄ／Ａコンバー
タ９１ｂは、抵抗ストリング１１１、基準電圧スイッチ
１１２、基準電圧ＶH バッファアンプ１１３、および基
準電圧ＶL バッファアンプ１１４を備えている。抵抗ス
トリング１１１は図１１の抵抗ストリング１０１と同じ
構成である。基準電圧スイッチ１１２はスイッチＳＨ０
〜ＳＨ７およびスイッチＳＬ０〜ＳＬ７を備えており、
スイッチＳＬｋとスイッチＳＨ（ｋ＋１）（ｋ＝０，
１，２，…６）とを同じスイッチが兼ねている。スイッ
チＳＨ０・ＳＨ２（ＳＬ１）・ＳＨ４（ＳＬ３）・ＳＨ
６（ＳＬ５）の各スイッチは順に抵抗ｒ０・ｒ２・ｒ４
・ｒ６の基準電圧ＶＨ入力側一端の電圧を基準電圧ＶH
バッファアンプ１１３に入力するためのスイッチであ
り、スイッチＳＬ７は抵抗ｒ７の基準電圧ＶＬ入力側一
端の電圧を基準電圧ＶH バッファアンプ１１３に入力す
るためのスイッチである。スイッチＳＨ１（ＳＬ０）・
ＳＨ３（ＳＬ４）・ＳＨ５（ＳＬ４）・ＳＨ７（ＳＬ
６）の各スイッチは順に抵抗ｒ１・ｒ３・ｒ５・ｒ７の
基準電圧ＶＨ入力側一端の電圧を基準電圧ＶL バッファ
アンプ１１４に入力するためのスイッチである。各スイ
ッチは、図１３には図示しないが図１４に図示した抵抗
ストリング型Ｄ／Ａコンバータ９１ｂの内部のデコーダ
による上位３ビットのデコード結果に応じた制御信号で
開閉される。
タ９１ｂは、抵抗ストリング１１１、基準電圧スイッチ
１１２、基準電圧ＶH バッファアンプ１１３、および基
準電圧ＶL バッファアンプ１１４を備えている。抵抗ス
トリング１１１は図１１の抵抗ストリング１０１と同じ
構成である。基準電圧スイッチ１１２はスイッチＳＨ０
〜ＳＨ７およびスイッチＳＬ０〜ＳＬ７を備えており、
スイッチＳＬｋとスイッチＳＨ（ｋ＋１）（ｋ＝０，
１，２，…６）とを同じスイッチが兼ねている。スイッ
チＳＨ０・ＳＨ２（ＳＬ１）・ＳＨ４（ＳＬ３）・ＳＨ
６（ＳＬ５）の各スイッチは順に抵抗ｒ０・ｒ２・ｒ４
・ｒ６の基準電圧ＶＨ入力側一端の電圧を基準電圧ＶH
バッファアンプ１１３に入力するためのスイッチであ
り、スイッチＳＬ７は抵抗ｒ７の基準電圧ＶＬ入力側一
端の電圧を基準電圧ＶH バッファアンプ１１３に入力す
るためのスイッチである。スイッチＳＨ１（ＳＬ０）・
ＳＨ３（ＳＬ４）・ＳＨ５（ＳＬ４）・ＳＨ７（ＳＬ
６）の各スイッチは順に抵抗ｒ１・ｒ３・ｒ５・ｒ７の
基準電圧ＶＨ入力側一端の電圧を基準電圧ＶL バッファ
アンプ１１４に入力するためのスイッチである。各スイ
ッチは、図１３には図示しないが図１４に図示した抵抗
ストリング型Ｄ／Ａコンバータ９１ｂの内部のデコーダ
による上位３ビットのデコード結果に応じた制御信号で
開閉される。
【００１６】基準電圧ＶH バッファアンプ１１３は基準
電圧スイッチ１１２から入力される電圧を基準電圧ＶH
として出力し、基準電圧ＶL バッファアンプ１１４は基
準電圧スイッチ１１２から入力される電圧を基準電圧Ｖ
L として出力する。
電圧スイッチ１１２から入力される電圧を基準電圧ＶH
として出力し、基準電圧ＶL バッファアンプ１１４は基
準電圧スイッチ１１２から入力される電圧を基準電圧Ｖ
L として出力する。
【００１７】上記の構成の抵抗ストリング型Ｄ／Ａコン
バータ９１ｂでは、例えば、デジタル入力データＤｉｎ
の上位３ビットが「１１１」であるときには抵抗ｒ０の
両端の各電圧をスイッチＳＨ０およびＳＬ０（ＳＨ１）
をオンにして基準電圧ＶH と基準電圧ＶL として出力す
る。また、上位３ビットが「１１０」であるときには抵
抗ｒ１の両端の各電圧をスイッチＳＨ１（ＳＬ０）およ
びＳＬ１（ＳＨ２）をオンにして基準電圧ＶL と基準電
圧ＶH として出力する。以下、上位３ビットの「００
０」までデジタル入力に応じてスイッチを操作すること
で基準電圧ＶH ・ＶL が出力される。この結果、抵抗ス
トリング型Ｄ／Ａコンバータ９１ｂでの上位ビットの切
り替え時に、アナログ出力電圧範囲の境界に不連続点は
発生しない。
バータ９１ｂでは、例えば、デジタル入力データＤｉｎ
の上位３ビットが「１１１」であるときには抵抗ｒ０の
両端の各電圧をスイッチＳＨ０およびＳＬ０（ＳＨ１）
をオンにして基準電圧ＶH と基準電圧ＶL として出力す
る。また、上位３ビットが「１１０」であるときには抵
抗ｒ１の両端の各電圧をスイッチＳＨ１（ＳＬ０）およ
びＳＬ１（ＳＨ２）をオンにして基準電圧ＶL と基準電
圧ＶH として出力する。以下、上位３ビットの「００
０」までデジタル入力に応じてスイッチを操作すること
で基準電圧ＶH ・ＶL が出力される。この結果、抵抗ス
トリング型Ｄ／Ａコンバータ９１ｂでの上位ビットの切
り替え時に、アナログ出力電圧範囲の境界に不連続点は
発生しない。
【００１８】ここで、図１１の抵抗ストリング型Ｄ／Ａ
コンバータ９１ａと異なるのは、抵抗ストリング型Ｄ／
Ａコンバータ９１ａでは基準電圧ＶH は常に基準電圧Ｖ
L よりも高い電圧レベルで出力されるのに対し、抵抗ス
トリング型Ｄ／Ａコンバータ９１ｂではデジタル入力に
応じて基準電圧ＶH と基準電圧ＶL との電圧レベルが交
互に入れ替わることである。結果として、図１３の抵抗
ストリング型Ｄ／Ａコンバータ９１ｂを用いる２段階Ｄ
／Ａコンバータには、図１４に示す２段階Ｄ／Ａコンバ
ータ回路１２１のように交換器１２２が追加される。
コンバータ９１ａと異なるのは、抵抗ストリング型Ｄ／
Ａコンバータ９１ａでは基準電圧ＶH は常に基準電圧Ｖ
L よりも高い電圧レベルで出力されるのに対し、抵抗ス
トリング型Ｄ／Ａコンバータ９１ｂではデジタル入力に
応じて基準電圧ＶH と基準電圧ＶL との電圧レベルが交
互に入れ替わることである。結果として、図１３の抵抗
ストリング型Ｄ／Ａコンバータ９１ｂを用いる２段階Ｄ
／Ａコンバータには、図１４に示す２段階Ｄ／Ａコンバ
ータ回路１２１のように交換器１２２が追加される。
【００１９】この交換器１２２は、基準電圧ＶH が基準
電圧がＶL よりも電圧レベルの高いときには、基準電圧
ＶH を上限基準電圧ＶHHとして、基準電圧ＶL を下限基
準電圧ＶLLとして出力する。また先の理由によって基準
電圧ＶH が基準電圧ＶL よりも電圧レベルの低いときに
は、基準電圧ＶL を上限基準電圧ＶHHとして、基準電圧
ＶH を下限基準電圧ＶLLとして出力し、次段Ｒ−２Ｒラ
ダー型Ｄ／Ａコンバータ９２の基準電圧として用いる。
これらの電圧レベルの判定と実際に基準電圧レベルとの
交換を行うかどうかは、抵抗ストリング型Ｄ／Ａコンバ
ータ９１ｂによる上位３ビットのデコード結果から発生
させた、基準電圧ＶH と基準電圧ＶL との大小関係を示
す制御信号ＣＥにて制御する。
電圧がＶL よりも電圧レベルの高いときには、基準電圧
ＶH を上限基準電圧ＶHHとして、基準電圧ＶL を下限基
準電圧ＶLLとして出力する。また先の理由によって基準
電圧ＶH が基準電圧ＶL よりも電圧レベルの低いときに
は、基準電圧ＶL を上限基準電圧ＶHHとして、基準電圧
ＶH を下限基準電圧ＶLLとして出力し、次段Ｒ−２Ｒラ
ダー型Ｄ／Ａコンバータ９２の基準電圧として用いる。
これらの電圧レベルの判定と実際に基準電圧レベルとの
交換を行うかどうかは、抵抗ストリング型Ｄ／Ａコンバ
ータ９１ｂによる上位３ビットのデコード結果から発生
させた、基準電圧ＶH と基準電圧ＶL との大小関係を示
す制御信号ＣＥにて制御する。
【００２０】上記交換器１２２は図１５（ａ）に示すス
イッチＳＷ１１・ＳＷ１２・ＳＷ１３・ＳＷ１４のよう
なスイッチで構成されるのが通常である。図１５（ａ）
では、スイッチＳＷ１１・ＳＷ１４に制御信号ＣＥが、
スイッチＳＷ１２・ＳＷ１３に制御信号ＣＥの反転信号
ＣＥｂが入力され、スイッチＳＷ１１・ＳＷ１４がオン
（閉）状態のときにはスイッチＳＷ１２・ＳＷ１３がオ
フ（開）状態、スイッチＳＷ１１・ＳＷ１４がオフ状態
のときにはスイッチＳＷ１２・ＳＷ１３がオン状態とな
るように制御される。また、反転信号ＣＥｂは図１５
（ｂ）に示すように制御信号ＣＥをインバータ１３１に
通して生成する。
イッチＳＷ１１・ＳＷ１２・ＳＷ１３・ＳＷ１４のよう
なスイッチで構成されるのが通常である。図１５（ａ）
では、スイッチＳＷ１１・ＳＷ１４に制御信号ＣＥが、
スイッチＳＷ１２・ＳＷ１３に制御信号ＣＥの反転信号
ＣＥｂが入力され、スイッチＳＷ１１・ＳＷ１４がオン
（閉）状態のときにはスイッチＳＷ１２・ＳＷ１３がオ
フ（開）状態、スイッチＳＷ１１・ＳＷ１４がオフ状態
のときにはスイッチＳＷ１２・ＳＷ１３がオン状態とな
るように制御される。また、反転信号ＣＥｂは図１５
（ｂ）に示すように制御信号ＣＥをインバータ１３１に
通して生成する。
【００２１】このように基準電圧ＶH と基準電圧ＶL と
の電圧レベルを交互に入れ替え、次段Ｄ／Ａコンバータ
の基準電圧として出力する２段階Ｄ／Ａコンバータ回路
は、『ＩＮＴＥＧＲＡＴＥＤ ＡＮＡＬＯＧ−ＴＯ−Ｄ
ＩＧＩＴＡＬ ＡＮＤ ＤＩＧＩＴＡＬ−ＴＯ−ＡＮＡ
ＬＯＧ ＣＯＮＶＥＲＴＥＲＳ』，ｐｐ２３３−２３
４，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈ
ｅｒｓ，１９９４，に紹介されている。
の電圧レベルを交互に入れ替え、次段Ｄ／Ａコンバータ
の基準電圧として出力する２段階Ｄ／Ａコンバータ回路
は、『ＩＮＴＥＧＲＡＴＥＤ ＡＮＡＬＯＧ−ＴＯ−Ｄ
ＩＧＩＴＡＬ ＡＮＤ ＤＩＧＩＴＡＬ−ＴＯ−ＡＮＡ
ＬＯＧ ＣＯＮＶＥＲＴＥＲＳ』，ｐｐ２３３−２３
４，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈ
ｅｒｓ，１９９４，に紹介されている。
【００２２】
【発明が解決しようとする課題】しかしながら、Ｒ−２
Ｒラダー抵抗型Ｄ／Ａコンバータを次段に用いる２段階
Ｄ／Ａコンバータ回路においては、このように交換器が
複数のスイッチを含んでおり、スイッチの製造ばらつき
によりスイッチ個々のオン抵抗にはばらつきが生じる可
能性がある。従って、図１０の基準電圧ＶH が同じ電圧
レベルであっても、例えば図１５（ａ）のＳＷ１１を介
して上限基準電圧ＶHHとして出力するのか、ＳＷ１２を
介して下限基準電圧ＶLLとして出力するのかといったよ
うにオン状態とするスイッチが異なることによって交換
器の出力電圧レベルが変動することがある。
Ｒラダー抵抗型Ｄ／Ａコンバータを次段に用いる２段階
Ｄ／Ａコンバータ回路においては、このように交換器が
複数のスイッチを含んでおり、スイッチの製造ばらつき
によりスイッチ個々のオン抵抗にはばらつきが生じる可
能性がある。従って、図１０の基準電圧ＶH が同じ電圧
レベルであっても、例えば図１５（ａ）のＳＷ１１を介
して上限基準電圧ＶHHとして出力するのか、ＳＷ１２を
介して下限基準電圧ＶLLとして出力するのかといったよ
うにオン状態とするスイッチが異なることによって交換
器の出力電圧レベルが変動することがある。
【００２３】また、交換器のスイッチのオン抵抗（α）
により、等価的に次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコン
バータにおける２Ｒ側の抵抗値が２Ｒ＋αとなり、Ｒと
２Ｒとの抵抗比が変動して、αの値によってはＤ／Ａコ
ンバータとして精度よく動作しない可能性がある。
により、等価的に次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコン
バータにおける２Ｒ側の抵抗値が２Ｒ＋αとなり、Ｒと
２Ｒとの抵抗比が変動して、αの値によってはＤ／Ａコ
ンバータとして精度よく動作しない可能性がある。
【００２４】このように、従来の２段階Ｄ／Ａコンバー
タ回路には、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／
ＡコンバータのＤ／Ａ変換精度が劣化する、すなわち２
段階Ｄ／Ａコンバータ回路全体としてのＤ／Ａ変換精度
が劣化することがあるので、出力アナログ電圧値の単調
性および連続性の確保が困難であるという問題がある。
タ回路には、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／
ＡコンバータのＤ／Ａ変換精度が劣化する、すなわち２
段階Ｄ／Ａコンバータ回路全体としてのＤ／Ａ変換精度
が劣化することがあるので、出力アナログ電圧値の単調
性および連続性の確保が困難であるという問題がある。
【００２５】本発明は、上記従来の間題点を解決するた
めになされたもので、その目的は、次段のｎビットＲ−
２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の
基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋
ｎ）ビットＤ／Ａ変換を行う上で、出力アナログ電圧値
の単調性および連続性の確保が容易となるように高いＤ
／Ａ変換精度を得ることのできるＤ／Ａコンバータ回
路、およびそれを備えた携帯端末装置ならびにオーディ
オ装置を提供することにある。
めになされたもので、その目的は、次段のｎビットＲ−
２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の
基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋
ｎ）ビットＤ／Ａ変換を行う上で、出力アナログ電圧値
の単調性および連続性の確保が容易となるように高いＤ
／Ａ変換精度を得ることのできるＤ／Ａコンバータ回
路、およびそれを備えた携帯端末装置ならびにオーディ
オ装置を提供することにある。
【００２６】
【課題を解決するための手段】本発明のＤ／Ａコンバー
タ回路は、上記課題を解決するために、（ｍ＋ｎ）ビッ
トのデジタル入力データの上位ｍビットに応じた互いに
電圧レベルの異なる第１の基準電圧と第２の基準電圧と
を生成する第１のＤ／Ａコンバータが設けられ、上記デ
ジタル入力データの下位ｎビットの情報と上記第１の基
準電圧および上記第２の基準電圧とを用いて上記デジタ
ル入力データを上記第１の基準電圧および上記第２の基
準電圧の電圧レベルの高い方が上限で低い方が下限とな
る範囲内のアナログ電圧値に変換するＲ−２Ｒラダー抵
抗型の第２のＤ／Ａコンバータを備えるＤ／Ａコンバー
タ回路において、上記第２のＤ／Ａコンバータのラダー
抵抗網のデジタルデータ入力側の各入力端子には、上記
第２のＤ／Ａコンバータに入力されるデジタルデータが
２値のうちの第１の値であるときに上記第１の基準電圧
が入力されるとともに、上記第２のＤ／Ａコンバータに
入力されるデジタルデータが２値のうちの第２の値であ
るときに上記第２の基準電圧が入力され、上記第１の基
準電圧の電圧レベルと上記第２の基準電圧の電圧レベル
との高低関係に応じた制御信号を生成する制御手段と、
上記制御信号が上記第１の基準電圧の電圧レベルが上記
第２の基準電圧の電圧レベルよりも高いことを示す場合
に上記下位ｎビットのデジタルデータをそのまま上記第
２のＤ／Ａコンバータに入力する一方、上記制御信号が
上記第１の基準電圧の電圧レベルが上記第２の基準電圧
レベルよりも低いことを示す場合に上記下位ｎビットの
デジタルデータの上記第１の値と上記第２の値とを入れ
替えて上記第２のＤ／Ａコンバータに入力する反転手段
とを備えていることを特徴としている。
タ回路は、上記課題を解決するために、（ｍ＋ｎ）ビッ
トのデジタル入力データの上位ｍビットに応じた互いに
電圧レベルの異なる第１の基準電圧と第２の基準電圧と
を生成する第１のＤ／Ａコンバータが設けられ、上記デ
ジタル入力データの下位ｎビットの情報と上記第１の基
準電圧および上記第２の基準電圧とを用いて上記デジタ
ル入力データを上記第１の基準電圧および上記第２の基
準電圧の電圧レベルの高い方が上限で低い方が下限とな
る範囲内のアナログ電圧値に変換するＲ−２Ｒラダー抵
抗型の第２のＤ／Ａコンバータを備えるＤ／Ａコンバー
タ回路において、上記第２のＤ／Ａコンバータのラダー
抵抗網のデジタルデータ入力側の各入力端子には、上記
第２のＤ／Ａコンバータに入力されるデジタルデータが
２値のうちの第１の値であるときに上記第１の基準電圧
が入力されるとともに、上記第２のＤ／Ａコンバータに
入力されるデジタルデータが２値のうちの第２の値であ
るときに上記第２の基準電圧が入力され、上記第１の基
準電圧の電圧レベルと上記第２の基準電圧の電圧レベル
との高低関係に応じた制御信号を生成する制御手段と、
上記制御信号が上記第１の基準電圧の電圧レベルが上記
第２の基準電圧の電圧レベルよりも高いことを示す場合
に上記下位ｎビットのデジタルデータをそのまま上記第
２のＤ／Ａコンバータに入力する一方、上記制御信号が
上記第１の基準電圧の電圧レベルが上記第２の基準電圧
レベルよりも低いことを示す場合に上記下位ｎビットの
デジタルデータの上記第１の値と上記第２の値とを入れ
替えて上記第２のＤ／Ａコンバータに入力する反転手段
とを備えていることを特徴としている。
【００２７】上記の発明によれば、設けられた第１のＤ
／Ａコンバータが（ｍ＋ｎ）ビットのデジタル入力デー
タの上位ｍビットに応じた互いに電圧レベルの異なる第
１および第２の基準電圧を生成し、Ｒ−２Ｒラダー抵抗
型の第２のＤ／Ａコンバータに入力する。制御手段は第
１および第２の基準電圧の電圧レベルの高低関係に応じ
た制御信号を生成し、反転手段は制御信号が第１の基準
電圧の電圧レベルが第２の基準電圧の電圧レベルよりも
高いことを示す場合に下位ｎビットのデジタルデータを
そのまま第２のＤ／Ａコンバータに入力する一方、制御
信号が第１の基準電圧の電圧レベルが第２の基準電圧レ
ベルよりも低いことを示す場合に下位ｎビットのデジタ
ルデータの２値のうちの第１の値と第２の値とを入れ替
えて第２のＤ／Ａコンバータに入力する。
／Ａコンバータが（ｍ＋ｎ）ビットのデジタル入力デー
タの上位ｍビットに応じた互いに電圧レベルの異なる第
１および第２の基準電圧を生成し、Ｒ−２Ｒラダー抵抗
型の第２のＤ／Ａコンバータに入力する。制御手段は第
１および第２の基準電圧の電圧レベルの高低関係に応じ
た制御信号を生成し、反転手段は制御信号が第１の基準
電圧の電圧レベルが第２の基準電圧の電圧レベルよりも
高いことを示す場合に下位ｎビットのデジタルデータを
そのまま第２のＤ／Ａコンバータに入力する一方、制御
信号が第１の基準電圧の電圧レベルが第２の基準電圧レ
ベルよりも低いことを示す場合に下位ｎビットのデジタ
ルデータの２値のうちの第１の値と第２の値とを入れ替
えて第２のＤ／Ａコンバータに入力する。
【００２８】反転手段の上記動作により、第２のＤ／Ａ
コンバータのラダー抵抗網のデジタルデータ入力側の各
入力端子に反転手段からデジタルデータが入力される
と、第１および第２の基準電圧の電圧レベルの高低に関
わらず、下位ビットのデジタルデータが第１の値である
ときには常に電圧レベルの高い方の基準電圧が対応する
入力端子に入力され、下位ビットのデジタルデータが第
２の値であるときには常に電圧レベルの低い方の基準電
圧が対応する入力端子に入力される。そして、第２のＤ
／Ａコンバータは、下位ｎビットの情報すなわち反転手
段から入力されるデジタルデータと、第１の基準電圧お
よび第２の基準電圧とを用いてデジタル入力データを第
１の基準電圧および第２の基準電圧の電圧レベルの高い
方が上限で低い方が下限となる範囲内のアナログ電圧値
に変換する。
コンバータのラダー抵抗網のデジタルデータ入力側の各
入力端子に反転手段からデジタルデータが入力される
と、第１および第２の基準電圧の電圧レベルの高低に関
わらず、下位ビットのデジタルデータが第１の値である
ときには常に電圧レベルの高い方の基準電圧が対応する
入力端子に入力され、下位ビットのデジタルデータが第
２の値であるときには常に電圧レベルの低い方の基準電
圧が対応する入力端子に入力される。そして、第２のＤ
／Ａコンバータは、下位ｎビットの情報すなわち反転手
段から入力されるデジタルデータと、第１の基準電圧お
よび第２の基準電圧とを用いてデジタル入力データを第
１の基準電圧および第２の基準電圧の電圧レベルの高い
方が上限で低い方が下限となる範囲内のアナログ電圧値
に変換する。
【００２９】従って第１のＤ／Ａコンバータが、第１の
基準電圧の電圧レベルと第２の基準電圧の電圧レベルと
の高低関係が上位ｍビットに応じて変化するものであっ
ても、交換器などを用いずに第２のＤ／Ａコンバータで
Ｄ／Ａ変換を行うことができる。複数のスイッチを備え
る交換器が不要となる分、高いＤ／Ａ変換精度が得られ
る。
基準電圧の電圧レベルと第２の基準電圧の電圧レベルと
の高低関係が上位ｍビットに応じて変化するものであっ
ても、交換器などを用いずに第２のＤ／Ａコンバータで
Ｄ／Ａ変換を行うことができる。複数のスイッチを備え
る交換器が不要となる分、高いＤ／Ａ変換精度が得られ
る。
【００３０】この結果、次段のｎビットＲ−２Ｒラダー
抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧を
ｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビット
Ｄ／Ａ変換を行う上で、出力アナログ電圧値の単調性お
よび連続性の確保が容易となるように高いＤ／Ａ変換精
度を得ることのできるＤ／Ａコンバータ回路を提供する
ことができる。
抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧を
ｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビット
Ｄ／Ａ変換を行う上で、出力アナログ電圧値の単調性お
よび連続性の確保が容易となるように高いＤ／Ａ変換精
度を得ることのできるＤ／Ａコンバータ回路を提供する
ことができる。
【００３１】さらに本発明のＤ／Ａコンバータ回路は、
上記課題を解決するために、上記第２のＤ／Ａコンバー
タは、オフセットレベル制御抵抗の入力端子に入力され
る電圧を切り替える切り替え手段を備えていることを特
徴としている。
上記課題を解決するために、上記第２のＤ／Ａコンバー
タは、オフセットレベル制御抵抗の入力端子に入力され
る電圧を切り替える切り替え手段を備えていることを特
徴としている。
【００３２】上記の発明によれば、第２のＤ／Ａコンバ
ータは切り替え手段によってオフセットレベル制御抵抗
の入力端子に入力される電圧を切り替えるので、（ｍ＋
ｎ）ビットのデジタルデータの上位ｍビットが切り替わ
ることにより第１および第２の基準電圧の電圧レベルが
切り替わるときにおける出力アナログ電圧値の単調性を
確保することができる。
ータは切り替え手段によってオフセットレベル制御抵抗
の入力端子に入力される電圧を切り替えるので、（ｍ＋
ｎ）ビットのデジタルデータの上位ｍビットが切り替わ
ることにより第１および第２の基準電圧の電圧レベルが
切り替わるときにおける出力アナログ電圧値の単調性を
確保することができる。
【００３３】さらに本発明のＤ／Ａコンバータ回路は、
上記課題を解決するために、上記切り替え手段は、上記
制御信号に基づいて上記オフセットレベル制御抵抗の入
力端子に入力される電圧を切り替えることを特徴として
いる。
上記課題を解決するために、上記切り替え手段は、上記
制御信号に基づいて上記オフセットレベル制御抵抗の入
力端子に入力される電圧を切り替えることを特徴として
いる。
【００３４】上記の発明によれば、切り替え手段は制御
手段が生成する制御信号に基づいてオフセットレベル制
御抵抗の入力端子に入力される電圧を切り替えるので、
オフセットレベル制御抵抗の入力端子に入力される電圧
を自動的に切り替えることができる。
手段が生成する制御信号に基づいてオフセットレベル制
御抵抗の入力端子に入力される電圧を切り替えるので、
オフセットレベル制御抵抗の入力端子に入力される電圧
を自動的に切り替えることができる。
【００３５】さらに本発明のＤ／Ａコンバータ回路は、
上記課題を解決するために、上記切り替え手段が切り替
える電圧として上記第１の基準電圧および上記第２の基
準電圧を含んでいることを特徴としている。
上記課題を解決するために、上記切り替え手段が切り替
える電圧として上記第１の基準電圧および上記第２の基
準電圧を含んでいることを特徴としている。
【００３６】上記の発明によれば、切り替え手段はオフ
セットレベル制御抵抗の入力端子に入力される電圧を第
１の基準電圧および第２の基準電圧に切り替えることが
できるので、上位ｍビットが切り替わることにより第１
および第２の基準電圧の電圧レベルが切り替わるときに
も、下位ｎビットのみが切り替わるときと同じように微
分非線型性を抑制することができる。
セットレベル制御抵抗の入力端子に入力される電圧を第
１の基準電圧および第２の基準電圧に切り替えることが
できるので、上位ｍビットが切り替わることにより第１
および第２の基準電圧の電圧レベルが切り替わるときに
も、下位ｎビットのみが切り替わるときと同じように微
分非線型性を抑制することができる。
【００３７】さらに本発明のＤ／Ａコンバータ回路は、
上記課題を解決するために、上記切り替え手段は、上記
オフセットレベル制御抵抗の入力端子と、電圧の異なる
複数の接続端子との接続および遮断を行うＣＭＯＳトラ
ンジスタ構造のスイッチを各接続端子に対応して備え、
上記接続および上記遮断によってオフセットレベル制御
抵抗の入力端子に入力される電圧を切り替えることを特
徴としている。
上記課題を解決するために、上記切り替え手段は、上記
オフセットレベル制御抵抗の入力端子と、電圧の異なる
複数の接続端子との接続および遮断を行うＣＭＯＳトラ
ンジスタ構造のスイッチを各接続端子に対応して備え、
上記接続および上記遮断によってオフセットレベル制御
抵抗の入力端子に入力される電圧を切り替えることを特
徴としている。
【００３８】上記の発明によれば、ＣＭＯＳトランジス
タ構造のスイッチによる接続および遮断によって、電圧
の異なる複数の接続端子のいずれかをオフセットレベル
制御抵抗の入力端子と接続し、オフセットレベル制御抵
抗の入力端子に入力する電圧を切り替える。従って、オ
フセットレベル制御抵抗の入力端子に入力する電圧を切
り替える構成をＣＭＯＳプロセスで簡単に作成すること
ができる。
タ構造のスイッチによる接続および遮断によって、電圧
の異なる複数の接続端子のいずれかをオフセットレベル
制御抵抗の入力端子と接続し、オフセットレベル制御抵
抗の入力端子に入力する電圧を切り替える。従って、オ
フセットレベル制御抵抗の入力端子に入力する電圧を切
り替える構成をＣＭＯＳプロセスで簡単に作成すること
ができる。
【００３９】さらに本発明のＤ／Ａコンバータ回路は、
上記課題を解決するために、上記スイッチをＰ型とＮ型
との相補型で動作させることを特徴としている。
上記課題を解決するために、上記スイッチをＰ型とＮ型
との相補型で動作させることを特徴としている。
【００４０】上記の発明によれば、各スイッチはＰ型と
Ｎ型との相補型で動作するので、各接続端子の電源電圧
からＧＮＤレベルまでの全範囲を通すことができ、Ｄ／
Ａコンバータ回路のダイナミックレンジを拡大すること
ができる。
Ｎ型との相補型で動作するので、各接続端子の電源電圧
からＧＮＤレベルまでの全範囲を通すことができ、Ｄ／
Ａコンバータ回路のダイナミックレンジを拡大すること
ができる。
【００４１】さらに本発明のＤ／Ａコンバータ回路は、
上記課題を解決するために、上記スイッチが設けられる
信号線の上記スイッチと上記オフセットレベル制御抵抗
の入力端子との間に上記信号線と並列になるように、互
いに並列なＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳト
ランジスタからなり各極性のＭＯＳトランジスタに入力
されるゲート信号が同極性の上記スイッチのＭＯＳトラ
ンジスタに入力されるゲート信号と逆位相となるダミー
スイッチを備えることを特徴としている。
上記課題を解決するために、上記スイッチが設けられる
信号線の上記スイッチと上記オフセットレベル制御抵抗
の入力端子との間に上記信号線と並列になるように、互
いに並列なＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳト
ランジスタからなり各極性のＭＯＳトランジスタに入力
されるゲート信号が同極性の上記スイッチのＭＯＳトラ
ンジスタに入力されるゲート信号と逆位相となるダミー
スイッチを備えることを特徴としている。
【００４２】上記の発明によれば、上記ダミースイッチ
を備えるので、各スイッチのオン状態からオフ状態への
移行時に生ずるクロックノイズをキャンセルすることが
できる。
を備えるので、各スイッチのオン状態からオフ状態への
移行時に生ずるクロックノイズをキャンセルすることが
できる。
【００４３】さらに本発明のＤ／Ａコンバータ回路は、
上記課題を解決するために、１つの集積回路内に形成さ
れ、上記第１のＤ／Ａコンバータが上記第１の基準電圧
および上記第２の基準電圧を生成するための原基準電圧
を生成する原基準電圧生成手段を備えていることを特徴
としている。
上記課題を解決するために、１つの集積回路内に形成さ
れ、上記第１のＤ／Ａコンバータが上記第１の基準電圧
および上記第２の基準電圧を生成するための原基準電圧
を生成する原基準電圧生成手段を備えていることを特徴
としている。
【００４４】上記の発明によれば、第１のＤ／Ａコンバ
ータが上記第１の基準電圧および上記第２の基準電圧を
生成するための原基準電圧を、同一集積回路内の原基準
電圧生成手段によって生成するので、該集積回路の外部
から原基準電圧を与える必要がない。
ータが上記第１の基準電圧および上記第２の基準電圧を
生成するための原基準電圧を、同一集積回路内の原基準
電圧生成手段によって生成するので、該集積回路の外部
から原基準電圧を与える必要がない。
【００４５】また、本発明の携帯端末装置は、上記課題
を解決するために、前記いずれかのＤ／Ａコンバータ回
路を備えることを特徴としている。
を解決するために、前記いずれかのＤ／Ａコンバータ回
路を備えることを特徴としている。
【００４６】上記の発明によれば、携帯端末装置のアナ
ログフロントエンドの制御電圧発生回路など、Ｄ／Ａ変
換を行う部分において、出力アナログ電圧値の単調性お
よび連続性の確保が容易となるように高いＤ／Ａ変換精
度を得ることができる。
ログフロントエンドの制御電圧発生回路など、Ｄ／Ａ変
換を行う部分において、出力アナログ電圧値の単調性お
よび連続性の確保が容易となるように高いＤ／Ａ変換精
度を得ることができる。
【００４７】また、本発明のオーディオ装置は、上記課
題を解決するために、前記いずれかのＤ／Ａコンバータ
回路を備えていることを特徴としている。
題を解決するために、前記いずれかのＤ／Ａコンバータ
回路を備えていることを特徴としている。
【００４８】上記の発明によれば、オーディオ装置のボ
リューム制御回路など、Ｄ／Ａ変換を行う部分におい
て、出力アナログ電圧値の単調性および連続性の確保が
容易となるように高いＤ／Ａ変換精度を得ることができ
る。
リューム制御回路など、Ｄ／Ａ変換を行う部分におい
て、出力アナログ電圧値の単調性および連続性の確保が
容易となるように高いＤ／Ａ変換精度を得ることができ
る。
【００４９】
【発明の実施の形態】本発明の実施の形態について、図
１ないし図７に基づいて説明すれば以下の通りである。
１ないし図７に基づいて説明すれば以下の通りである。
【００５０】図１に、本実施の形態に係るＤ／Ａコンバ
ータ１０の構成を示す。Ｄ／Ａコンバータ１０は２段階
（ｍ＋ｎ）ビットＤ／Ａコンバータであり、初段Ｄ／Ａ
コンバータ１、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバ
ータ２、ラッチ回路３、制御器４、反転器５、および基
準電圧発生回路６を備えている。但し、図１４などで示
したような、電圧レベルが高い方の基準電圧を上限基準
電圧に、電圧レベルが低い方の基準電圧を下限基準電圧
に交換する交換器は使用しない。
ータ１０の構成を示す。Ｄ／Ａコンバータ１０は２段階
（ｍ＋ｎ）ビットＤ／Ａコンバータであり、初段Ｄ／Ａ
コンバータ１、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバ
ータ２、ラッチ回路３、制御器４、反転器５、および基
準電圧発生回路６を備えている。但し、図１４などで示
したような、電圧レベルが高い方の基準電圧を上限基準
電圧に、電圧レベルが低い方の基準電圧を下限基準電圧
に交換する交換器は使用しない。
【００５１】なお、（ｍ＋ｎ）ビットのデジタル入力デ
ータＤｉｎの上位ビット数ｍと下位ビット数ｎとは特に
問わないが、ここではともに３ビットとして説明を進め
る。
ータＤｉｎの上位ビット数ｍと下位ビット数ｎとは特に
問わないが、ここではともに３ビットとして説明を進め
る。
【００５２】初段Ｄ／Ａコンバータ（第１のＤ／Ａコン
バータ）１は、デジタル入力データＤｉｎの上位ｍビッ
トに応じた互いに電圧レベルの異なる第１の基準電圧と
第２の基準電圧とを生成する。ここでは、Ｄ／Ａコンバ
ータ１０を例えば１０ビット以上といった高分解能で単
調性および連続性を確保することができるものとするた
めに、初段Ｄ／Ａコンバータ１として、上位ｍビットの
切り替え時にアナログ出力電圧範囲の境界に不連続点が
発生しない図１４の抵抗ストリング型Ｄ／Ａコンバータ
９１ｂを用いることとし、基準電圧ＶH を第１の基準電
圧、基準電圧Ｖ L を第２の基準電圧とする。
バータ）１は、デジタル入力データＤｉｎの上位ｍビッ
トに応じた互いに電圧レベルの異なる第１の基準電圧と
第２の基準電圧とを生成する。ここでは、Ｄ／Ａコンバ
ータ１０を例えば１０ビット以上といった高分解能で単
調性および連続性を確保することができるものとするた
めに、初段Ｄ／Ａコンバータ１として、上位ｍビットの
切り替え時にアナログ出力電圧範囲の境界に不連続点が
発生しない図１４の抵抗ストリング型Ｄ／Ａコンバータ
９１ｂを用いることとし、基準電圧ＶH を第１の基準電
圧、基準電圧Ｖ L を第２の基準電圧とする。
【００５３】次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバー
タ２については後述する。
タ２については後述する。
【００５４】ラッチ回路３は、入力されるクロック信号
ＣＫに従ってデジタル入力データＤｉｎのラッチを行
い、上位ｍビットのデジタルデータを出力して制御器４
に入力するとともに、下位ｎビットのデジタルデータを
出力して反転器５に入力する。
ＣＫに従ってデジタル入力データＤｉｎのラッチを行
い、上位ｍビットのデジタルデータを出力して制御器４
に入力するとともに、下位ｎビットのデジタルデータを
出力して反転器５に入力する。
【００５５】制御器（制御手段）４は、ラッチ回路３か
ら入力される上位ｍビットのデジタルデータから基準電
圧ＶH の電圧レベルと基準電圧ＶL の電圧レベルとの高
低関係を判定し、判定した高低関係に応じた制御信号Ｃ
Ｌを生成して出力する。基準電圧ＶH の電圧レベルが基
準電圧ＶL の電圧レベルよりも高い（ＶH ＞ＶL ）場合
には制御信号ＣＬ＝ＨＩＧＨとなり、基準電圧ＶH の電
圧レベルが基準電圧Ｖ L の電圧レベルよりも低い（ＶH
＜ＶL ）場合には制御信号ＣＬ＝ＬＯＷとなる。出力さ
れた制御信号ＣＬは反転器５および次段Ｒ−２Ｒラダー
抵抗型Ｄ／Ａコンバータ２に入力される。また、制御器
４は入力される上位ｍビットのデジタルデータをそのま
ま出力して初段Ｄ／Ａコンバータ１に入力する。
ら入力される上位ｍビットのデジタルデータから基準電
圧ＶH の電圧レベルと基準電圧ＶL の電圧レベルとの高
低関係を判定し、判定した高低関係に応じた制御信号Ｃ
Ｌを生成して出力する。基準電圧ＶH の電圧レベルが基
準電圧ＶL の電圧レベルよりも高い（ＶH ＞ＶL ）場合
には制御信号ＣＬ＝ＨＩＧＨとなり、基準電圧ＶH の電
圧レベルが基準電圧Ｖ L の電圧レベルよりも低い（ＶH
＜ＶL ）場合には制御信号ＣＬ＝ＬＯＷとなる。出力さ
れた制御信号ＣＬは反転器５および次段Ｒ−２Ｒラダー
抵抗型Ｄ／Ａコンバータ２に入力される。また、制御器
４は入力される上位ｍビットのデジタルデータをそのま
ま出力して初段Ｄ／Ａコンバータ１に入力する。
【００５６】反転器（反転手段）５は、制御信号ＣＬが
ＨＩＧＨの場合に下位ｎビットのデジタルデータをその
まま次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入
力する一方、制御信号ＣＬがＬＯＷの場合に下位ｎビッ
トのデジタルデータの２値のうちの第１の値と第２の値
とを入れ替えて次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバ
ータ２に入力する。ここでは、第１の値は１であり、第
２の値は０である。
ＨＩＧＨの場合に下位ｎビットのデジタルデータをその
まま次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入
力する一方、制御信号ＣＬがＬＯＷの場合に下位ｎビッ
トのデジタルデータの２値のうちの第１の値と第２の値
とを入れ替えて次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバ
ータ２に入力する。ここでは、第１の値は１であり、第
２の値は０である。
【００５７】基準電圧発生回路（原基準電圧生成手段）
６は、初段Ｄ／Ａコンバータ１が基準電圧ＶH および基
準電圧ＶL を生成するための原基準電圧である基準電圧
ＶＨ・ＶＬを例えばバンドギヤップリファレンス回路な
どを用いて生成して出力し、初段Ｄ／Ａコンバータ１に
入力する。
６は、初段Ｄ／Ａコンバータ１が基準電圧ＶH および基
準電圧ＶL を生成するための原基準電圧である基準電圧
ＶＨ・ＶＬを例えばバンドギヤップリファレンス回路な
どを用いて生成して出力し、初段Ｄ／Ａコンバータ１に
入力する。
【００５８】次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバー
タ（第２のＤ／Ａコンバータ）２は、デジタル入力デー
タＤｉｎの下位ｎビットの情報と基準電圧ＶH および基
準電圧ＶL とを用いて、デジタル入力データＤｉｎを基
準電圧ＶH および基準電圧Ｖ L の電圧レベルの高い方が
上限で低い方が下限となる範囲内のアナログ電圧値に変
換して出力する。下位ｎビットの情報は反転器５から入
力されるデジタルデータであって、制御信号ＣＬがＨＩ
ＧＨの場合には下位ｎビットのデジタルデータそのもの
であり、制御信号ＣＬがＬＯＷの場合には下位ｎビット
の１と０とが入れ替わったデジタルデータである。
タ（第２のＤ／Ａコンバータ）２は、デジタル入力デー
タＤｉｎの下位ｎビットの情報と基準電圧ＶH および基
準電圧ＶL とを用いて、デジタル入力データＤｉｎを基
準電圧ＶH および基準電圧Ｖ L の電圧レベルの高い方が
上限で低い方が下限となる範囲内のアナログ電圧値に変
換して出力する。下位ｎビットの情報は反転器５から入
力されるデジタルデータであって、制御信号ＣＬがＨＩ
ＧＨの場合には下位ｎビットのデジタルデータそのもの
であり、制御信号ＣＬがＬＯＷの場合には下位ｎビット
の１と０とが入れ替わったデジタルデータである。
【００５９】図２に示すように、次段Ｒ−２Ｒラダー抵
抗型Ｄ／Ａコンバータ２は、抵抗網２１、オフセットレ
ベル制御抵抗２２、スイッチ群２３、および接続切り替
え部２４を備えている。抵抗網２１とオフセットレベル
制御抵抗２２とでラダー抵抗網が構成される。
抗型Ｄ／Ａコンバータ２は、抵抗網２１、オフセットレ
ベル制御抵抗２２、スイッチ群２３、および接続切り替
え部２４を備えている。抵抗網２１とオフセットレベル
制御抵抗２２とでラダー抵抗網が構成される。
【００６０】抵抗網２１は、抵抗値Ｒの８つの抵抗、下
位ビット数ｎに対応して抵抗同士が梯子接続される節点
Ｎ３・Ｎ４・Ｎ５、下位ｎビットの最上位ビット（デジ
タル入力データＤｉｎの４ビット目）入力側の入力端子
Ｐ３、デジタル入力データＤｉｎの５ビット目入力側の
入力端子Ｐ４、および、下位ｎビットの最下位ビット
（デジタル入力データＤｉｎの６ビット目）入力側の入
力端子Ｐ５を備えている。節点Ｎ３と節点Ｎ４、また、
節点Ｎ４と節点Ｎ５とはそれぞれ抵抗値Ｒの抵抗で接続
されている。節点Ｎ３と入力端子Ｐ３、節点Ｎ４と入力
端子Ｐ４、また、節点Ｎ５と入力端子Ｐ５は、それぞれ
抵抗値２Ｒの抵抗（抵抗値Ｒの２つの抵抗の直列抵抗）
で接続されている。また、節点Ｎ３から、デジタル入力
データＤｉｎに対応するアナログ出力電圧Ａｏｕｔが出
力される。
位ビット数ｎに対応して抵抗同士が梯子接続される節点
Ｎ３・Ｎ４・Ｎ５、下位ｎビットの最上位ビット（デジ
タル入力データＤｉｎの４ビット目）入力側の入力端子
Ｐ３、デジタル入力データＤｉｎの５ビット目入力側の
入力端子Ｐ４、および、下位ｎビットの最下位ビット
（デジタル入力データＤｉｎの６ビット目）入力側の入
力端子Ｐ５を備えている。節点Ｎ３と節点Ｎ４、また、
節点Ｎ４と節点Ｎ５とはそれぞれ抵抗値Ｒの抵抗で接続
されている。節点Ｎ３と入力端子Ｐ３、節点Ｎ４と入力
端子Ｐ４、また、節点Ｎ５と入力端子Ｐ５は、それぞれ
抵抗値２Ｒの抵抗（抵抗値Ｒの２つの抵抗の直列抵抗）
で接続されている。また、節点Ｎ３から、デジタル入力
データＤｉｎに対応するアナログ出力電圧Ａｏｕｔが出
力される。
【００６１】オフセットレベル制御抵抗２２は、抵抗値
Ｒの２つの抵抗、および、オフセットレベル制御電圧が
入力される入力端子ＰＣを備えている。前記節点Ｎ５と
入力端子ＰＣとは抵抗値２Ｒの抵抗（上記抵抗値Ｒの２
つの抵抗の直列抵抗）で接続されている。
Ｒの２つの抵抗、および、オフセットレベル制御電圧が
入力される入力端子ＰＣを備えている。前記節点Ｎ５と
入力端子ＰＣとは抵抗値２Ｒの抵抗（上記抵抗値Ｒの２
つの抵抗の直列抵抗）で接続されている。
【００６２】スイッチ群２３はスイッチＳＷ３・ＳＷ４
・ＳＷ５を備えている。スイッチＳＷ３は、節点Ｐ３
を、基準電圧ＶH が印加されている接続端子Ｑ３および
基準電圧ＶL が印加されている接続端子Ｒ３と接続およ
び遮断するスイッチである。スイッチＳＷ４は、節点Ｐ
４を、基準電圧ＶH が印加されている接続端子Ｑ４およ
び基準電圧ＶL が印加されている接続端子Ｒ４と接続お
よび遮断するスイッチである。スイッチＳＷ５は、節点
Ｐ５を、基準電圧ＶH が印加されている接続端子Ｑ５お
よび基準電圧ＶL が印加されている接続端子Ｒ５と接続
および遮断するスイッチである。スイッチＳＷ３・ＳＷ
４・ＳＷ５には上記接続および遮断を切り替える制御信
号として、それぞれ反転器５から出力される下位ｎビッ
トの各ビットのデジタルデータＤ３・Ｄ４・Ｄ５が入力
されるようになっており、該デジタルデータが１のとき
にそれぞれ節点Ｐ３・Ｐ４・Ｐ５を接続端子Ｑ３・Ｑ４
・Ｑ５に接続し、該デジタルデータが０のときにそれぞ
れ節点Ｐ３・Ｐ４・Ｐ５を接続端子Ｒ３・Ｒ４・Ｒ５に
接続する。
・ＳＷ５を備えている。スイッチＳＷ３は、節点Ｐ３
を、基準電圧ＶH が印加されている接続端子Ｑ３および
基準電圧ＶL が印加されている接続端子Ｒ３と接続およ
び遮断するスイッチである。スイッチＳＷ４は、節点Ｐ
４を、基準電圧ＶH が印加されている接続端子Ｑ４およ
び基準電圧ＶL が印加されている接続端子Ｒ４と接続お
よび遮断するスイッチである。スイッチＳＷ５は、節点
Ｐ５を、基準電圧ＶH が印加されている接続端子Ｑ５お
よび基準電圧ＶL が印加されている接続端子Ｒ５と接続
および遮断するスイッチである。スイッチＳＷ３・ＳＷ
４・ＳＷ５には上記接続および遮断を切り替える制御信
号として、それぞれ反転器５から出力される下位ｎビッ
トの各ビットのデジタルデータＤ３・Ｄ４・Ｄ５が入力
されるようになっており、該デジタルデータが１のとき
にそれぞれ節点Ｐ３・Ｐ４・Ｐ５を接続端子Ｑ３・Ｑ４
・Ｑ５に接続し、該デジタルデータが０のときにそれぞ
れ節点Ｐ３・Ｐ４・Ｐ５を接続端子Ｒ３・Ｒ４・Ｒ５に
接続する。
【００６３】接続切り替え部（切り替え手段）２４はス
イッチＳＷＣを備えている。スイッチＳＷＣは、入力端
子ＰＣを複数の接続端子、ここでは接続端子Ｖ１および
接続端子Ｖ２と接続および遮断するスイッチである。本
実施の形態では、接続端子Ｖ１には基準電圧ＶH が印加
されており、接続端子Ｖ２には基準電圧ＶL が印加され
ている。この他、基準電圧ＶH と基準電圧ＶL との中間
の電圧が印加される接続端子に接続するようになってい
てもよい。スイッチＳＷＣは、制御信号ＣＬによって上
記接続および遮断を切り替えることができるようになっ
ており、これによりオフセットレベル制御電圧を切り替
えることができる。
イッチＳＷＣを備えている。スイッチＳＷＣは、入力端
子ＰＣを複数の接続端子、ここでは接続端子Ｖ１および
接続端子Ｖ２と接続および遮断するスイッチである。本
実施の形態では、接続端子Ｖ１には基準電圧ＶH が印加
されており、接続端子Ｖ２には基準電圧ＶL が印加され
ている。この他、基準電圧ＶH と基準電圧ＶL との中間
の電圧が印加される接続端子に接続するようになってい
てもよい。スイッチＳＷＣは、制御信号ＣＬによって上
記接続および遮断を切り替えることができるようになっ
ており、これによりオフセットレベル制御電圧を切り替
えることができる。
【００６４】次に、上記の構成のＤ／Ａコンバータ１０
の動作について説明する。
の動作について説明する。
【００６５】ここでもう一度、初段Ｄ／Ａコンバータ１
の動作について図１３を用いて説明する。図１３の抵抗
ストリング型Ｄ／Ａコンバータ９１ｂは、抵抗ストリン
グ１１１、基準電圧スイッチ１１２、基準電圧ＶH バッ
ファアンブ１１３、および基準電圧ＶL バッファアンプ
１１４を備えており、例えば、上位ｍビットのデジタル
入力が「１１１」時には抵抗ｒ０の両端の各電圧をスイ
ッチＳＨ０とＳＬ０（ＳＨ１と同じ）をオンにして基準
電圧ＶH と基準電圧ＶL として出力する。また、上位ｍ
ビットが「１１０」時には抵抗ｒ１の両端の各電圧をス
イッチＳＨ１（Ｓ１０と同じ）とＳＬ１（ＳＨ２と同
じ）をオンにして基準電圧ＶL と基準電圧ＶH として出
力する。以下、上位ｍビットの「０００」までデジタル
入力に応じてスイッチを操作することで基準電圧ＶH ・
ＶL が出力される。
の動作について図１３を用いて説明する。図１３の抵抗
ストリング型Ｄ／Ａコンバータ９１ｂは、抵抗ストリン
グ１１１、基準電圧スイッチ１１２、基準電圧ＶH バッ
ファアンブ１１３、および基準電圧ＶL バッファアンプ
１１４を備えており、例えば、上位ｍビットのデジタル
入力が「１１１」時には抵抗ｒ０の両端の各電圧をスイ
ッチＳＨ０とＳＬ０（ＳＨ１と同じ）をオンにして基準
電圧ＶH と基準電圧ＶL として出力する。また、上位ｍ
ビットが「１１０」時には抵抗ｒ１の両端の各電圧をス
イッチＳＨ１（Ｓ１０と同じ）とＳＬ１（ＳＨ２と同
じ）をオンにして基準電圧ＶL と基準電圧ＶH として出
力する。以下、上位ｍビットの「０００」までデジタル
入力に応じてスイッチを操作することで基準電圧ＶH ・
ＶL が出力される。
【００６６】ここで、図１１の抵抗ストリング型Ｄ／Ａ
コンバータ９１ａと違うのは、抵抗ストリング型Ｄ／Ａ
コンバータ９１ａでは基準電圧ＶH は常に基準電圧ＶL
より高い電圧レベルで出力されるのに対し、抵抗ストリ
ング型Ｄ／Ａコンバータ９１ｂでは上記ｍビットのデジ
タル入力に応じて基準電圧ＶH および基準電圧ＶL の電
圧レベルが交互に入れ替わることである。つまり、偶数
スイッチＳＨｘ、ＳＬｘ（ｘは偶数）がオンになる上位
ｍビットのデジタル入力の場合には、基準電圧ＶH の電
圧レベルが基準電圧ＶL のレベルよりも高く（制御信号
ＣＬ＝ＨＩＧＨ）なり、奇数スイッチＳＨｙ、ＳＬｙ
（ｙは奇数）がオンになる上位ｍビットのデジタル入力
の場合には、基準電圧ＶL の電圧レベルが基準電圧ＶH
のレベルよりも高く（制御信号ＣＬ＝ＬＯＷ）なる。こ
の動作により、図３に示すように、抵抗ストリング型Ｄ
／Ａコンバータ９１ｂでは、上位ｍビットの切り替え時
にアナログ出力電圧範囲の境界に不連続点が発生しな
い。
コンバータ９１ａと違うのは、抵抗ストリング型Ｄ／Ａ
コンバータ９１ａでは基準電圧ＶH は常に基準電圧ＶL
より高い電圧レベルで出力されるのに対し、抵抗ストリ
ング型Ｄ／Ａコンバータ９１ｂでは上記ｍビットのデジ
タル入力に応じて基準電圧ＶH および基準電圧ＶL の電
圧レベルが交互に入れ替わることである。つまり、偶数
スイッチＳＨｘ、ＳＬｘ（ｘは偶数）がオンになる上位
ｍビットのデジタル入力の場合には、基準電圧ＶH の電
圧レベルが基準電圧ＶL のレベルよりも高く（制御信号
ＣＬ＝ＨＩＧＨ）なり、奇数スイッチＳＨｙ、ＳＬｙ
（ｙは奇数）がオンになる上位ｍビットのデジタル入力
の場合には、基準電圧ＶL の電圧レベルが基準電圧ＶH
のレベルよりも高く（制御信号ＣＬ＝ＬＯＷ）なる。こ
の動作により、図３に示すように、抵抗ストリング型Ｄ
／Ａコンバータ９１ｂでは、上位ｍビットの切り替え時
にアナログ出力電圧範囲の境界に不連続点が発生しな
い。
【００６７】ある上位ｍビットに対する次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータ２のアナログ出力電圧範囲
は、接続端子Ｖ１に基準電圧ＶH が入力され接続端子Ｖ
２に基準電圧ＶL が入力されているときに、制御信号Ｃ
Ｌによって入力端子ＰＣに基準電圧ＶL が入力された場
合には図４（ａ）に示すようにＶL 〜（ＶH −１ＬＳ
Ｂ）の範囲となり、また制御信号ＣＬによって入力端子
ＰＣに基準電圧ＶH が入力された場合には図４（ｂ）に
示すように、（ＶL ＋１ＬＳＢ）〜ＶH の範囲となる。
ダー抵抗型Ｄ／Ａコンバータ２のアナログ出力電圧範囲
は、接続端子Ｖ１に基準電圧ＶH が入力され接続端子Ｖ
２に基準電圧ＶL が入力されているときに、制御信号Ｃ
Ｌによって入力端子ＰＣに基準電圧ＶL が入力された場
合には図４（ａ）に示すようにＶL 〜（ＶH −１ＬＳ
Ｂ）の範囲となり、また制御信号ＣＬによって入力端子
ＰＣに基準電圧ＶH が入力された場合には図４（ｂ）に
示すように、（ＶL ＋１ＬＳＢ）〜ＶH の範囲となる。
【００６８】また、スイッチＳＷＣによって入力端子Ｐ
Ｃを接続Ｖ２端子（基準電圧ＶL ）に固定して接続した
ときの、各上位ｍビットに対する次段Ｒ−２Ｒラダー抵
抗型Ｄ／Ａコンバータ２のアナログ出力電圧範囲を図５
（ａ）に示す。
Ｃを接続Ｖ２端子（基準電圧ＶL ）に固定して接続した
ときの、各上位ｍビットに対する次段Ｒ−２Ｒラダー抵
抗型Ｄ／Ａコンバータ２のアナログ出力電圧範囲を図５
（ａ）に示す。
【００６９】上位ｍビットのデジタル入力が「１１１」
であるときには図１３の抵抗ｒ０の両端の各電圧をスイ
ッチＳＨ０およびＳＬ０（ＳＨ１と同じ）をオンにして
基準電圧ＶH と基準電圧ＶL として出力する。このとき
制御信号ＣＬはＨＩＧＨであり、下位ｎビットのデジタ
ルデータは反転器５により反転されずに次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータ２に入力される。入力され
る上位ｍビットが「１１１」であるときの下位ｎビット
のデジタルデータの範囲「１１１」〜「０００」におけ
るアナログ出力電圧が、図５（ａ）の「スイッチ状態０
（ＳＨ０／ＳＬ０）で選択される基準電圧範囲」に示さ
れている。
であるときには図１３の抵抗ｒ０の両端の各電圧をスイ
ッチＳＨ０およびＳＬ０（ＳＨ１と同じ）をオンにして
基準電圧ＶH と基準電圧ＶL として出力する。このとき
制御信号ＣＬはＨＩＧＨであり、下位ｎビットのデジタ
ルデータは反転器５により反転されずに次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータ２に入力される。入力され
る上位ｍビットが「１１１」であるときの下位ｎビット
のデジタルデータの範囲「１１１」〜「０００」におけ
るアナログ出力電圧が、図５（ａ）の「スイッチ状態０
（ＳＨ０／ＳＬ０）で選択される基準電圧範囲」に示さ
れている。
【００７０】次に、入力される上位ｍビットのデジタル
データが「１１０」であるときには図１３の抵抗ｒ１の
両端の各電圧をスイッチＳＨ１（ＳＬ０と同じ）および
ＳＬ１（ＳＨ２と同じ）をオンにして基準電圧ＶL と基
準電圧ＶH として出力する。このとき制御信号ＣＬはＬ
ＯＷであり、下位ｎビットのデジタルデータは反転器５
により反転されて次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコン
バータ２に入力される。入力される上位ｍビットが「１
１０」であるときの下位ｎビットのデジタルデータの範
囲「１１１」〜「０００」におけるアナログ出力電圧
が、図５（ａ）の「スイッチ状態１（ＳＨ１／ＳＬ１）
で選択される基準電圧範囲」に示されている。
データが「１１０」であるときには図１３の抵抗ｒ１の
両端の各電圧をスイッチＳＨ１（ＳＬ０と同じ）および
ＳＬ１（ＳＨ２と同じ）をオンにして基準電圧ＶL と基
準電圧ＶH として出力する。このとき制御信号ＣＬはＬ
ＯＷであり、下位ｎビットのデジタルデータは反転器５
により反転されて次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコン
バータ２に入力される。入力される上位ｍビットが「１
１０」であるときの下位ｎビットのデジタルデータの範
囲「１１１」〜「０００」におけるアナログ出力電圧
が、図５（ａ）の「スイッチ状態１（ＳＨ１／ＳＬ１）
で選択される基準電圧範囲」に示されている。
【００７１】また次に、入力される上位ｍビットのデジ
タルデータが「１０１」であるときには図１３の抵抗ｒ
２の両端の各電圧をスイッチＳＨ２（ＳＬ１と同じ）お
よびＳＬ２（ＳＨ３と同じ）をオンにして基準電圧ＶH
と基準電圧ＶL として出力する。このとき制御信号ＣＬ
はＨＩＧＨであり、下位ｎビットのデジタルデータは反
転器５により反転されずに次段Ｒ−２Ｒラダー抵抗型Ｄ
／Ａコンバータ２に入力される。入力される上位ｍビッ
トが「１０１」であるときの下位ｎビットのデジタルデ
ータの範囲「１１１」〜「０００」におけるアナログ出
力電圧が、図５（ａ）の「スイッチ状態２（ＳＨ２／Ｓ
Ｌ２）で選択される基準電圧範囲」に示されている。
タルデータが「１０１」であるときには図１３の抵抗ｒ
２の両端の各電圧をスイッチＳＨ２（ＳＬ１と同じ）お
よびＳＬ２（ＳＨ３と同じ）をオンにして基準電圧ＶH
と基準電圧ＶL として出力する。このとき制御信号ＣＬ
はＨＩＧＨであり、下位ｎビットのデジタルデータは反
転器５により反転されずに次段Ｒ−２Ｒラダー抵抗型Ｄ
／Ａコンバータ２に入力される。入力される上位ｍビッ
トが「１０１」であるときの下位ｎビットのデジタルデ
ータの範囲「１１１」〜「０００」におけるアナログ出
力電圧が、図５（ａ）の「スイッチ状態２（ＳＨ２／Ｓ
Ｌ２）で選択される基準電圧範囲」に示されている。
【００７２】ここで図５（ａ）のアナログ出力電圧範囲
を見ると、上位ｍビットが「１１１」で下位ｎビットが
「０００」であるときと、上位ｍビットが「１１０」で
下位ｎビットが「１１１」であるときとで同じアナログ
出力電圧値をとり（差分が０ＬＳＢ）、また上位ｍビッ
トが「１１０」で下位ｎビットが「０００」であるとき
と、上位ｍビットが「１０１」で下位ｎビットが「１１
１」であるときとでアナログ出力電圧値が２ＬＳＢの差
になっていることがわかる。この図から、上位ｍビット
に対してスイッチ状態が奇数にあるとき（例えば上位ｍ
ビットが「１１０」）の次段Ｒ−２Ｒラダー抵抗型Ｄ／
Ａコンバータ２のアナログ出力電圧値を１ＬＳＢだけ下
方に動かすことによって、図５（ｂ）に示すようにどの
ビット時も１ＬＳＢずつの均等な変化（すなわち微分非
線型性：ＤＮＬ＝０）になることがわかる。
を見ると、上位ｍビットが「１１１」で下位ｎビットが
「０００」であるときと、上位ｍビットが「１１０」で
下位ｎビットが「１１１」であるときとで同じアナログ
出力電圧値をとり（差分が０ＬＳＢ）、また上位ｍビッ
トが「１１０」で下位ｎビットが「０００」であるとき
と、上位ｍビットが「１０１」で下位ｎビットが「１１
１」であるときとでアナログ出力電圧値が２ＬＳＢの差
になっていることがわかる。この図から、上位ｍビット
に対してスイッチ状態が奇数にあるとき（例えば上位ｍ
ビットが「１１０」）の次段Ｒ−２Ｒラダー抵抗型Ｄ／
Ａコンバータ２のアナログ出力電圧値を１ＬＳＢだけ下
方に動かすことによって、図５（ｂ）に示すようにどの
ビット時も１ＬＳＢずつの均等な変化（すなわち微分非
線型性：ＤＮＬ＝０）になることがわかる。
【００７３】つまり、上位ｍビットに対してスイッチ状
態が偶数にあるとき、すなわち制御信号ＣＬ＝ＨＩＧＨ
のときには、接続切り替え部２４のスイッチＳＷＣによ
りオフセットレベル制御抵抗２２の入力端子ＰＣを接続
端子Ｖ２（基準電圧ＶL ）に接続し、上位ｍビットに対
してスイッチ状態が偶数にあるとき、すなわち制御信号
ＣＬ＝ＬＯＷのときには、接続切り替え部２４のスイッ
チＳＷＣによりオフセットレベル制御抵抗２２の入力端
子ＰＣを接続端子Ｖ１（基準電圧ＶH ）に接続するよう
に、スイッチＳＷＣの接続および遮断を切り替える。従
って、上位ｍビットが「１１１」、「１０１」、「０１
１」、「００１」の制御信号ＣＬ＝ＨＩＧＨであるとき
には、オフセットレベル制御抵抗２４の入力端子ＰＣに
基準電圧ＶH を入力し、上位ｍビットが「１１０」、
「１００」、「０１０」、「０００」の制御信号ＣＬ＝
ＬＯＷであるときには、オフセットレベル制御抵抗２４
の入力端子ＰＣに基準電圧ＶL を入力するように切り替
える。このように上位ｍビットのデジタルデータの値に
応じて接続切り替え部２４のスイッチＳＷＣを切り替え
ることによって、どのビットの切替え時も図５（ｂ）に
示すような１ＬＳＢの変化（微分非線型性：ＤＮＬ＝
０）が得られ、不連続性が補償される。
態が偶数にあるとき、すなわち制御信号ＣＬ＝ＨＩＧＨ
のときには、接続切り替え部２４のスイッチＳＷＣによ
りオフセットレベル制御抵抗２２の入力端子ＰＣを接続
端子Ｖ２（基準電圧ＶL ）に接続し、上位ｍビットに対
してスイッチ状態が偶数にあるとき、すなわち制御信号
ＣＬ＝ＬＯＷのときには、接続切り替え部２４のスイッ
チＳＷＣによりオフセットレベル制御抵抗２２の入力端
子ＰＣを接続端子Ｖ１（基準電圧ＶH ）に接続するよう
に、スイッチＳＷＣの接続および遮断を切り替える。従
って、上位ｍビットが「１１１」、「１０１」、「０１
１」、「００１」の制御信号ＣＬ＝ＨＩＧＨであるとき
には、オフセットレベル制御抵抗２４の入力端子ＰＣに
基準電圧ＶH を入力し、上位ｍビットが「１１０」、
「１００」、「０１０」、「０００」の制御信号ＣＬ＝
ＬＯＷであるときには、オフセットレベル制御抵抗２４
の入力端子ＰＣに基準電圧ＶL を入力するように切り替
える。このように上位ｍビットのデジタルデータの値に
応じて接続切り替え部２４のスイッチＳＷＣを切り替え
ることによって、どのビットの切替え時も図５（ｂ）に
示すような１ＬＳＢの変化（微分非線型性：ＤＮＬ＝
０）が得られ、不連続性が補償される。
【００７４】なお、基準電圧ＶH ・ＶL は交換機などを
経ずに、従って変動を受けすにスイッチ群２３および接
続切り替え部２４に入力されるので、これらに入力され
るまでの単調性は確保されている。また、スイッチ群２
３のスイッチＳＷ３〜ＳＷ５は後述するように抵抗値の
調整を行うことができるので、スイッチ群２３を経ても
なお単調性は確保することができる。一方、接続切り替
え部２４のスイッチＳＷＣによる変動を受けるのはオフ
セットレベル制御抵抗２２への入力電圧だけであり、オ
フセットレベル制御抵抗２２はＤ／Ａ変換そのものでは
なくオフセット制御に用いられるため、オフセットレベ
ル制御抵抗２２への入力電圧が基準電圧ＶH ・ＶL の間
のどの値をとってもアナログ出力電圧Ａｏｕｔには１Ｌ
ＳＢ以下の影響しか与えない。従って、スイッチＳＷＣ
のオン抵抗によりＤ／Ａ変換精度の劣化が問題となるこ
とない。
経ずに、従って変動を受けすにスイッチ群２３および接
続切り替え部２４に入力されるので、これらに入力され
るまでの単調性は確保されている。また、スイッチ群２
３のスイッチＳＷ３〜ＳＷ５は後述するように抵抗値の
調整を行うことができるので、スイッチ群２３を経ても
なお単調性は確保することができる。一方、接続切り替
え部２４のスイッチＳＷＣによる変動を受けるのはオフ
セットレベル制御抵抗２２への入力電圧だけであり、オ
フセットレベル制御抵抗２２はＤ／Ａ変換そのものでは
なくオフセット制御に用いられるため、オフセットレベ
ル制御抵抗２２への入力電圧が基準電圧ＶH ・ＶL の間
のどの値をとってもアナログ出力電圧Ａｏｕｔには１Ｌ
ＳＢ以下の影響しか与えない。従って、スイッチＳＷＣ
のオン抵抗によりＤ／Ａ変換精度の劣化が問題となるこ
とない。
【００７５】このように、本実施の形態に係るＤ／Ａコ
ンバータ回路１０によれば、初段Ｄ／Ａコンバータ１
が、基準電圧ＶH の電圧レベルと基準電圧ＶL の電圧レ
ベルとの高低関係が上位ｍビットに応じて変化するもの
であっても、交換器などを用いずに次段Ｒ−２Ｒラダー
抵抗型Ｄ／Ａコンバータ２でＤ／Ａ変換を行うことがで
きる。複数のスイッチを備える交換器が不要となる分、
高いＤ／Ａ変換精度が得られる。
ンバータ回路１０によれば、初段Ｄ／Ａコンバータ１
が、基準電圧ＶH の電圧レベルと基準電圧ＶL の電圧レ
ベルとの高低関係が上位ｍビットに応じて変化するもの
であっても、交換器などを用いずに次段Ｒ−２Ｒラダー
抵抗型Ｄ／Ａコンバータ２でＤ／Ａ変換を行うことがで
きる。複数のスイッチを備える交換器が不要となる分、
高いＤ／Ａ変換精度が得られる。
【００７６】この結果、次段のｎビットＲ−２Ｒラダー
抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧を
ｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビット
Ｄ／Ａ変換を行う上で、出力アナログ電圧値の単調性お
よび連続性の確保が容易となるように高いＤ／Ａ変換精
度を得ることのできるＤ／Ａコンバータ回路を提供する
ことができる。
抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧を
ｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビット
Ｄ／Ａ変換を行う上で、出力アナログ電圧値の単調性お
よび連続性の確保が容易となるように高いＤ／Ａ変換精
度を得ることのできるＤ／Ａコンバータ回路を提供する
ことができる。
【００７７】また、Ｄ／Ａコンバータ回路１０によれ
ば、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２は接
続切り替え部２４によってオフセットレベル制御抵抗２
２の入力端子ＰＣに入力される電圧を切り替えるので、
（ｍ＋ｎ）ビットのデジタルデータの上位ｍビットが切
り替わることにより基準電圧ＶH ・ＶL の電圧レベルが
切り替わるときにおける出力アナログ電圧値の単調性を
確保することができる。
ば、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２は接
続切り替え部２４によってオフセットレベル制御抵抗２
２の入力端子ＰＣに入力される電圧を切り替えるので、
（ｍ＋ｎ）ビットのデジタルデータの上位ｍビットが切
り替わることにより基準電圧ＶH ・ＶL の電圧レベルが
切り替わるときにおける出力アナログ電圧値の単調性を
確保することができる。
【００７８】また、Ｄ／Ａコンバータ回路１０によれ
ば、接続切り替え部２４は制御器４が生成する制御信号
ＣＬに基づいてオフセットレベル制御抵抗２２の入力端
子ＰＣに入力される電圧を切り替えるので、入力端子Ｐ
Ｃに入力される電圧を自動的に切り替えることができ
る。
ば、接続切り替え部２４は制御器４が生成する制御信号
ＣＬに基づいてオフセットレベル制御抵抗２２の入力端
子ＰＣに入力される電圧を切り替えるので、入力端子Ｐ
Ｃに入力される電圧を自動的に切り替えることができ
る。
【００７９】また、Ｄ／Ａコンバータ回路１０によれ
ば、接続切り替え部２４が切り替える電圧として基準電
圧ＶH および基準電圧ＶL を含んでおり、入力端子ＰＣ
に入力される電圧を基準電圧ＶH および基準電圧ＶL に
切り替えることができるので、上位ｍビットが切り替わ
ることにより基準電圧ＶH および基準電圧ＶL の電圧レ
ベルが切り替わるときにも、下位ｎビットのみが切り替
わるときと同じように微分非線型性を抑制することがで
きる。
ば、接続切り替え部２４が切り替える電圧として基準電
圧ＶH および基準電圧ＶL を含んでおり、入力端子ＰＣ
に入力される電圧を基準電圧ＶH および基準電圧ＶL に
切り替えることができるので、上位ｍビットが切り替わ
ることにより基準電圧ＶH および基準電圧ＶL の電圧レ
ベルが切り替わるときにも、下位ｎビットのみが切り替
わるときと同じように微分非線型性を抑制することがで
きる。
【００８０】また、Ｄ／Ａコンバータ回路１０は、初段
Ｄ／Ａコンバータ１として抵抗ストリング型Ｄ／Ａコン
バータ回路９１ｂが設けられるものとして説明したが、
次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に対する
初段Ｄ／Ａコンバータ１としては、基準電圧ＶH ・ＶL
を出力するＤ／Ａコンバータであれば設けられることが
可能である。基準電圧ＶH ・ＶL の高低関係が一定であ
っても構わない。
Ｄ／Ａコンバータ１として抵抗ストリング型Ｄ／Ａコン
バータ回路９１ｂが設けられるものとして説明したが、
次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に対する
初段Ｄ／Ａコンバータ１としては、基準電圧ＶH ・ＶL
を出力するＤ／Ａコンバータであれば設けられることが
可能である。基準電圧ＶH ・ＶL の高低関係が一定であ
っても構わない。
【００８１】なお、図２には、前述したように初段Ｄ／
Ａコンバータ１の次段のＤ／Ａコンバータとして最も基
本的なＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータにオフセ
ットレベル制御電圧の切り替え部２４を追加した構成を
示した。この次段のＤ／Ａコンバータに用いるＲ−２Ｒ
抵抗ラダー型Ｄ／Ａコンバータは、抵抗値Ｒと抵抗値２
Ｒとの比を確実に１：２にするためにＲ側に常時オンの
スイッチを挿入した構成や、抵抗値２Ｒとしての抵抗を
スイッチ群２３のスイッチのオン抵抗分を元々差し引い
て作りこむことにより１：２の比を補償したＲ−２Ｒ抵
抗ラダー型Ｄ／Ａコンバータに接続切り替え部２４を追
加した構成などの、スイッチのオン抵抗も含んで１：２
の比を実現する構成を用いることも可能である。
Ａコンバータ１の次段のＤ／Ａコンバータとして最も基
本的なＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータにオフセ
ットレベル制御電圧の切り替え部２４を追加した構成を
示した。この次段のＤ／Ａコンバータに用いるＲ−２Ｒ
抵抗ラダー型Ｄ／Ａコンバータは、抵抗値Ｒと抵抗値２
Ｒとの比を確実に１：２にするためにＲ側に常時オンの
スイッチを挿入した構成や、抵抗値２Ｒとしての抵抗を
スイッチ群２３のスイッチのオン抵抗分を元々差し引い
て作りこむことにより１：２の比を補償したＲ−２Ｒ抵
抗ラダー型Ｄ／Ａコンバータに接続切り替え部２４を追
加した構成などの、スイッチのオン抵抗も含んで１：２
の比を実現する構成を用いることも可能である。
【００８２】また、次段Ｒ−２Ｒ抵抗ラダー型Ｄ／Ａコ
ンバータ２のスイッチ群２３を構成するスイッチＳＷ３
〜ＳＷ５や接続切り替え部２４のスイッチＳＷＣは、図
６（ｂ）に示すようにＣＭＯＳトランジスタ構造で構成
するのが好ましい。これによれば、オフセットレベル制
御抵抗２２の入力端子ＰＣに入力する電圧を切り替える
構成をＣＭＯＳプロセスで簡単に作成することができ
る。これらのスイッチの動作を制御する信号として信号
Ｄが与えられる場合に、図６（ａ）に示すようにインバ
ータ３１によって信号Ｄから反転信号ＤＢを生成してお
き、図６（ｂ）に示すようにＮ型ＭＯＳトランジスタ３
２およびＰ型ＭＯＳトランジスタ３５のゲートに信号Ｄ
を入力し、Ｐ型ＭＯＳトランジスタ３３およびＮ型ＭＯ
Ｓトランジスタ３４のゲートに反転信号ＤＢを入力す
る。スイッチＳＷ３〜ＳＷ５の場合には信号Ｄは反転器
５から入力されるデジタルデータＤ３〜Ｄ５に相当し、
スイッチＳＷＣの場合には信号Ｄは制御信号ＣＬを反転
させた信号に相当する。また、端子ＯＵＴは、スイッチ
ＳＷ３〜ＳＷ５の場合には入力端子ＳＷ３〜ＳＷ５であ
り、スイッチＳＷＣの場合には入力端子ＰＣである。
ンバータ２のスイッチ群２３を構成するスイッチＳＷ３
〜ＳＷ５や接続切り替え部２４のスイッチＳＷＣは、図
６（ｂ）に示すようにＣＭＯＳトランジスタ構造で構成
するのが好ましい。これによれば、オフセットレベル制
御抵抗２２の入力端子ＰＣに入力する電圧を切り替える
構成をＣＭＯＳプロセスで簡単に作成することができ
る。これらのスイッチの動作を制御する信号として信号
Ｄが与えられる場合に、図６（ａ）に示すようにインバ
ータ３１によって信号Ｄから反転信号ＤＢを生成してお
き、図６（ｂ）に示すようにＮ型ＭＯＳトランジスタ３
２およびＰ型ＭＯＳトランジスタ３５のゲートに信号Ｄ
を入力し、Ｐ型ＭＯＳトランジスタ３３およびＮ型ＭＯ
Ｓトランジスタ３４のゲートに反転信号ＤＢを入力す
る。スイッチＳＷ３〜ＳＷ５の場合には信号Ｄは反転器
５から入力されるデジタルデータＤ３〜Ｄ５に相当し、
スイッチＳＷＣの場合には信号Ｄは制御信号ＣＬを反転
させた信号に相当する。また、端子ＯＵＴは、スイッチ
ＳＷ３〜ＳＷ５の場合には入力端子ＳＷ３〜ＳＷ５であ
り、スイッチＳＷＣの場合には入力端子ＰＣである。
【００８３】また、図６の場合は、Ｎ型ＭＯＳトランジ
スタ３２およびＰ型ＭＯＳトランジスタ３３、Ｎ型ＭＯ
Ｓトランジスタ３４およびＰ型ＭＯＳトランジスタ３５
はそれぞれ対になって動作するアナログスイッチであ
り、各スイッチはＰ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタとの相補型で動作する。基準電圧ＶH 、Ｖ
L が電源電圧に近いレベルの場合は、Ｎ型ＭＯＳトラン
ジスタ３２・３４がオンし、基準電圧ＶH 、ＶL がグラ
ンドに近いレベルの場合は、Ｐ型ＭＯＳトランジスタ３
３・３５がオンになるため、接続端子Ｑ３〜Ｑ５やＱ
Ｃ、接続端子Ｒ３〜Ｒ５やＲＣの、電源電圧からグラン
ドレベルまでの全範囲を通すことでき、Ｄ／Ａコンバー
タ回路１０のダイナミックレンジを拡大することができ
る。
スタ３２およびＰ型ＭＯＳトランジスタ３３、Ｎ型ＭＯ
Ｓトランジスタ３４およびＰ型ＭＯＳトランジスタ３５
はそれぞれ対になって動作するアナログスイッチであ
り、各スイッチはＰ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタとの相補型で動作する。基準電圧ＶH 、Ｖ
L が電源電圧に近いレベルの場合は、Ｎ型ＭＯＳトラン
ジスタ３２・３４がオンし、基準電圧ＶH 、ＶL がグラ
ンドに近いレベルの場合は、Ｐ型ＭＯＳトランジスタ３
３・３５がオンになるため、接続端子Ｑ３〜Ｑ５やＱ
Ｃ、接続端子Ｒ３〜Ｒ５やＲＣの、電源電圧からグラン
ドレベルまでの全範囲を通すことでき、Ｄ／Ａコンバー
タ回路１０のダイナミックレンジを拡大することができ
る。
【００８４】また、図７（ｂ）に示すように、Ｎ型ＭＯ
Ｓトランジスタ４１およびＰ型ＭＯＳトランジスタ４２
と、Ｎ型ＭＯＳトランジスタ４３およびＰ型ＭＯＳトラ
ンジスタ４４とがそれぞれダミースイッチとして設けら
れてもよい。図７（ａ）は、図６（ａ）と同様に、イン
バータ３１によって信号Ｄから反転信号ＤＢを生成する
状態を示している。Ｎ型ＭＯＳトランジスタ４１とＰ型
ＭＯＳトランジスタ４２とは互いに並列で、これらはＮ
型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジス
タ３３と端子ＯＵＴとの間に、Ｎ型ＭＯＳトランジスタ
３２およびＰ型ＭＯＳトランジスタ３３が設けられる信
号線と並列になるように備えられている。Ｎ型ＭＯＳト
ランジスタ４１は同極性のＮ型ＭＯＳトランジスタ３２
と、Ｐ型ＭＯＳトランジスタ４２は同極性のＰ型ＭＯＳ
トランジスタ３３と、それぞれゲート信号が逆位相とな
って入力される。Ｎ型ＭＯＳトランジスタ４１およびＰ
型ＭＯＳトランジスタ４２の、Ｎ型ＭＯＳトランジスタ
３４およびＰ型ＭＯＳトランジスタ３５に対する関係
も、Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトラ
ンジスタ４２の、Ｎ型ＭＯＳトランジスタ３２およびＰ
型ＭＯＳトランジスタ３３に対する関係と同様である。
Ｓトランジスタ４１およびＰ型ＭＯＳトランジスタ４２
と、Ｎ型ＭＯＳトランジスタ４３およびＰ型ＭＯＳトラ
ンジスタ４４とがそれぞれダミースイッチとして設けら
れてもよい。図７（ａ）は、図６（ａ）と同様に、イン
バータ３１によって信号Ｄから反転信号ＤＢを生成する
状態を示している。Ｎ型ＭＯＳトランジスタ４１とＰ型
ＭＯＳトランジスタ４２とは互いに並列で、これらはＮ
型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジス
タ３３と端子ＯＵＴとの間に、Ｎ型ＭＯＳトランジスタ
３２およびＰ型ＭＯＳトランジスタ３３が設けられる信
号線と並列になるように備えられている。Ｎ型ＭＯＳト
ランジスタ４１は同極性のＮ型ＭＯＳトランジスタ３２
と、Ｐ型ＭＯＳトランジスタ４２は同極性のＰ型ＭＯＳ
トランジスタ３３と、それぞれゲート信号が逆位相とな
って入力される。Ｎ型ＭＯＳトランジスタ４１およびＰ
型ＭＯＳトランジスタ４２の、Ｎ型ＭＯＳトランジスタ
３４およびＰ型ＭＯＳトランジスタ３５に対する関係
も、Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトラ
ンジスタ４２の、Ｎ型ＭＯＳトランジスタ３２およびＰ
型ＭＯＳトランジスタ３３に対する関係と同様である。
【００８５】このようにして、Ｎ型ＭＯＳトランジスタ
４１およびＰ型ＭＯＳトランジスタ４２からなるダミー
スイッチは、Ｎ型ＭＯＳトランジスタ３２およびＰ型Ｍ
ＯＳトランジスタ３３からなるアナログスイッチと直列
に接続され、Ｎ型ＭＯＳトランジスタ４３およびＰ型Ｍ
ＯＳトランジスタ４４からなるダミースイッチは、Ｎ型
ＭＯＳトランジスタ３４およびＰ型ＭＯＳトランジスタ
３５からなるアナログスイッチと直列に接続される。従
って、アナログスイッチのオン時にソースーバルクおよ
びドレインーバルク間に蓄積された電荷が、アナログス
イッチのオン状態からオフ状態への移行時に分配される
クロックフィードスルーにより発生するノイズ（クロッ
クノイズ）をキャンセルすることができる。
４１およびＰ型ＭＯＳトランジスタ４２からなるダミー
スイッチは、Ｎ型ＭＯＳトランジスタ３２およびＰ型Ｍ
ＯＳトランジスタ３３からなるアナログスイッチと直列
に接続され、Ｎ型ＭＯＳトランジスタ４３およびＰ型Ｍ
ＯＳトランジスタ４４からなるダミースイッチは、Ｎ型
ＭＯＳトランジスタ３４およびＰ型ＭＯＳトランジスタ
３５からなるアナログスイッチと直列に接続される。従
って、アナログスイッチのオン時にソースーバルクおよ
びドレインーバルク間に蓄積された電荷が、アナログス
イッチのオン状態からオフ状態への移行時に分配される
クロックフィードスルーにより発生するノイズ（クロッ
クノイズ）をキャンセルすることができる。
【００８６】また、上述したＤ／Ａコンバータ回路１０
は、１つの集積回路内に形成することができる。このと
き、初段Ｄ／Ａコンバータ１に基準電圧ＶＨ、ＶＬを与
える基準電圧発生回路６を備えていることにより、基準
電圧ＶＨ、ＶＬを同一集積回路内で発生することがで
き、該集積回路の外部から基準電圧を与える必要がなく
なる。
は、１つの集積回路内に形成することができる。このと
き、初段Ｄ／Ａコンバータ１に基準電圧ＶＨ、ＶＬを与
える基準電圧発生回路６を備えていることにより、基準
電圧ＶＨ、ＶＬを同一集積回路内で発生することがで
き、該集積回路の外部から基準電圧を与える必要がなく
なる。
【００８７】また、上述のＤ／Ａコンバータ回路１０
は、例えばＷ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ
Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓ
ｓ）仕様の携帯端末装置におけるアナログフロントエン
ド（ＡＦＥ：Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）での
制御電圧発生回路として用いることができる。これによ
り、制御電圧発生回路のＤ／Ａ変換を行う部分におい
て、出力アナログ電圧値の単調性および連続性の確保が
容易となるように高いＤ／Ａ変換精度を得ることができ
る。
は、例えばＷ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ
Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓ
ｓ）仕様の携帯端末装置におけるアナログフロントエン
ド（ＡＦＥ：Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）での
制御電圧発生回路として用いることができる。これによ
り、制御電圧発生回路のＤ／Ａ変換を行う部分におい
て、出力アナログ電圧値の単調性および連続性の確保が
容易となるように高いＤ／Ａ変換精度を得ることができ
る。
【００８８】さらに、上述のＤ／Ａコンバータ回路１０
は、オーディオ装置のボリューム制御回路などにも用い
ることができる。これにより、ボリューム制御回路のＤ
／Ａ変換を行う部分において、出力アナログ電圧値の単
調性および連続性の確保が容易となるように高いＤ／Ａ
変換精度を得ることができる。
は、オーディオ装置のボリューム制御回路などにも用い
ることができる。これにより、ボリューム制御回路のＤ
／Ａ変換を行う部分において、出力アナログ電圧値の単
調性および連続性の確保が容易となるように高いＤ／Ａ
変換精度を得ることができる。
【００８９】
【発明の効果】本発明のＤ／Ａコンバータ回路は、以上
のように、上記第２のＤ／Ａコンバータのラダー抵抗網
のデジタルデータ入力側の各入力端子には、上記第２の
Ｄ／Ａコンバータに入力されるデジタルデータが２値の
うちの第１の値であるときに上記第１の基準電圧が入力
されるとともに、上記第２のＤ／Ａコンバータに入力さ
れるデジタルデータが２値のうちの第２の値であるとき
に上記第２の基準電圧が入力され、上記第１の基準電圧
の電圧レベルと上記第２の基準電圧の電圧レベルとの高
低関係に応じた制御信号を生成する制御手段と、上記制
御信号が上記第１の基準電圧の電圧レベルが上記第２の
基準電圧の電圧レベルよりも高いことを示す場合に上記
下位ｎビットのデジタルデータをそのまま上記第２のＤ
／Ａコンバータに入力する一方、上記制御信号が上記第
１の基準電圧の電圧レベルが上記第２の基準電圧レベル
よりも低いことを示す場合に上記下位ｎビットのデジタ
ルデータの上記第１の値と上記第２の値とを入れ替えて
上記第２のＤ／Ａコンバータに入力する反転手段とを備
えている構成である。
のように、上記第２のＤ／Ａコンバータのラダー抵抗網
のデジタルデータ入力側の各入力端子には、上記第２の
Ｄ／Ａコンバータに入力されるデジタルデータが２値の
うちの第１の値であるときに上記第１の基準電圧が入力
されるとともに、上記第２のＤ／Ａコンバータに入力さ
れるデジタルデータが２値のうちの第２の値であるとき
に上記第２の基準電圧が入力され、上記第１の基準電圧
の電圧レベルと上記第２の基準電圧の電圧レベルとの高
低関係に応じた制御信号を生成する制御手段と、上記制
御信号が上記第１の基準電圧の電圧レベルが上記第２の
基準電圧の電圧レベルよりも高いことを示す場合に上記
下位ｎビットのデジタルデータをそのまま上記第２のＤ
／Ａコンバータに入力する一方、上記制御信号が上記第
１の基準電圧の電圧レベルが上記第２の基準電圧レベル
よりも低いことを示す場合に上記下位ｎビットのデジタ
ルデータの上記第１の値と上記第２の値とを入れ替えて
上記第２のＤ／Ａコンバータに入力する反転手段とを備
えている構成である。
【００９０】それゆえ、第１のＤ／Ａコンバータが、第
１の基準電圧の電圧レベルと第２の基準電圧の電圧レベ
ルとの高低関係が上位ｍビットに応じて変化するもので
あっても、交換器などを用いずに第２のＤ／Ａコンバー
タでＤ／Ａ変換を行うことができる。複数のスイッチを
備える交換器が不要となる分、高いＤ／Ａ変換精度が得
られる。
１の基準電圧の電圧レベルと第２の基準電圧の電圧レベ
ルとの高低関係が上位ｍビットに応じて変化するもので
あっても、交換器などを用いずに第２のＤ／Ａコンバー
タでＤ／Ａ変換を行うことができる。複数のスイッチを
備える交換器が不要となる分、高いＤ／Ａ変換精度が得
られる。
【００９１】この結果、次段のｎビットＲ−２Ｒラダー
抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧を
ｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビット
Ｄ／Ａ変換を行う上で、出力アナログ電圧値の単調性お
よび連続性の確保が容易となるように高いＤ／Ａ変換精
度を得ることのできるＤ／Ａコンバータ回路を提供する
ことができるという効果を奏する。
抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧を
ｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビット
Ｄ／Ａ変換を行う上で、出力アナログ電圧値の単調性お
よび連続性の確保が容易となるように高いＤ／Ａ変換精
度を得ることのできるＤ／Ａコンバータ回路を提供する
ことができるという効果を奏する。
【００９２】さらに本発明のＤ／Ａコンバータ回路は、
以上のように、上記第２のＤ／Ａコンバータは、オフセ
ットレベル制御抵抗の入力端子に入力される電圧を切り
替える切り替え手段を備えている構成である。
以上のように、上記第２のＤ／Ａコンバータは、オフセ
ットレベル制御抵抗の入力端子に入力される電圧を切り
替える切り替え手段を備えている構成である。
【００９３】それゆえ、（ｍ＋ｎ）ビットのデジタルデ
ータの上位ｍビットが切り替わることにより第１および
第２の基準電圧の電圧レベルが切り替わるときにおける
出力アナログ電圧値の単調性を確保することができると
いう効果を奏する。
ータの上位ｍビットが切り替わることにより第１および
第２の基準電圧の電圧レベルが切り替わるときにおける
出力アナログ電圧値の単調性を確保することができると
いう効果を奏する。
【００９４】さらに本発明のＤ／Ａコンバータ回路は、
以上のように、上記切り替え手段は、上記制御信号に基
づいて上記オフセットレベル制御抵抗の入力端子に入力
される電圧を切り替える構成である。
以上のように、上記切り替え手段は、上記制御信号に基
づいて上記オフセットレベル制御抵抗の入力端子に入力
される電圧を切り替える構成である。
【００９５】それゆえ、オフセットレベル制御抵抗の入
力端子に入力される電圧を自動的に切り替えることがで
きるという効果を奏する。
力端子に入力される電圧を自動的に切り替えることがで
きるという効果を奏する。
【００９６】さらに本発明のＤ／Ａコンバータ回路は、
以上のように、上記切り替え手段が切り替える電圧とし
て上記第１の基準電圧および上記第２の基準電圧を含ん
でいる構成である。
以上のように、上記切り替え手段が切り替える電圧とし
て上記第１の基準電圧および上記第２の基準電圧を含ん
でいる構成である。
【００９７】それゆえ、上位ｍビットが切り替わること
により第１および第２の基準電圧の電圧レベルが切り替
わるときにも、下位ｎビットのみが切り替わるときと同
じように微分非線型性を抑制することができるという効
果を奏する。
により第１および第２の基準電圧の電圧レベルが切り替
わるときにも、下位ｎビットのみが切り替わるときと同
じように微分非線型性を抑制することができるという効
果を奏する。
【００９８】さらに本発明のＤ／Ａコンバータ回路は、
以上のように、上記切り替え手段は、上記オフセットレ
ベル制御抵抗の入力端子と、電圧の異なる複数の接続端
子との接続および遮断を行うＣＭＯＳトランジスタ構造
のスイッチを各接続端子に対応して備え、上記接続およ
び上記遮断によってオフセットレベル制御抵抗の入力端
子に入力される電圧を切り替える構成である。
以上のように、上記切り替え手段は、上記オフセットレ
ベル制御抵抗の入力端子と、電圧の異なる複数の接続端
子との接続および遮断を行うＣＭＯＳトランジスタ構造
のスイッチを各接続端子に対応して備え、上記接続およ
び上記遮断によってオフセットレベル制御抵抗の入力端
子に入力される電圧を切り替える構成である。
【００９９】それゆえ、オフセットレベル制御抵抗の入
力端子に入力する電圧を切り替える構成をＣＭＯＳプロ
セスで簡単に作成することができるという効果を奏す
る。
力端子に入力する電圧を切り替える構成をＣＭＯＳプロ
セスで簡単に作成することができるという効果を奏す
る。
【０１００】さらに本発明のＤ／Ａコンバータ回路は、
以上のように、上記スイッチをＰ型とＮ型との相補型で
動作させる構成である。
以上のように、上記スイッチをＰ型とＮ型との相補型で
動作させる構成である。
【０１０１】それゆえ、各接続端子の電源電圧からＧＮ
Ｄレベルまでの全範囲を通すことができ、Ｄ／Ａコンバ
ータ回路のダイナミックレンジを拡大することができる
という効果を奏する。
Ｄレベルまでの全範囲を通すことができ、Ｄ／Ａコンバ
ータ回路のダイナミックレンジを拡大することができる
という効果を奏する。
【０１０２】さらに本発明のＤ／Ａコンバータ回路は、
以上のように、上記スイッチが設けられる信号線の上記
スイッチと上記オフセットレベル制御抵抗の入力端子と
の間に上記信号線と並列になるように、互いに並列なＰ
型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタか
らなり各極性のＭＯＳトランジスタに入力されるゲート
信号が同極性の上記スイッチのＭＯＳトランジスタに入
力されるゲート信号と逆位相となるダミースイッチを備
える構成である。
以上のように、上記スイッチが設けられる信号線の上記
スイッチと上記オフセットレベル制御抵抗の入力端子と
の間に上記信号線と並列になるように、互いに並列なＰ
型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタか
らなり各極性のＭＯＳトランジスタに入力されるゲート
信号が同極性の上記スイッチのＭＯＳトランジスタに入
力されるゲート信号と逆位相となるダミースイッチを備
える構成である。
【０１０３】それゆえ、各スイッチのオン状態からオフ
状態への移行時に生ずるクロックノイズをキャンセルす
ることができるという効果を奏する。
状態への移行時に生ずるクロックノイズをキャンセルす
ることができるという効果を奏する。
【０１０４】さらに本発明のＤ／Ａコンバータ回路は、
以上のように、１つの集積回路内に形成され、上記第１
のＤ／Ａコンバータが上記第１の基準電圧および上記第
２の基準電圧を生成するための原基準電圧を生成する原
基準電圧生成手段を備えている構成である。
以上のように、１つの集積回路内に形成され、上記第１
のＤ／Ａコンバータが上記第１の基準電圧および上記第
２の基準電圧を生成するための原基準電圧を生成する原
基準電圧生成手段を備えている構成である。
【０１０５】それゆえ、原基準電圧を集積回路の外部か
ら原基準電圧を与える必要がないという効果を奏する。
ら原基準電圧を与える必要がないという効果を奏する。
【０１０６】また、本発明の携帯端末装置は、以上のよ
うに、前記いずれかのＤ／Ａコンバータ回路を備える構
成である。
うに、前記いずれかのＤ／Ａコンバータ回路を備える構
成である。
【０１０７】それゆえ、携帯端末装置のアナログフロン
トエンドの制御電圧発生回路など、Ｄ／Ａ変換を行う部
分において、出力アナログ電圧値の単調性および連続性
の確保が容易となるように高いＤ／Ａ変換精度を得るこ
とができるという効果を奏する。
トエンドの制御電圧発生回路など、Ｄ／Ａ変換を行う部
分において、出力アナログ電圧値の単調性および連続性
の確保が容易となるように高いＤ／Ａ変換精度を得るこ
とができるという効果を奏する。
【０１０８】また、本発明のオーディオ装置は、以上の
ように、前記いずれかのＤ／Ａコンバータ回路を備えて
いる構成である。
ように、前記いずれかのＤ／Ａコンバータ回路を備えて
いる構成である。
【０１０９】それゆえ、オーディオ装置のボリューム制
御回路など、Ｄ／Ａ変換を行う部分において、出力アナ
ログ電圧値の単調性および連続性の確保が容易となるよ
うに高いＤ／Ａ変換精度を得ることができるという効果
を奏する。
御回路など、Ｄ／Ａ変換を行う部分において、出力アナ
ログ電圧値の単調性および連続性の確保が容易となるよ
うに高いＤ／Ａ変換精度を得ることができるという効果
を奏する。
【図１】本発明の実施の形態に係るＤ／Ａコンバータの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１のＤ／Ａコンバータが備える次段Ｒ−２Ｒ
ラダー抵抗型Ｄ／Ａコンバータの構成を示す回路図であ
る。
ラダー抵抗型Ｄ／Ａコンバータの構成を示す回路図であ
る。
【図３】図１のＤ／Ａコンバータが備える初段Ｄ／Ａコ
ンバータの上位ビットデジタル入力に対するアナログ出
力電圧の範囲を示す入力−出力対応図である。
ンバータの上位ビットデジタル入力に対するアナログ出
力電圧の範囲を示す入力−出力対応図である。
【図４】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータの特定の上位ビットにおけ
る下位ビットデジタル入力に対するアナログ出力電圧の
範囲の一例を示す入力−出力対応図である。
ダー抵抗型Ｄ／Ａコンバータの特定の上位ビットにおけ
る下位ビットデジタル入力に対するアナログ出力電圧の
範囲の一例を示す入力−出力対応図である。
【図５】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータの各上位ビットにおける下
位ビットデジタル入力に対するアナログ出力電圧の範囲
を示す入力−出力対応図である。
ダー抵抗型Ｄ／Ａコンバータの各上位ビットにおける下
位ビットデジタル入力に対するアナログ出力電圧の範囲
を示す入力−出力対応図である。
【図６】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータの各スイッチをＣＭＯＳス
イッチで構成する場合に用いられる回路を示す回路図で
ある。
ダー抵抗型Ｄ／Ａコンバータの各スイッチをＣＭＯＳス
イッチで構成する場合に用いられる回路を示す回路図で
ある。
【図７】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラ
ダー抵抗型Ｄ／Ａコンバータの各スイッチをＣＭＯＳス
イッチで構成するとともにさらにダミースイッチを設け
る場合に用いられる回路を示す回路図である。
ダー抵抗型Ｄ／Ａコンバータの各スイッチをＣＭＯＳス
イッチで構成するとともにさらにダミースイッチを設け
る場合に用いられる回路を示す回路図である。
【図８】従来のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータ
の構成を示す回路図である。
の構成を示す回路図である。
【図９】（ａ）ないし（ｃ）は、図８のＲ−２Ｒラダー
抵抗型Ｄ／Ａコンバータのデジタル入力データに対する
アナログ出力電圧の範囲を示す入力−出力対応図であ
る。
抵抗型Ｄ／Ａコンバータのデジタル入力データに対する
アナログ出力電圧の範囲を示す入力−出力対応図であ
る。
【図１０】従来の２段階Ｄ／Ａコンバータの構成を示す
ブロック図である。
ブロック図である。
【図１１】図１０の２段階Ｄ／Ａコンバータが備える初
段Ｄ／Ａコンバータの構成を示す回路図である。
段Ｄ／Ａコンバータの構成を示す回路図である。
【図１２】図１１の初段Ｄ／Ａコンバータの上位ビット
デジタル入力に対するアナログ出力電圧の範囲を示す入
力−出力対応図である。
デジタル入力に対するアナログ出力電圧の範囲を示す入
力−出力対応図である。
【図１３】従来の２段階Ｄ／Ａコンバータが備える他の
初段Ｄ／Ａコンバータの構成を示す回路図である。
初段Ｄ／Ａコンバータの構成を示す回路図である。
【図１４】図１３の初段Ｄ／Ａコンバータを備える従来
の２段階Ｄ／Ａコンバータの構成を示すブロック図であ
る。
の２段階Ｄ／Ａコンバータの構成を示すブロック図であ
る。
【図１５】（ａ）および（ｂ）は、図１４の２段階Ｄ／
Ａコンバータが備える交換器を構成する場合に用いられ
る回路を示す回路図である。
Ａコンバータが備える交換器を構成する場合に用いられ
る回路を示す回路図である。
１ 初段Ｄ／Ａコンバータ（第１のＤ／Ａコ
ンバータ） ２ 次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバ
ータ（第２のＤ／Ａコンバータ） ４ 制御器（制御手段） ５ 反転器（反転手段） ６ 基準電圧発生回路（原基準電圧生成手
段） １０ Ｄ／Ａコンバータ回路 ２２ オフセットレベル制御抵抗 ２４ 接続切り替え部（切り替え手段） ３２、３４ Ｎ型ＭＯＳトランジスタ ３３、３５ Ｐ型ＭＯＳトランジスタ ４１、４３ Ｎ型ＭＯＳトランジスタ ４２、４４ Ｐ型ＭＯＳトランジスタ ９１ｂ 抵抗ストリング型Ｄ／Ａコンバータ（第
１のＤ／Ａコンバータ） ＣＬ 制御信号 Ｄ３〜Ｄ５ デジタルデータ Ｐ３〜Ｐ５ 入力端子 ＰＣ 入力端子 ＱＣ、ＲＣ 接続端子 ＳＷＣ スイッチ ＶＨ、ＶＬ 原基準電圧 ＶH 基準電圧（第１の基準電圧） ＶL 基準電圧（第２の基準電圧）
ンバータ） ２ 次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバ
ータ（第２のＤ／Ａコンバータ） ４ 制御器（制御手段） ５ 反転器（反転手段） ６ 基準電圧発生回路（原基準電圧生成手
段） １０ Ｄ／Ａコンバータ回路 ２２ オフセットレベル制御抵抗 ２４ 接続切り替え部（切り替え手段） ３２、３４ Ｎ型ＭＯＳトランジスタ ３３、３５ Ｐ型ＭＯＳトランジスタ ４１、４３ Ｎ型ＭＯＳトランジスタ ４２、４４ Ｐ型ＭＯＳトランジスタ ９１ｂ 抵抗ストリング型Ｄ／Ａコンバータ（第
１のＤ／Ａコンバータ） ＣＬ 制御信号 Ｄ３〜Ｄ５ デジタルデータ Ｐ３〜Ｐ５ 入力端子 ＰＣ 入力端子 ＱＣ、ＲＣ 接続端子 ＳＷＣ スイッチ ＶＨ、ＶＬ 原基準電圧 ＶH 基準電圧（第１の基準電圧） ＶL 基準電圧（第２の基準電圧）
Claims (10)
- 【請求項１】（ｍ＋ｎ）ビットのデジタル入力データの
上位ｍビットに応じた互いに電圧レベルの異なる第１の
基準電圧と第２の基準電圧とを生成する第１のＤ／Ａコ
ンバータが設けられ、 上記デジタル入力データの下位ｎビットの情報と上記第
１の基準電圧および上記第２の基準電圧とを用いて上記
デジタル入力データを上記第１の基準電圧および上記第
２の基準電圧の電圧レベルの高い方が上限で低い方が下
限となる範囲内のアナログ電圧値に変換するＲ−２Ｒラ
ダー抵抗型の第２のＤ／Ａコンバータを備えるＤ／Ａコ
ンバータ回路において、 上記第２のＤ／Ａコンバータのラダー抵抗網のデジタル
データ入力側の各入力端子には、上記第２のＤ／Ａコン
バータに入力されるデジタルデータが２値のうちの第１
の値であるときに上記第１の基準電圧が入力されるとと
もに、上記第２のＤ／Ａコンバータに入力されるデジタ
ルデータが２値のうちの第２の値であるときに上記第２
の基準電圧が入力され、 上記第１の基準電圧の電圧レベルと上記第２の基準電圧
の電圧レベルとの高低関係に応じた制御信号を生成する
制御手段と、上記制御信号が上記第１の基準電圧の電圧
レベルが上記第２の基準電圧の電圧レベルよりも高いこ
とを示す場合に上記下位ｎビットのデジタルデータをそ
のまま上記第２のＤ／Ａコンバータに入力する一方、上
記制御信号が上記第１の基準電圧の電圧レベルが上記第
２の基準電圧レベルよりも低いことを示す場合に上記下
位ｎビットのデジタルデータの上記第１の値と上記第２
の値とを入れ替えて上記第２のＤ／Ａコンバータに入力
する反転手段とを備えていることを特徴とするＤ／Ａコ
ンバータ回路。 - 【請求項２】上記第２のＤ／Ａコンバータは、オフセッ
トレベル制御抵抗の入力端子に入力される電圧を切り替
える切り替え手段を備えていることを特徴とする請求項
１に記載のＤ／Ａコンバータ回路。 - 【請求項３】上記切り替え手段は、上記制御信号に基づ
いて上記オフセットレベル制御抵抗の入力端子に入力さ
れる電圧を切り替えることを特徴とする請求項２に記載
のＤ／Ａコンバータ回路。 - 【請求項４】上記切り替え手段が切り替える電圧として
上記第１の基準電圧および上記第２の基準電圧を含んで
いることを特徴とする請求項２または３に記載のＤ／Ａ
コンバータ回路。 - 【請求項５】上記切り替え手段は、上記オフセットレベ
ル制御抵抗の入力端子と、電圧の異なる複数の接続端子
との接続および遮断を行うＣＭＯＳトランジスタ構造の
スイッチを各接続端子に対応して備え、上記接続および
上記遮断によってオフセットレベル制御抵抗の入力端子
に入力される電圧を切り替えることを特徴とする請求項
２ないし４のいずれかに記載のＤ／Ａコンバータ回路。 - 【請求項６】上記スイッチをＰ型とＮ型との相補型で動
作させることを特徴とする請求項５に記載のＤ／Ａコン
バータ回路。 - 【請求項７】上記スイッチが設けられる信号線の上記ス
イッチと上記オフセットレベル制御抵抗の入力端子との
間に上記信号線と並列になるように、互いに並列なＰ型
ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタから
なり各極性のＭＯＳトランジスタに入力されるゲート信
号が同極性の上記スイッチのＭＯＳトランジスタに入力
されるゲート信号と逆位相となるダミースイッチを備え
ることを特徴とする請求項６に記載のＤ／Ａコンバータ
回路。 - 【請求項８】１つの集積回路内に形成され、 上記第１のＤ／Ａコンバータが上記第１の基準電圧およ
び上記第２の基準電圧を生成するための原基準電圧を生
成する原基準電圧生成手段を備えていることを特徴とす
る請求項１ないし７のいずれかに記載のＤ／Ａコンバー
タ回路。 - 【請求項９】請求項１ないし８のいずれかに記載のＤ／
Ａコンバータ回路を備えることを特徴とする携帯端末装
置。 - 【請求項１０】請求項１ないし８のいずれかに記載のＤ
／Ａコンバータ回路を備えていることを特徴とするオー
ディオ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019138A JP2003224477A (ja) | 2002-01-28 | 2002-01-28 | Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 |
| US10/352,084 US6778120B2 (en) | 2002-01-28 | 2003-01-28 | D/A converter circuit, and portable terminal device and audio device using the D/A converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019138A JP2003224477A (ja) | 2002-01-28 | 2002-01-28 | Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003224477A true JP2003224477A (ja) | 2003-08-08 |
Family
ID=27606230
Family Applications (1)
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|---|---|---|---|
| JP2002019138A Pending JP2003224477A (ja) | 2002-01-28 | 2002-01-28 | Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 |
Country Status (2)
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| JP (1) | JP2003224477A (ja) |
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| JP2017532857A (ja) * | 2014-09-10 | 2017-11-02 | 日本テキサス・インスツルメンツ株式会社 | ハイブリッドデジタル−アナログ変換システム |
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| KR100745339B1 (ko) * | 2005-11-30 | 2007-08-02 | 삼성에스디아이 주식회사 | 데이터 구동부 및 이를 이용한 유기 발광 표시장치와 그의구동방법 |
| KR100671648B1 (ko) * | 2005-12-08 | 2007-01-19 | 삼성에스디아이 주식회사 | 데이터 구동부 및 이를 이용한 유기 발광 표시장치와 그의구동방법 |
| JP2008022301A (ja) * | 2006-07-13 | 2008-01-31 | Sony Corp | Ｄ／ａ変換器 |
| JP5621601B2 (ja) * | 2011-01-12 | 2014-11-12 | 株式会社リコー | ボリューム調整回路 |
| TWI459364B (zh) * | 2012-01-13 | 2014-11-01 | Raydium Semiconductor Corp | 驅動裝置 |
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| US8907832B2 (en) * | 2013-03-15 | 2014-12-09 | Qualcomm Incorporated | Polarity compensating dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods |
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| KR101879331B1 (ko) * | 2017-03-08 | 2018-07-18 | 충북대학교 산학협력단 | 이중 출력용 폴디드 저항열 디지털 아날로그 변환기 |
| CN110752847A (zh) * | 2018-07-24 | 2020-02-04 | 圣邦微电子（北京）股份有限公司 | 数模转换器 |
| CN114913829B (zh) * | 2022-05-19 | 2023-04-28 | 惠科股份有限公司 | 数据驱动电路、显示模组和显示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4338591A (en) * | 1981-06-09 | 1982-07-06 | Analog Devices, Incorporated | High resolution digital-to-analog converter |
| JPS5944125A (ja) * | 1982-09-07 | 1984-03-12 | Toshiba Corp | デジタル−アナログ変換器 |
| JPS6442924A (en) | 1987-08-10 | 1989-02-15 | Fujitsu Ltd | Digital/analog converter |
| JPH0734542B2 (ja) | 1988-06-29 | 1995-04-12 | 日本電気株式会社 | Ｄ−ａ変換回路 |
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| JPH0377430A (ja) | 1989-08-19 | 1991-04-03 | Fujitsu Ltd | Ｄ／ａコンバータ |
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2002
- 2002-01-28 JP JP2002019138A patent/JP2003224477A/ja active Pending
-
2003
- 2003-01-28 US US10/352,084 patent/US6778120B2/en not_active Expired - Lifetime
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