JP5076001B2 - 二段式デジタル/アナログ変換器 - Google Patents
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Description
12、20 シフトレジスタ
14 サンプリングレジスタ
16 保持レジスタ
18 データラッチ
22 デジタル/アナログ変換器
22b、100、100A、100B、200、200A、200B、200C、300、400 DAC構成
24 参考電圧発生器
25 デマルチプレクサ
26 出力電気回路
26a、26b、102、302 演算増幅器
104、104A、304、304A 電荷再配分電気回路
105、305、307、107 キャパシタ充電ノード
106A、106、306 電圧セレクタ
108 第1のデコーダー
109、309 電荷収集ノード
111、311 ノード
114、114A、114B、114C 第2のデコーダー
110、116A、116B、116C、310、316 レジスタ
112、112A、112B、112C、312 コード拡張と決定ロジック308 デコーダー
d0〜d5 デジタル入力
HV 高電圧
POL 極性制御信号
SH、SHバー、S1、S2、S3、S4、SL、SLバー、S1バー スイッチ
MV 中間電圧
VH 高参考電圧
VL 低参考電圧
VDD 高電力供給電圧
VDD_P、VDD_N:電源
V64_N、V1_N、V64_P ガンマ電圧
Y1〜Y720 アナログ出力
C1、C2、C3、C4 キャパシタ
GMA0〜GMA3 ガンマ領域
LV 低電圧
R1〜R64 抵抗
V0〜V9 参考電圧
VSS 低電力供給電圧
VCOM コモンモード電圧
Vout 出力電圧
Claims (4)
- Mビットデジタル入力コードによってアナログ電圧を出力するために用いられ、
高参考(参照)電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する1ビットシリアル電荷再配分デジタル/アナログ変換器と、
前記Mビットデジタル入力コードの少なくとも一部によって前記高参考電圧と前記低参考電圧とを所定の電圧に設定する電圧セレクタと、を含んで、
前記1ビットシリアル電荷再配分デジタル/アナログ変換器は
出力演算増幅器の出力にカップリングする第1の演算増幅器入力と、電荷収集ノードにカップリングする第2の演算増幅器入力とを有する出力演算増幅器と、
前記電荷収集ノードと前記低参考電圧入力ノードとの間にカップリングする端末キャパシタと、
前記低参考電圧入力ノードと第1のキャパシタ充電ノードとの間にカップリングする第1のキャパシタと、
前記低参考電圧入力ノードと第2のキャパシタ充電ノードとの間にカップリングする第2のキャパシタと、
複数の第1のキャパシタ充電周期において、1ビット制御コードのシリアルによる1ビット制御コードのコード例によって、前記第1のキャパシタ充電ノードを前記低参考電圧入力ノードと前記高参考電圧入力ノードのいずれかにカップリングするために用いられ、その中、前記1ビット制御コードのシリアルが前記Mビットデジタル入力コードから導き出される第1のスイッチング回路と、
複数の第2のキャパシタ充電周期において、前記1ビット制御コードのシリアルによる1ビット制御コードのコード例によって、前記第2のキャパシタ充電ノードを前記低参考電圧入力ノードと前記高参考電圧入力ノードのいずれかにカップリングするために用いられる第2のスイッチング回路と、
前記第1のキャパシタ充電周期に続く前記第2のキャパシタ充電周期において、前記端末キャパシタを利用し電荷再配分を行うために、前記第1のキャパシタを前記電荷収集ノードにカップリングするために用いられる第3のスイッチング回路と、
前記第2のキャパシタ充電周期に続く前記第1のキャパシタ充電周期において、前記端末キャパシタを利用し電荷再配分を行うために、前記第2のキャパシタを前記電荷収集ノードにカップリングするために用いられる第4のスイッチング回路と、
オフセットキャンセル装置と、を含み、
前記オフセットキャンセル装置は、
前記第2の演算増幅器入力にカップリングする第一端と、中間ノードにカップリングする第二端とを有するオフセットキャンセルコンデンサーと、
電荷再配分周期において、前記電荷収集ノードを前記第2の演算増幅器入力に接続して、及び前記中間ノードを前記出力演算増幅器の出力に接続するように設定される第5のスイッチング回路と、
最終電荷再配分周期の後で、前記電荷収集ノードを前記オフセットキャンセルコンデンサーの前記第二端に接続するように設定されるスイッチと、を含む二段式デジタル/アナログ変換器。 - 前記電圧セレクタは、前記高参考電圧と前記低参考電圧を得るために、複数の隣接する参考電圧対から隣接する参考電圧対を選択するように設定され、前記隣接する参考電圧対が八つの隣接する参考電圧対を含み、前記電圧セレクタが前記Mビットデジタル入力コードの三つの最上位ビットによって前記隣接する参考電圧対を選択する請求項1に記載の二段式デジタル/アナログ変換器。
- 前記Mビットデジタル入力コードによってコード拡張を介してガンマ補正を完成するために用いられるガンマ補正拡張と決定ロジックを更に含む請求項1に記載の二段式デジタル/アナログ変換器。
- 前記電圧セレクタは、前記高参考電圧と低参考電圧を得るために、複数の隣接する参考電圧対から隣接する参考電圧対を選択するように設定され、
前記隣接する参考電圧対は、Y個の隣接する参考電圧対を含み、前記電圧セレクタが前記Mビットデジタル入力コードのX個の最上位ビットによって前記隣接する参考電圧対を選択し、その中、X=log2Yであり、
前記Mビットデジタル入力コードの前記X個の最上位ビットを選択するための第1のロジックと、
前記電圧セレクタを制御するために、選択された前記X個の最上位ビットを復号化するXビットデコーダーと、
前記Mビットデジタル入力コードのZ個の最下位ビットを選択するために用いられ、その中、Z=M−Xである第2のロジックと、
少なくとも前記Z個の最下位ビットを一時的に保存するために用いられ、少なくとも前記Z個の最下位ビットから導き出された複数の1ビット制御コードをシリアル的に提供して、前記1ビットシリアル電荷再配分デジタル/アナログ変換器に用いるレジスタと、
前記Z個の最下位ビットを選択するための第2のロジックを含み、前記Mビットデジタル入力コードによってコード拡張を介してガンマ補正を完成し、その中、前記ガンマ補正拡張と決定ロジックが前記Mビットデジタル入力コードをさらにもう1、2又は3ビット拡張するコード拡張と決定ロジックと、を更に含む請求項1に記載の二段式デジタル/アナログ変換器。
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