JP2011239378A - 二段式デジタル／アナログ変換器及び液晶ディスプレイのソースドライバ - Google Patents

Abstract

【課題】高解像度の液晶ディスプレイのソースドライバに用いられる新規なＤＡＣ構成を提供する。
【解決手段】二段式デジタル／アナログ変換器及び液晶ディスプレイのソースドライバである。ソースドライバは、二段式デジタル／アナログ変換器を含む。この二段式デジタル／アナログ変換器は、Ｍビットデジタル入力コードによってアナログ電圧を出力する。ソースドライバは、１ビットシリアル電荷再配分デジタル／アナログ変換器と電圧セレクタを含む。１ビットシリアル電荷再配分デジタル／アナログ変換器は、高参考（参照）電圧を受信できる高参考電圧入力ノードと、低参考電圧を受信できる低参考電圧入力ノードとを有する。電圧セレクタは、Ｍビットデジタル入力コードの少なくとも一部によって高参考電圧と低参考電圧とを所定の電圧に設定する。
【選択図】図１３

Description

本発明は、一般に液晶ディスプレイのソースドライバに関し、特に、デジタル／アナログ変換器を応用する液晶ディスプレイのソースドライバに関する。

現在、高精細テレビ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ；ＨＤＴＶ）のような高級な電子製品は、電子科学技術に対し、ますます多くの要求をするようになっている。例えば、利用者による、より多くの自然な色彩を有する映像を再現できる高精細テレビに対する要求がある。液晶ディスプレイ（ＬＣＤ）の画素アレイを駆動するための典型な液晶表示装置ドライバは、デジタル／アナログ変換器（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）で、電圧レベルを示すデジタルコードを、対応するアナログ出力に変換する。例えば、４ビットで表示する１６個二進数を、デジタル／アナログ変換器の出力として使う。実際のアナログ出力電圧Ｖｏｕｔは、入力ビットの数量と比例して、この入力ビットの数量の倍数で表すことができる。デジタル／アナログ変換器の参考（参照）電圧Ｖｒｅｆが定数である場合に、出力電圧Ｖｏｕｔは離散値を一つだけ有し、例えば１６個の、可能な電圧レベル内の一つであるため、デジタル／アナログ変換器の出力は本当のアナログ値ではない。しかしながら、可能な入力値の数量は、入力データのビット数を増加することにより増加できる。出力範囲において、大きい可能な出力値の数量は、デジタル／アナログ変換器の出力値の間の差を減少できる。

ＤＡＣ入力に比較的に大きなビット数を含んでいる場合に、このＤＡＣは比較的高解像度の出力を提供することが明らかである。しかしながら、このＤＡＣの必要とする電気回路面積は解像度と正比例となる。１ビット解像度を増加すると、ＤＡＣにおけるデコーダーの面積は倍増する。

液晶ディスプレイのソースドライバに用いられる従来のＲ型（抵抗ストリング）ＤＡＣ構成の範例は、図１に示す。より具体的に言えば、図１は、６ビットＤＡＣ構成を示す。このＤＡＣ構成は、参考電圧Ｖ０〜Ｖ８にカップリングされた抵抗ストリングを有する。一つ抵抗コンビネーションは、６ビットデジタルに基づいて、Ｄ０〜Ｄ５を入力して選択されるので、電圧も６ビットデジタルに基づいて、Ｄ０〜Ｄ５を入力して選択される。演算増幅器は、ドライバ電流を増加するために提供される。この６ビットＤＡＣ構成は、６４個の抵抗器、６４本の信号線、一つの６４Ｘ１デコーダーが必要である。このような標準構成で一つの８ビットＤＡＣを製造するには、面積を４倍増加する必要があり、例えば、２５６個の抵抗器、２５６本の信号線、一つの２５６Ｘ１デコーダーである。このような標準構成で一つの１０ビットＤＡＣを製造するには、面積を４倍増加する必要があり、例えば、１０２４個の抵抗器、１０２４本の信号線、一つの１０２４Ｘ１デコーダーである。そのため、この１０ビットＤＡＣは、比較される６ビットＤＡＣより１６倍多いダイ又はチップ面積を消耗する。従来のＤＡＣ構成は、ダイ又はウエハーの面積の３０％を占める。ますます高くなる解像度（例えば、１０ビット及び１０ビット以上の解像度）を達成するために要求されるサイズの増加は受け入れられない。

そのため、高解像度の液晶ディスプレイのソースドライバに用いられる新規なＤＡＣ構成が要求される。

従来の技術の欠点を解決するために、本発明は、二段式ＤＡＣ及び液晶ディスプレイのソースドライバを提供する。

本発明の一実施例によれば、この二段式ＤＡＣは、１ビットシリアル電荷再配分ＤＡＣと電圧セレクタを含む。１ビットシリアル電荷再配分ＤＡＣは、高参考（参照）電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する。電圧セレクタは、Ｍビットデジタル入力コードの少なくとも一部によって、高参考電圧と低参考電圧とを所定の電圧に設定する。

本発明のまた他の実施例によれば、この液晶ディスプレイのソースドライバは、Ｍビットデジタル入力コードによりアナログ電圧を出力することに用いられ、１ビットシリアル電荷再配分ＤＡＣ、電圧セレクタ、ガンマ補正拡張と決定ロジックを備える二段式ＤＡＣを含む。１ビットシリアル電荷再配分ＤＡＣは、高参考電圧を受信するための高参考電圧入力ノードと、低参考電圧を受信するための低参考電圧入力ノードとを有する。電圧セレクタは、Ｍビットデジタル入力コードによって、高参考電圧と低参考電圧を複数の所定のレベルに設定する。ガンマ補正拡張と決定ロジックは、Ｍビットデジタル入力コードによってコード拡張を介して、ガンマ補正を完成するために用いられる。

本発明のまた一つの実施例によれば、この液晶ディスプレイのソースドライバは、Ｍビットデジタル入力コードによりアナログ電圧を出力するための二段式ＤＡＣを含む。この二段式ＤＡＣは、１ビットシリアル電荷再配分ＤＡＣ、電圧セレクタ、ガンマ補正拡張と決定ロジックを含む。１ビットシリアル電荷再配分ＤＡＣは、高参考電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する。電圧セレクタは、高参考電圧と低参考電圧を得るために、複数の隣接参考電圧対から一つの隣接参考電圧対を選定するように設置される。これらの隣接参考電圧対は、Ｙ個の隣接参考電圧対を含み、電圧セレクタがＭビットデジタル入力コードのＸ個の最上位ビットによって隣接参考電圧対を選定し、その中、Ｘ＝ｌｏｇ_２Ｙである。ガンマ補正拡張と決定ロジックは、Ｍビットデジタル入力コードによってコード拡張を介してガンマ補正を完成する。ガンマ補正拡張と決定ロジックは、Ｍビットデジタル入力コードのＺ個の最下位ビットから拡張コードを提供し、その中、Ｚ＝Ｍ−Ｘである。１ビットシリアル電荷再配分デジタルアナログ変換器は、拡張コードのビット制御信号のシリアルにより作動し、このビット制御信号のシリアルにおいて、最下位ビットから順に提供される。

本発明の実施例にかかるＤＡＣ構成は、高解像度ＤＡＣ構成のＤＡＣ面積を顕著的に減少できる、例えばＤＡＣソースドライバに用いられるＤＡＣ構成である。例えば、１０ビットＤＡＣ構成に関しては、従来のＤＡＣ構成でできた１０ビットＤＡＣに比べて、ここで開示されたＤＡＣ構成が少なくとも５０％の面積を減少できると考えられる。このＤＡＣ構成は、高速表示、大きいパネル表示、高解像度表示に適用する。

本発明の前記又はその他の目的、特徴、利点をより分かりやすくするために、以下、好ましい実施例を挙げ、付属図面に合わせて、詳細的に説明する。

従来の６ビット解像度を有する抵抗ストリングデジタル／アナログ変換器構成を応用したソースドライバを示す電気回路図である。 液晶ディスプレイのソースドライバの従来の設計を示す図である。 図２の液晶ディスプレイのソースドライバのデジタル／アナログ変換器を詳しく示す図である。 本発明の一実施例による１０ビットデジタルアナログ変換器の構成を示す図である。 図４のデジタルアナログ変換器構成の連続操作を示す図である。 図４Ａに示す各操作の後のデジタルアナログ変換器構成の出力電圧を示す図である。 本発明のまた他の実施例による１０ビットデジタルアナログ変換器構成を示す図である。 図５のデジタルアナログ変換器構成の連続操作を示す図である。 本発明のまた他の実施例による１０ビットデジタルアナログ変換器構成を示す図である。 図６のデジタルアナログ変換器構成の連続操作を示す図である。 ビルトインのオフセットキャンセルを有する図４の１０ビットデジタルアナログ変換器構成の実施例を示す図である。 図７のデジタルアナログ変換器構成の連続操作を示す図である。 ビルトインのオフセットキャンセルを有する図５の１０ビットデジタルアナログ変換器構成の実施例を示す図である。 図８のデジタルアナログ変換器構成の連続操作を示す図である。 ビルトインのオフセットキャンセルを有する図６の１０ビットデジタルアナログ変換器構成の実施例を示す図である。 図９のデジタルアナログ変換器構成の連続操作を示す図である。 ソースドライバの伝達曲線を示す非線形範例を示す図である。 本発明の一実施例によるデジタルアナログ変換器のガンマ補正操作を示す図である。 修正された参考電圧セレクタを有する図８の１０ビットデジタルアナログ変換器構成の実施例を示す図である。 １ビットパイプラインを応用した１０ビットデジタルアナログ変換器構成の実施例を示す図である。 図１０のデジタルアナログ変換器構成の連続操作を示す図である。 デジタルアナログ変換器構成の出力電圧を示す図である。該図に示す出力電圧は、図１３Ａに示す各操作の後のデジタルアナログ変換器構成の出力電圧である。 ビルトインのオフセットキャンセルを有する図１３の１０ビットデジタルアナログ変換器構成の実施例を示す図である。 図１４のデジタルアナログ変換器構成の連続操作を示す図である。

例示的な実施例における説明は、付属図面とともに理解されるべきであり、これらの付属図面が説明全体の一部として考えられるようにすべきである。説明の便宜上、相対用語を使用しているが、特定な方向で装置を操作又は構築する必要はない。連絡、カップリング及びこのような用語について、例えば「接続」及び「内部接続」は、特に説明がない限り、直接或いは間接に中間装置を介して連絡することを指す。

アクティブマトリックス液晶ディスプレイ（以下、ＬＣＤと呼ぶ）は、この分野で熟知され、例えば、クマダ（Ｋｕｍａｄａ）たちのアメリカ特許先行技術の第７,１７６,８６９号が挙げられ、ここで参照として本発明に加入する。このＬＣＤは、走査信号ドライバとして、画素選択期間に走査信号を供給するゲートドライバと、データ信号ドライバとして、データ信号を液晶ディスプレイに供給するソースドライバと、ゲートドライバ及びソースドライバのクロックを制御する制御電気回路とを有する。ここで述べたソースドライバの改善を除いて、これらの素子はこの分野で熟知されるものであるため、ここで詳細に述べる必要はない。

液晶ディスプレイにおいて、図形データは制御電気回路を介してソースドライバに伝送され、その中、図形データ信号がデジタルからアナログに転換され、駆動電圧として液晶ディスプレイに供給される。ソースドライバに接続される参考電圧発生電気回路は、図形データ信号のデジタルからアナログへの変換の参考となる電圧を発生する。

図２は、従来の液晶ディスプレイのソースドライバ１０の概要図である。このソースドライバ１０は、低電圧（ＬＶ）技術で実現するデジタル部分を含む。この部分は、シフトレジスタ１２、サンプリングレジスタ１４、保持レジスタ１６、データラッチ１８を含む。この高電圧又は電圧で実現するアナログ部分は、レベル変換器２０、ＤＡＣ２２、参考電圧発生器２４、出力電気回路２６を含み、この出力電気回路２６が図３に示すような演算増幅器を含んでよい。ドライバ１０の出力はＹ１〜Ｙ７２０の７２０個のアナログ出力を有するように示し、各出力が液晶ディスプレイの各線に対応する。

図３は、ＤＡＣ２２と図２のソースドライバ１０の出力電気回路２６の構成を示す詳細図であり、ＮＭＯＳからなるＤＡＣ（Ｎ＿ＤＡＣ）、ＰＭＯＳからなるＤＡＣ（Ｐ＿ＤＡＣ）、ＮＭＯＳ入力対を有する演算増幅器（Ｎ＿ＯＰＡ）、ＰＭＯＳ入力対を有する演算増幅器（Ｐ＿ＯＰＡ）を含み、その中、ＶＤＤ＿ＰがＤＡＣ構成２２ｂの電源を示し、ＶＤＤ＿ＮがＤＡＣ構成２２ａの電源を示し、Ｖ１＿ＮがＤＡＣ構成２２ａの第１のガンマ電圧を示し、Ｖ６４＿ＮがＤＡＣ構成２２ａの第６４のガンマ電圧を示し、Ｖ１＿ＰがＤＡＣ構成２２ｂの第１のガンマ電圧を示し、Ｖ６４＿ＰがＤＡＣ構成２２ｂの第６４のガンマ電圧を示し、ＭＶが中間電圧を示し、ＨＶが高電圧を示す。このＤＡＣと出力電気回路構成は、典型的に差動構成に構築され、それぞれ交替のＮＭＯＳとＰＭＯＳに基づくＤＡＣ構成２２ａ、２２ｂを含み、また、それぞれ交替のＰＭＯＳとＮＭＯＳ入力演算増幅器２６ａ、２６ｂを含む。しかしながら、この設計を熟知している人たちであれば分かるように、レール・ツー・レール演算増幅器出力電気回路構成は、差動構成のかわりに使用できる。液晶ディスプレイには多くのドライバが備えられている。例えば、高精細度テレビ１９２０Ｘ１０８０のディスプレー（１９２０Ｘ３（ＲＧＢ）／７２０）には、８つのドライバがある。図２及び図３に示す液晶ディスプレイのソースドライバの操作とその素子は、当業者に熟知されたものである。そのため、これらの素子を詳細に述べなくてもよく、本発明において液晶ディスプレイのドライバに使用される改善されたＤＡＣの関連説明を混同させないように、提供する必要もない。

ここで示す改善されたＤＡＣは、このＤＡＣの機能を二段に分ける。第１段は、Ｍビットデジタル入力コードに大体対応する大まかな出力電圧範囲を提供し、第２段は、２ビットシリアル電荷再配分ＤＡＣを使用して、大まかな範囲で精確な目標電圧を提供する。ガンマ補正とオフセットキャンセルはＤＡＣ構成中に構築されてよい。下記から明確に分るように、このＤＡＣ構成は、高速、大きいパネル、高解度の設計を達するための顕著な面積節約を実現できる。

図４は、高解像度ＤＡＣ構成１００の第１の実施例を示し、図４Ａは、このＤＡＣが実行する操作ステップを示し、この操作ステップがＭビットデジタル入力コードによってアナログ電圧Ｖｏｕｔを発生する。より具体的に言えば、図４は１０ビットＤＡＣ構成１００の実施例を示す。１０ビット実施例が示されると、理解できるのは、１０ビット実施例に示されたゼネラル・ルールが高解像度のＤＡＣ構成（例えば、１１ビット及びより高いビットの設計）に等しく適用され、このように応用する必要があれば、さらに低解像度のＤＡＣ構成（９ビット及び低等な設計）に等しく適用できることである。

１０ビットＤＡＣ構成１００は、電流増幅目的を達するために提供される出力演算増幅器１０２を含む。演算増幅器１０２の出力（Ｖｏｕｔ）は、演算増幅器１０２のマイナス入力端に帰還される。演算増幅器１０２のプラス入力端は、シリアル電荷再配分ＤＡＣ１０４の出力に、具体的には２ビットシリアル電荷再配分ＤＡＣにカップリングし、以下でより詳細に検討する。このシリアル電荷再配分ＤＡＣ１０４は、高参考電圧と低参考電圧の入力を有して、参考電圧ＶＨとＶＬからなる参考電圧対を受信し、それが大まかな電圧範囲を定義する。電圧セレクタ電気回路１０６は、参考電圧ＶＨとＶＬを提供し、示された実施例において、参考電圧ＶＨとＶＬが隣接電圧対であり、この隣接電圧対が電圧セレクタ１０６によって参考電圧Ｖ１〜Ｖ９の複数の隣接電圧対から選択されたものである。範囲は、最下位ビット（ＬＳＢ）ｄ０から最上位ビット（ＭＳＢ）ｄ９までの１０ビット入力コードによってコード拡張（Ｃｏｄｅ Ｅｘｐａｎｄｉｎｇ）と決定ロジック１１２に提供される。電圧セレクタ１０６がＹ個の隣接電圧対の間で選択すれば、コード拡張と決定ロジック１１２は１０ビット入力コードからｌｏｇ_２Ｙ個の最上位ビットを取り出す。例えば、図４の実施例においてＶ１〜Ｖ９（例えば、Ｖ１／Ｖ２、Ｖ２／Ｖ３、Ｖ３／Ｖ４、Ｖ４／Ｖ５、Ｖ５／Ｖ６、Ｖ６／Ｖ７、Ｖ７／Ｖ８、Ｖ８／Ｖ９）の８つの電圧対があれば、そして、コード拡張と決定ロジック１１２は１０ビット入力コードから３つの最上位ビット（ｄ９、ｄ８、ｄ７）を取り出して、隣接電圧対を選択するために用いられる。コード拡張と決定ロジック１１２はこの３つのビットを例えばレジスタ１１０のようなレジスタに提供する。この３つの最上位ビットは第１のデコーダー１０８に提供され、第１のデコーダー１０８がこの３つの最上位ビットを制御信号に解読して、電圧セレクタ１０６を制御し、８つの可能なＶＬとＶＨ対のいずれかを出力し、その中この８つの可能なＶＬとＶＨ対がデコーダー１０８に入力された３ビット入力コードに対応する。例えば、[ｄ９ ｄ８ ｄ７]が[１ １ １]であれば、ＶＬ／ＶＨ対がＶ８／Ｖ９であり、[ｄ９ ｄ８ ｄ７]が[０ ０ ０]であれば、ＶＬ／ＶＨ対がＶ１／Ｖ２である。ＶＬとＶＨで代表する大まかな電圧範囲により、２ビットシリアル電荷再配分ＤＡＣ１０４がＶＬ〜ＶＨ範囲における特定の電圧レベルを出力するために用いられ、下記のように、このＶＬ〜ＶＨ範囲が１０ビット入力コードに対応する。

図４は、Ｎ＝１である実施例を示す。即ち、コード拡張と決定ロジック１１２はこの１０ビットデジタル入力コードをさらにもう１ビット拡張する。この示された実施例において、この拡張ビットを１０ビットデジタル入力コードの最下位ビットの後でフィラー（ｆｉｌｌｅｒ）又はパディングビット（ｐａｄｄｉｎｇ ｂｉｔ）とする。このビットはデフォルト値「０」に設定される。この７つの最下位ビット（ｄ６〜ｄ０）と１つのフィラー又はパディングビットは全部で８ビットであり、コード拡張と決定ロジック１１２がこの８ビットを第２のレジスタ１１６に提供する。コード拡張と決定ロジック１１２は偶数個の最下位ビット数を提供する場合に、例えば、８ビットの最下位ビットが１１ビットデジタル入力コードにおける実施例において、Ｎ＝０である実施例を考える。その中、パディングビットはずっと０とし、この１０ビット構成に提供されたコード拡張と決定ロジックを介するガンマ補正を行わない（下記で説明する）。ガンマ補正を有するＮ＝１である実施例において、この拡張ビットは、ロジック１１２により「０」又は「１」に動態設定されてよい。

この８ビットコード（ｄ６ ｄ５ ｄ４ ｄ３ ｄ２ ｄ１ ｄ０ ０）をレジスタ１１６に提供する。レジスタ１１６は、２ビットコンビネーション[ｄＨ ｄＬ]序列の方式で保存された８ビットコードを第２のデコーダー１１４に連続的に又はシリアル的に提供するように制御され、この２ビットコンビネーション[ｄＨ ｄＬ]序列の方式が８ビットコードの最下位ビットから始まり、例えば、コンビネーション[ｄ０ ０]が第一であり、そして[ｄ２ ｄ１]が第二であり、[ｄ４ ｄ３]が第三であり、最終のコンビネーション[ｄ６ ｄ５]が最後である。これらのコードのコンビネーションは、第２のデコーダー１１４に使用されて、この２ビットシリアル電荷再配分ＤＡＣ１０４を制御する。

２ビットシリアル電荷再配分ＤＡＣ１０４は、ＶＬ〜ＶＨの範囲における電圧を選択して演算増幅器１０２に出力するように操作される。この電荷再配分ＤＡＣ１０４は、低参考電圧ノードと電荷収集ノード１０９との間に接続する端末キャパシタＣ３と、バイナリ加重キャパシタＣ１、Ｃ２とを含む。当電荷収集ノード１０９は、演算増幅器１０２のプラス入力端にカップリングする。当バイナリ加重キャパシタＣ１、Ｃ２のそれぞれは、低参考電圧ノードに接続する第１の端部、及び第１のキャパシタ充電ノード１０５と第２のキャパシタ充電ノード１０７に個別的にカップリングする複数の第２の端部を有する。充電周期において、キャパシタＣ１の第２の端部は、一つのスイッチＳ１及び一対の相補するスイッチＳＨとＳＨバー（ＳＨの上に横線を引いて表すことを意味する。以下同様）を含む第１のスイッチング回路を介して、選択的に低参考電圧ＶＬまたは高参考電圧ＶＨにカップリングする。充電周期において、キャパシタＣ２の第２の端部は、スイッチＳ１及び一対の相補するスイッチＳＬとＳＬバー（ＳＬの上に横線を引いて表すことを意味する。以下同様）を含む第２のスイッチング回路を介して、選択的に低参考電圧ＶＬまたは高参考電圧ＶＨにカップリングする。相補するスイッチＳＨとＳＨバー及び相補するスイッチＳＬとＳＬバーは、第２のデコーダー１１４の出力によって制御される。

電荷再配分周期において、第１のキャパシタ充電ノード１０５は、スイッチＳ２を介して、電荷収集ノード１０９にカップリングする、また、第２のキャパシタ充電ノード１０７は、第２のスイッチＳ２を介して、電荷収集ノード１０９にカップリングする。リセット操作期間においてキャパシタをリセットするために、スイッチＳ３は低参考電圧ノードと電荷再配分ノード１０９との間にカップリングする。スイッチＳ１、Ｓ２、Ｓ３は多様な方式で制御でき、例えばクロック制御器の発生したクロック信号により制御する。

シングルの２ビットコンビネーション[ｄＨ ｄＬ]に対しては、ｄＨが１である場合に、スイッチＳＨが閉じる状態になり、スイッチＳＨバーが開く状態になり、ｄＨが０である場合に、スイッチＳＨが開く状態になり、スイッチＳＨバーが閉じる状態となった。同様に、ｄＬが１である場合に、スイッチＳＬが閉じる状態になり、スイッチＳＬバーが開く状態になり、ｄＬが０である場合に、スイッチＳＬが開く状態になり、スイッチＳＬバーが閉じる状態になる。

キャパシタＣ２とＣ３は、容量値Ｃを有し、キャパシタＣ１は、容量値２Ｃを有する。キャパシタ内の電荷量はキャパシタの容量値の倍数であることは明らかである。そのため、例えば、Ｃ１とＣ２の両者が同時に充電されるとすれば、キャパシタＣ１内の電荷量がキャパシタＣ２内の電荷量の二倍となる。

シリアル電荷再配分ＤＡＣ１０４の操作は、図４Ａにより示す。

ステップ１において、スイッチＳ１が開く状態になり、スイッチＳ２とＳ３がともに閉じる状態になる。各キャパシタの二つの電極はともに電圧ＶＬにカップリングされた場合に、このステップは、キャパシタＣ１、Ｃ２、Ｃ３にかけた電圧を０Ｖにリセットする。ステップ１に続いて、スイッチＳ３が開くにされ、このプログラムが再び行われるまで開く状態を保持し、その時、キャパシタＣ３をリセットする必要がある。

ステップ２において、キャパシタＣ１とＣ２を充電するために、スイッチＳ１が閉じる状態になり、スイッチＳ２が開く状態になる。第１の２ビットコンビネーション[ｄＨ ｄＬ]、例えば、レジスタ１１６により提供された[ｄ０ ０]は、第２のデコーダー１１４に利用されて、スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御した。ｄＨが１であれば、ＳＨが閉じる状態になり、ＳＨバーが開く状態になり、キャパシタＣ１がＶＨとＶＬとの間にカップリングされて充電される。ｄＨが０であれば、ＳＨが開く状態になり、ＳＨバーが閉じる状態になり、キャパシタＣ１がＶＬとＶＬとの間にカップリングされて充電されない。ｄＬが１であれば、ＳＬが閉じる状態になり、ＳＬバーが開く状態になり、キャパシタＣ２がＶＨとＶＬとの間にカップリングされて充電される。ｄＬが０である場合に、ＳＬが開く状態になり、ＳＬバーが閉じる状態になり、キャパシタＣ２がＶＬとＶＬとの間にカップリングされて、キャパシタＣ２が充電されないことを示す。

ステップ３において、キャパシタＣ１、Ｃ２、端末／収集キャパシタＣ３の間で、キャパシタＣ１とＣ２に築かれたいかなる電荷を配分し、及びキャパシタＣ３の残留電荷を配分する（この点には残留電荷がない）ために、スイッチＳ１が開く状態になり、スイッチＳ２が閉じる状態になり、具体的に言えば、閉じる状態となったスイッチＳ２はキャパシタＣ１、Ｃ２、Ｃ３を電荷収集ノード１０９と低参考電圧ノードとの間に並列接続する。各キャパシタの電荷はその容量と比例となれるように、この電気回路における総電荷を配分する。即ち、キャパシタＣ１は、総電荷（Ｑ_{ｔｏｔａｌ}）の半分を占める電荷量を有し、キャパシタＣ２とＣ３はそれぞれ４分の１の総電荷量を有し、その原因が総容量値が４Ｃであることにある。キャパシタＣ３に配分された電荷のために、出力ノードはＶＬ＋Ｖ_Ｃ３にイコールする電圧を有する。電圧Ｖ_Ｃ３＝（Ｑ_{ｔｏｔａｌ}）／４Ｃである。各電荷再配分位相／周期において、この電気回路の４分の１の総電荷はキャパシタＣ３に配分された。このステップの後で、出力ノード電圧＝（２ｄ０＋０）／４＊（ＶＨ−ＶＬ）＋ＶＬである。このステップにおいて、レジスタ１１６は次の２ビットコンビネーション[ｄ２ ｄ１]も第２のデコーダー１１４にロードして、次のキャパシタ充電位相／周期を準備する。

ステップ４は、ステップ２と同様な方法で、スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを開く・閉じるにすることだけによって、操作され、その中、スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーがコンビネーション[ｄ２ ｄ１]のような第二例の連続な２ビットコードにより制御される。[ｄ２ ｄ１]の値によって、ステップ４はキャパシタＣ１とＣ２に存在した電荷に電荷を増加できる。ステップ５において、キャパシタＣ１、Ｃ２、Ｃ３は、低参考電圧ノードとノード１０９との間に再び並列接続される。電気回路における総電荷は、キャパシタＣ３における（ステップ３終了時の）残留電荷に、キャパシタＣ１とＣ２の総電荷を加えることとなる（例えば、これらのキャパシタがステップ３終了時の残留電荷に、ステップ４でキャパシタに加えたいかなる電荷を加えることとなる）。このような総電荷の全ては比例により、再び３つのキャパシタに再配分される。このことによって、４で割った残留電圧がキャパシタＣ３に残される。この出力ノードの電圧は再びＶＬ＋Ｖ_Ｃ３にイコールする。ステップ５の後で、ＶＬ＋Ｖ_Ｃ３は、キャパシタＣ３における総電荷をキャパシタＣ１／Ｃ２／Ｃ３の総コンビネーション容量値４Ｃで割った値にイコールする。ステップ５の後で、この出力ノードの電圧は（２ｄ２＋ｄ１＋０．５ｄ０）／４＊（ＶＨ−ＶＬ）＋ＶＬにイコールする。

ステップ６〜ステップ９は、前記ステップ２〜ステップ５に対する説明から了解できる。各段階においてノード１０９で対応して起こった電圧は図４Ｂに示す。図４Ｂに示すように、この時の出力ノードの電圧が１／１２８（６４ｄ６＋３２ｄ５＋１６ｄ４＋８ｄ３＋４ｄ２＋２ｄ１＋ｄ０）＊（ＶＨ−ＶＬ）＋ＶＬである。即ち、この電圧は、ＶＬ（レジスタ１１６に提供された８つのビットコードが０である場合に）〜ＶＬ＋１２７／１２８（ＶＨ−ＶＬ）（レジスタ１１６に提供された最高の７個の有效ビットコードが１であれ、パディングビットが０であれば）の間の任意の値であってよい。

２ビットシリアル電荷再配分ＤＡＣ構成は、下記の合計フォルムに適う出力電圧を提供し、その中、「ｎ」と「ｉ」は差分変量を示し、ｉ＝１である場合に、ｄｉはｄ１を示し、ｉ＝２である場合に、ｄｉはｄ２などを示す。

ここで述べたシリアル電荷再配分ＤＡＣ構成は２ビットシリアル電荷再配分ＤＡＣであるが、高解像度に対応する必要がある場合に、この構成はグレード・アップできる。例えば、３ビットシリアル電荷再配分ＤＡＣは、追加される容量４Ｃのバイナリ加重キャパシタを含んでもよく、このキャパシタがキャパシタＣ１とキャパシタＣ２と同様な方式でカップリングし、個別なスイッチング回路により制御されることが理解できる。デコーダー１１４は、３ビットデコーダーとして設定されてよく、レジスタ１１６が２ビットコンビネーションではなく、３ビットコンビネーションを提供する。

図５及び図５Ａは個別的にその他のＤＡＣ構成１００Ａ及びその連続操作を示す。Ｎ＝２の他に、構成１００Ａの各方面は、構成１００と同様である。即ち、この１０ビット入力コードの残った７個の最下位ビットは、追加ビットのｄ００とｄ０１を増加することにより９ビットに拡張する。以下の詳細な説明のように、コード拡張と決定ロジック１１２Ａは、これらの２ビットの値を決定し、元の入力コードからの７ビットのｄ６〜ｄ０及び追加ビットのｄ００とｄ０１を、レジスタ１１６Ａに提供する。そして、レジスタ１１６Ａは９ビットコードによる２ビットコンビネーションを第２のデコーダー１１４Ａに提供し、この９ビットコードが２ビットコンビネーション[ｄＨ ｄＬ]の方式でコード拡張と決定ロジック１１２Ａから連続的に提供される。手始めに、最下位ビットで、前記図４に関する方式でスイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御する。即ち、まず、レジスタ１１６Ａは[ｄ００ ０]を提供し、ｄＬの位置における「０」がパディングビットであり、次に[ｄ０ ｄ０１]であり、そして[ｄ２ ｄ１]であり、続いて[ｄ４ ｄ３]であり、最後で[ｄ６ ｄ５]である。

図５の電荷再配分電気回路１０４は、図４の対応する電気回路と構成的に同様である。操作上の唯一の差異は、図５Ａに示すような追加電荷及び再配分ステップ１０と１１を増加し、個別のステップに使用される個別のビットコンビネーションを増加し、例えば、図５Ａで、図４Ａに示すような[ｄ０ ０]ではなく、[ｄＨ ｄＬ]ビットコンビネーション[ｄ００ ０]から始まることである。

図６及び図６Ａは、個別的にその他のＤＡＣ構成１００Ｂ及びその連続操作を示す。Ｎ＝３の他に、構成１００Ｂの各方面は、構成１００と１００Ａとに似ている。つまり、この１０ビットコードの残った７ビット最下位ビットは、三つの追加ビットのｄ００、ｄ０１、ｄ０２を増加することにより１０ビットに拡張する。以下の詳細な説明のように、コード拡張と決定ロジック１１２Ｂは、この三つのビット値を決定し、元の１０ビット入力コードからの７ビットのｄ６〜ｄ０及びこの三つの追加ビットのｄ００、ｄ０１、ｄ０２を、レジスタ１１６Ｂに提供する。そして、レジスタ１１６Ｂは、１０ビットコードによる２ビットコンビネーションを第２のデコーダー１１４Ｂに提供し、この１０ビットコードが２ビットコンビネーション[ｄＨ ｄＬ]の方式でコード拡張と決定ロジック１１２Ｂから連続に提供される。手始めに、最下位ビットで、前記の図４及び図５に関する方式で、スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御する。即ち、まず、レジスタ１１６Ｂは、[ｄ０１ ００]を提供し、次に[ｄ０ ｄ０２]であり、そして[ｄ２ ｄ１]であり、続いて[ｄ４ ｄ３]であり、最後で[ｄ６ ｄ５]である。注意すべきなのは、この実施例でパディングビット「０」がいらないことである。

図６の電荷再配分電気回路１０４は、図４及び図５の対応する電気回路と構成的に同様である。この唯一の操作差異は図５Ａに示したステップ１〜ステップ４で発見でき、この操作差異について、図５の一番先の二つの２ビットコードではなく、図６の一番先の二つの２ビットコードを使用する。

図７〜図９は、図４〜図６に示したＤＡＣ構成の実施例を示すが、この構成は、オフセット補償を提供できるように、改良を加える。これらの構成改良操作は、関する図７Ａ、図８Ａ、図９Ａに個別に示す。特に説明しない限り、これらのＤＡＣ構成の操作及び構成は、図４〜図６及び図４Ａ〜図６Ａに個別的に似ている。図７はＤＡＣ構成２００を示し、図７Ａは順序ステップを示し、この順序ステップは図７のＤＡＣ構成の操作を示す。このＤＡＣ構成２００は、電荷再配分電気回路１０４Ａのほかに、図４のＤＡＣ構成１００と同様である。電荷再配分電気回路１０４に比べて、電荷再配分電気回路１０４Ａは、ノード１０９と演算増幅器１０２のプラス入力端との間にカップリングする追加スイッチＳ２と、演算増幅器１０２の出力とノード１１１との間にカップリングする追加スイッチＳ２と、ノード１０９とノード１１１との間にカップリングするスイッチＳ４と、ノード１１１と演算増幅器１０２のプラス入力端にカップリングする第４のキャパシタＣ４とを含む。これらの追加ユニットは、いかなるオフセット電圧を補償するように操作され、このオフセット電圧が演算増幅器１０２に既存するものであってよい。

図７Ａを参照すれば、図７Ａのステップ１〜ステップ９は、以上で説明した図４Ａに関するステップ１〜ステップ９と同様である。即ち、ステップ１〜ステップ９を実行して、キャパシタＣ３を低い電圧ＶＬにプラスされる所望の電圧まで充電する。ステップ９を実行してから、この電圧（ＶＬ＋Ｖ_Ｃ３）は図７のノード１０９の電圧となる。注意すべきなのは、ステップ１〜ステップ９に対して、スイッチＳ４が開く状態になり、それはキャパシタＣ４がノード１０９に接続されないことを示す。ステップ２、ステップ４、ステップ６、ステップ８の期間において、増加された第３、第４のスイッチＳ２が開く状態とする。キャパシタＣ１とＣ２が充電されている場合に、増加された第３、第４のスイッチＳ２はキャパシタＣ４を電気回路から切る。しかしながら、再配分ステップ３、５、７、９において、これらの追加スイッチＳ２を触発させて、ノード１０９を演算増幅器のプラス入力端にカップリングし、また、演算増幅器１０２の出力からキャパシタＣ４を介して演算増幅器１０２のプラス入力端までの帰還路を創成する。この接続方式は、演算増幅器１０２のオフセット電圧（Ｖ_ＯＳ）をキャパシタＣ４に保存するものである。このステップにおいて、演算増幅器１０２の出力電圧は、ノード１０９の電圧が演算増幅器１０２のオフセット電圧（Ｖ_ＯＳ）を減らして得たものである。図７Ａは、追加ステップＳ１０を示し、このステップはキャパシタＣ３が完全に充電（ステップ９）された後で実行される。ステップ１０はオフセットキャンセルステップである。ステップ１０において、スイッチＳ４を触発させることにより、ノード１１１とキャパシタＣ４を介してノード１０９を演算増幅器１０２のプラス入力端に接続する。注意すべきなのは、キャパシタＣ４にかけた電圧が演算増幅器１０２のオフセット電圧（ＶＯＳ）を示す。このオフセット電圧をノード１０９に加えて、演算増幅器１０２に提供されたオフセットを補償する。そのため、演算増幅器１０２の出力電圧Ｖｏｕｔがより緊密的にノード１０９の電圧にフィッティングした。即ち、演算増幅器１０２の出力電圧Ｖｏｕｔは、ノード１０９の電圧（Ｖ_１０９）＋Ｖ_ＯＳ−Ｖ_ＯＳにイコールし、例えばＶ_１０９である。

図８はその他のＤＡＣ構成２００Ａを示し、図８Ａは連続ステップを示し、この連続ステップは図８のＤＡＣ構成２００Ａの操作を示す。このＤＡＣ構成２００Ａは、前記図７に関する改良済みの２ビットシリアル電荷再配分ＤＡＣ構成１０４Ａを使用したことの他に、図５のＤＡＣ構成１００Ａに似ている。前記のように、この改良済みの電荷再配分ＤＡＣ１０４Ａは、ビルトインのオフセットキャンセルを有する。図８Ａを参照すれば、図８Ａのステップ１〜ステップ１１は、前記図５Ａに関するステップ１〜ステップ１１に似ている。即ち、ステップ１〜ステップ１１を実行して、キャパシタＣ３を低い電圧ＶＬにプラスされる所望の電圧に充電する。ステップ１１を実行した後で、この電圧（ＶＬ＋Ｖ_Ｃ３）は図８のノード１０９の電圧となる。オフセットキャンセルを実行するためのステップ１２の操作は、前記図７Ａのステップ１０の操作と同様である。

図９は又一つのＤＡＣ構成２００Ｂを示し、図９Ａは連続ステップを示し、この連続ステップは図９のＤＡＣ構成２００Ｂの操作を示す。このＤＡＣ構成２００Ｂは、前記図７Ａに関する改良済みの２ビットシリアル電荷再配分ＤＡＣ構成１０４Ａを使用したことの他に、図６のＤＡＣ構成１００Ｂと同様である。図９Ａを参照すれば、図９Ａのステップ１〜ステップ１１は、前記図６Ａに関するステップ１〜ステップ１１と同様である。即ち、ステップ１〜ステップ１１を実行して、キャパシタＣ３を低い電圧ＶＬにプラスされる所望の電圧に充電する。ステップ１１を実行した後で、この電圧（ＶＬ＋Ｖ_Ｃ３）は図９のノード１１１の電圧となる。オフセットキャンセルを実行するためのステップ１２の操作は、前記図７Ａのステップ１０の操作と似ている。

図１２はまた他のＤＡＣ構成２００Ｃを示し、図８ＡのＤＡＣ構成２００Ａに似ており、ビルトインのオフセットキャンセルを有し、かつＮ＝２の１０ビットＤＡＣである。このＤＡＣ構成２００Ａは、デコーダー１０８とレジスタ１１０を撤去し、電圧セレクタ１０６を改良済みの電圧セレクタ１０６Ａに変更し、拡張コードと決定ロジック１１２Ａをコード拡張と決定ロジック１１２Ｃに変更し、レジスタ１１６Ａをレジスタ１１６Ｃに変更し、第２のデコーダー１１４Ａを第２のデコーダー１１４Ｃに変更したことの他に、図８ＡのＤＡＣ構成２００Ａに似ている。

この実施例において、ＶＬとＶＨのそれぞれは、電圧セレクタ１０６Ａを介して二つの異なるレベルのいずれかに調整できる。電圧セレクタ１０６Ａは、入力として、高電力供給電圧ＶＤＤ、コモンモード電圧ＶＣＯＭ、極性制御信号ＰＯＬとしての低電力供給電圧ＶＳＳを受信する。機能性では、この電圧セレクタを１ビットデコーダーとみなしてよく、隣接電圧対ＶＳＳ／ＶＣＯＭ、ＶＣＯＭ／ＶＤＤで選択を行うために用いる。電圧セレクタに入力された信号ＰＯＬは極性信号であり、電圧対ＶＤＤ／ＶＣＯＭ（プラス極性信号ＰＯＬに対応する（例えば、ＰＯＬ＝１））又は電圧対ＶＣＯＭ／ＶＳＳ（マイナス極性信号ＰＯＬに対応する（例えば、ＰＯＬ＝０））を選定するために用いられてよい。タイミング制御電気回路のような各種の異なるロジック電気回路を熟知する方であれば、多くの方法で信号ＰＯＬを発生できる。

図８に示すように、１０ビット入力コードは、コード拡張と決定ロジック１１２Ｃを備える。このロジック１１２Ｃは、２ビットコードを１０ビットコードに増加することにより、１２ビットコードに拡張し、かつこの１２ビットコードをレジスタ１１６Ｃに提供する。レジスタ１１６Ｃは、二つの増量（Ｉｎｃｒｅｍｅｎｔ）[ｄＨ ｄＬ]でシリアル的（Ｓｅｒｉａｌｌｙ）にこのコードを第２のデコーダー１１４Ｃに提供して、２ビットシリアル電荷再配分ＤＡＣ１０４Ａを制御する。この２ビットシリアル電荷再配分ＤＡＣ１０４Ａの操作は、いかなるフィラービット（filler bit）もいらず、追加の関連充電及び再配分ステップを行うことの他に、前記図８に関する電荷再配分ＤＡＣに似ており、それは、５つではなく、６つの[ｄＨ ｄＬ]ビットコンビネーションがあるためである。

前記コード拡張と決定ロジックの更なる詳細は、以下の関係する図１０及び図１１で検討する。当業者が熟知しているように、液晶ディスプレイは非線形方法で映像信号を光に転換し、その原因は液晶ディスプレイの転換曲線、電圧と光透過の対比が非線形であることにある。ガンマ特性はべき乗則関係であり、この関係は、約映像信号のコーディング輝度（黒・灰・白情報）と実際に要求される画像輝度の間にある。液晶ディスプレイは、典型的に一部のガンマ特性を映像信号に応用する。そのため、ガンマ反転は出力電圧レベルに応用されて、ガンマ特性を中和し、かつコーディング輝度と実際の画像輝度との間にある線形関係を提供し、又は発見する。図１０は、ソースドライバの転換曲線の例を示す。Ｙ軸は電圧を示し、Ｘ軸は入力コードを示す。領域ＧＭＡ０から領域ＧＭＡ１までの範囲はプラス極性であり、領域ＧＭＡ２から領域ＧＭＡ３までの範囲はマイナス極性である。この曲線は、ガンマ曲線における線形関係あり領域と非線形関係領域を示す。ここで述べるコード拡張と決定ロジックは、Ｎ個のビット数を増加することにより原始的に入力された１０ビットコード（例えば、図１０に示すように、１０ビットから１２ビットに拡張）を拡張した。好ましいＮ値は１、２又は３であるが、本発明はこれに限られない。追加のＮビットは、コードの調整を提供するためのものであって、所定の電圧レベルから次の電圧レベルへの転換が線形性或いは非線形であることを説明する。図１０に示すように、２ビットを増加することにより、１を示す原始の１０ビットコード（０００００００００１）は、４を示す１２ビットコード（０００００００００１００）になり、２を示す原始の１０ビットコード（００００００００１０）は、８を代表する１２ビットコード（００００００００１０００）になり、３を示す原始の１０ビットコード（００００００００１１）は、１２を示す１２ビットコード（００００００００１１００）になる。線形領域において、ストレート（ｓｔｒａｉｇｈｔ）のコード転換は適切なものであり、例えば、５１２を示す１０ビットコード（１０００００００００）は、２０４８を示す１２ビットコード（１０００００００００００）になった。しかしながら、非線形領域において、一部のコードの調整は、その非線形を説明する必要がある。例えば、原始的に１を示す１０ビットコード（０００００００００１）に対応する拡張された１２ビットコードは、値＋／−kの調整により、４を示す１２ビットコード（０００００００００１００）になる。即ち、Ｋの値によって、調整される拡張コードが（０００００００００００１）（例えば、Ｋ＝−３）、（００００００００００１０）（例えば、Ｋ＝−２）、（０００００００００１１０）（例えば、Ｋ＝−１）、（０００００００００１００）（例えば、Ｋ＝０）、（０００００００００１０１）（例えば、Ｋ＝１）、（０００００００００１１０）（例えば、Ｋ＝２）、（０００００００００１１１）（例えば、Ｋ＝３）であってよい。

図１０に示す転換曲線は、コード０とコード１／２／３との間で非線形であるが、コード５１２とコード５１３との間で線形である。理解できるのは、図１０に示す転換曲線図は、転換曲線の例だけを示し、個別な液晶ディスプレイは個別な独立の転換曲線に関連してよい。

前記コード拡張と決定ロジックは、（１）Ｎビットにより入力コードを（例えば、１０ビットから１２ビットに）拡張し、（２）発生したコードに対する適切な調整（Ｋの値により）を決定して、必要な転換曲線を適切に逹成する。このような処理過程はデジタルからアナログへの転換の一部であり、図１１に示す。

ステップ３００において、コード拡張と決定ロジックによって、Ｍビット（例えば、１０ビット）入力コードを受信する。

ステップ３１０において、このコード拡張と決定ロジックはＭビットをＭ＋Ｎビットに拡張する。

ステップ３２０において、特定のガンマ曲線により、適切な出力コードを導き出す。この出力コードは液晶ディスプレイ電圧−伝達関数曲線の線形領域にあれば、[ｃｏｄｅ_ｉ＋１−ｃｏｄｅ_ｉ]（Ｍ＋Ｎビット）＝[ｃｏｄｅ_ｊ＋１−ｃｏｄｅ_ｊ]×２^Ｎ（Ｍビット）であり、「ｊ」は原始コードにおけるコード数字を示し、「ｉ」は拡張コードでの対応するコード数字を示す。線形領域において、隣接する拡張コードの間のコード数字の差分値は、簡単に２^Ｎにより原始コードに加重される。例えば、Ｎ＝２の実施例において、第２のコードと第３のコードとの間にある曲線は線形であれば、第２のコードが４であり、第３のコードが８である。しかしながら、出力コードは液晶ディスプレイ電圧−伝達関数曲線の非線形領域にあれば、[ｃｏｄｅ_ｉ＋１−ｃｏｄｅ_ｉ]（Ｍ＋Ｎビット）＝[ｃｏｄｅ_ｊ＋１−ｃｏｄｅ_ｊ]×２^Ｎ±（Ｍビット）である。隣接する拡張コードの間のコード数字の差分値は２^Ｎにより原始コードに加重できるが、なお調整（＋／−Ｋ）が存在して非線形フィッティング（Ｎｏｎｌｉｎｅａｒ Ｆｉｔｔｉｎｇ）を提供する。このような調整は液晶ディスプレイ電圧−伝達関数曲線により、コード拡張と決定ロジックの利用可能なルックアップテーブル又はレジスタで選択された適切なコード又は／及び適切なシフトを保存する。kの値は、拡張コードの全てと同様ではなく、その値が非線形曲線によるものであることが理解できる。

コード拡張／決定处理プログラムの一部として、この非線形ガンマ曲線は、選択できる電圧対Ｖ１〜Ｖ９の調整により大まかにフィッティングできることが理解すべきである。

ステップ３３０に示すように、出力されたＭ＋ＮビットコードはＤＡＣ構成の２ビットシリアルＤＡＣ部分に使用され、選択された電圧対（ＶＨ／ＶＬ）と組み合わせて、前記図４〜図９に関する説明のように、ガンマ補正出力電圧Ｖｏｕｔを提供する。

図１３は本発明のまた他の実施例の１０ビットＤＡＣ構成３００を示し、この１０ビットＤＡＣ構成３００は１ビットパイプラインによって、１ビット電荷再配分ＤＡＣ（Ｃｈａｒｇｅ−Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ；ＤＡＣ）を制御する。

前記実施例における一部の実施例のように、ＤＡＣ構成３００は第１の電圧対選択級を含む。示された実施例において、電圧対選択級は、電圧セレクタ３０６、デコーダー３０８、レジスタ３１０、コード拡張と決定ロジック（Ｃｏｄｅ Ｅｘｐａｎｄｉｎｇ & Ｄｅｃｉｓｉｏｎ ｌｏｇｉｃ）３１２を含む。これらのユニットがＶＨとＶＬの参考電圧隣接対を選択することにおける操作は、図４、図５、図６、図７、図８、図９に示す実施例を参照して詳しく解釈した。なお、ＶＨとＶＬは図１２に示す電圧セレクタ１０６Ａにより設定されてよく、図１２を参照して説明する。示された実施例において、Ｎ＝２であり、コード拡張と決定ロジックは全部で９ビットを出力し、それがビットｄ６〜ｄ０および二つの追加ビットｄ０１とｄ００を含んで、図５に示すＤＡＣ構成を参照して、以上で解釈されたガンマ拡張と補正を完成する。この９ビットコードは、コードを一時的に保存しシリアル方式でコードを１ビットシリアル電荷再配分ＤＡＣ３０４に出力できるレジスタ３１６又はその他の装置に提供され、手始めに最下位ビットが提供されて、次に一回に１ビットが提供される（例えばｄ００、そしてｄ０１、そしてｄ０２、そしてｄ０３、そしてｄ０４、そしてｄ０５、最後でｄ０６）。

１ビットシリアル電荷再配分ＤＡＣ３０４は、出力演算増幅器３０２を含み、演算増幅器３０２の出力帰還はそのマイナス入力端点にカップリングし、プラス入力端点は電荷収集ノード３０９にカップリングする。第１のキャパシタＣ１は、低参考電圧（ＶＬ）ノードと第１のキャパシタ充電ノード３０５との間にカップリングする。第２のキャパシタＣ２は、ＶＬノードと第２のキャパシタ充電ノード３０７との間にカップリングする。終点キャパシタは、ＶＬノードとノード３０９にカップリングする。

図４、図５、図６、図７、図８、図９、図１２に示す実施例における２ビットシリアル電荷再配分ＤＡＣのようなものではなく、キャパシタＣ１とＣ２の容量値はお互いに相等する。つまり、容量値はバイナリにより加重されない。なお、所定の連続操作において、キャパシタＣ１とＣ２の一方だけが充電される。キャパシタＣ１とＣ２の一方が充電されている場合に、その他のキャパシタはキャパシタＣ３を用いて、自分の電荷を再配分する。電気回路３０４の操作については、図１３Ａを参照して、より詳しく検討し、図１３Ａは電荷再配分ＤＡＣ３０４が出力電圧を発生する方面での操作の連続ステップを示す。電荷再配分ＤＡＣ３０４のスイッチＳＨとＳＬは、レジスタ３１６によってシリアル的に提供されたビットｄｎに制御される。ｄｎが「１」である場合に、スイッチＳＨが閉じるになり、ｄｎが「０」である場合に、スイッチＳＬが閉じるになる。Ｓ１が閉じるになった場合に（図１３Ａにおいて、「１」でＳ１の状態を示す）、Ｓ１バーが開くになる。Ｓ１が閉じるになった場合に、キャパシタＣ１は、ｄｎの値により、ＶＨ又はＶＬに接続され、充電を行い、Ｓ１バーが閉じるになった場合に（図１３Ａにおいては、「０」でＳ１の状態を示す）、キャパシタＣ１はキャパシタＣ３に並列接続され、電荷再配分を行う。逆に、Ｓ１バーが閉じるになった場合に、キャパシタＣ２は充電され（例えば、ｄｎの値によりＶＨ又はＶＬに接続される）、Ｓ１が閉じるになった場合に、キャパシタＣ２はキャパシタＣ３に並列接続され、電荷再配分を行う。このようにすれば、キャパシタＣ１が充電されている同時に、キャパシタＣ２はキャパシタＣ３に接続され、電荷再配分を行う。キャパシタＣ２が充電されている同時に、キャパシタＣ１はキャパシタＣ３に接続され、電荷再配分を行う。

図１３Ａに戻り、ステップ１において、スイッチＳ１が開くになり、スイッチＳ１バーが閉じるになり、スイッチＳ２が閉じるになった。このように、ノード３０９はＶＬに設定され、キャパシタＣ１とＣ３の両方はノード３０９とＶＬとの間にカップリングされる。このカップリング方式で二つのキャパシタの電荷をリセットする。

ステップ２において、スイッチＳ１が閉じることになり、Ｓ１バーが開くことになり、スイッチＳ２が依然として閉じることになる。ノード３０９は依然としてＶＬに設定され、キャパシタＣ２とＣ３の両方はノード３０９とＶＬとの間にカップリングされる。この接続方式でキャパシタＣ２の電荷をリセットする。キャパシタＣ３は依然としてリセット状態にある。レジスタ３１６はシリアルビットにおける第１のビットｄ００を提供する。Ｓ１が閉じるであるため、キャパシタＣ１はｄ００の値によって充電された。つまり、ｄ００が「１」である場合に、キャパシタＣ１はＶＨに接続され、充電電圧（ＶＨ−ＶＬ）を発生して、キャパシタＣ１にかける。ｄ００が「０」である場合に、０充電電圧（ＶＬ−ＶＬ）がキャパシタＣ１にかけられ、かつキャパシタＣ１に増加された電荷がない。

ステップ３〜ステップ１１において、スイッチＳ２は、また一回のリセット操作が必要になるまで、開く状態になる（図１３Ａの表において、「０」で示す）。

ステップ３において、スイッチＳ１は開く状態になる。このように、スイッチＳ１バーが閉じる状態になる。シリアル電荷再配分ＤＡＣに提供されたビットは、１ビットシリアルにおける次のビットであり、例えばｄ０１である。閉じるになったＳ１バーにより、キャパシタＣ２はｄ０１の値により充電でき、キャパシタＣ１はキャパシタＣ３と、ノード３０９とノードＶＬとの間に並列接続され、電荷再配分を行る。この電気回路における総容量値は２Ｃ（例えば、Ｃ１＋Ｃ２）であるので、電気回路における総電荷がキャパシタＣ１とＣ３に再配分された（例えば分けられる）。図１３Ｂに示すように、このステップの後で、ノード３０９における電圧は（ｄ００／２）＊（ＶＨ−ＶＬ）＋ＶＬとなる。

ステップ４において、スイッチＳ１バーは開く状態であるため、スイッチＳ１が閉じる状態になる。シリアル電荷再配分ＤＡＣに提供されたビットはｄ０である。閉じるになったスイッチＳ１により、キャパシタＣ１はｄ０の値によって充電できる。同様に、キャパシタＣ２はキャパシタＣ３と、ノード３０９とノードＶＬとの間に並列接続され、電荷再配分を行う。電気回路における総電荷（例えば、ステップ３でＣ２とＣ３に保存された電荷）は、キャパシタＣ１とＣ３に分けられた。図１３Ｂに示すように、このステップの後で、ノード３０９における電圧は（ｄ０１／２＋ｄ００／４）＊（ＶＨ−ＶＬ）＋ＶＬとなる。このように、電圧は、例えばｄ０１の電圧貢献がｄ００の電圧貢献の２倍であるような、関連するビット位置によって、バイナリ加重（Ｂｉｎａｒｙ Wｅｉｇｈｔｅｄ）される。

キャパシタＣ１が充電されている場合に、キャパシタＣ２はキャパシタＣ３に接続され、電荷再配分を行い、キャパシタＣ２が充電されている場合に、キャパシタＣ１はＣ３に接続され、電荷再配分を行うことがこの説明から明確に分る。最後の再配分ステップ（ステップ１１）まで、同期且つ交替な電荷／再配分操作は持続的に行う。ステップ１の後で、ノード３０９における電圧は、ビット序列における各ビットを制御するバイナリ加重貢献であり、（ｄ６／２＋ｄ５／４＋ｄ４／８＋ｄ３／１６＋ｄ２／３２＋ｄ１／６４＋ｄ０／１２８＋ｄ０１／２５６＋ｄ００／５１２）＊（ＶＨ−ＶＬ）＋ＶＬのように示す。ｄ００〜ｄ０６のすべてが０であれば、ＤＡＣ３００から出力された出力電圧はＶＬである。ｄ００〜ｄ０６のすべてが１であれば、ＤＡＣ３００から出力された出力電圧は（５１１／５１２）＊（ＶＨ−ＶＬ）＋ＶＬである。

図１４はＤＡＣ構成４００を示し、図１４Ａは、図１４のＤＡＣ構成を説明する連続操作ステップを示す。ＤＡＣ構成４００は、シリアル電荷再配分ＤＡＣ３０４Ａの他に、図１３のＤＡＣ構成３００と同様である。シリアル電荷再配分ＤＡＣ３０４に比べて、シリアル電荷再配分ＤＡＣ３０４Ａは、ノード３０９と演算増幅器３０２のプラス入力端との間にカップリングする追加スイッチＳ３と、演算増幅器３０２の出力端と中間ノードとの間にカップリングする追加スイッチＳ３と、ノード３０９と３１１との間にカップリングするスイッチＳ４と、ノード３１１と演算増幅器３０２のプラス入力端との間にカップリングするオフセットキャンセルコンデンサーＣ４とを含む。図７、図８、図９に関する説明から分るように、これらの追加ユニットは、演算増幅器３０２に伴ういかなるオフセット電圧をも補償するよう操作する。

図１４Ａを参照すれば、図７Ａのステップ１〜１０は図１４に関するステップ１〜１０と同様である。ステップ１１は、依然として前記の図１３と図１３Ａに関する最後の再配分ステップであるが、追加のオフセットキャンセルは、ステップ１１から始まり、ステップ１２において持続的に行われる。増加された第３のスイッチＳ３は、ステップ１〜１１において閉じる状態であるが、ステップ１２において開く状態になる。スイッチＳ３が閉じる状態である場合に、キャパシタＣ４は、ノード３０９の電圧と演算増幅器３０２から出力された出力電圧との差分値である電圧差分値に基づいて充電される。この差分値は、演算増幅器３０２における電圧オフセットを示す。ステップ１２において、スイッチＳ３は開く状態であるが、スイッチＳ４は閉じる状態であり、このように、中間ノード３１１と充電されたキャパシタＣ４を介して、ノード３０９を演算増幅器３０２のプラス入力端に接続することができる。キャパシタＣ４にかけた電圧は、演算増幅器３０２の既存の（或いは演算増幅器３０２による）オフセットレベルを示す。このオフセット電圧は、ノード３０９における電圧に加えられて、ノード３１１と演算増幅器３０２との間の、演算増幅器から提供された電圧オフセットを補償する。このように、演算増幅器から出力された出力電圧Ｖｏｕｔはノード３０９における電圧にさらにフィッティングする。

１ビットパイプラインＤＡＣ構成はＮ＝２を応用する実施例にかかる図１３及び図１４に示される場合に、Ｎがその他の整数であってもよく、さらに０であってもよいことが理解できる。好ましい実施例において、Ｎは１、２又は３である。図１３及び図１４に示すＮ＝２の実施例と比較すると、この構成によるＮ＝１の実施例は、１ビットパイプラインにおける拡張されたビット序列[ｄ００ ｄ０ ｄ１ ｄ２ ｄ３ ｄ４ ｄ５ ｄ６]だけを利用し、Ｎ＝３の実施例は、１ビットパイプラインにおける拡張されたビット序列[ｄ００ ｄ０１ ｄ０２ ｄ０ ｄ１ ｄ２ ｄ３ ｄ４ ｄ５ ｄ６]だけを利用した。次に、以上で述べたように、ＤＡＣ構成の第一段は、図１２の説明に関する電圧セレクタで交換することができ、このようにすれば、ＶＬとＶＨがＭビットデジタル入力によって、それぞれ選択的にＶＳＳとＶＣＯＭの一方に設定され、或いはそれぞれ選択的にＶＣＯＭとＶＤＤの一方に設定されてよい。なお、１ビットＤＡＣ構成は１０ビットＤＡＣに対して示される場合に、この構成は迅速に調整できて、高い又は低い所望の解像度を提供することが理解できる。

ここで開示されたＤＡＣ構成は、例えばＤＡＣソースドライバに用いるＤＡＣ構成のような高解像度ＤＡＣ構成のＤＡＣ面積を著しく減少できる。例えば、１０ビットＤＡＣ構成に関して、従来のＤＡＣ構成で完成された１０ビットＤＡＣに比べて、ここで開示されたＤＡＣ構成は少なくとも５０％の面積を減少すると考えられる。このＤＡＣ構成は、高速表示、大きいパネル表示、高解像度表示によく適合する。

本発明を複数の実施例によって以上のように開示したが、これは本発明を限定するものではなく、当業者であれば、本発明の精神と範囲から逸脱しない限り、各種の変更及び修正を加えることができる。本発明は、特許請求の範囲の記載によって限定される。

１０ ソースドライバ
１２、２０ シフトレジスタ
１４ サンプリングレジスタ
１６ 保持レジスタ
１８ データラッチ
２２ デジタル／アナログ変換器
２２ｂ、１００、１００Ａ、１００Ｂ、２００、２００Ａ、２００Ｂ、２００Ｃ、３００、４００ ＤＡＣ構成
２４ 参考電圧発生器
２５ デマルチプレクサ
２６ 出力電気回路
２６ａ、２６ｂ、１０２、３０２ 演算増幅器
１０４、１０４Ａ、３０４、３０４Ａ 電荷再配分電気回路
１０５、３０５、３０７、１０７ キャパシタ充電ノード
１０６Ａ、１０６、３０６ 電圧セレクタ
１０８ 第１のデコーダー
１０９、３０９ 電荷収集ノード
１１１、３１１ ノード
１１４、１１４Ａ、１１４Ｂ、１１４Ｃ 第２のデコーダー
１１０、１１６Ａ、１１６Ｂ、１１６Ｃ、３１０、３１６ レジスタ
１１２、１１２Ａ、１１２Ｂ、１１２Ｃ、３１２ コード拡張と決定ロジック３０８ デコーダー
ｄ０〜ｄ５ デジタル入力
ＨＶ 高電圧
ＰＯＬ 極性制御信号
ＳＨ、ＳＨバー、Ｓ１、Ｓ２、Ｓ３、Ｓ４、ＳＬ、ＳＬバー、Ｓ１バー スイッチ
ＭＶ 中間電圧
ＶＨ 高参考電圧
ＶＬ 低参考電圧
ＶＤＤ 高電力供給電圧
ＶＤＤ＿Ｐ、ＶＤＤ＿Ｎ：電源
Ｖ６４＿Ｎ、Ｖ１＿Ｎ、Ｖ６４＿Ｐ ガンマ電圧
Ｙ１〜Ｙ７２０ アナログ出力
Ｃ１、Ｃ２、Ｃ３、Ｃ４ キャパシタ
ＧＭＡ０〜ＧＭＡ３ ガンマ領域
ＬＶ 低電圧
Ｒ１〜Ｒ６４ 抵抗
Ｖ０〜Ｖ９ 参考電圧
ＶＳＳ 低電力供給電圧
ＶＣＯＭ コモンモード電圧
Ｖｏｕｔ 出力電圧

Claims (10)

1. Ｍビットデジタル入力コードによってアナログ電圧を出力するために用いられ、
   高参考（参照）電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する１ビットシリアル電荷再配分デジタル／アナログ変換器と、
   前記Ｍビットデジタル入力コードの少なくとも一部によって前記高参考電圧と前記低参考電圧とを所定の電圧に設定する電圧セレクタと、を含む二段式デジタル／アナログ変換器。
2. 前記電圧セレクタは、前記高参考電圧と前記低参考電圧を得るために、複数の隣接する参考電圧対から隣接する参考電圧対を選択するように設定され、前記隣接する参考電圧対が八つの隣接する参考電圧対を含み、前記電圧セレクタが前記Ｍビットデジタル入力コードの三つの最上位ビットによって前記隣接する参考電圧対を選択する請求項１に記載の二段式デジタル／アナログ変換器。
3. 前記電圧セレクタは、前記高参考電圧と前記低参考電圧を低電力供給電圧とコモンモード電圧に個別的に設定し、又は前記高参考電圧と前記低参考電圧を前記コモンモード電圧と高電力供給電圧に個別的に設定するように設定される請求項１に記載の二段式デジタル／アナログ変換器。
4. 前記Ｍビットデジタル入力コードによってコード拡張を介してガンマ補正を完成するために用いられるガンマ補正拡張と決定ロジックを更に含む請求項１に記載の二段式デジタル／アナログ変換器。
5. 前記電圧セレクタは、前記高参考電圧と低参考電圧を得るために、複数の隣接する参考電圧対から隣接する参考電圧対を選択するように設定され、
   前記隣接する参考電圧対は、Ｙ個の隣接する参考電圧対を含み、前記電圧セレクタが前記Ｍビットデジタル入力コードのＸ個の最上位ビットによって前記隣接する参考電圧対を選択し、その中、Ｘ＝ｌｏｇ_２Ｙであり、
   前記Ｍビットデジタル入力コードの前記Ｘ個の最上位ビットを選択するための第１のロジックと、
   前記電圧セレクタを制御するために、選択された前記Ｘ個の最上位ビットを復号化するＸビットデコーダーと、
   前記Ｍビットデジタル入力コードのＺ個の最下位ビットを選択するために用いられ、その中、Ｚ＝Ｍ−Ｘである第２のロジックと、
   少なくとも前記Ｚ個の最下位ビットを一時的に保存するために用いられ、少なくとも前記Ｚ個の最下位ビットから導き出された複数の１ビット制御コードをシリアル的に提供して、前記１ビットシリアル電荷再配分デジタル／アナログ変換器に用いるレジスタと、
   前記Ｚ個の最下位ビットを選択するための第２のロジックを含み、前記Ｍビットデジタル入力コードによってコード拡張を介してガンマ補正を完成し、その中、前記ガンマ補正拡張と決定ロジックが前記Ｍビットデジタル入力コードをさらにもう１、２又は３ビット拡張するコード拡張と決定ロジックと、を更に含む請求項１に記載の二段式デジタル／アナログ変換器。
6. 前記１ビットシリアル電荷再配分デジタル／アナログ変換器は
   出力演算増幅器の出力にカップリングする第１の演算増幅器入力と、電荷収集ノードにカップリングする第２の演算増幅器入力とを有する出力演算増幅器と、
   前記電荷収集ノードと前記低参考電圧入力ノードとの間にカップリングする端末キャパシタと、
   前記低参考電圧入力ノードと第１のキャパシタ充電ノードとの間にカップリングする第１のキャパシタと、
   前記低参考電圧入力ノードと第２のキャパシタ充電ノードとの間にカップリングする第２のキャパシタと、
   複数の第１のキャパシタ充電周期において、１ビット制御コードのシリアルによる１ビット制御コードのコード例によって、前記第１のキャパシタ充電ノードを前記低参考電圧入力ノードと前記高参考電圧入力ノードのいずれかにカップリングするために用いられ、その中、前記１ビット制御コードのシリアルが前記Ｍビットデジタル入力コードから導き出される第１のスイッチング回路と、
   複数の第２のキャパシタ充電周期において、前記１ビット制御コードのシリアルによる１ビット制御コードのコード例によって、前記第２のキャパシタ充電ノードを前記低参考電圧入力ノードと前記高参考電圧入力ノードのいずれかにカップリングするために用いられる第２のスイッチング回路と、
   前記第１のキャパシタ充電周期に続く前記第２のキャパシタ充電周期において、前記端末キャパシタを利用し電荷再配分を行うために、前記第１のキャパシタを前記電荷収集ノードにカップリングするために用いられる第３のスイッチング回路と、
   前記第２のキャパシタ充電周期に続く前記第１のキャパシタ充電周期において、前記端末キャパシタを利用し電荷再配分を行うために、前記第２のキャパシタを前記電荷収集ノードにカップリングするために用いられる第４のスイッチング回路と、
   オフセットキャンセル装置と、を含み、
   前記オフセットキャンセル装置は、
   前記第２の演算増幅器入力にカップリングする第一端と、中間ノードにカップリングする第二端とを有するオフセットキャンセルコンデンサーと、
   電荷再配分周期において、前記電荷収集ノードを前記第２の演算増幅器入力に接続して、及び前記中間ノードを前記出力演算増幅器の出力に接続するように設定される第５のスイッチング回路と、
   最終電荷再配分周期の後で、前記中間ノードを前記オフセットキャンセルコンデンサーの前記第二端に接続するように設定されるスイッチと、を含む請求項１に記載の二段式デジタル／アナログ変換器。
7. Ｍビットデジタル入力コードによってアナログ電圧を出力するために用いられる二段式デジタル／アナログ変換器を含み、
   前記二段式デジタル／アナログ変換器は、
   高参考電圧を受信するための高参考電圧入力ノードと、低参考電圧を受信するための低参考電圧入力ノードとを有する１ビットシリアル電荷再配分デジタル／アナログ変換器と、
   前記Ｍビットデジタル入力コードによって、前記高参考電圧と前記低参考電圧を複数の選定レベルに設定する電圧セレクタと、
   前記Ｍビットデジタル入力コードによってコード拡張を介してガンマ補正を完成するために用いられるガンマ補正拡張と決定ロジックと、を含む液晶ディスプレイのソースドライバ。
8. 前記１ビットシリアル電荷再配分デジタル／アナログ変換器は、出力演算増幅器を含み、ビルトインのオフセットキャンセル機能を有する請求項７に記載の液晶ディスプレイのソースドライバ。
9. 前記ガンマ補正拡張と決定ロジックは、前記Ｍビットデジタル入力コードをさらにもう１、２又は３ビット拡張し、Ｍが１０以上の数量である請求項７に記載の液晶ディスプレイのソースドライバ。
10. Ｍビットデジタル入力コードによってアナログ電圧を出力するための二段式デジタル／アナログ変換器を含み、
    前記二段式デジタル／アナログ変換は、
    高参考電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する１ビットシリアル電荷再配分デジタル／アナログ変換器と、
    前記高参考電圧と前記低参考電圧を得るために、Ｙ個の隣接する参考電圧対を含む複数の隣接する参考電圧対から隣接する参考電圧対を選択するように設定され、前記Ｍビットデジタル入力コードのＸ個の最上位ビットによって前記隣接する参考電圧対を選択し、その中、Ｘ＝ｌｏｇ_２Ｙである電圧セレクタと、
    前記Ｍビットデジタル入力コードによってコード拡張を介してガンマ補正を完成し、前記Ｍビットデジタル入力コードのＺ個の最下位ビットで拡張コードを提供して、その中、Ｚ＝Ｍ−Ｘであるガンマ補正拡張と決定ロジックとを含み、
    その中、前記１ビットシリアル電荷再配分デジタルアナログ変換器は、前記拡張コードの１ビット制御信号のシリアルにより作動し、前記ビット制御信号のシリアルにおいて、最下位ビットから順に提供される液晶ディスプレイのソースドライバ。

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