KR101603297B1

KR101603297B1 - 디지털아날로그 변환부 및 이를 이용한 데이터 구동부, 이를 이용한 표시장치

Info

Publication number: KR101603297B1
Application number: KR1020140116067A
Authority: KR
Inventors: 김승태; 권오경
Original assignee: 엘지디스플레이 주식회사; 한양대학교 산학협력단
Priority date: 2014-09-02
Filing date: 2014-09-02
Publication date: 2016-03-15
Also published as: KR20160028030A

Abstract

본 발명은 제1디지털신호와 제2디지털신호를 포함하는 디지털신호를 아날로그신호로 변환하는 디지털아날로그 변환부로, 기준 감마전압을 기준으로 제1디지털신호를 제1전압으로 변환하는 한 개의 제1디지털아날로그 컨버터, 제1전압와 제1, 2기준전압을 입력받아 제2전압을 출력하는 전압연산부 및 제1, 2전압을 입력받아 제2디지털신호를 아날로그신호를 출력하는 제2디지털아날로그 컨버터를 포함하는 디지털아날로그 변환부 및 이를 이용한 데이터 구동부, 이를 이용한 표시장치를 제공한다.

Description

디지털아날로그 변환부 및 이를 이용한 데이터 구동부, 이를 이용한 표시장치{DITIGAL TO ANALOG CONVERTING DEVICE, DATA DRIVER AND DISPLAY DEVICE USING THE SAME}

본 발명은 데이터 구동부 및 이를 이용한 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED), 전기영동표시장치(Electro Phoretic Display; EPD) 및 플라즈마액정패널(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

최근에 표시장치는 고해상도를 구현하기 위해 데이터구동부의 크기가 커지고, 제작시 고비용을 초래하고 소비전력이 증가하는 바 이의 개선이 요구된다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 크기와 디지털아날로그 변환부를 구성하는 구성요소의 개수를 줄여 데이터 구동부의 크기를 감소시키고 제작비를 절감할 수 있는 디지털아날로그 변환부 및 이를 이용한 데이터 구동부, 이를 이용한 표시장치를 제공하는 것이다.

또한, 본 발명은 소비전력을 감소시킬 수 있는 디지털아날로그 변환부 및 이를 이용한 데이터 구동부, 이를 이용한 표시장치를 제공하는 것이다.

또한, 본 발명은 디지털데이터를 아날로그신호로 변환하는 시간을 줄여 데이터 구동부의 구동시간을 줄일 수 있는 디지털아날로그 변환부 및 이를 이용한 데이터 구동부, 이를 이용한 표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명은 기준 감마전압을 기준으로 제1디지털신호와 제2디지털신호를 포함하는 디지털신호에서 제1디지털신호를 제1전압으로 변환하는 한 개의 제1디지털아날로그 컨버터, 제1전압와 제1, 2기준전압을 입력받아 제2전압을 출력하는 전압연산부 및 제1, 2전압을 입력받아 제2디지털신호를 아날로그신호를 출력하는 제2디지털아날로그 컨버터를 포함하는 디지털아날로그 변환부를 제공한다.

다른 측면에서 본 발명은 디지털신호를 아날로그신호로 변환하는 디지털아날로그 변환부 및 아날로그 신호를 출력신호로서 출력하는 출력 버퍼를 포함한다. 이때 디지털 아날로그 컨버터는, 기준 감마전압을 기준으로 제1디지털신호를 제1전압으로 변환하는 한 개의 제1디지털아날로그 컨버터, 제1전압와 제1, 2기준전압을 입력받아 제2전압을 출력하는 전압연산부 및 제1, 2전압을 입력받아 제2디지털신호를 아날로그신호를 출력하는 제2디지털아날로그 컨버터를 포함한다.

또 다른 측면에서 본 발명은 표시 패널, 표시 패널을 구동하며, 기준 감마전압을 기준으로 제1디지털신호를 제1전압으로 변환하고 제1전압와 제1, 2기준전압을 입력받아 제2전압을 출력하고 제1, 2전압을 입력받아 제2디지털신호를 아날로그신호를 출력하는 데이터 구동부 및 데이터 구동부를 제어하는 타이밍 제어부를 포함하는 표시장치를 제공한다.

본 발명은 디지털아날로그 변환부의 크기를 줄여 데이터 구동부의 크기를 감소시킬 수 있는 효과가 있다.

본 발명은 디지털아날로그 컨버터를 구성하는 구성요소들의 개수를 줄여 데이터 구동부의 크기를 감소시킬 수 있는 효과가 있다.

또한, 본 발명은 디지털아날로그 컨버터를 구성하는 구성요소들의 개수를 줄여 데이터 구동부의 소모전력을 감소시킬 수 있는 효과가 있다.

또한, 본 발명은 디지털아날로그 컨버터를 구성하는 구성요소들의 개수를 줄여 데이터 구동부의 제작비를 절감할 수 있는 효과가 있다.

또한, 본 발명은 디지털아날로그 컨버터의 디지털데이터를 아날로그신호로 변환하는 시간을 줄일 수 있는 효과가 있다.

또한, 본 발명은 디지털데이터를 아날로그신호로 변환하는 시간을 줄여 데이터 구동부의 구동시간을 줄일 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 구성도이다.
도 2는 서브 픽셀의 개략적인 회로 구성 예시도이다.
도 3은 도 1의 데이터 구동부의 개략적인 구성도이다.
도 4는 데이터 구동부의 일부 구성을 도시하고 있다.
도 5는 감마전압생성부 및 데이터 구동부의 일부 구성, 출력회로부의 구성도이다.
도 6은 종래 데이터 구동부의 일부 구성과 본 발명의 일 실시예에 따른 데이터 구동부의 일부 구성 간의 비교 예시도이다.
도 7은 도 5의 전압연산부의 실시예1의 구성 예시도이다.
도 8은 도 5의 전압연산부의 실시예1의 구동 예시도이다.
도 9는 도 5의 전압연산부의 실시예2의 구성 예시도이다.
도 10은 도 5의 전압연산부의 실시예2의 구동 예시도이다.
도 11은 도 7에 도시한 실시예1에 따른 전압연산부의 출력파형(a)과 도 9에 도시한 실시예2에 따른 전압연산부의 출력파형(b)이다.
도 12는 일반적인 데이터 구동부와 일실시예에 따른 데이터 구동부의 면적들을 나타낸다.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 구성도이고, 도 2는 서브 픽셀의 개략적인 회로 구성 예시도이다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시장치에는 타이밍 제어부(140, T-CON), 데이터 구동부(150, SD-IC), 스캔 구동부(160, GD-IC) 및 표시 패널(170, PANEL)이 포함된다.

시스템 보드부(130)는 외부로부터 비디오 데이터신호를 공급받아 디지털 데이터신호로 변환함과 더불어 데이터 인에이블 신호, 수직 동기신호, 수평 동기신호 및 클럭신호 등과 같은 구동신호를 출력한다. 시스템 보드부(130)는 비디오 데이터신호를 디지털 데이터신호로 변환한다. 타이밍 제어부(140)가 비디오 데이터신호를 디지털 데이터신호로 변환할 수도 있다.

타이밍 제어부(140)는 시스템 보드부(130)로부터 데이터 인에이블 신호, 수직 동기신호, 수평 동기신호 및 클럭신호 등과 같은 구동신호와 더불어 컬러데이터신호(DDATA)를 공급받는다. 타이밍 제어부(140)는 구동신호에 기초하여 스캔 구동부(160)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(140)는 구동신호를 기준으로 생성된 게이트 타이밍 제어신호(GDC)와 데이터 타이밍 제어신호(DDC)에 대응하여 컬러데이터신호(DDATA)를 출력한다.

데이터 구동부(150)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 컬러데이터신호(DDATA)를 샘플링하고 래치하여 감마 기준전압에 대응하여 아날로그데이터신호로 변환한다. 데이터 구동부(150)는 IC(Integrated Circuit) 형태로 형성된다.

스캔 구동부(160)는 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 스캔신호를 출력한다. 스캔 구동부(160)는 스캔라인들(SL1 ~ SLm)을 통해 스캔신호를 출력한다. 스캔 구동부(160)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(170)에 게이트인패널(Gate In Panel) 방식으로 형성된다.

표시 패널(170)은 적색 서브 픽셀(SPr), 녹색 서브 픽셀(SPg), 청색 서브 픽셀(SPb)(이하 RGB 서브 픽셀로 약기)을 포함하는 서브 픽셀 구조로 구현된다. 또한 표시 패널(170)은 광효율을 증가시키면서 순색의 휘도 저하 및 색감 저하를 방지하기 위해 적색 서브 픽셀(SPr), 녹색 서브 픽셀(SPg), 청색 서브 픽셀(SPb) 및 백색 서브 픽셀(SPw)(이하 RGBW 서브 픽셀로 약기)을 포함하는 서브 픽셀 구조로 구현된다. 즉, 1개의 픽셀(P)은RGB 서브 픽셀(SPr, SPg, SPb) 또는 RGBW 서브 픽셀(SPr, SPg, SPb, SPw)로 이루어진다. 그리고 이러한 픽셀(P)은 표시 패널(170)의 해상도에 대응하여 다수로 형성된다.

도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다. 스위칭 트랜지스터(SW)는 제1스캔라인(SL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 컬러데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원배선(VDD)과 그라운드배선(GND) 사이로 구동 전류가 흐르도록 동작한다.

보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 추가되는 회로이다. 따라서, 보상회로(CC)는 서브 픽셀의 구성에 따라 생략될 수 있지만, 통상 하나 이상의 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 매우 다양한바 이에 대한 구체적인 예시 및 설명은 생략한다.

하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst) 및 유기 발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성된다. 그러나 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C 등으로 구성된다. 위와 같은 구성을 갖는 서브 픽셀은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성된다.

도 3은 도 1의 데이터 구동부의 개략적인 구성도이다. 도 4는 데이터 구동부의 일부 구성을 도시하고 있다. 도 5는 감마전압생성부 및 데이터 구동부의 일부 구성, 출력회로부의 구성도이다.

도 3에 도시된 바와 같이, 타이밍 제어부(140)와 데이터 구동부(150)는 데이터 통신 인터페이스(IF1, IF2)에 의해 체결된다. 타이밍 제어부(140)는 자신의 제1인터페이스(IF1)를 통해 데이터 타이밍 제어신호(DDC)와 더불어 컬러데이터신호(DDATA)를 송신한다. 데이터 구동부(150)는 자신의 제2인터페이스(IF2)를 통해 타이밍 제어부(140)로부터 송신된 데이터 타이밍 제어신호(DDC)와 더불어 컬러데이터신호(DDATA)를 수신한다.

데이터 구동부(150)에는 쉬프트 레지스터부(151), 래치부(152), 감마전압 생성부(154), 디지털아날로그 변환부(이하 DA변환부로 약기함)(153) 및 출력회로부(155)가 포함된다.

타이밍 제어부(140)로부터 출력된 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(150)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(150) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(150)의 출력을 제어한다.

쉬프트 레지스터부(151)는 타이밍 제어부(140)로부터 출력된 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)에 응답하여 샘플링신호(SAM; Sampling Signal)를 출력한다.

래치부(152)는 쉬프트 레지스터부(151)로부터 출력된 샘플링신호(SAM; Sampling Signal)에 응답하여 디지털 형태의 컬러데이터신호(DDATA)를 순차적으로 샘플링하고 소스 출력 인에이블신호(SOE)에 대응하여 샘플링된 1 라인 분의 컬러데이터신호(DDATA)를 동시에 출력한다. 래치부(152)는 적어도 2개로 구성될 수 있으나 설명의 편의상 하나만 도시 및 설명하였다.

감마전압 생성부(154)는 외부 또는 내부로부터 공급된 전압 또는 신호에 대응하여 제1 내지 제n기준 감마전압(GMA1 ~ GMAn)을 생성한다. 액정표시장치의 경우, 제1 내지 제n기준 감마전압(GMA1 ~ GMAn)에 정극성 기준 감마전압과 부극성 기준 감마전압이 포함된다. 즉, 표시장치의 특성에 따라 감마전압 생성부(154)에는 정극성 기준 감마전압을 생성하는 정극성 감마전압 생성부와 부극성 기준 감마전압을 생성하는 부극성 감마전압 생성부가 포함될 수도 있다.

DA변환부(153)는 감마전압 생성부(154)로부터 출력된 제1 내지 제n기준 감마전압(GMA1 ~ GMAn)에 대응하여 1 라인 분의 컬러데이터신호(DDATA)를 아날로그 형태의 컬러데이터신호(ADATA)로 변환한다.

도 4에 도시된 바와 같이, DA변환부(153)는 둘 이상의 변환부들(DAC들)로 구성된다.

도 5에 도시한 바와 같이, DA변환부(153)는 감마전압 생성부(154)로부터 출력된 제1 내지 제n기준 감마전압(GMA1 ~ GMAn)에 대응하여 1 라인 분의 디지털형태의 컬러데이터신호(DDATA)를 아날로그 형태의 컬러데이터신호(ADATA)로 변환한다. 디지털형태의 컬러데이터신호(DDATA)는 제1디지털신호(LSB)와 제2디지털신호(MSB)로 구성될 수 있다. 예를 들어 디지털형태의 컬러데이터신호(DDATA)가 10비트의 디지털신호인 경우 하위 7비트는 제1디지털신호(LSB)에 해당하고 상위 3비트는 제2디지털신호(MSB)에 해당할 수 있다.

DA변환부(153)는 감마전압 생성부(154)로부터 공급된 기준 감마전압(GMA1 ~ GMAn)을 기준으로 제1디지털신호(LSB)를 제1전압(V_L)으로 변환하는 한 개의 제1디지털아날로그 컨버터(제1DAC, 153a), 제1전압(V_L)와 제1, 2기준전압(V_ADD1, V_ADD2)을 입력받아 제2전압(V_H)을 출력하는 전압연산부(153c) 및 제1, 2전압(V_L, V_H)을 입력받아 제2디지털신호(MSB)를 아날로그신호를 출력하는 제2디지털아날로그 컨버터(제2DAC, 153b)를 포함할 수 있다. 도 5에는 제1, 2기준전압(V_ADD1, V_ADD2)은 감마전압 생성부(154)로부터 전압연산부(153c)로 공급되는 것으로 도시하였으나 제1, 2기준전압(V_ADD1, V_ADD2)는 외부 어떤 전원공급부로부터 공급될 수도 있다.

전압연산부(153c)는 제1전압(V_L) 및 제1기준전압(V_ADD1)과 제2기준전압(V_ADD1)의 차이값을 가산하여 제2전압(V_H)으로 출력하는 캐패시터 커플드 덧셈기(capacitor coupled adder)일 수 있으나 일반적인 전압 덧셈기, 전압 뺄셈기, 곱샘기 등 두개 이상의 전압들을 입력받아 새로운 출력전압을 출력하는 어떠한 회로일 수도 있다. 따라서, 이하에서 전압연산부(153c)로 구조가 단순한 커플드 덧셈기(capacitor coupled adder)를 예시적으로 설명하나 본 발명은 이에 제한되지 않는다.

출력변환부(155)는 둘 이상의 증폭부들(OP들)을 포함할 수 있다. 각 증폭부(OP)는 DAC변환부(DAC)의 출력단에 입력단이 연결되며 DA변환부(153)로부터 출력된 아날로그신호를 증폭한다.

도 6은 종래 데이터 구동부의 일부 구성과 본 발명의 일 실시예에 따른 데이터 구동부의 일부 구성 간의 비교 예시도이다.

도 6의 (a)에 도시한 바와 같이, 일반적인 데이터 구동부에는 감마전압 생성부(154), DA변환부(153) 및 출력회로부(155)가 포함된다.

DA 변환부(153)은 감마전압 생성부(154)로부터 공급된 기준 감마전압(GMA1 ~ GMAn)을 기준으로 제1디지털신호를 제1전압(V_L)과 제2전압(V_H)으로 변환하는 두개의 제1디지털아날로그 컨버터들(제1DAC, 153a), 및 제1, 2전압을 입력받아 제2디지털신호를 아날로그신호를 출력하는 제2디지털아날로그 컨버터(제2DAC, 153b)를 포함한다.

일반적인 데이터 구동부의 DA 변환부(153)은 예를 들어 2개의 제1DAC들(153a), 예를 들어 7비트 DAC들을 사용하여 제1전압(V_L)과 제2전압(V_H)을 출력한 후 제2DAC(153b), 예를 들어 3 비트 보간 DAC에서 제1전압과 제2전압을 이용하여 최종 아날로그신호(ADATA)를 출력한다.

최근 표시장치가 고해상도로 변해가면서 표시장치구동하는 데이터 구동부의 면적이 줄어들고 있다. 이에 따라 데이터 구동부 내에 들어있는 DA 변환부(153)의 면적 또한 줄어들어야 한다. 하지만 일반적인 데이터 구동부의 DA 변환부(153)는 제1디지털신호를 제1전압(V_L)과 제2전압(V_H)으로 변환하기 위해 두개의 제1DAC들(153a)를 사용해야 하기 때문에 면적이 상당히 큰 문제점이 있다.

도 6의 (b)에 도시한 바와 같이, 본 발명의 일 실시예에 따른 데이터 구동부(150)에는 감마전압 생성부(154), DA변환부(153) 및 출력회로부(155)가 포함된다.

본 발명의 일 실시예에 따른 데이터 구동부(150)의 DA변환부(153)는 제1전압과 제2전압을 출력하기 위해 하나의 제1DAC(153a)와 전압연산부(153c)를 포함하고 제1전압과 제2전압을 보간하여 최종적으로 아날로그신호를 출력하는 제2DAC(153b)를 포함할 수 있다.

구체적으로 DA변환부(153)는 감마전압 생성부(154)로부터 공급된 기준 감마전압(GMA1 ~ GMAn)을 기준으로 제1디지털신호(LSB)를 제1전압(V_L)으로 변환하는 한 개의 제1DAC(153a), 제1DAC(153a)로부터 출력된 제1전압(V_L)와 감마전압 생성부(154)로부터 공급된 제1, 2기준전압(V_ADD1, V_ADD2)을 입력받아 제2전압(V_H)을 출력하는 전압연산부(153c) 및 제1, 2전압(V_L, V_H)을 입력받아 제2디지털신호(MSB)를 아날로그신호를 출력하는 제2DAC(153b)를 포함할 수 있다. 전술한 바와 같이 제1, 2기준전압(V_ADD1, V_ADD2)은 감마전압 생성부(154)로부터 전압연산부(153c)로 공급되는 것으로 설명하나 제1, 2기준전압(V_ADD1, V_ADD2)는 외부 어떤 전원공급부로부터 공급될 수도 있다.

전압연산부(153c)는, 제1DAC(153a)로부터 출력된 제1전압과 감마전압 생성부(154)로부터 공급된 제1,2기준전압이 입력되는 3개의 입력단들과 제2전압을 출력하는 한 개의 출력단을 포함한다. 전압연산부(153c)의 출력단은 출력회로부(155)의 입력단과 연결되어 있다.

전압연산부(153c)는, 제1DAC(153a)로부터 출력된 제1전압(V_L)과 제1기준전압(V_ADD1)의 제1차이값(V_L-V_ADD1)과 제1기준전압(V_ADD1)과 제2기준전압(V_ADD2)의 제2차이값(V_L-V_ADD1)을 각각 샘플링하고, 제1전압(V_L) 및 제1기준전압과 제2기준전압의 차이값(V_ADD1-V_ADD2)을 가산하여 제2전압으로 출력한다.

전압연산부(153c)는, 제1전압 및 제1기준전압과 제2기준전압의 차이값을 가산하여 제2전압을 출력하기 전에 제1전압을 출력할 수 있다.

예를 들어 하위 7비트의 제1디지털신호(LSB)와 상위 3비트의 제2디지털신호(MSB)로 구성된 10비트의 디지털형태의 컬러데이터신호(DDATA)인 경우 하위 7비트의 제1디지털신호(LSB)에 따라 하나의 제1DAC(153a)는 제1전압을 출력하고 전압연산부(153c)는 제2전압을 출력하고, 제2DAC(153b)는 3비트의 제2디지털신호(MSB)에 따라 제1전압과 제2전압을 3비트 보간하여 최종적으로 아날로그신호를 출력한다. 결과적으로 DA변환부(153)는 10비트의 디지털형태의 컬러데이터신호(DDATA)에 대한 아날로그신호를 출력한다.

이하에서 전압연산부(153c)로써 캐패시터 커플드 덧셈기의 실시예들을 상세히 설명한다.

도 7은 도 5의 전압연산부의 실시예1의 구성 예시도이다.

도 7을 참조하면, 도 5의 전압연산부의 실시예1에 따른 캐패시터 커플드 덧셈기(153c’)는 증폭기(Amp)와 두개의 캐패시터(C1, C2)를 포함한다.

두개의 캐패시터들(C1, C2)은 증폭기(Amp)의 제1입력단에 각각 연결되며, 제1전압(V_L)과 제1기준전압(V_ADD1)의 제1차이값(V_L-V_ADD1)과 제1기준전압(V_ADD1)과 제2기준전압(V_ADD2)의 제2차이값(V_L-V_ADD1)을 각각 샘플링한다. 두캐의 캐패시터들(C1, C2) 중 하나(C1)는 제1전압(V_L) 및 제1기준전압과 제2기준전압의 차이값(V_ADD1-V_ADD2)을 가산하여 증폭기(Amp)의 출력단으로 제2전압(V_H)을 출력한다.

캐패시터 커플드 덧셈기(153c’)는, 증폭기(Amp), 제1전압(VL)이 입력되며 증폭기(Amp)의 제1입력단과 제1DAC(153a) 사이에 위치하는 제1캐패시터(C1), 제1기준전압(VADD1)이 입력되며 증폭기(Amp)의 제1입력단에 연결된 제2캐패시터(C2), 제1캐패시터(C1)로 제1전압(VL)을 입력하는 제1스위치(SW1), 제2캐패시터(C2)로 제1기준전압(VADD1)을 입력하는 제2스위치(SW2), 제1스위치(SW1)와 제1캐패시터(C1) 사이 노드와 증폭기(Amp)의 출력단 사이에 위치하는 제4스위치(SW4), 증폭기(Amp)의 제1입력단과 출력단 사이에 위치하는 제5스위치(SW5), 증폭기(Amp)의 출력단에 연결된 제6스위치(SW6), 제2캐패시터(C2)에서 제1기준전압(VADD1)이 입력되는 단자와 증폭기(Amp)의 제2입력단 사이에 위치하는 제7스위치(SW7)를 포함할 수 있다.

제2기준전압(V_ADD2)은 증폭기(Amp)의 제2입력단에 공급된다.

도 8은 도 5의 전압연산부의 실시예1의 구동 예시도이다. 도 8에서 제1캐패시터(C1)과 제2캐피서터(C2)가 예를 들어 300nF인 것으로 예시적으로 설명한다.

도 8을 참조하며, 제1DAC(153a)로부터 출력된 제1전압과 감마전압 생성부(154)로부터 공급된 제1,2기준전압이 캐패시터 커플드 덧셈기(153c’)의 3개의 입력단들에 입력된다.

이때 제1스위치(SW1)과 제2스위치(SW2), 제5스위치(SW5)가 온상태가 되고 제4스위치(SW4), 제6스위치(SW6), 제7스위치(SW7)이 오프상태가 되면, 제1전압(VL)과 제2기준전압(VADD2)의 제1차이값(VL-VADD2)이 제1캐패시터(C1)의 양단에 샘플링되고, 제1기준전압(VADD1)과 제2기준전압(VADD2)의 제2차이값(VADD1-VADD2)을 제2캐패시터(C2)의 양단에 샘플링된다(이하 ‘샘플링 단계’라 함).

다음으로 제4스위치(SW4)와 제6스위치(SW6), 제7스위치(SW7)가 온상태가 되고, 제 1스위치(SW1)와 제2스위치(SW2), 제3스위치(SW3), 제5스위치(SW5)가 오프상태가 되면, 제1전압(VL) 및 제1기준전압과 제2기준전압의 차이값(VADD1-VADD2)을 가산하여 VL+(VADD1-VADD2)을 제2전압(VH)으로 출력한다(이하 ‘가산단계’라 함).

결과적으로 캐패시터 커플드 덧셈기(153c’)는 샘플링단계와 가산단계를 통해 VL+(VADD1-VADD2)를 제2전압(VH)으로 출력한다. 이 캐패시터 커플드 덧셈기(153c’)는 샘플링단계와 가산단계만을 통해 제2전압을 출력하므로 전압연산과정을 단순화할 수 있다.

도 9는 도 5의 전압연산부의 실시예2의 구성 예시도이다.

도 9를 참조하면, 전압연산부의 실시예2에 따른 캐패시터 커플드 덧셈기(153c”)는 증폭기(Amp)와 두개의 캐패시터(C1, C2), 바이패스 스위치를 포함한다.

캐패시터 커플드 덧셈기(153c’)는, 증폭기(Amp), 제1전압(VL)이 입력되며 증폭기(Amp)의 제1입력단과 제1DAC(153a) 사이에 위치하는 제1캐패시터(C1), 제1기준전압(VADD1)이 입력되며 증폭기(Amp)의 제1입력단에 연결된 제2캐패시터(C2), 제1캐패시터(C1)로 제1전압(VL)을 입력하는 제1스위치(SW1), 제2캐패시터(C2)로 제1기준전압(VADD1)을 입력하는 제2스위치(SW2), 제1스위치(SW1)와 제1캐패시터(C1) 사이 노드와 증폭기(Amp)의 출력단과 사이에 위치하는 제4스위치(SW4), 증폭기(Amp)의 제1입력단과 출력단 사이에 위치하는 제5스위치(SW5), 증폭기(Amp)의 출력단에 연결된 제6스위치(SW6), 제2캐패시터(C2)에서 제1기준전압(VADD1)이 입력되는 단자와 증폭기(Amp)의 제2입력단 사이에 위치하는 제7스위치(SW7)를 포함할 수 있다.

제2기준전압(V_ADD2)은 증폭기(Amp)의 제2입력단에 공급된다.

전압연산부의 실시예2에 따른 캐패시터 커플드 덧셈기(153c”)는, 제1전압(VL)의 입력단자와 제2전압의 출력단자 사이에 위치하는 바이패스 스위치로서 제3스위치(SW3)를 추가로 포함한다. 제3스위치(SW3)는 제1전압(VL)의 입력단자와 제2출력단자 사이에 위치하며 증폭기의 증폭단으로 제1전압(VL) 및 제1기준전압(VADD1)과 제2기준전압(VADD2)의 차이값을 가산하여 증폭기의 출력단으로 제2전압(VH)을 출력하기 전에 제1전압(VL)을 출력할 수 있다.

도 10은 도 5의 전압연산부의 실시예2의 구동 예시도이다. 도 10에서 제1캐패시터(C1)와 제2캐피서터(C2)가 예를 들어 300nF인 것으로 예시적으로 설명한다.

제1DAC(153a)로부터 출력된 제1전압과 감마전압 생성부(154)로부터 공급된 제1,2기준전압이 캐패시터 커플드 덧셈기(153c’)의 3개의 입력단들에 입력된다.

도 10의 (a)에 도시한 바와 같이 샘플링 단계에서 제1스위치(SW1)와 제2스위치(SW2), 제3스위치(SW3), 제5스위치(SW5)가 온상태가 되고 제4스위치(SW4), 제6스위치(SW6), 제7스위치(SW7)이 오프상태가 되면, 제1전압(V_L)과 제2기준전압(V_ADD2)의 제1차이값(V_L-V_ADD2)이 제1캐패시터(C1)의 양단에 샘플링되고, 제1기준전압(V_ADD1)과 제2기준전압(V_ADD2)의 제2차이값(V_ADD1-V_ADD2)을 제2캐패시터(C2)의 양단에 샘플링된다. 샘플링 단계에서 전압 가산에 필요한 전압들을 두 개의 캐피시터 양단에 인가시켜서 전하들을 차칭(charging)시키는 것이다. 또한 제3스위치(SW3)가 온 되므로써 증폭기(Amp)의 출력단으로 제2전압(V_H)을 출력하기 전에 제1전압(V_L)을 출력할 수 있다.

도 10의 (b)에 도시한 바와 같이 샘플링 단계에서 제5스위치(SW5)가 오프되면 샘플링 단계에서 가산단계로 넘어가기 위해서 스위칭할 때 디스차칭(discharging)을 방지하기 위해서 캐피시터의 한쪽 노드를 프루팅(floating)시켜주어 전하량을 고정시킨다(이하 ‘프루팅단계’라 함).

도 10의 (c)에 도시한 바와 같이 가산단계에서 제 3스위치(SW3)와 제4스위치(SW4), 제6스위치(SW6), 제7스위치(SW7)가 온상태가 되고, 제1스위치(SW1)와 제2스위치(SW2), 제5스위치(SW5)가 오프상태가 되면, 제1전압(V_L) 및 제1기준전압과 제2기준전압의 차이값(V_ADD1-V_ADD2)을 가산하여 V_L+(V_ADD1-V_ADD2)을 제2전압(V_H)으로 출력한다. 가산단계에서 샘플링단계에서 샘플링한 전압값들을 직렬로 더한 전압값을 출력시킨다.

DA 변환부(153)는 제2전압이 샘플링되고 가산되는 시간만큼의 지연이 발생하는데 제1전압으로 프리차징(pre-charging)시켜서 제2DAC(153b)에 입력 시켰다가 제2전압이 가산되면 샘플링 및 가산 지연 시간을 줄일 수 있는 효과가 있다.

도 11은 도 7에 도시한 실시예1에 따른 전압연산부의 출력파형(a)과 도 9에 도시한 실시예2에 따른 전압연산부의 출력파형(b)이다.

도 7에 도시한 실시예1에 따른 전압연산부(153c’)는 바이패스 스위치가 없기 때문에 전압연산부(153 c’)에서 제2 전압(VH)을 샘플링 및 가산한 후 제2DAC(152)에서 제2전압(VH)이 출력되는 파형을 나타낸다.

도 9에 도시한 실시예2에 따른 전압연산부(153c”)는 바이패스 스위치로 제3스위치(SW3)가 포함되기 때문에, 전압연산부(153c”)에서 제2전압(VH)를 가산하는 동안에 바이패스에 의해서 제1전압(VL)으로 제2DAC(152)를 프리차지시켜서 제2전압(VH)을 출력할 때, 제1전압(VL)으로 미리 차지시키고, 마지막에 제1전압(VL)에 일부 변한 양(△V=VADD1-VADD2)만큼만 전압 변화를 시켜주면 되기 때문에 시간적으로 이득이 있다.

구체적으로 도 7에 도시한 실시예1에 따른 전압연산부(153c’)는 제2전압(VH)을 가산하는 동안에 제1전압(VL)으로 제2DAC(152)를 프리차지시키지 않은 상태에서 제2전압(VH)을 가산을 완료한 후에 제2전압(VH)을 최종적으로 출력하기 때문에 제2전압(VH)의 출력을 완료하는 시간(도 11의 (b)에서 A)이 상대적으로 길다. 반면에 도 9에 도시한 실시예2에 따른 전압연산부(153c”)는 제2전압(VH)를 가산하는 동안에 바이패스에 의해서 제1전압(VL)으로 제2DAC(152)를 프리차지시켜서 제2전압(VH)을 출력할 때, 제1전압(VL)으로 미리 차지시키고, 마지막에 제1전압(VL)에 일부 변한 양(△V=VADD1-VADD2)만큼만 전압 변화를 시켜주면 되기 때문에 제2전압(VH)의 출력을 완료하는 시간(도 11의 (b)에서 B)이 상대적으로 길다.

도 12는 일반적인 데이터 구동부와 일실시예에 따른 데이터 구동부의 면적들을 나타낸다.

도 12에 도시한 바와 같이 일실시예에 따른 데이터 구동부(150)와 일반적인 데이터 구동부를 비교하면, 일반적인 데이터 구동부와 일실시예에 따른 데이터 구동부(150)에서 DA 변환부의 제2DAC(153b)가 차지하는 면적은 동일하다. 일실시예에 따른 데이터 구동부(150)의 제1DAC(153a)의 면적은 일반적인 데이터 구동부의 제1DAC(153a)의 면적보다 작고 추가된 전압연산부(153c)의 면적은 상대적으로 매우 작아서, 전체적으로 일실시예에 따른 데이터 구동부(150)는 일반적인 데이터 구동부에 비교하여 제1DAC(153a)의 트랜지스터의 개수 기준으로 57.3%까지 줄일 수 있어서 DA 변환부(150)의 면적을 줄일 수 있다.

전술할 실시예들에 따라 데이터 구동부에 포함되는 디지털아날로그 변환부의 트랜지스터의 개수를 줄여 디지털아날로그 변환부의 면적을 줄일 수 있다.

전술한 실시예에 따르면 디지털아날로그 변환부의 면적을 줄이므로 데이터 구동부의 면적을 줄일 수 있다.

전술한 실시예에 따르면 디지털아날로그 변환부의 트랜지스터의 개수를 줄여 데이터 구동부의 소비전력을 낮출 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

130: 시스템 보드부140: 타이밍 제어부
150: 데이터 구동부160: 스캔 구동부
170: 표시 패널DDATA: 컬러데이터신호
152: 래치부153: DA변환부
154: 감마전압 생성부 155: 출력회로부

Claims

기준 감마전압을 기준으로 제1디지털신호와 제2디지털신호를 포함하는 디지털신호에서 상기 제1디지털신호를 제1전압으로 변환하는 한 개의 제1디지털아날로그 컨버터;
상기 제1전압와 제1, 2기준전압을 입력받아 제2전압을 출력하는 전압연산부; 및
상기 제1, 2전압을 입력받아 상기 제2디지털신호를 아날로그신호를 출력하는 제2디지털아날로그 컨버터를 포함하는 디지털아날로그 변환부.
제1항에 있어서,
상기 전압연산부는 상기 제1전압 및 상기 제1기준전압과 상기 제2기준전압의 차이값을 가산하여 상기 제2전압으로 출력하는 캐패시터 커플드 덧셈기(capacitor coupled adder)인 것을 특징으로 하는 디지털아날로그 변환부.
제2항에 있어서,
상기 캐패시터 커플드 덧셈기(capacitor coupled adder)는,
증폭기;
상기 증폭기의 제1입력단에 각각 연결되며, 상기 제1전압과 상기 제2기준전압의 제1차이값과 상기 제1기준전압과 상기 제2기준전압의 제2차이값을 각각 샘플링하는 두개의 캐패시터들로 상기 제1전압 및 상기 제1기준전압과 상기 제2기준전압의 차이값을 가산하여 상기 증폭기의 출력단으로 상기 제2전압을 출력하며;
상기 제1전압의 입력단자와 제2출력단자 사이에 위치하며 상기 증폭기의 증폭단으로 상기 제1전압 및 상기 제1기준전압과 상기 제2기준전압의 차이값을 가산하여 상기 증폭기의 출력단으로 상기 제2전압을 출력하기 전에 상기 제1전압을 출력하는 스위치를 포함하는 것을 특징으로 하는 디지털아날로그 변환부.
제2항에 있어서,
상기 캐패시터 커플드 덧셈기는,
증폭기;
상기 제1전압이 입력되며, 상기 증폭기의 제1입력단과 상기 제1디지털아날로그 컨버터 사이에 위치하는 제1캐패시터;
상기 제1기준전압이 입력되며, 상기 증폭기의 제1입력단에 연결된 제2캐패시터;
상기 제1캐패시터로 상기 제1전압을 입력하는 제1스위치;
상기 제2캐패시터로 상기 제1기준전압을 입력하는 제2스위치;
상기 제1스위치와 상기 제1캐패시터 사이 노드와 상기 증폭기의 출력단과 사이에 위치하는 제4스위치;
상기 증폭기의 제1입력단과 출력단 사이에 위치하는 제5스위치;
상기 증폭기의 출력단에 연결된 제6스위치;
상기 제2캐패시터에서 상기 제1기준전압이 입력되는 단자와 상기 증폭기의 제2입력단 사이에 위치하는 제7스위치를 포함하는 것을 특징으로 하는 디지털아날로그 변환부.
제3항에 있어서,
상기 캐패시터 커플드 덧셈기는,
상기 제1전압의 입력단자와 상기 제2전압의 출력단자 사이에 위치하는 제3스위치를 추가로 포함하는 디지털아날로그 변환부.
제1디지털신호와 제2디지털신호를 포함하는 디지털신호를 아날로그신호로 변환하는 디지털아날로그 변환부; 및
상기 아날로그 신호를 출력신호로서 출력하는 출력 버퍼를 포함하며,
상기 디지털 아날로그 컨버터는,
기준 감마전압을 기준으로 상기 제1디지털신호를 제1전압으로 변환하는 한 개의 제1디지털아날로그 컨버터,
상기 제1전압와 제1, 2기준전압을 입력받아 제2전압을 출력하는 전압연산부 및
상기 제1, 2전압을 입력받아 상기 제2디지털신호를 아날로그신호를 출력하는 제2디지털아날로그 컨버터를 포함하는 데이터 구동부.
제6항에 있어서,
상기 전압연산부는 상기 제1전압 및 상기 제1기준전압과 상기 제2기준전압의 차이값을 가산하여 상기 제2전압으로 출력하는 캐패시터 커플드 덧셈기(capacitor coupled adder)인 것을 특징으로 하는 데이터 구동부.
제7항에 있어서,
상기 캐패시터 커플드 덧셈기(capacitor coupled adder)는,
증폭기;
상기 증폭기의 제1입력단에 각각 연결되며, 상기 제1전압과 상기 제1기준전압의 제1차이값과 상기 제1기준전압과 상기 제2기준전압의 제2차이값을 각각 샘플링하는 두개의 캐패시터들로 상기 제1전압 및 상기 제1기준전압과 상기 제2기준전압의 차이값을 가산하여 상기 증폭기의 출력단으로 상기 제2전압을 출력하며;
상기 제1전압의 입력단자와 제2출력단자 사이에 위치하며 상기 증폭기의 증폭단으로 상기 제1전압 및 상기 제1기준전압과 상기 제2기준전압의 차이값을 가산하여 상기 증폭기의 출력단으로 상기 제2전압을 출력하기 전에 상기 제1전압을 출력하는 스위치를 포함하는 것을 특징으로 하는 데이터 구동부.
제7항에 있어서,
상기 캐패시터 커플드 덧셈기는,
증폭기;
상기 제1전압이 입력되며, 상기 증폭기의 제1입력단과 상기 제1디지털아날로그 컨버터 사이에 위치하는 제1캐패시터;
상기 제1기준전압이 입력되며, 상기 증폭기의 제1입력단에 연결된 제2캐패시터;
상기 제1캐패시터로 상기 제1전압을 입력하는 제1스위치;
상기 제2캐패시터로 상기 제1기준전압을 입력하는 제2스위치;
상기 제1스위치와 상기 제1캐패시터 사이 노드와 상기 증폭기의 출력단과 사이에 위치하는 제4스위치;
상기 증폭기의 제1입력단과 출력단 사이에 위치하는 제5스위치;
상기 증폭기의 출력단에 연결된 제6스위치;
상기 제2캐패시터에서 상기 제1기준전압이 입력되는 단자와 상기 증폭기의 제2입력단 사이에 위치하는 제7스위치를 포함하는 것을 특징으로 하는 데이터 구동부.
제7항에 있어서,
상기 캐패시터 커플드 덧셈기는,
상기 제1전압의 입력단자와 상기 제2전압의 출력단자 사이에 위치하는 제3스위치를 추가로 포함하는 데이터 구동부.
표시 패널;
상기 표시 패널을 구동하며, 기준 감마전압을 기준으로 제1디지털신호를 제1전압으로 변환하고, 상기 제1전압와 제1, 2기준전압을 입력받아 제2전압을 출력하고, 상기 제1, 2전압을 입력받아 제2디지털신호를 아날로그신호로 출력하는 데이터 구동부; 및
상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하는 표시장치.
제11항에 있어서,
상기 데이터 구동부는 상기 제1전압 및 상기 제1기준전압과 상기 제2기준전압의 차이값을 가산하여 상기 제2전압으로 출력하는 캐패시터 커플드 덧셈기(capacitor coupled adder)를 포함하는 표시장치.