KR102585457B1 - 디지털 아날로그 변환기와 이를 이용한 표시장치 - Google Patents

디지털 아날로그 변환기와 이를 이용한 표시장치 Download PDF

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Abstract

본 발명은 디지털 아날로그 변환기와 이를 이용한 표시장치에 관한 것으로, 이 디지털 아날로그 변환기는 디지털 데이터의 MSB(Most Significant Bits)에 응답하여 전압들을 선택하는 스위치 어레이를 포함하여 상위 전압과 하위 전압을 출력하는 트리 타입 DAC(Digital to Analog Converter), 및 상기 디지털 데이터의 LSB(Least significant bits)에 따라 상기 상위 전압에 연결되는 커패시터들을 선택하는 스위치 어레이를 포함한 용량성 DAC를 구비한다. 상기 용량성 디지털 아날로그 변환기에 리셋 신호가 인가될 때 상기 커패시터들의 양단이 상기 하위 전압이 인가되는 배선들에 연결되어 상기 커패시터들이 초기화된다. 상기 용량성 디지털 아날로그 변환기의 커패시터들은 상기 트리 타입 디지털 아날로그 변환기와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이들 상에 적층된다.

Description

디지털 아날로그 변환기와 이를 이용한 표시장치{DIGITAL TO ANALOG CONVERTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 디지털 아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함)를 포함한 DAC와 이를 이용한 표시장치에 관한 것이다.
표시장치의 공정 기술과 구동 회로 기술의 발달에 힘입어 표시장치의 해상도가 증가하여 UHD 해상도의 제품이 시판되고 있다. UHD(Ultra High Definition)는 3840*2160 = 830 만개의 픽셀수를 가진다. UHD의 픽셀 수는 FHD(1920*1080)의 픽셀 수 207만개 보다 대략 4 배 많다. 따라서, UHD는 FHD에 비해 더 정밀하게 입력 영상을 재현하여 보다 선명하고 부드러운 화질을 구현할 수 있다. 픽셀(Pixel)은 컴퓨터 디스플레이 또는 컴퓨터 이미지를 구성하는 최소 단위의 점(dot)을 의미한다. 픽셀 수는 PPI(Pixels Per Inch)를 의미한다.
HD의 해상도를 2K, 4K 등 “K”로 표현하기도 한다. 여기서, K는 디지털 시네마 표준 규격으로 ‘Kilo’ 즉 1,000을 의미한다. 가로 픽셀 수 기준으로, 2K는 2,000 픽셀 수를, 4K는 4,000 개의 픽셀 수를 의미한다. 4096*2160 해상도를 가리키는 4K는 FHD의 네 배라는 이유로 QFHD(Quad Full High Definition) 또는 UD(Ultra Definition), UHD(Ultra High Definition)로 불리기도 한다.
표시장치의 해상도가 높아지면, 소스 드라이브 IC(Integrated Circuit, SD-IC)의 DAC 회로가 커진다.
기존의 트리 타입(tree type) DAC는 도 1과 같이 저항열을 포함한 분압 회로와, 저항들 사이의 노드에 종속적으로 연결된 스위치들을 포함한다. 분압 회로는 고전위 감마보상전압(REFH)과 저전위 감마보상전압(REFL) 사이에서 직렬 연결된 저항들을 이용하여 고전위 감마보상전압(REFH)을 분압하여 저항들 사이의 노드를 통해 전압 레벨이 서로 다른 V0~V15를 출력한다. 스위치들은 디지털 데이터(b1, /b1 … b4, /b4)에 의해 턴-온(turn-on)되거나 턴-오프(turn-off)된다. /b1, /b2, /b3, /b4는 각각 b1, b2, b3, b4의 반전 bit이다. DAC의 스위치 어레이는 디지털 데이터의 코드(b1~b4, /b1~/b4)에 따라 V0~V15 중 어느 하나를 출력한다. N bit DAC는 N bit의 디지털 데이터를 입력 받아 2N 개의 전압들 중에서 디지털 데이터에 따라 선택된 전압(VOUT)을 출력한다. 표시장치에서 디지털 데이터는 입력 영상의 픽셀 데이터로서 계조(gray scale)를 표현한다.
트리 타입 DAC는 디지털 데이터가 1 bit 증가할 때 스위치 개수가 2 배 증가하고, 도 1과 같이 디지털 데이터가 2 bit 증가하면 스위치 개수가 4 배 증가하여 그 만큼 회로 면적이 증가된다.
표시장치에서 고해상도의 영상을 구현하기 위하여, 픽셀 데이터(또는 디지털 데이터)의 비트 수가 증가하고 있다. 픽셀 데이터의 비트 수가 12 bit이면 12 bit DAC가 필요하다. 12 bit DAC는 10 bit DAC에 비하여 4 배 면적이 증가된다.
따라서, 본 발명은 DAC의 회로 면적을 줄일 수 있는 DAC와 이를 이용한 표시장치를 제공한다.
본 발명의 DAC는 디지털 데이터의 MSB(Most significant bits) N(N은 2 이상의 양의 정수) 비트 에 응답하여 전압들을 선택하는 스위치 어레이를 포함하여 상위 전압과 하위 전압을 출력하는 트리 타입 DAC, 및 상기 디지털 데이터의 LSB(Least significant bits) M-N (M은 N 보다 큰 양의 정수) 비트에 따라 상기 상위 전압에 연결되는 커패시터들을 선택하는 스위치 어레이를 포함한 용량성 DAC를 구비한다. 상기 용량성 디지털 아날로그 변환기에 리셋 신호가 인가될 때 상기 커패시터들의 양단이 상기 하위 전압이 인가되는 배선들에 연결되어 상기 커패시터들이 초기화된다. 상기 트리 타입 디지털 아날로그 변환기의 스위치 어레이와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이는 기판 상에 배치되고, 상기 용량성 디지털 아날로그 변환기의 커패시터들은 상기 트리 타입 디지털 아날로그 변환기와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이들 상에 적층된다.
상기 N 보다 상기 M-N이 더 크다.
상기 용량성 DAC는 상위 전압과 하위 전압을 출력한다.
상기 DAC는 상기 용량성 DAC의 출력단에 연결되어 상기 용량성 디지털 아날로그 변환기로부터 공급 받은 상위 전압과 하위 전압을 세분화하고, 상기 디지털 데이터의 다른 LSB에 응답하여 세분화된 전압들 중 어느 하나를 출력하는 제3 DAC를 더 구비한다.
본 발명의 표시장치는 데이터 라인들과 스캔 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널, 및 수신된 디지털 데이터를 상기 DAC를 이용하여 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동회로를 구비한다.
본 발명의 소스 드라이브 IC는 입력 영상의 디지털 데이터를 상기 DAC를 이용하여 데이터 전압으로 변환하여 표시패널의 데이터 라인들로 출력한다.
본 발명은 트리 타입 DAC의 출력단에 용량성 DAC를 연결하고, 용량성 DAC의 커패시터 어레이를 스위치 어레이 상에 적층함으로써 DAC의 회로 면적을 최소화할 수 있다.
도 1은 종래 기술의 트리 타입 DAC를 보여 주는 회로도이다.
도 2는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 3은 서브 픽셀의 회로를 간략히 보여 주는 회로도이다.
도 4는 소스 드라이브 IC를 보여 주는 도면이다.
도 5 내지 도 7은 본 발명의 실시예에 따른 DAC를 상세히 보여 주는 회로도들이다.
도 8은 제1 DAC를 상세히 보여 주는 회로도이다.
도 9는 제2 DAC를 상세히 보여 주는 회로도이다.
도 10은 제2 DAC의 리셋 단계를 보여 주는 회로도이다.
도 11은 제2 DAC의 샘플링 단계를 보여 주는 회로도이다.
도 12는 DAC의 단면 구조를 보여 주는 단면도이다.
도 13은 종래 기술과 본 발명의 DAC 회로 면적을 비교한 도면이다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, 이하 “OLED 표시장치”라 함) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로 OLED 표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다.
OLED 표시장치의 화질과 수명 개선을 위하여 픽셀들의 구동 특성 변화를 보상하기 위한 보상 방법이 적용될 수 있다. 보상 방법은 내부 보상 방법과 외부 보상 방법으로 나뉘어진다. 내부 보상 방법은 구동 TFT들 간의 문턱 전압 편차를 서브 픽셀들 각각에 내장된 내부 보상 회로에서 자동으로 보상한다. 외부 보상 방법은 외부 보상 회로를 이용하여 구동 TFT들의 전기적 특성(문턱전압, 이동도 등)을 센싱하고, 그 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 서브 픽셀들 각각의 구동 특성 변화를 보상한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 2 및 도 3을 참조하면, 본 발명의 표시장치는 표시패널(PNL)과 표시패널 구동회로를 구비한다. 표시패널 구동회로는 데이터 구동부, 스캔 구동부, 및 타이밍 콘트롤러(Timing controller, TCON)를 포함한다. 데이터 구동부는 하나 이상의 소스 드라이브 IC(SD-IC)를 포함한다. 스캔 구동부는 하나 이상의 게이트 드라이브 IC(GD-IC)를 포함한다. 스캔 구동부는 GIP(Gate In Panel) 공정으로 표시패널(PNL)의 기판 상에 직접 형성될 수 있다.
타이밍 콘트롤러(TCON)는 호스트 시스템(SYSTEM)으로부터 입력 영상의 데이터를 수신한다. 호스트 시스템(SYSTEM)과 타이밍 콘트롤러(TCON)는 LVDS, V-by-One 등의 인터페이스를 통해 입력 영상 데이터를 포함한 신호가 전송될 수 있다. 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SD-IC)는 본원 출원인에 의해 제안된 EPI(Embedded Panel Interface) 인터페이스, mini-LVDS 등의 인터페이스를 통해 신호가 전송될 수 있다.
표시패널(PNL)의 픽셀 어레이에 다수의 데이터 라인들(11)과 다수의 스캔 라인들(12)이 교차되고, 픽셀들(PIX)이 매트릭스 형태로 배치된다. 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다. 표시패널(PNL)에는 인셀 터치 센서(In-cell touch sensor)를 이용한 터치 스크린이 구현될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(PNL)에 배치될 수도 있다.
서브 픽셀들 각각은 도시하지 않은 전원발생부로부터 고전위 전원(VDD)과 저전위 전원(EVSS)을 공급받는다. 서브 픽셀들 각각은 도 3과 같이 OLED(Organic Light Emitting Diode), 구동 TFT(Thin Film Transistor, DR), 스위치 TFT(SW), 및 스토리지 커패시터(storage capacitor, Cstg) 등을 포함한다. 또한, 서브 픽셀들 각각은 공지된 외부 보상 또는 내부 보상 회로(CC)를 더 포함할 수 있다. 서브 픽셀 내의 TFT들은 p 타입으로 구현되거나 또는, n 타입 MOSFET로 구현될 수 있다. TFT들의 반도체층은 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다.
게이트 드라이브 IC(GD-IC)는 타이밍 콘트롤러(TCON)의 제어 하에 스캔 라인들(12)에 입력 영상의 데이터 전압과 동기되는 스캔 펄스를 순차적으로 출력한다.
소스 드라이브 IC(SD-IC)는 타이밍 콘트롤러(TCON)로부터 수신된 입력 영상의 픽셀 데이터를 DAC를 이용하여 데이터 전압으로 변환하여 데이터 라인들(11)로 출력한다. 외부 보상 방법에서, 소스 드라이브 IC(SD-IC)는 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 "ADC"라 함)를 통해 서브 픽셀들 각각으로부터 얻어진 센싱 전압을 디지털 데이터로 변환하여 타이밍 콘트롤러(TCON)로 전송할 수 있다.
타이밍 콘트롤러(TCON)는 입력 영상에 동기하여 호스트 시스템(SYSTEM)으로부터 수신된 타이밍 신호들을 이용하여 소스 드라이브 IC(SD-IC), 게이트 드라이브 IC(GD-IC)의 동작 타이밍을 제어하기 위한 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(TCON)는 소스 드라이브 IC(SD-IC)로부터 수신된 외부 보상을 위한 센싱 데이터를 바탕으로 픽셀의 구동 특성 변화를 보상하기 위해 입력 영상의 픽셀 데이터를 미리 설정된 외부 보상 알고리즘으로 변조한다.
호스트 시스템(SYSTEM)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, 컴퓨터, DVD 플레이어, 블루레이 플레이어, 홈 시어터 시스템, 폰 시스템(Phone system), 차량 제어 시스템 중 어느 하나일 수 있다. 호스트 시스템(SYSTEM)은 입력 영상의 데이터와 동기되는 타이밍 신호들을 타이밍 콘트롤러(TCON)로 전송한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(CLK) 등을 포함할 수 있다. 호스트 시스템(SYSTEM)은 터치 센서로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
도 4는 본 발명의 실시예에 따른 소스 드라이브 IC(SD-IC)를 보여 주는 도면이다.
도 4를 참조하면, 소스 드라이브 IC(SD-IC)는 시프트 레지스터(Shift register, SR), 래치(Latch, LAT), DAC, 출력 버퍼(Buffer, BUF) 등을 구비한다.
소스 드라이브 IC(SD-IC) 각각은 타이밍 콘트롤러(TCON)로부터 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 리셋신호(RST) 등의 소스 타이밍 신호를 수신한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(SD-IC)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 디지털 데이터(DDATA)의 샘플링 타이밍을 지시한다. 소스 출력 인에이블신호(SOE)는 래치(LAT)의 데이터 출력 타이밍을 지시한다. 리셋신호(RST)는 용량성 DAC를 초기화한다.
시프트 레지스터(SR)는 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)에 따라 샘플링 신호를 순차적으로 출력한다. 래치(LAT)는 시프트 레지스터(SR)로부터의 샘플링 신호에 응답하여 입력 영상의 디지털 데이터(DDATA)를 샘플링하여 래치하고, 소스 출력 인에이블신호(SOE)에 응답하여 디지털 데이터(DDATA)를 출력한다.
DAC는 감마 IC(GIC)로부터 감마보상전압(V0 ~ V2N-1)을 공급 받고, 래치(LAT)로부터 입력 영상의 디지털 데이터를 수신한다. DAC는 리셋신호(RST)를 수신 받아 초기화된다. 리셋신호(RST)는 기존의 로드 신호(LOAD)로 대신될 수 있다. 로드 신호(LOAD)는 전압을 생성하기 위해 감마보상전압(V0 ~ V2N-1)을 DAC에 로딩(loading)하는 타이밍을 지시하는 신호로서, 타이밍 콘트롤러(TCON)로부터 수신된다.
액정표시장치(LCD)의 경우, 감마보상전압은 정극성 감마보상전압과 부극성 감마보상전압을 포함한다. 감마보상전압은 서브 픽셀의 컬러별로 독립적으로 설정될 수 있다. DAC의 입력 디지털 데이터가 M bit 데이터일 때, 2M 개의 감마보상전압이 DAC에 입력될 수 있다.
본 발명의 소스 드라이브 IC(SD-IC)는 감마보상전압(또는 감마기준전압)을 발생하는 분압 회로를 포함하고 있지 않다. 본 발명의 DAC는 도 5 내지 도 7과 같이 DAC가 2 단(stage) 또는 3 단으로 종속적으로 연결된 DAC들로 구현된다. 이로 인하여, 본 발명이 소스 드라이브 IC는 동일 해상도에서 종래 기술에 비하여 DAC에 공급되는 감마보상전압의 개수를 줄일 수 있다. 본 발명은 소스 드라이브 IC 내에서 분압 회로가 없고 DAC의 스위치 수가 감소되므로 소스 드라이브 IC(SD-IC)의 크기, 소비 전력, 발열 등을 줄일 수 있다.
DAC는 입력 영상의 디지털 데이터(DDATA)의 계조 값에 따라 감마보상전압(V0 ~ V2N-1)을 선택하여 디지털 데이터(DDATA)를 아날로그 데이터 전압(ADATA)으로 변환한다. DAC로부터 출력된 데이터 전압(ADATA)은 출력 버퍼(BUF)를 통해 데이터 라인들(11)로 출력된다. 데이터 전압(ADATA)은 데이터 라인들(11)을 통해 서브 픽셀들 각각에 인가된다.
도 5 내지 도 7은 본 발명의 실시예에 따른 DAC를 상세히 보여 주는 회로도들이다.
도 5를 참조하면, 디지털 데이터(DDATA)의 비트들은 최상위 비트들(Most Significant Bits, MSB)과 최하위 비트들(least significant bits, LSB)로 나뉘어진다. M(M은 N 보다 큰 양의 정수) bit 디지털 데이터의 경우, MSB N(N은 2 이상의 양의 정수) bit가 제1 DAC(100)에 입력되고, LSB M-N bit가 제2 DAC(100)에 입력될 수 있다.
본 발명의 DAC는 제1 및 제2 DAC(100, 200)를 구비한다. 제1 DAC(100)는 감마보상전압을 공급 받는 N bit DAC이다. 제1 DAC(100)는 M bit 디지털 데이터의 MSB N bit에 따라 스위칭되는 스위치 소자들을 이용하여 감마보상전압(V0 ~ V2N-1) 중에서 상위 전압(VH)과 하위 전압(VL)를 선택하는 트리 타입 DAC로 구현될 수 있다. 하위 전압(VL)은 상위 전압(VH) 보다 낮은 전압이다. 상위 전압(VH)과 하위 전압(VL)은 디지털 데이터의 MSB에 따라 선택되는 이웃한 전압들로 선택된다. 예를 들어, VH와 VL는 V0와 V1, V1과 V2 … V2N-2와 V2N-1 등으로 선택될 수 있다.
제2 DAC(200)는 제1 DAC(100)로부터 상위 전압(VH)과 하위 전압(VL)을 공급 받는 M-N bit DAC이다. 제2 DAC(200)는 제1 DAC(100)의 스위치 어레이 위에 적층 가능한 용량성 DAC(Capacitive DAC)로 구현될 수 있다. 제2 DAC(200)는 M bit 디지털 데이터의 LSB M-N bit에 따라 VH와 VL이 인가되는 커패시터들의 용량을 조절하여 얻어진 전압을 출력한다. 제2 DAC(200)의 출력 전압(VOUT)은 버퍼(210)를 통해 출력될 수 있다. 제2 DAC(200)의 출력 전압(VOUT)은 스위치들을 통해 연결되는 커패시터들의 용량비(Capacitance ratio)에 따라 결정된다.
트리 타입 DAC는 반도체 웨이퍼 기판 상에 형성될 수 있고, 용량성 DAC의 커패시터들은 트리 타입 DAC 상에서 콘택홀(Contact hole)을 통해 트리 타입 DAC의 스위치 어레이에 연결될 수 있다. 따라서, 본 발명은 낮은 해상도의 트리 타입 DAC를 적용하여 면적을 최소화한다. 용량성 DAC(200)의 커패시터들은 트리 타입 DAC 상에 적층되어 DAC의 스위치 어레이가 차지하는 면적을 최소화한다. DAC의 면적을 최소화하기 위하여, 제1 DAC(100)에 입력되는 MSB bit 수는 제2 DAC(200)의 LSB bit 수 보다 적다. 도 6의 예는 제1 DAC(100)가 3 bit DAC이고, 제2 DAC(200)가 7 bit DAC로 구현된 예이나 본 발명은 이에 한정되지 않는다.
본 발명의 DAC는 도 7의 예와 같이 3 단 DAC로 구현될 수도 있다.
도 7을 참조하면, 본 발명의 DAC는 제1 DAC(100), 제2 DAC(200), 및 제3 DAC(300)를 구비한다. 제1 DAC(100)는 감마보상전압을 공급 받는 3 bit DAC이다. 제1 DAC(100)는 M bit 디지털 데이터의 MSB N bit <9:7>에 따라 스위칭되는 스위치 소자들을 이용하여 감마보상전압 중에서 상위 전압(VH)과 하위 전압(VL)을 선택하는 트리 타입 DAC로 구현될 수 있다.
제2 DAC(200)는 제1 DAC(100)로부터 상위 전압(VH)과 하위 전압(VL)을 공급 받는 4 bit 용량성 DAC로 구현될 수 있다. 제2 DAC(200)의 커패시터들은 DAC의 스위치 어레이 상에 적층된다. 제2 DAC(200)는 LSB 3 bit <6:3>에 따라 상위 전압(VH)과 하위 전압(VL)의 전압을 조정하여 제3 DAC(300)에 공급한다.
제3 DAC(300)는 제2 DAC(200)의 출력단에 연결되어 제2 DAC(200)로부터 공급 받은 상위 전압(VH')과 하위 전압(VL')을 23 개로 세분화하고 그 중 어느 하나를 LSB 3 bit <2:0> 디지털 데이터의 LSB M-N bit의 코드에 따라 선택하여 최종 아날로그 데이터 전압(VOUT)으로서 선택한다. 제3 DAC(300)는 3 bit embedded DAC로 구현될 수 있다.
제1 DAC(200), 제2 DAC(200), 제3 DAC(300)의 bit 수는 도 7에 한정되지 않는다. DAC의 면적이 최소화되도록 디지털 데이터의 bit 수가 제1 내지 제3 DAC(100, 200, 300)에 분배될 수 있다.
도 8은 도 6 및 도 7에 도시된 제1 DAC(100)를 상세히 보여 주는 회로도이다.
도 8을 참조하면, 소스 드라이브 IC들(SD-IC(1) ~ SD-IC(n))은 감마보상전압(V0~V7)을 발생하는 분압 회로를 포함하고 있지 않다. 소스 드라이브 IC들(SD-IC(1) ~ SD-IC(n)) 각각의 제1 DAC(100)는 감마 IC(GIC)로부터 감마보상전압(V0~V7)을 직접 공급 받는다.
제1 DAC(100)는 디지털 데이터(DDATA)의 MSB 3 bit에 응답하여 감마보상전압을 선택하는 스위치 어레이를 포함한다. 디지털 데이터(DDATA)의 bit 수는 도 8로 고정되지 않는다는 것에 주의하여야 한다.
감마 IC(GIC)는 V0 배선을 통해 V0 전압을 소스 드라이브 IC들(SD-IC(1) ~ SD-IC(n))에 공급하고, V1 배선을 통해 V1 전압을 소스 드라이브 IC들(SD-IC(1) ~ SD-IC(n))에 공급한다. 감마 IC(GIC)는 V6 배선을 통해 V6 전압을 소스 드라이브 IC들(SD-IC(1) ~ SD-IC(n))에 공급하고, V7 배선을 통해 V7 전압을 소스 드라이브 IC들(SD-IC(1) ~ SD-IC(n))에 공급한다. 도 8에서, “R”은 Vref를 분압하는 분압 회로의 저항을 나타낸다.
제1 DAC(100)의 스위치 어레이는 V7 배선에 연결되어 bit b3=1에 응답하여 V7을 선택하는 제1 스위치, V6 배선에 연결되어 bit /b3(b3=0)에 응답하여 V6을 선택하는 제2 스위치, V5 배선에 연결되어 bit b3=1에 응답하여 V5를 선택하는 제3 스위치, V4 배선에 연결되어 bit /b3(b3=0)에 응답하여 V4를 선택하는 제4 스위치, V3 배선에 연결되어 bit b3=1에 응답하여 V3을 선택하는 제5 스위치, V2 배선에 연결되어 bit /b3(b3=0)에 응답하여 V2를 선택하는 제6 스위치, V1 배선에 연결되어 bit b3=1에 응답하여 V1을 선택하는 제7 스위치, 및 V0 배선에 연결되어 bit /b3(b3=0) 에 응답하여 V0를 선택하는 제8 스위치 구비한다.
제1 DAC(100)의 스위치 어레이는 제1 및 제2 스위치들에 연결되어 bit b2=1에 응답하여 제1 및 제2 스위치들에 의해 선택된 전압(V7 또는 V6)을 출력하는 제9 스위치, 제3 및 제4 스위치들에 연결되어 bit /b2(b2=0)에 응답하여 제3 및 제4 스위치들에 의해 선택된 전압(V5 또는 V4)을 출력하는 제10 스위치, 제5 및 제6 스위치들에 연결되어 bit b2=1에 응답하여 제5 및 제6 스위치들에 의해 선택된 전압(V3 또는 V2)을 출력하는 제11 스위치, 제7 및 제8 스위치들에 연결되어 bit /b2(b2=0)에 응답하여 제7 및 제8 스위치들에 의해 선택된 전압(V1 또는 V0)을 출력하는 제12 스위치, 제9 및 제10 스위치들에 연결되어 bit b1=1에 응답하여 제9 및 제10 스위치들에 의해 선택된 전압(V4 ~ V7)을 출력하는 제13 스위치, 제11 및 제12 스위치들에 연결되어 bit /b1(b1=0)에 응답하여 제11 및 제12 스위치들에 의해 선택된 전압(V3 ~ V0)을 출력하는 제14 스위치를 더 구비한다.
표 1은 제1 DAC(100)의 출력 전압(VOUT)을 나타낸다.
b1 b2 b3 VOUT
0 0 0 V0(GND)
0 0 1 V1(1/8 Vref)
0 1 0 V2(2/8 Vref)
0 1 1 V3(3/8 Vref)
1 0 0 V4(4/8 Vref)
1 0 1 V5(5/8 Vref)
1 1 0 V6(6/8 Vref)
1 1 1 V7(7/8 Vref)
제1 DAC는 도 8과 같은 스위치 어레이가 2 세트(set)로 구성되어 상위 전압(VH)과 하위 전압(VL)을 출력한다. 상위 전압(VH)은 VH 배선을 통해 제2 DAC(200)로 공급되고, 하위 전압(VL)은 VL 배선을 통해 제2 DAC(200)로 공급된다.
도 9는 제2 DAC(200)를 상세히 보여 주는 회로도이다. 도 9는 7 bit DAC를 예시하였으나 제2 DAC(200)의 bit 수는 도 5 내지 도 7에 도시된 바와 같이 7 bit DAC로 한정되지 않는다.
도 9를 참조하면, 제2 DAC(200)는 디지털 데이터(DDATA)의 가중치에 따라 커패시터들(C~26C)의 용량이 비례하는 커패시터 어레이와, 디지털 데이터(DDATA)에 따라 커패시터들(C~26C)을 선택하는 스위치 어레이를 구비한다.
커패시터 어레이는 유닛 커패시터(unit capacitor, Cr)를 기준으로 2 진 가중치 크기(binary weighted size)로 용량이 결정된 커패시터들(Cr, C~26C)로 구성된다. 제1 커패시터(C)는 유닛 커패시터(Cr)와 동일한 용량을 갖는다. 제2 커패시터(21C)는 유닛 커패시터(Cr)에 비하여 2 배의 용량을 갖는다. 제3 커패시터(22C)는 유닛 커패시터(Cr)에 비하여 4 배의 용량을 갖는다. 제7 커패시터(26C)는 유닛 커패시터(Cr)에 비하여 64 배의 용량을 갖는다.
스위치 어레이는 디지털 데이터(DDATA)의 LSB b4=1에 응답하여 제1 커패시터(C)를 VH 배선에 연결하는 제1 스위치(S1), b5=1에 응답하여 제2 커패시터(21C)를 VH 배선에 연결하는 제2 스위치(S2), b6=1에 응답하여 제3 커패시터(22C)를 VH 배선에 연결하는 제3 스위치(S3), b7=1에 응답하여 제4 커패시터(23C)를 VH 배선에 연결하는 제4 스위치(S4), b8=1에 응답하여 제5 커패시터(24C)를 VH 배선에 연결하는 제5 스위치(S5), b9=1에 응답하여 제6 커패시터(25C)를 VH 배선에 연결하는 제6 스위치(S6), 및 b10=1에 응답하여 제7 커패시터(26C)를 VH 배선에 연결하는 제7 스위치(S7)를 구비한다. /b4(b4=0)일 때 제1 스위치(S1)는 제1 커패시터(C)를 VL 배선에 연결한다. /b5(b5=0)일 때 제2 스위치(S2)는 제2 커패시터(21C)를 VL 배선에 연결한다. /b6(b6=0)일 때 제3 스위치(S3)는 제3 커패시터(22C)를 VL 배선에 연결한다. /b7(b7=0)일 때 제4 스위치(S4)는 제4 커패시터(23C)를 VL 배선에 연결한다. /b8(b8=0)일 때 제5 스위치(S5)는 제5 커패시터(24C)를 VL 배선에 연결한다. /b9(b9=0)일 때 제6 스위치(S6)는 제6 커패시터(25C)를 VL 배선에 연결한다. /b10(b10=0)일 때 제7 스위치(S7)는 제7 커패시터(26C)를 VL 배선에 연결한다. 도 9에서, 일부 커패시터들(23C~25C)과 일부 스위치들(S4~S6)이 생략되어 있다.
리셋 신호(RST)는 커패시터들(Cr, C~26C)의 일단을 VL 배선에 연결한다. 리셋 신호(RST)가 발생할 때, 디지털 데이터(DDATA)가 입력되지 않기 때문에 스위치들(S1~S7)은 커패시터들(C~26C)의 타단을 VL 배선에 연결한다. 유닛 커패시터(Cr)의 타단은 VL 배선에 연결되어 있다. 따라서, 리셋 신호(RST)가 발생할 때, 도 10과 같이 커패시터들(Cr, C~26C)의 양단에 VL 배선이 연결되어 모든 커패시터들(Cr, C~26C)의 전압이 초기화된다.
입력 영상의 디지털 데이터(DDATA)가 DAC에 입력될 때, 제2 DAC(200)의 커패시터들(C~26C)에 데이터 전압이 샘플링된다.
도 11은 제2 DAC의 샘플링 단계를 보여 주는 회로도이다.
도 11을 참조하면, 스위치들(S1~S7) 각각은 자신의 제어 단자에 입력되는 bit의 논리값이 “1”일 때 커패시터(C~26C)를 VH 배선에 연결하여 그 커패시터에 VH 전압을 충전한다. 반면에, 스위치들(S1~S7) 각각은 자신의 제어 단자에 입력되는 bit의 논리값이 “0”일 때 커패시터(C~26C)를 VL 배선에 연결한다.
샘플링 단계에서 VH 배선에 연결된 커패시터를 “Ctop”이라 하고, VL 배선에 연결된 커패시터를 “Cbot”이라할 때 제2 DAC(200)의 출력 전압은 수학식 1과 같이 커패시터의 용량비(capacitance ratio)에 따라 결정된다.
도 12는 DAC의 단면 구조를 보여 주는 단면도이다.
도 12를 참조하면, DAC는 기판(SUBS) 상의 FEOL(Front End of Line)에 형성된 스위치 어레이와, FEOL 위의 BEOL(Back End of Line)에 형성된 커패시터 어레이를 구비한다. 스위치 어레이는 제1 및 제2 DAC(100, 200)의 스위치 어레이를 포함한다. 커패시터 어레이는 MIM(Metal Insulator Metal) 또는 MOM(Metal Oxide Metal) 형태로 구현된다. 도 12에서 M1~M5는 커패시터들(Cr, C~26C)의 전극을 나타낸다. 범프(BUMP)는 표시패널(PNL)의 기판 상에 형성된 데이터 패드(Data pad)에 ACF(Anisotropic conductive film)를 통해 연결된다. 데이터 패드는 데이터 라인에 연결된다. 예컨대, 실리콘 웨이퍼 상에 소스 드라이브 IC가 구현되는 경우에 외부 IC 없이 표시패널 상에 직접 DAC가 연결될 수 있다.
도 12에서 알 수 있는 바와 같이, 본 발명은 기판 상에 스위치 어레이를 형성하고, 그 위에 커패시터 어레이를 적층함으로써 최소의 면적으로 DAC를 구현할 수 있다.
도 13은 종래 기술과 본 발명의 DAC 회로 면적을 비교한 도면이다.
도 13을 참조하면, 종래 기술의 DAC는 제1 및 제2 DAC가 트리 타입 DAC로 구현되었다. 이에 비하여, 본 발명의 DAC는 도 6과 같이 트리 타입 3 bit DAC(100)와 7 bit 용량성 DAC(200)로 구현되었다.
본원 발명자들은 동일한 공정 조건으로 종래 기술의 DAC와 본 발명의 DAC를 설계하여 면적을 비교하였다. 종래 기술의 DAC 면적은 815 μm * 33 μm이다. 이에 비하여, 본 발명의 DAC는 170 μm * 20 μm 이다. 따라서, 본 발명의 DAC는 종래 기술에 비하여 12.7% 이하의 작은 면적으로 구현될 수 있다. 도 13에서 NMOS와 PMOS는 스위치들을 나타낸다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 제1 DAC 200 : 제2 DAC
300 : 제3 DAC PNL : 표시패널
TCON : 타이밍 제어부 SD-IC : 소스 드라이브 IC
GIC : 감마 IC

Claims (9)

  1. 디지털 데이터의 MSB(Most Significant Bits) N(N은 2 이상의 양의 정수) 비트에 응답하여 전압들을 선택하는 스위치 어레이를 포함하여 상위 전압과 하위 전압을 출력하는 트리 타입 디지털 아날로그 변환기; 및
    상기 디지털 데이터의 LSB(Least significant bits) M-N (M은 N 보다 큰 양의 정수) 비트에 따라 상기 상위 전압에 연결되는 커패시터들을 선택하는 스위치 어레이를 포함한 용량성 디지털 아날로그 변환기를 구비하고,
    상기 용량성 디지털 아날로그 변환기에 리셋 신호가 인가될 때 상기 커패시터들의 양단이 상기 하위 전압이 인가되는 배선들에 연결되어 상기 커패시터들이 초기화되고,
    상기 트리 타입 디지털 아날로그 변환기의 스위치 어레이와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이는 기판 상에 배치되고,
    상기 용량성 디지털 아날로그 변환기의 커패시터들은 상기 트리 타입 디지털 아날로그 변환기와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이들 상에 적층되는 디지털 아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 N 보다 상기 M-N이 더 큰 디지털 아날로그 변환기.
  3. 제 2 항에 있어서,
    상기 용량성 디지털 아날로그 변환기는 상위 전압과 하위 전압을 출력하는 디지털 아날로그 변환기.
  4. 디지털 데이터의 MSB(Most Significant Bits) N(N은 2 이상의 양의 정수) 비트에 응답하여 전압들을 선택하는 스위치 어레이를 포함하여 상위 전압과 하위 전압을 출력하는 제1 디지털 아날로그 변환기;
    상기 디지털 데이터의 LSB(Least significant bits) M-N (M은 N 보다 큰 양의 정수) 비트에 따라 상기 상위 전압에 연결되는 커패시터들을 선택하는 스위치 어레이를 포함하고 상위 전압과 하위 전압을 출력하는 제2 디지털 아날로그 변환기; 및
    상기 제2 디지털 아날로그 변환기의 출력단에 연결되어 상기 제2 디지털 아날로그 변환기로부터 공급 받은 상위 전압과 하위 전압을 세분화하고, 상기 디지털 데이터의 다른 LSB 비트에 응답하여 세분화된 전압들 중 어느 하나를 출력하는 제3 디지털 아날로그 변환기를 구비하고,
    상기 제1 디지털 아날로그 변환기의 스위치 어레이와 상기 제2 디지털 아날로그 변환기의 스위치 어레이는 기판 상에 배치되고,
    상기 제2 디지털 아날로그 변환기의 커패시터들은 상기 제1 디지털 아날로그 변환기와 상기 제2 디지털 아날로그 변환기의 스위치 어레이들 상에 적층되는 디지털 아날로그 변환기.
  5. 데이터 라인들과 스캔 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널; 및
    수신된 디지털 데이터를 디지털 아날로그 변환기를 이용하여 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동회로를 구비하고,
    상기 디지털 아날로그 변환기는
    디지털 데이터의 MSB(Most Significant Bits) N(N은 2 이상의 양의 정수) 비트에 응답하여 전압들을 선택하는 스위치 어레이를 포함하여 상위 전압과 하위 전압을 출력하는 트리 타입 디지털 아날로그 변환기; 및
    상기 디지털 데이터의 LSB(Least significant bits) M-N (M은 N 보다 큰 양의 정수) 비트에 따라 상기 상위 전압에 연결되는 커패시터들을 선택하는 스위치 어레이를 포함한 용량성 디지털 아날로그 변환기를 구비하고,
    상기 용량성 디지털 아날로그 변환기에 리셋 신호가 인가될 때 상기 커패시터들의 양단이 상기 하위 전압이 인가되는 배선들에 연결되어 상기 커패시터들이 초기화되고,
    상기 트리 타입 디지털 아날로그 변환기의 스위치 어레이와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이는 기판 상에 배치되고,
    상기 용량성 디지털 아날로그 변환기의 커패시터들은 상기 트리 타입 디지털 아날로그 변환기와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이들 상에 적층되는 표시장치.
  6. 제 5 항에 있어서,
    상기 N 보다 상기 M-N이 더 큰 표시장치.
  7. 입력 영상의 디지털 데이터를 디지털 아날로그 변환기를 이용하여 데이터 전압으로 변환하여 표시패널의 데이터 라인들로 출력하는 소스 드라이브 집적회로에 있어서,
    상기 디지털 아날로그 변환기는,
    디지털 데이터의 MSB(Most Significant Bits) N(N은 2 이상의 양의 정수) 비트에 응답하여 전압들을 선택하는 스위치 어레이를 포함하여 상위 전압과 하위 전압을 출력하는 트리 타입 디지털 아날로그 변환기; 및
    상기 디지털 데이터의 LSB(Least significant bits) M-N (M은 N 보다 큰 양의 정수) 비트에 따라 상기 상위 전압에 연결되는 커패시터들을 선택하는 스위치 어레이를 포함한 용량성 디지털 아날로그 변환기를 구비하고,
    상기 용량성 디지털 아날로그 변환기에 리셋 신호가 인가될 때 상기 커패시터들의 양단이 상기 하위 전압이 인가되는 배선들에 연결되어 상기 커패시터들이 초기화되고,
    상기 트리 타입 디지털 아날로그 변환기의 스위치 어레이와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이는 기판 상에 배치되고,
    상기 용량성 디지털 아날로그 변환기의 커패시터들은 상기 트리 타입 디지털 아날로그 변환기와 상기 용량성 디지털 아날로그 변환기의 스위치 어레이들 상에 적층되는 소스 드라이브 집적회로.
  8. 제 7 항에 있어서,
    상기 N 보다 상기 M-N이 더 큰 소스 드라이브 집적회로.
  9. 제 7 항에 있어서,
    상기 용량성 디지털 아날로그 변환기의 커패시터들은,
    유닛 커패시터;
    상기 유닛 커패시터와 동일한 용량을 갖는 제1 커패시터;
    상기 유닛 커패시터에 비하여 2 배의 용량을 갖는 제2 커패시터; 및
    상기 유닛 커패시터에 비하여 4 배의 용량을 갖는 제3 커패시터를 포함하는 소스 드라이브 집적회로.
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