KR102521389B1 - 디지털 아날로그 변환기와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 디지털 아날로그 변환기와 이를 이용한 표시장치에 관한 것으로, 이 디지털 아날로그 변환기는 저계조 전압과 고계조 전압으로 분리된 기준 전압들을 분압 노드들을 통해 출력하는 분압 회로, 상기 저계조 전압이 출력되는 상기 분압 회로의 저계조 분압 노드들에 연결되어 제1 디지털 데이터에 따라 상기 저계조 전압을 선택하는 제1 스위치 어레이, 및 상기 고계조 전압이 출력되는 상기 분압 회로의 고계조 분압 노드들에 연결되어 제2 디지털 데이터에 따라 상기 고계조 전압과 상기 제1 스위치 어레이에 의해 선택된 저계조 전압을 출력하는 제2 스위치 어레이를 포함한다.

Description

디지털 아날로그 변환기와 이를 이용한 표시장치{DIGITAL TO ANALOG CONVERTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 사람의 인지 특성을 고려하여 저계조 전압만을 세분화하여 선택하는 디지털 아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함)와 이를 이용한 표시장치에 관한 것이다.
표시장치의 공정 기술과 구동 회로 기술의 발달에 힘입어 표시장치의 해상도가 증가하여 UHD 해상도의 제품이 시판되고 있다. UHD(Ultra High Definition)는 3840*2160 = 830 만개의 픽셀수를 가진다. UHD의 픽셀 수는 FHD(1920*1080)의 픽셀 수 207만개 보다 대략 4 배 많다. 따라서, UHD는 FHD에 비해 더 정밀하게 입력 영상을 재현하여 보다 선명하고 부드러운 화질을 구현할 수 있다. 픽셀(Pixel)은 컴퓨터 디스플레이 또는 컴퓨터 이미지를 구성하는 최소 단위의 점(dot)을 의미한다. 픽셀 수는 PPI(Pixels Per Inch)를 의미한다.
HD의 해상도를 2K, 4K 등 “K”로 표현하기도 한다. 여기서, K는 디지털 시네마 표준 규격으로 ‘Kilo’ 즉 1,000을 의미한다. 가로 픽셀 수 기준으로, 2K는 2,000 픽셀 수를, 4K는 4,000 개의 픽셀 수를 의미한다. 4096*2160 해상도를 가리키는 4K는 FHD의 네 배라는 이유로 QFHD(Quad Full High Definition) 또는 UD(Ultra Definition), UHD(Ultra High Definition)로 불리기도 한다.
표시장치의 해상도가 높아지면, 소스 드라이브 IC(Integrated Circuit, SD-IC)의 DAC 회로가 커진다.
기존의 트리 타입(tree type) DAC는 도 1과 같이 저항열을 포함한 분압 회로와, 저항들 사이의 노드에 종속적으로 연결된 스위치들을 포함한다. 분압 회로는 고전위 기준 전압(REFH)과 저전위 기준 전압(REFL) 사이에서 직렬 연결된 저항들을 이용하여 고전위 기준 전압(REFH)을 분압하여 저항들 사이의 노드를 통해 전압 레벨이 서로 다른 V0~V15를 출력한다. 스위치들은 디지털 데이터(b1, /b1 … b4, /b4)에 의해 턴-온(turn-on)되거나 턴-오프(turn-off)된다. /b1, /b2, /b3, /b4는 각각 b1, b2, b3, b4의 반전 bit이다. DAC의 스위치 어레이는 디지털 데이터의 코드(b1~b4, /b1~/b4)에 따라 V0~V15 중 어느 하나를 출력한다. N bit DAC는 N bit의 디지털 데이터를 입력 받아 2N 개의 전압들 중에서 디지털 데이터에 따라 선택된 전압(VOUT)을 출력한다. 표시장치에서 디지털 데이터는 입력 영상의 픽셀 데이터로서 계조(gray scale)를 표현한다. 도 2는 2 bit 데이터에서 표현되는 4 개의 계조(G0~G3)에 따른 전압(V0~V3)과 휘도를 보여 주는 도면이다.
트리 타입 DAC는 디지털 데이터가 1 bit 증가할 때 스위치 개수가 2 배 증가하고, 도 1과 같이 디지털 데이터가 2 bit 증가하면 스위치 개수가 4 배 증가하여 그 만큼 회로 면적이 증가된다.
표시장치에서 고해상도의 영상을 구현하기 위하여, 픽셀 데이터(또는 디지털 데이터)의 비트 수가 증가하고 있다. 픽셀 데이터의 비트 수가 12 bit이면 12 bit DAC가 필요하다. 12 bit DAC는 10 bit DAC에 비하여 4 배 면적이 증가된다.
따라서, 본 발명은 DAC의 회로 면적 증가를 최소화하여 고해상도 영상을 구현한 DAC와 이를 이용한 표시장치를 제공한다.
본 발명의 DAC는 저계조 전압과 고계조 전압으로 분리된 기준 전압들을 분압 노드들을 통해 출력하는 분압 회로, 상기 저계조 전압이 출력되는 상기 분압 회로의 저계조 분압 노드들에 연결되어 제1 디지털 데이터에 따라 상기 저계조 전압을 선택하는 제1 스위치 어레이, 및 상기 고계조 전압이 출력되는 상기 분압 회로의 고계조 분압 노드들에 연결되어 제2 디지털 데이터에 따라 상기 고계조 전압과 상기 제1 스위치 어레이에 의해 선택된 저계조 전압을 출력하는 제2 스위치 어레이를 포함한다.
본 발명의 DAC는 M bit의 디지털 데이터에 따라 기준 전압 중에서 상위 전압과 하위 전압을 선택하는 제1 DAC; 및 상기 상위 전압과 상기 하위 전압을 세분화하여 2(M-N) 개의 전압들을 발생하고, M-N(M과 N은 각각 2 이상의 양의 정수) bit에 따라 상기 세분화된 전압들 중 어느 하나를 선택하여 출력하는 제2 DAC를 구비한다.
상기 제1 DAC는 저계조 전압과 고계조 전압으로 분리된 기준 전압들을 분압 노드들을 통해 출력하는 분압 회로, 상기 분압 회로에 연결되어 상기 하위 전압을 출력하는 제1 세트의 스위치 어레이, 및 상기 제1 세트의 스위치 어레이에 비하여 1 노드 만큼 시프트되어 상기 분압 회로에 연결되어 상기 상위 전압을 출력하는 제2 세트의 스위치 어레이를 구비한다.
상기 제1 및 제2 세트의 스위치 어레이들 각각은 상기 저계조 전압이 출력되는 상기 분압 회로의 저계조 노드들에 연결되어 제1 디지털 데이터에 따라 상기 저계조 전압을 선택하는 제1 스위치 어레이, 및 상기 고계조 전압이 출력되는 상기 분압 회로의 고계조 노드들에 연결되어 제2 디지털 데이터에 따라 상기 고계조 전압과 상기 제1 스위치 어레이에 의해 선택된 저계조 전압을 출력하는 제2 스위치 어레이를 구비한다.
상기 제1 DAC는 제1 디지털 데이터에 응답하여 저계조의 기준 전압들 중에서 기수 번째 전압을 선택하는 제1 디코더, 제2 디지털 데이터에 응답하여 고계조의 기준 전압들 중에서 기수 번째 전압을 선택하는 제2 디코더, 상기 제1 디지털 데이터에 응답하여 상기 저계조의 기준 전압들 중에서 우수 번째 전압을 선택하는 제3 디코더, 상기 제2 디지털 데이터에 응답하여 상기 고계조의 기준 전압들 중에서 우수 번째 전압을 선택하는 제4 디코더, 제3 디지털 데이터에 응답하여 상기 제1 및 제3 디코더들에 의해 선택된 전압들 중에서 상기 상위 전압과 상기 하위 전압을 선택하는 제1 선택부, 제4 디지털 데이터에 응답하여 상기 제2 및 제4 디코더들에 의해 선택된 전압들 중에서 상기 상위 전압과 상기 하위 전압을 선택하는 제2 선택부, 및 제5 디지털 데이터에 응답하여 상기 제1 및 제2 선택부들에 의해 선택된 상위 전압들과 하위 전압들 중에서 저계조의 상위 전압 및 하위 전압을 선택하거나 고계조의 상위 전압 및 하위 전압을 선택하여 출력하는 계조 레벨 선택부를 구비한다.
상기 제1 DAC에 N(N은 4 이상의 양의 정수) bit의 디지털 데이터가 입력된다. 상기 제1 및 제2 디지털 데이터를 합한 bit 수는 N-1 이다.
상기 제1 디지털 데이터와 상기 제2 디지털 데이터는 동일한 bit를 포함한다. 상기 제3 디지털 데이터는 상기 제1 디지털 데이터의 bit와 동일한 bit를 포함한다. 상기 제4 디지털 데이터는 상기 제3 디지털 데이터와 다르고 상기 제1 디지털 데이터의 bit와 동일한 bit를 포함한다. 상기 제5 데이터는 상기 제2 디지털 데이터와 동일한 2 bit를 포함한다.
상기 제3 및 제4 디코더들 각각은 상기 제1 및 제2 디지털 데이터의 bit들 간 XOR, XNOR 관계를 이용하여 전압을 선택한다.
본 발명의 표시장치와 소스 드라이브 IC 각각은 상기 DAC를 포함한다.
본 발명은 사람의 인지 특성을 고려하여 저계조의 분해능을 높여 DAC의 회로 면적 증가를 최소화할 수 있고 표시장치에서 고해상도 영상을 구현할 수 있다.
도 1은 종래 기술의 트리 타입 DAC를 보여 주는 회로도이다.
도 2는 종래의 2 bit DAC에서 출력되는 계조 전압과 계조별 휘도를 보여 주는 도면이다.
도 3은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 4는 서브 픽셀의 회로를 간략히 보여 주는 회로도이다.
도 5는 소스 드라이브 IC를 보여 주는 도면이다.
도 6은 2단 DAC를 개략적으로 보여 주는 도면이다.
도 7a 내지 도 7c는 본 발명의 제1 실시예에 따른 DAC를 보여 주는 회로도이다.
도 8은 도 7b에 도시된 DAC에서 출력되는 계조 전압과 계조별 휘도를 보여 주는 도면이다.
도 9a 및 도 9b는 도 7b 및 도 7c에 도시된 DAC가 도 6과 같은 2 단 DAC의 제1 DAC에 적용된 예를 보여 주는 도면이다.
도 10은 본 발명의 제2 실시예에 따른 DAC의 블록도이다.
도 11은 도 10에 도시된 제1 및 제2 디코더를 상세히 보여 주는 회로도이다.
도 12는 도 10에 도시된 제3 및 제4 디코더를 상세히 보여 주는 회로도이다.
도 13은 도 10에 도시된 제1 및 제2 선택부를 상세히 보여 주는 회로도이다.
도 14는 종래 기술과 본 발명의 DAC 회로 면적을 비교한 도면이다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, 이하 “OLED 표시장치”라 함) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로 OLED 표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3 및 도 4를 참조하면, 본 발명의 표시장치는 표시패널(PNL)과 표시패널 구동회로를 구비한다. 표시패널 구동회로는 데이터 구동부, 스캔 구동부, 및 타이밍 콘트롤러(Timing controller, TCON)를 포함한다. 데이터 구동부는 하나 이상의 소스 드라이브 IC(SD-IC)를 포함한다. 스캔 구동부는 하나 이상의 게이트 드라이브 IC(GD-IC)를 포함한다. 스캔 구동부는 GIP(Gate In Panel) 공정으로 표시패널(PNL)의 기판 상에 직접 형성될 수 있다.
타이밍 콘트롤러(TCON)는 호스트 시스템(SYSTEM)으로부터 입력 영상의 데이터를 수신한다. 호스트 시스템(SYSTEM)과 타이밍 콘트롤러(TCON)는 LVDS, V-by-One 등의 인터페이스를 통해 입력 영상 데이터를 포함한 신호가 전송될 수 있다. 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SD-IC)는 본원 출원인에 의해 제안된 EPI(Embedded Panel Interface) 인터페이스, mini-LVDS 등의 인터페이스를 통해 신호가 전송될 수 있다.
표시패널(PNL)의 픽셀 어레이에 다수의 데이터 라인들(11)과 다수의 스캔 라인들(12)이 교차되고, 픽셀들(PIX)이 매트릭스 형태로 배치된다. 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다. 표시패널(PNL)에는 인셀 터치 센서(In-cell touch sensor)를 이용한 터치 스크린이 구현될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(PNL)에 배치될 수도 있다.
서브 픽셀들 각각은 도시하지 않은 전원발생부로부터 고전위 전원(VDD)과 저전위 전원(EVSS)을 공급받는다. 서브 픽셀들 각각은 도 4와 같이 OLED(Organic Light Emitting Diode), 구동 TFT(Thin Film Transistor, DR), 스위치 TFT(SW), 및 스토리지 커패시터(storage capacitor, Cstg) 등을 포함한다. 또한, 서브 픽셀들 각각은 공지된 외부 보상 또는 내부 보상 회로(CC)를 더 포함할 수 있다. 서브 픽셀 내의 TFT들은 p 타입으로 구현되거나 또는, n 타입 MOSFET로 구현될 수 있다. TFT들의 반도체층은 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다.
게이트 드라이브 IC(GD-IC)는 타이밍 콘트롤러(TCON)의 제어 하에 스캔 라인들(12)에 입력 영상의 데이터 전압과 동기되는 스캔 펄스를 순차적으로 출력한다.
소스 드라이브 IC(SD-IC)는 타이밍 콘트롤러(TCON)로부터 수신된 입력 영상의 픽셀 데이터를 DAC를 이용하여 데이터 전압으로 변환하여 데이터 라인들(11)로 출력한다. 외부 보상 방법에서, 소스 드라이브 IC(SD-IC)는 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 "ADC"라 함)를 통해 서브 픽셀들 각각으로부터 얻어진 센싱 전압을 디지털 데이터로 변환하여 타이밍 콘트롤러(TCON)로 전송할 수 있다.
OLED 표시장치의 화질과 수명 개선을 위하여 픽셀들의 구동 특성 변화를 보상하기 위한 보상 방법이 적용될 수 있다. 보상 방법은 내부 보상 방법과 외부 보상 방법으로 나뉘어진다. 내부 보상 방법은 구동 TFT들 간의 문턱 전압 편차를 서브 픽셀들 각각에 내장된 내부 보상 회로에서 자동으로 보상한다. 외부 보상 방법은 외부 보상 회로를 이용하여 구동 TFT들의 전기적 특성(문턱전압, 이동도 등)을 센싱하고, 그 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 서브 픽셀들 각각의 구동 특성 변화를 보상한다.
타이밍 콘트롤러(TCON)는 입력 영상에 동기하여 호스트 시스템(SYSTEM)으로부터 수신된 타이밍 신호들을 이용하여 소스 드라이브 IC(SD-IC), 게이트 드라이브 IC(GD-IC)의 동작 타이밍을 제어하기 위한 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(TCON)는 소스 드라이브 IC(SD-IC)로부터 수신된 외부 보상을 위한 센싱 데이터를 바탕으로 픽셀의 구동 특성 변화를 보상하기 위해 입력 영상의 픽셀 데이터를 미리 설정된 외부 보상 알고리즘으로 변조한다. 센싱 데이터는 ADC를 통해 출력된 디지털 데이터로서 픽셀의 구동 특성 센싱 결과로서, 입력 영상의 픽셀 데이터와는 별개의 데이터이다.
호스트 시스템(SYSTEM)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, 컴퓨터, DVD 플레이어, 블루레이 플레이어, 홈 시어터 시스템, 폰 시스템(Phone system), 차량 제어 시스템 중 어느 하나일 수 있다. 호스트 시스템(SYSTEM)은 입력 영상의 데이터와 동기되는 타이밍 신호들을 타이밍 콘트롤러(TCON)로 전송한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(CLK) 등을 포함할 수 있다. 호스트 시스템(SYSTEM)은 터치 센서로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
도 5는 소스 드라이브 IC(SD-IC)를 보여 주는 도면이다.
도 5를 참조하면, 소스 드라이브 IC(SD-IC)는 시프트 레지스터(Shift register, SR), 래치(Latch, LAT), DAC, 출력 버퍼(Buffer, BUF) 등을 구비한다.
소스 드라이브 IC(SD-IC) 각각은 타이밍 콘트롤러(TCON)로부터 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등의 타이밍 신호를 수신한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(SD-IC))의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 디지털 데이터(DDATA)의 샘플링 타이밍을 지시한다. 소스 출력 인에이블신호(SOE)는 래치(LAT)의 데이터 출력 타이밍을 지시한다.
시프트 레지스터(SR)는 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)에 따라 샘플링 신호를 순차적으로 출력한다. 래치(LAT)는 시프트 레지스터(SR)로부터의 샘플링 신호에 응답하여 입력 영상의 디지털 데이터(DDATA)를 샘플링하여 래치하고, 소스 출력 인에이블신호(SOE)에 응답하여 디지털 데이터(DDATA)를 출력한다.
DAC는 도시하지 않은 기준전압 발생회로로부터 기준전압(V0~V15)을 공급 받는다. 액정표시장치(LCD)의 경우, 기준전압은 정극성 기준전압과 부극성 기준전압을 포함한다. 기준전압은 서브 픽셀의 컬러별로 독립적으로 설정될 수 있다. 4 bit DAC의 경우, 기준 전압이 V0~V15일 수 있다. DAC의 입력 디지털 데이터가 M bit 데이터일 때, 2M 개의 기준 전압이 입력된다.
DAC는 디지털 데이터(DDATA)의 계조 값에 따라 기준 전압(V0~Vn)으로부터 감마보상전압을 선택하여 디지털 데이터(DDATA)를 아날로그 데이터 전압(ADATA)으로 변환한다. DAC로부터 출력된 데이터 전압(ADATA)은 출력 버퍼(BUF)를 통해 데이터 라인들(11)로 출력된다. 데이터 전압(ADATA)은 데이터 라인들(11)을 통해 서브 픽셀들 각각에 인가된다.
DAC의 회로 면적을 줄이기 위하여 도 6과 같이 2 단(stage) DAC로 구현될 수 있다.
도 6을 참조하면, 본 발명의 DAC는 제1 및 제2 DAC(100, 200)를 구비한다.
디지털 데이터(DDATA)의 비트들은 최상위 비트들(Most Significant Bits, MSB)과 최하위 비트들(least significant bits, LSB)로 나뉘어진다. M(M은 6 보다 큰 양의 정수) bit 디지털 데이터의 경우, MSB N(N은 4 이상의 양의 정수) bit가 제1 DAC(100)에 입력되고, LSB M-N bit가 제2 DAC(200)에 입력될 수 있다.
제1 DAC(100)는 기준전압을 공급 받는 N bit DAC이다. 제1 DAC(100)는 M bit 디지털 데이터의 MSB N bit에 따라 스위칭되는 스위치 소자들을 이용하여 기준전압 중에서 상위 전압(VH)과 하위 전압(VL)를 선택한다. 상위 전압(VH)과 하위 전압(VL)은 디지털 데이터의 MSB에 따라 선택되는 이웃한 전압들로 선택된다. 예를 들어, VH와 VL는 V00와 V01, … V13과 V14, V14와 V15 등으로 선택될 수 있다.
제2 DAC(200)는 제1 DAC(100)로부터 상위 전압(VH)과 하위 전압(VL)을 공급 받는 M-N bit DAC이다. 제2 DAC(200)는 제1 DAC(100)에 의해 선택된 상위 전압(VH)과 하위 전압(VL)을 2(M-N) 개로 세분화하고 그 중 어느 하나를 M bit 디지털 데이터의 LSB M-N bit의 코드에 따라 선택하여 최종 아날로그 데이터 전압(VOUT)으로서 선택한다. 제2 DAC(200)는 M-N bit 디코더(Decoder)(202)와, 연산 증폭기(Operational　amplifier, OP-Amp)(204)로 구성될 수 있으나 이에 한정되지 않는다. 10 bit DAC에서, 제1 DAC(100)는 7 bit DAC로 구현될 수 있고, 제2 DAC(200)는 3 bit embedded DAC로 구현될 수 있다. 10 bit DAC에 비하여 7 bit DAC에서 필요한 스위치 즉, 트랜지스터들의 개수는 대폭 감소된다. 따라서, DAC를 도 6과 같이 2단 DAC로 구성하면 회로 크기를 줄일 수 있다.
제2 DAC(200)는 도 6에 도시된 것으로 한정되지 않는다. 예컨대, 제2 DAC(200)는 공지된 2단 DAC의 제2 DAC 회로로 적용될 수 있다.
DAC를 2단 DAC로 구현하더라도 디지털 데이터의 비트 수가 증가하면 DAC의 스위치 소자 개수가 증가할 수 밖에 없다. 본 발명은 디지털 데이터의 비트 수가 증가할 때 저계조에서만 ADC의 분해능을 높여 표시장치의 고해상도를 구현하면서 ADC의 크기 증가를 최소화한다. 사람의 인지 특성으로 인하여, 시청자는 저계조에서 휘도 변화를 민감하게 느낀다. 본 발명은 이러한 사람의 인지 특성을 이용하여 저계조에서 ADC 전압 범위를 세분화하여 ADC의 분해능을 높인다.
도 7a 내지 도 7c는 본 발명의 제1 실시예에 따른 DAC를 보여 주는 회로도들이다. 도 7a는 3 bit DAC의 일 예이고, 도 7b는 4 bit DAC의 일 예이다. 도 7c는 6 bit DAC의 일 예이다.
도 7a 내지 도 7c를 참조하면, 본 발명의 DAC는 저계조 전압과 고계조 전압으로 분리된 기준 전압들을 발생하는 분압 회로(103), 저계조 전압이 출력되는 분압 회로의 노드들에 연결되어 제1 디지털 데이터에 따라 저계조 전압을 선택하는 제1 스위치 어레이(101), 및 고계조 전압이 출력되는 분압 회로의 노드들과 제1 스위치 어레이(101)에 연결되어 제2 디지털 데이터에 따라 고계조 전압과 제1 스위치 어레이(101)에 의해 선택된 저계조 전압을 출력하는 제2 스위치 어레이(102)를 구비한다.
제2 스위치 어레이(102)는 기존의 트리 타입 DAC의 스위치 어레이와 실질적으로 동일한 구조를 갖는다. 기존의 트리 타입 DAC의 경우 입력 데이터에 1 bit가 추가되면 스위치들의 개수가 2 배 증가되고, 2 bit가 추가되면 스위치들의 개수가 4 배 증가된다. 이에 비하여, 본 발명은 DAC에서 추가 bit(A, B, DL0, DL1)로 제어되는 제1 스위치 어레이(101)의 스위치들을 분압 회로의 저계조 전압(V01~V03)에만 연결한다. 제1 스위치 어레이(101)는 분압 회로(103)와 제2 스위치 어레이(102) 사이에 연결된다. 따라서, 본 발명은 표시장치의 데이터 비트가 추가될 때 사람의 인지 특성을 고려하여 사람이 휘도 변화를 민감하게 느끼는 저계조에서만 DAC에 스위치를 추가함으로써 DAC의 크기 증가를 최소화하고 저계조 전압의 분해능을 높여 표시장치의 고해상도를 구현할 수 있다.
도 7a를 참조하면, 분압 회로(103)는 직렬로 연결된 저항들 사이의 분압 노드들을 통해 REFH와 REFL 사이에서 분압된 기준 전압(V00~V3)을 출력한다. 기준 전압은 저계조 전압과 고계조 전압을 포함한다. V00와 V01은 저항 양단의 전압으로서 추가 bit A에 의해 선택되는 저계조 전압이다. V01은 최고 전압 V3 대비 대략 1/4 이하의 전압일 수 있으나 이에 한정되지 않는다. V00는 V01 보다 낮은 전압이다. 추가 bit A가 없으면 분압 회로(103)로부터 출력되는 전압은 도 1의 좌측 도면과 같이 저계조 전압은 V0로 출력된다.
제1 스위치 어레이(101)는 bit A에 응답하여 V01을 선택하는 제1 스위치와, bit /A에 응답하여 V00을 선택하는 제2 스위치를 구비한다. 제2 스위치 어레이(101)는 bit A에 응답하여 저계조 전압을 선택함으로써 DAC의 저계조 분해능을 높인다. Bit /A는 입력 bit A의 반전 코드 값이다. 따라서, 제1 스위치 어레이(101)는 A=0일 때 VO0를 출력하고, A=1일 때 VO1을 출력할 수 있다.
제2 스위치 어레이(102)는 bit D0에 응답하여 V3을 선택하는 제1 스위치, bit /D0에 응답하여 V2를 선택하는 제2 스위치, bit D0에 응답하여 V1을 선택하는 제3 스위치, 및 bit /D0에 응답하여 제1 스위치 어레이(102)의 출력 전압(V00 또는 V01)을 선택하는 제4 스위치를 구비한다. V3은 V2 보다 높은 전압이고, V2는 V1 보다 높은 전압이다. V1은 V01 보다 높은 전압이다. Bit /D0는 입력 bit D0의 반전 코드 값이다. D0=0일 때 V2와 제1 스위치 어레이(101)의 출력 전압이 선택된다. D0=1일 때 V3 중 어느 하나가 선택된다. 제2 스위치 어레이(102)는 bit D1에 응답하여 제1 및 제2 스위치에 의해 선택된 전압을 출력하는 제5 스위치와, bit /D1에 응답하여 제3 및 제4 스위치에 의해 선택된 전압을 출력하는 제6 스위치를 더 구비한다. Bit /D1은 입력 bit D1의 반전 코드 값이다. D1=0일 때 제1 및 제2 스위치들에 의해 선택된 전압이 출력되고, D1=1일 때 제3 및 제4 스위치들에 의해 선택된 전압이 출력된다.
도 7b를 참조하면, 분압 회로(103)는 직렬로 연결된 저항들 사이의 분압 노드들을 통해 REFH와 REFL 사이에서 분압된 V00~V3을 출력한다. 추가 2 bit(A, B)는 저계조 전압(V00 내지 V03)이 출력되는 노드들에 종속적으로 연결된다.
V03은 V3 대비 대략 1/4 이하의 전압일 수 있으나 이에 한정되지 않는다. 제1 스위치 어레이(101)는 V03 노드에 연결되어 bit B에 응답하여 V03을 선택하는 제1 스위치, V02 노드에 연결되어 bit /B에 응답하여 V02을 선택하는 제2 스위치, V01 노드에 연결되어 bit B에 응답하여 V01을 선택하는 제3 스위치, 및 V00 노드에 연결되어 bit /B에 응답하여 V00를 선택하는 제4 스위치를 구비한다. Bit /B는 입력 bit B의 반전 코드 값이다. 따라서, 제1 내지 제4 스위치들은 B=0일 때 VO03와 VO01을 출력하고, A=1일 때 VO02와 VO00을 출력한다.
제1 스위치 어레이(101)는 제1 및 제2 스위치들에 연결되어 bit A에 응답하여 제1 및 제2 스위치들에 의해 선택된 전압을 출력하는 제5 스위치와, 제3 및 제4 스위치들에 연결되어 bit /A에 응답하여 제3 및 제4 스위치들에 의해 선택된 전압을 출력하는 제6 스위치를 더 구비한다.
제2 스위치 어레이(102)는 도 7a에 도시된 그 것과 실질적으로 동일한 회로 구성을 갖는다.
도 7c를 참조하면, 분압 회로(103)는 직렬로 연결된 저항들 사이의 분압 노드들을 통해 REFH와 REFL 사이에서 분압된 V00~V15를 출력한다. 추가 2 bit(DL0, DL1)는 저계조 전압(V00 내지 V33)이 출력되는 노드들에 종속적으로 연결된다.
V33은 V15 대비 대략 1/4 이하의 전압일 수 있으나 이에 한정되지 않는다. 제1 스위치 어레이(101)는 V33 노드에 연결되어 bit DL0에 응답하여 V33을 선택하는 제1 스위치, V32 노드에 연결되어 bit /DL0에 응답하여 V32을 선택하는 제2 스위치, V31 노드에 연결되어 bit DL0에 응답하여 V31을 선택하는 제3 스위치, V30 노드에 연결되어 bit /DL0에 응답하여 V30를 선택하는 제4 스위치, V23 노드에 연결되어 bit DL0에 응답하여 V23을 선택하는 제5 스위치, V22 노드에 연결되어 bit /DL0에 응답하여 V22을 선택하는 제6 스위치, V21 노드에 연결되어 bit DL0에 응답하여 V21을 선택하는 제7 스위치, V20 노드에 연결되어 bit /DL0에 응답하여 V20를 선택하는 제8 스위치, V13 노드에 연결되어 bit DL0에 응답하여 V13을 선택하는 제9 스위치, V12 노드에 연결되어 bit /DL0에 응답하여 V12을 선택하는 제10 스위치, V11 노드에 연결되어 bit DL0에 응답하여 V11을 선택하는 제11 스위치, V10 노드에 연결되어 bit /DL0에 응답하여 V10를 선택하는 제12 스위치, V03 노드에 연결되어 bit DL0에 응답하여 V03을 선택하는 제13 스위치, V02 노드에 연결되어 bit /DL0에 응답하여 V02을 선택하는 제14 스위치, V01 노드에 연결되어 bit DL0에 응답하여 V01을 선택하는 제15 스위치, 및 V00 노드에 연결되어 bit /DL0에 응답하여 V00를 선택하는 제16 스위치를 구비한다.
제1 스위치 어레이(101)는 제1 및 제2 스위치들에 연결되어 bit DL1에 응답하여 제1 및 제2 스위치들에 의해 선택된 전압(V33 또는 V32)을 출력하는 제17 스위치, 제3 및 제4 스위치들에 연결되어 bit /DL1에 응답하여 제3 및 제4 스위치들에 의해 선택된 전압(V31 또는 V30)을 출력하는 제18 스위치, 제5 및 제6 스위치들에 연결되어 bit DL1에 응답하여 제5 및 제6 스위치들에 의해 선택된 전압(V23 또는 V22)을 출력하는 제19 스위치, 제7 및 제8 스위치들에 연결되어 bit /DL1에 응답하여 제7 및 제8 스위치들에 의해 선택된 전압(V21 또는 V20)을 출력하는 제20 스위치, 제9 및 제10 스위치들에 연결되어 bit DL1에 응답하여 제9 및 제10 스위치들에 의해 선택된 전압(V13 또는 V12)을 출력하는 제21 스위치, 제11 및 제12 스위치들에 연결되어 bit /DL1에 응답하여 제11 및 제12 스위치들에 의해 선택된 전압(V11 또는 V10)을 출력하는 제22 스위치, 제13 및 제14 스위치들에 연결되어 bit DL1에 응답하여 제13 및 제14 스위치들에 의해 선택된 전압(V03 또는 V02)을 출력하는 제23 스위치, 제15 및 제16 스위치들에 연결되어 bit /DL1에 응답하여 제15 및 제16 스위치들에 의해 선택된 전압(V01 또는 V00)을 출력하는 제23 스위치 등을 더 구비한다.
도 8은 도 7b에 도시된 DAC에서 출력되는 계조 전압과 계조별 휘도를 보여 주는 도면이다. 도 8에서 알 수 있는 바와 같이, 본 발명의 DAC는 비트 수가 추가될 때 저계조 전압 노드들에만 스위치들을 추가하여 불필요한 스위치 추가 없이 사람이 휘도 변화를 민감하게 느끼는 저계조 분해능을 향상시킨다. DAC에서 선택되는 저계조 전압이 세분화되면 저계조의 휘도가 세분화된다. 저계조 전압은 DAC의 최고 전압(V3) 대비 1/4 이하의 전압이다. 도 8에서 G0~G3은 디지털 데이터(DDATA)의 계조이다.
본 발명의 DAC는 도 6과 같은 2단 DAC의 제1 DAC(100)에 적용될 수 있다. 이 경우, DAC는 상위 전압(VH)과 하위 전압(VL)을 출력하기 위하여, 도 9a 및 도 9b와 같이 동일한 스위치 어레이(101, 102) 2 세트가 1 노드 만큼 시프트된 상태로 분압 회로(103)에 연결될 수 있다. 도 9a는 도 7b에 도시된 4 bit DAC를 2단 DAC의 제1 DAC(100)에 적용된 예이다. 도 9b는 도 7c에 도시된 6 bit DAC 를 2단 DAC의 제1 DAC(100)에 적용된 예이다.
도 9a 및 도 9b를 참조하면, 본 발명의 DAC는 저계조 전압과 고계조 전압으로 분리된 기준 전압들을 분압 노드들을 통해 출력하는 분압 회로(103), 분압 회로(103)에 연결되어 하위 전압(VL)을 출력하는 제1 세트의 스위치 어레이(101(1), 102(1)), 및 제1 세트의 스위치 어레이(101(1), 102(1))에 비하여 1 노드 만큼 시프트되어 분압 회로(103)에 연결되어 상위 전압(VH)을 출력하는 제2 세트의 스위치 어레이(101(2), 102(2))를 구비한다.
상기 제1 및 제2 세트의 스위치 어레이들(101(1), 102(1), 101(2), 102(2))) 각각은 저계조 전압이 출력되는 상기 분압 회로의 저계조 노드들에 연결되어 제1 디지털 데이터에 따라 저계조 전압을 선택하는 제1 스위치 어레이(101(1), 101(2)), 고계조 전압이 출력되는 분압 회로의 고계조 노드들에 연결되어 제2 디지털 데이터에 따라 고계조 전압과 제1 스위치 어레이(101(1), 101(2))에 의해 선택된 저계조 전압을 출력하는 제2 스위치 어레이(102(1), 102(2))를 구비한다.
도 9a의 예에서, 제1 세트의 스위치 어레이(101(1), 102(1))는 4 bit(A, B, D0, D1)에 응답하여 V00 ~ V3 중 어느 하나의 전압을 선택하여 하위 전압(VL)으로서 출력한다.
제2 세트의 스위치 어레이(101(2), 102(2))는 제1 세트의 스위치 어레이(101(1), 102(1))에 비하여 1 노드 만큼 위로 시프트하여 분압 회로(103)에 연결된다. 제2 세트의 스위치 어레이(101(2), 102(2))는 4 bit(A, B, D0, D1)에 응답하여 V01 ~ V4 중 어느 하나의 전압을 선택하여 상위 전압(VH)으로서 출력한다. 상위 전압(VH)과 하위 전압(VL)은 분압 회로(103)의 저항 양단 전압이고, 상위 전압(VH)이 하위 전압(VL) 보다 높은 전압이다.
도 9b의 예에서, 제1 세트의 스위치 어레이(101(1), 102(1))는 6 bit(DL0, DL1, D0~D3)에 응답하여 V00 ~ V15 중 어느 하나의 전압을 선택하여 하위 전압(VL)으로서 출력한다. 제2 세트의 스위치 어레이(101(2), 102(2))는 6 bit(DL0, DL1, D0~D3)에 응답하여 V01 ~ V16 중 어느 하나의 전압을 선택하여 상위 전압(VH)으로서 출력한다. 상위 전압(VH)과 하위 전압(VL)은 분압 회로(103)의 저항 양단 전압이고, 상위 전압(VH)이 하위 전압(VL) 보다 높은 전압이다.
도 9a 및 도 9b는 기존의 DAC에 비하여 스위치 어레이 크기를 대폭 감소시킬 수 있으나 2 세트의 스위치 어레이를 필요로 한다. 제2 실시예는 도 9a 및 도 9b에 도시된 스위치 어레이에 비하여 스위치 어레이 크기를 더 줄일 수 있다. 제2 실시예는 DAC의 스위치 어레이 회로를 더 줄이기 위하여 분압 회로(103)로부터 발생되는 기준 전압들 중에서 기수 번째 전압과 우수 번째 전압들을 분리하여 선택한다. 이하의 제2 실시예는 6 bit DAC를 중심으로 설명되지만 이에 한정되지 않는다는 것에 주의하여야 한다. 같은 원리로 N bit DAC에 적용될 수 있다.
도 10은 본 발명의 제2 실시예에 따른 DAC의 블록도이다.
도 10을 참조하면, 본 발명의 DAC는 기준 전압들(V00~V16)과 디지털 데이터(D0~D3, DL0, DL1)을 입력 받는다. 6 bit 디지털 데이터(D0~D3, DL0, DL1)는 저계조의 전압을 선택하기 위한 제1 디지털 데이터(D1, D0, DL1), 고계조 전압을 선택하기 위한 제2 디지털 데이터(D1, D2, D3), 저계조 VH 및 VL을 선택하기 위한 제3 디지털 데이터(DL0), 고계조 VH 및 VL을 선택하기 위한 제4 디지털 데이터(D0), 및 계조 레벨을 선택하기 위한 제5 디지털 데이터(D2, D3)로 나뉘어진다.
제1 디지털 데이터(D1, D0, DL1)와 제2 디지털 데이터(D1, D2, D3)는 동일한 bit(D1)를 적어도 하나 이상 포함하고 나머지 bit는 서로 다르다. 제3 디지털 데이터(DL0)는 제1 디지털 데이터(D1, D0, DL1)의 bit DL0와 같다. 제4 데이터(D0)는 제1 디지털 데이터(D1, D0, DL1)의 bit D0와 같다. 제5 데이터(D2, D3)는 제2 디지털 데이터(D1, D2, D3)의 bit D2 및 D3와 같다.
DAC는 제1 디지털 데이터(D1, D0, DL1)에 응답하여 분압 회로로부터 발생된 저계조의 기준 전압들 중에서 기수 번째 전압(VODD(Xx))을 선택하는 제1 디코더(110), 제2 디지털 데이터(D1, D2, D3)에 응답하여 분압 회로로부터 발생된 고계조의 기준 전압들 중에서 기수 번째 전압(VODD(X))을 선택하는 제2 디코더(112), 제1 디지털 데이터(D1, D0, DL1)에 응답하여 저계조의 기준 전압들 중에서 우수 번째 전압(VEVEN(Xx))을 선택하는 제3 디코더(114), 제2 디지털 데이터(D1, D2, D3)에 응답하여 고계조의 기준 전압들 중에서 우수 번째 전압(VEVEN(X))을 선택하는 제4 디코더(116)를 구비한다.
DAC에 입력되는 디지털 데이터가 N(N은 4 이상의 양의 정수) bit인 경우, 디코더들(110~116) 각각은 N-1 bit만으로 전압을 선택할 수 있다. 제1 및 제2 디지털 데이터를 합한 bit 수는 N-1 bit이다.
DAC는 제3 디지털 데이터(DL0)에 응답하여 제1 및 제3 디코더들(110, 114)에 의해 선택된 전압들 중에서 상위 전압(VH)과 하위 전압(VL)을 선택하는 제1 선택부(120), 제4 디지털 데이터(D0)에 응답하여 제2 및 제4 디코더들(112, 116)에 의해 선택된 전압들 중에서 상위 전압(VH)과 하위 전압(VL)을 선택하는 제2 선택부(122), 및 제5 디지털 데이터(D2, D3)에 응답하여 제1 및 제2 선택부들(120, 122)에 의해 선택된 상위 전압들(VH)과 하위 전압들(VL) 중에서 저계조의 상위 전압 및 하위 전압을 선택하거나 고계조의 상위 전압 및 하위 전압을 선택하여 출력하는 계조 레벨 선택부(130)를 더 구비한다
제1 및 제2 디코더(110, 112)는 표 1과 같이 동작한다. 표 1은 모든 계조(G00 ~ G15)의 기수 번째 전압(VODD)과 이를 선택하기 위한 디지털 데이터(DL0, DL1, D0, D1, D2, D3)를 보여 준다. 기수 번째 전압(VODD)은 저계조 전압(V01, V03 … V31, V33)과 고계조 전압(V5, V7 … V13, V15)으로 나뉘어진다. 저계조 전압(V01, V03 … V31, V33)은 추가 2 bit(DL0, DL1)에 의해 고계조 전압(V5, V7 … V13, V15) 보다 2 bit 높은 6 bit 해상도로 세분화된다. 표 1에서 “X”는 고계조 전압을 선택하는데 영향을 주지 않는 LSB(DL1, DL0)를 나타낸다.
기수 번째 전압(VODD)은 표 1에서 알 수 있는 바와 같이 LSB DL0 없이 선택될 수 있다. 이 때문에 DAC에 입력되는 디지털 데이터가 N(N은 4 이상의 양의 정수) bit인 경우, 제1 및 제2 디코더(110, 112)는 N-1 bit만으로 기수 번째 전압을 선택할 수 있다. 도 10의 설명에서, 제1 및 제2 디지털 데이터를 합한 bit 수는 N-1 이다.
제1 디코더(110)는 3 bit의 제1 디지털 데이터(D1, D0, DL1)을 입력 받아 그 데이터의 바이너리 코드값에 따라 저계조의 기수 번째 전압(VODD(Xx))을 선택한다. 예를 들어, D1 D0 DL1이 000일 때 V01이 선택되고, D1 D0 DL1이 001일 때 V03이 선택된다. 저계조의 기수 번째 전압(V01, V03 … V33) 각각은 두 개의 계조에 해당하는 전압들이다. 제1 선택부(120)는 DL0 = 0 즉, /DL = 1일 때 제1 디코더(110)에서 선택된 저계조의 기수 번째 전압(VODD(Xx))을 저계조 상위 전압(VH(Xx))로 선택한다.
제2 디코더(112)는 3 bit의 제2 디지털 데이터(D3, D2, D1)을 입력 받아 그 데이터의 바이너리 코드값에 따라 고계조의 기수 번째 전압(VODD(X)을 선택한다. 예를 들어, D3, D2, D1이 010일 때 V5가 선택되고, D3 D2 D1이 011일 때 V7이 선택된다. 고계조의 기수 번째 전압(V5, V7 … V13, V15) 각각은 두 개의 계조에 해당하는 전압들이다. 제2 선택부(122)는 D0 = 0 즉, /D0 = 1 일 때 제2 디코더(112)에서 선택된 고계조의 기수 번째 전압(VODD(X))을 고계조 상위 전압(VH(X))로 선택한다.
Figure 112016084368066-pat00001
도 11은 도 10에 도시된 제1 및 제2 디코더(110, 112)의 스위치 어레이를 보여 주는 회로도이다. 제1 및 제2 디코더(110, 112)는 표 1과 같이 동작한다.
도 11을 참조하면, 제1 디코더(110)는 V01 노드에 연결되어 /DL1(DL1=0)에 응답하여 V01 을 선택하는 제1 스위치(S11), V03 노드에 연결되어 DL1=1에 응답하여 V03을 선택하는 제2 스위치(S12), V11 노드에 연결되어 /DL1(DL1=0)에 응답하여 V11을 선택하는 제3 스위치(S13), V13 노드에 연결되어 DL1=1에 응답하여 V13를 선택하는 제4 스위치(S14), V21 노드에 연결되어 /DL1(DL1=0)에 응답하여 V21을 선택하는 제5 스위치(S15), V23 노드에 연결되어 DL1=1에 응답하여 V23을 선택하는 제6 스위치(S16), V31 노드에 연결되어 /DL1(DL1=0)에 응답하여 V31을 선택하는 제7 스위치(S17), 및 V33 노드에 연결되어 DL1=1에 응답하여 V33을 선택하는 제8 스위치(S18)를 구비한다.
제1 디코더(110)는 제1 및 제2 스위치(S11, S12)에 연결되어 /D0(D0=0)에 응답하여 제1 및 제2 스위치들(S11, S12)에 의해 선택된 전압(V01 또는 V03)을 출력하는 제9 스위치(S19), 제3 및 제4 스위치(S13, S14)에 연결되어 D0=1에 응답하여 제3 및 제4 스위치들(S13, S14)에 의해 선택된 전압(V11 또는 V13)을 출력하는 제10 스위치(S20), 제5 및 제6 스위치(S15, S16)에 연결되어 /D0(D0=0)에 응답하여 제5 및 제6 스위치들(S15, S16)에 의해 선택된 전압(V21 또는 V23)을 출력하는 제11 스위치(S21), 제7 및 제8 스위치(S17, S18)에 연결되어 D0=1에 응답하여 제7 및 제8 스위치들(S17, S18)에 의해 선택된 전압(V31 또는 V33)을 출력하는 제12 스위치(S22), 제9 및 제10 스위치(S19, S20)에 연결되어 /D1(D1=0)에 응답하여 제9 및 제10 스위치들(S19, S20)에 의해 선택된 전압(V01, V03, V11, V13)을 저계조의 기수 번째 전압(VODD(Xx))으로서 출력하는 제13 스위치(S23), 제11 및 제12 스위치(S21, S22)에 연결되어 D1=1에 응답하여 제11 및 제12 스위치들(S21, S22)에 의해 선택된 전압(V21, V23, V31, V33)을 저계조의 기수 번째 전압(VODD(Xx))으로서 출력하는 제14 스위치(S24)를 더 구비한다.
제2 디코더(112)는 V5 노드에 연결되어 /D1(D1=0)에 응답하여 V5를 선택하는 제1 스위치(S31), V7 노드에 연결되어 D1=1에 응답하여 V7을 선택하는 제2 스위치(S32), V9 노드에 연결되어 /D1(D1=0)에 응답하여 V9를 선택하는 제3 스위치(S33), V11 노드에 연결되어 D1=1에 응답하여 V11을 선택하는 제4 스위치(S34), V13 노드에 연결되어 /D1(D1=0)에 응답하여 V13을 선택하는 제5 스위치(S15), V15 노드에 연결되어 D1=1에 응답하여 V15를 선택하는 제6 스위치(S16), 제1 및 제2 스위치(S31, S32)에 연결되어 D2=1에 응답하여 제1 및 제2 스위치들(S31, S32)에 의해 선택된 전압(V5 또는 V7)을 출력하는 제7 스위치(S37), 제3 및 제4 스위치(S33, S34)에 연결되어 /D2(D2=0)에 응답하여 제3 및 제4 스위치들(S33, S34)에 의해 선택된 전압(V9 또는 V11)을 출력하는 제8 스위치(S38), 제5 및 제6 스위치(S35, S36)에 연결되어 D2=1에 응답하여 제5 및 제6 스위치들(S35, S36)에 의해 선택된 전압(V13 또는 V15)을 출력하는 제9 스위치(S39), 제7 스위치(S37)에 연결되어 /D3(D3=0)에 응답하여 V5 또는 V7을 고계조의 기수 번째 전압(VODD(X))으로서 출력하는 제10 스위치(S40), 제8 및 제9 스위치들(S38, S39)에 연결되어 D3=1에 응답하여 V9, V11, V13, V15 중 어느 하나를 고계조의 기수 번째 전압(VODD(X))으로서 출력하는 제11 스위치(S41)를 더 구비한다.
표 1 및 도 11에서 알 수 있는 바와 같이, 제1 및 제2 디코더(110, 112)는 디지털 데이터(DL1, D0 ~ D3)의 바이너리 코드 값에 따라 기수 번째 전압(VODD(X), VODD(Xx))를 선택한다.
표 2는 모든 계조(G00 ~ G15)의 우수 번째 전압(VEVEN)과 이를 선택하기 위한 디지털 데이터 (DL0, DL1, D0, D1, D2, D3)를 보여 준다. 표 2에서 “X”는 고계조 전압을 선택하는데 영향을 주지 않는 LSB(DL1, DL0)를 나타낸다. 우수 번째 전압(VEVEN)은 저계조 전압(V00, V02 … V31, V4)과 고계조 전압(V4, V6 … V14, V16)으로 나뉘어진다.
Figure 112016084368066-pat00002
우수 번째 전압(VEVEN)은 선택되는 전압과 디지털 데이터(DL0, DL1, D0, D1, D2, D3)의 반복성이 일치하지 않는다. 예를 들어, D1 D0, DL1 = 000 일 때 어느 하나의 전압이 선택되지 않고 V00과 V02이 선택될 수 있다. 이 때문에 본 발명은 우수 번째 전압(VEVEN)의 경우에, LSB로 계조를 선택하지 않고 바이너리 디코더로 제3 및 제4 디코더(114, 116)를 구성하지 않는다. 제3 및 제4 디코더(114, 116)를 제1 및 제2 디코더(110, 112) 보다 1 bit 증가시키면 바이너리 디코더로 구성이 가능하지만 스위치 어레이 면적이 2배 증가된다.
본 발명은 우수 번째 전압을 디지털 데이터의 XOR, XNOR 관계를 고려하여 선택함으로써 최소의 스위치 어레이로 우수 번째 전압을 선택한다. XOR는 두 입력 bit가 다른 값일 때 1을 출력하는 배타적 논리합(OR)이다. XNOR는 두 입력 bit가 같은 값일 때 1을 출력하는 배타적 부정 논리합(NOR)이다. 본 발명에서 XNOR는 두 입력 bit가 같은 값일 때 도통하는 스위치들의 조합을 의미한다.
표 3은 표 2에서 디지털 데이터의 bit들을 XOR, XNOR로 구분한 것이다. LSB 2 bit 부터 두 개의 bit가 같은 값일 경우 XNOR, 서로 다른 값이면 XOR로 구분되었다. 본 발명은 이 방법을 이용하여 제1 및 제2 디코더(110, 112)와 동일한 해상도의 바이너리 코드로 제3 및 제4 디코더(114, 116)를 구현할 수 있다. 따라서, 제3 및 제4 디코더(114, 116)는 디지털 데이터가 N bit인 경우, N-1 bit만으로 우수 번째 전압을 선택할 수 있다.
Figure 112016084368066-pat00003
표 4는 디지털 데이터의 XOR, XNOR 관계를 중심으로 표 2를 재정렬하여 XOR와 XNOR를 각각 그룹핑(Grouping)한 것이다.
Figure 112016084368066-pat00004
제3 및 제4 디코더(114, 116)는 표 4와 같은 바이너리 코드로 동작하는 스위치 어레이를 이용하여 우수 번째 전압(VEVEN)을 선택한다. 제3 및 제4 디코더들(114, 116) 각각은 제1 및 제2 디지털 데이터(DL1, D0~D3)의 bit들 간 XOR, XNOR 관계를 이용하여 전압을 선택하는 스위치 어레이를 포함한다.
도 12는 도 10에 도시된 제3 및 제4 디코더(114, 116)의 스위치 어레이를 상세히 보여 주는 회로도이다.
도 12를 참조하면, 제3 디코더(114)는 3 bit의 제1 디지털 데이터(D1, D0, DL1)을 입력 받아 그 데이터의 바이너리 코드와 XOR/XNOR 관계에 따라 저계조의 우수 번째 전압(VEVEN(Xx))을 선택한다.
제3 디코더(114)는 V02 노드에 연결되어 /DL1(DL1=0)에 응답하여 V02을 선택하는 제1 스위치(S51), V22 노드에 연결되어 DL1=1에 응답하여 V22를 선택하는 제2 스위치(S52), V12 노드에 연결되어 /DL1(DL1=0)에 응답하여 V12를 선택하는 제3 스위치(S53), V32 노드에 연결되어 DL1=1에 응답하여 V32를 선택하는 제4 스위치(S54), V10 노드에 연결되어 /DL1(DL1=0)에 응답하여 V10을 선택하는 제5 스위치(S55), V30 노드에 연결되어 DL1=1에 응답하여 V30을 선택하는 제6 스위치(S56), V20 노드에 연결되어 /DL1(DL1=0)에 응답하여 V20을 선택하는 제7 스위치(S57), V4 노드에 연결되어 DL1=1에 응답하여 V4를 선택하는 제8 스위치(S18), V00 노드에 연결되어 /DL1(DL1=0)에 응답하여 V00을 선택하는 제9 스위치(S59), 및 V20 노드에 연결되어 DL1=1에 응답하여 V20을 선택하는 제10 스위치(S20)를 구비한다.
제3 디코더(114)는 제1 및 제2 스위치(S51, S52)에 연결되어 /D0(D0=0)에 응답하여 제1 및 제2 스위치들(S51, S52)에 의해 선택된 전압(V02 또는 V22)을 출력하는 제11 스위치(S61), 제3 및 제4 스위치(S53, S54)에 연결되어 D0=1에 응답하여 제3 및 제4 스위치들(S53, S54)에 의해 선택된 전압(V12 또는 V32)을 출력하는 제12 스위치(S62), 제5 및 제6 스위치(S55, S56)에 연결되어 /D0(D0=0)에 응답하여 제5 및 제6 스위치들(S55, S56)에 의해 선택된 전압(V10 또는 V30)을 출력하는 제13 스위치(S63), 제5 및 제6 스위치(S55, S56)에 연결되어 D0=1에 응답하여 제5 및 제6 스위치들(S55, S56)에 의해 선택된 전압(V10 또는 V30)을 출력하는 제14 스위치(S64), 제7 및 제8 스위치(S57, S58)에 연결되어 D0=1에 응답하여 제7 및 제8 스위치들(S57, S58)에 의해 선택된 전압(V20 또는 V4)을 출력하는 제15 스위치(S65), 제9 및 제10 스위치(S59, S60)에 연결되어 /D0(D0=0)에 응답하여 제9 및 제10 스위치들(S59, S60)에 의해 선택된 전압(V00, V20)을 출력하는 제16 스위치(S66), 제11 및 제12 스위치(S61, S62)에 연결되어 /DL1(DL=0)에 응답하여 제11 및 제12 스위치들(S61, S62)에 의해 선택된 전압(V02, V22, V12, V32)을 저계조의 상위 우수 번째 전압(VEVEN_H(Xx))으로서 출력하는 제17 스위치(S67), 제11 및 제12 스위치(S61, S62)에 연결되어 DL1=1에 응답하여 제11 및 제12 스위치들(S61, S62)에 의해 선택된 전압(V02, V22, V12, V32)을 저계조의 하위 우수 번째 전압(VEVEN_L(Xx))으로서 출력하는 제18 스위치(S68), 제13, 제14 및 제15 스위치(S63, S64, S65)에 연결되어 DL1=1에 응답하여 제13, 제14 및 제15 스위치들(S63, S64, S65)에 의해 선택된 전압(V10, V30, V4, V20)을 저계조의 상위 우수 번째 전압(VEVEN_H(Xx))으로서 출력하는 제19 스위치(S69), 제14 및 제16 스위치(S64, S66)에 연결되어 /DL1(DL=0)에 응답하여 제14 및 제16 스위치들(S64, S66)에 의해 선택된 전압(V10, V30, V20, V00)을 저계조의 하위 우수 번째 전압(VEVEN_L(Xx))으로서 출력하는 제20 스위치(S70)를 더 구비한다.
D1 D0 DL1이 000 일 때 제1, 제11, 제17 스위치들(S51, S61, S67)이 턴-온(turn-on)되어 V02가 상위 계조(GO1)의 전압으로서 출력된다. D1 D0 DL1이 001 일 때 제1, 제11, 제18 스위치들(S51, S61, S68)이 턴-온되어 V02가 하위 계조(GO2)의 전압으로서 출력된다. 마찬가지로, 우수 번째 전압들 각각은 표 4와 같이 하위 계조 전압과 상위 계조 전압으로서 선택될 수 있다.
V02, V22, V12, 및 V32는 표 4와 같이 제3 디코더(114)에 입력되는 DL1과 제1 선택부(120)에 입력되는 DL0이 XOR 일 때 선택된다. V10, V30, 및 V4는 표 4와 같이 DL1과 DL0이 XNOR 이고, D0와 DL1이 XOR일 때 선택된다. V20은 표 4와 같이 DL1과 DL0이 XNOR, D0와 DL1이 XNOR 그리고 D1과 D0가 XOR 일 때 선택된다. V00는 표 4와 같이 DL1과 DL0이 XNOR, D0와 DL1이 XNOR 그리고 D1과 D0가 XNOR 일 때 선택된다.
D1 D0 DL1이 001일 때 제5, 제13 및 제19 스위치(S51, S63, S69)가 턴-온되어 V10이 저계조의 상위 우수 번째 전압(VEVEN_H(Xx))으로서 출력된다. D1 D0 DL1이 010일 때 제5, 제14 및 제20 스위치(S55, S64, S70)가 턴-온되어 V10이 저계조의 하위 우수 번째 전압(VEVEN_L(Xx))으로서 출력된다. 여기서, D0와 DL1은 표 4와 같이 XOR을 만족한다.
D1 D0 DL1이 011일 때 제8, 제15 및 제19 스위치(S58, S65, S69)가 턴-온되어 V20이 저계조의 상위 우수 번째 전압(VEVEN_H(Xx))으로서 출력된다. D1 D0 DL1이 100일 때 제9, 제16 및 제20 스위치(S59, S65, S70)가 턴-온되어 V10이 저계조의 하위 우수 번째 전압(VEVEN_L(Xx))으로서 출력된다. 여기서, D0와 DL1은 표 4와 같이 XNOR를 만족하고 D1과 D0는 XOR을 만족한다.
제4 디코더(116)는 3 bit의 제2 디지털 데이터(D3, D2, D1)을 입력 받아 그 데이터의 바이너리 코드와 XOR/XNOR에 따라 고계조의 우수 번째 전압(VEVEN(X))을 선택한다.
제4 디코더(116)는 V10 노드에 연결되어 D3=1에 응답하여 V10을 선택하는 제1 스위치(S81), V6 노드에 연결되어 /D3(D3=0)에 응답하여 V6를 선택하는 제2 스위치(S82), V14 노드에 연결되어 D3=1에 응답하여 V4를 선택하는 제3 스위치(S83), V4 노드에 연결되어 /D3(D3=0)에 응답하여 V4를 선택하는 제4 스위치(S84), V12 노드에 연결되어 D3=1에 응답하여 V12를 선택하는 제5 스위치(S85), V8 노드에 연결되어 D3=1에 응답하여 V8을 선택하는 제6 스위치(S86), V8 노드에 연결되어 /D3(D3=0)에 응답하여 V8을 선택하는 제7 스위치(S87), 및 V16 노드에 연결되어 D3=1에 응답하여 V16를 선택하는 제8 스위치(S88)를 구비한다.
제4 디코더(116)는 제2 및 제3 스위치(S82, S83)에 연결되어 D2=1에 응답하여 제2 및 제3 스위치들(S82, S83)에 의해 선택된 전압(V6 또는 V14)을 출력하는 제10 스위치(S90), 제1 및 제10 스위치(S81, S90)에 연결되어 /D2(D2=0) 에 응답하여 제1 및 제10 스위치들(S81, S90)에 의해 선택된 전압(V10, V6 또는 V14)을 출력하는 제9 스위치(S89), 제4 및 제5 스위치(S84, S85)에 연결되어 D2=1에 응답하여 제4 및 제5 스위치들(S84, S85)에 의해 선택된 전압(V4 또는 V12)을 출력하는 제11 스위치(S91), 제4 및 제5 스위치(S84, S85)에 연결되어 /D2(D2=0)에 응답하여 제4 및 제5 스위치들(S84, S85)에 의해 선택된 전압(V4 또는 V12)을 출력하는 제12 스위치(S92), 제6 스위치(S86)에 연결되어 /D2(D2=0)에 응답하여 제6 스위치(S86)에 의해 선택된 전압(V8)을 출력하는 제13 스위치(S93), 제7 및 제8 스위치(S87, S88)에 연결되어 D2=1에 응답하여 제7 및 제8 스위치들(S87, S88)에 의해 선택된 전압(V8 또는 V16)을 출력하는 제14 스위치(S94), 제9 및 제10 스위치(S89, S90)에 연결되어 D1=1에 응답하여 제9 및 제10 스위치들(S89, S90)에 의해 선택된 전압(V10, V6 또는 V14)을 고계조의 하위 우수 번째 전압(VEVEN_L(X))으로서 출력하는 제15 스위치(S95), 제9 및 제10 스위치(S89, S90)에 연결되어 /D1(D1=0)에 응답하여 제9 및 제10 스위치들(S89, S90)에 의해 선택된 전압(V10, V6 또는 V14)을 고계조의 상위 우수 번째 전압(VEVEN_H(X))으로서 출력하는 제16 스위치(S96), 제11 및 제13 스위치(S91, S13)에 연결되어 /D1(D1=0)에 응답하여 제11 및 제13 스위치들(S91, S93)에 의해 선택된 전압(V4, V12, V8)을 고계조의 하위 우수 번째 전압(VEVEN_L(X))으로서 출력하는 제17 스위치(S97), 제12 및 제14 스위치(S92, S94)에 연결되어 D1=1에 응답하여 제12 및 제14 스위치들(S92, S94)에 의해 선택된 전압(V4, V12, V8, V16)을 고계조의 상위 우수 번째 전압(VEVEN_H(X))으로서 출력하는 제18 스위치(S98)를 더 구비한다.
V10, V6, 및 V14는 표 4와 같이 제4 디코더(116)에 입력되는 D1과 제2 선택부(122)에 입력되는 D0가 XOR 일 때 선택된다. V4와 V12는 표 4와 같이 D1과 D0가 XNOR 이고, D2와 D1이 XOR일 때 선택된다. V8은 표 4와 같이 D1과 D0가 XNOR, D2와 D1이 XNOR 그리고, D3와 D2가 XOR 일 때 선택된다. V16은 표 4와 같이 D1과 D0가 XNOR, D0와 D1이 XNOR 그리고, D3와 D2가 XNOR 일 때 선택된다.
D3 D2 D1이 101일 때 제5, 제12 및 제18 스위치(S85, S92, S98)가 턴-온되어 V12가 고계조의 상위 우수 번째 전압(VEVEN_H(X))으로서 출력된다. D1 D0 DL1이 110일 때 제5, 제11 및 제17 스위치(S85, S91, S97)이 턴-온되어 V12가 고계조의 하위 우수 번째 전압(VEVEN_L(X))으로서 출력된다. 여기서, D2와 D1은 표 4와 같이 XOR을 만족한다.
D1 D0 DL1이 011일 때 제7, 제14 및 제18 스위치(S87, S94, S98)가 턴-온되어 V8이 고계조의 상위 우수 번째 전압(VEVEN_H(X))으로서 출력된다. D1 D0 DL1이 100일 때 제6, 제13 및 제17 스위치(S86, S93, S97)가 턴-온되어 V8이 고계조의 하위 우수 번째 전압(VEVEN_L(X))으로서 출력된다. 여기서, D2와 D1은 표 4와 같이 XNOR를 만족하고 D3과 D2는 XOR을 만족한다.
도 13은 도 10에 도시된 제1 및 제2 선택부(120, 122)를 상세히 보여 주는 회로도이다.
도 13을 참조하면, 제1 선택부(120)는 DL0를 입력 받아 저계조의 상위 전압(VH(Xx))과 하위 전압(VL(Xx))을 선택한다. 제2 선택부(122)는 D0를 입력 받아 고계조의 상위 전압(VH(X))과 하위 전압(VL(X))을 선택한다.
제1 선택부(120)는 DL0=1일 때 저계조의 상위 우수 번째 전압(VEVEN_H(Xx))을 저계조의 상위 전압(VH(Xx))으로서 출력하는 제1 스위치(S01), DL0=1일 때 저계조의 하위 우수 번째 전압(VEVEN_L(Xx))을 저계조의 하위 전압(VL(Xx))으로서 출력하는 제2 스위치(S02), /DL0(DL0=0)일 때 저계조의 기수 번째 전압(VODD(Xx))을 저계조의 상위 전압(VH(Xx))으로서 출력하는 제3 스위치(S03), 및 /DL0(DL0=0)일 때 저계조의 하위 우수 번째 전압(VEVEN_L(Xx))을 저계조의 하위 전압(VL(Xx))으로서 출력하는 제4 스위치(S04)를 구비한다.
제2 선택부(122)는 D0=1일 때 고계조의 상위 우수 번째 전압(VEVEN_H(Xx))을 고계조의 상위 전압(VH(X))으로서 출력하는 제5 스위치(S05), D0=1일 때 고계조의 하위 우수 번째 전압(VEVEN_L(X))을 고계조의 하위 전압(VL(X))으로서 출력하는 제6 스위치(S06), /D0(D0=0)일 때 고계조의 기수 번째 전압(VODD(X))을 고계조의 상위 전압(VH(X))으로서 출력하는 제7 스위치(S07), 및 /D0(D0=0)일 때 고계조의 하위 우수 번째 전압(VEVEN_L(X))을 고계조의 하위 전압(VL(Xx))으로서 출력하는 제8 스위치(S08)를 구비한다.
제1 및 제2 선택부(120, 122)는 DL0와 D0에 따라 디코더들(110~116)에서 수신된 전압이 상위 전압(VH)인지 하위 전압(VL)인지 판단한다. 표 1에서 알 수 있는 바와 같이, DL0와 D0는 동일 기준 전압에서 고계조와 저계조를 구분하는 코드이다. 제1 및 제2 선택부(120, 122)의 동작은 표 5와 같다.
VODD VEVEN
저계조 DL0=0 VH VL
DL0=1 VL VH
고계조 D0=0 VH VL
D0=1 VL VH
도 10에서, 계조 선택부(130)는 D2, D3에 따라 고계조 VH 및 VL을 선택하거나 저계조 VH 및 VL을 선택하여 제2 DAC(200)에 공급한다. 표 1 내지 표 4에서 알 수 있는 바와 같이, 계조 선택부(130)는 D2=0 & D3=0 일 때 제1 선택부(120)로부터 저계조 VH 및 VL을 선택하는 반면 나머지 경우에 고계조 VH 및 VL을 선택한다.
도 14는 종래 기술과 본 발명의 DAC 회로 면적을 비교한 도면이다.
DAC에서 저계조 전압을 출력하는 스위치들은 NMOS 영역에 형성될 수 있고, 고계조 전압을 출력하는 스위치들은 PMOS 영역에 형성될 수 있다. 본원 발명자들은 동일한 공정 조건으로 종래 기술의 DAC와 본 발명의 DAC를 설계하여 면적을 비교하였다. 종래 기술과 본 발명에서 DAC의 폭은 폭(width) = 33 μm로 동일하다. 도 1과 같은 종래의 DAC를 7-bit tree-type DAC, 9-bit tree-type DAC로 구현할 때, height는 각각 543 μm, 2156 μm이다(도 14의 (a) 및 (b)). 도 9a 및 도 9b와 같은 방법으로 저계조에서 9 bit 해상도를 가지며 고계조에서 7 bit 해상도를 갖는 본 발명의 DAC 높이는 947 μm로 감소된다(도 14의 (c)). 도 10 내지 도 12와 같이 XOR/XNOR 그룹핑을 이용하여 저계조에서 9 bit 해상도를 가지며, 고계조에서 7 bit 해상도를 갖는 본 발명의 DAC 높이는 528 μm로 더 감소된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 제1 DAC 110 : 제1 디코더
112 : 제2 디코더 114 : 제3 디코더
116 : 제4 디코더 120 : 제1 선택부
122 : 제2 선택부 130 : 레벨 선택부
200 : 제2 DAC PNL : 표시패널
TCON : 타이밍 제어부 SD-IC : 소스 드라이브 IC

Claims (13)

  1. 삭제
  2. 삭제
  3. M bit의 디지털 데이터에 따라 기준 전압 중에서 상위 전압과 하위 전압을 선택하는 제1 디지털 아날로그 변환기; 및
    상기 상위 전압과 상기 하위 전압을 세분화하여 2(M-N) 개의 전압들을 발생하고, M-N(M과 N은 각각 2 이상의 양의 정수) bit에 따라 상기 세분화된 전압들 중 어느 하나를 선택하여 출력하는 제2 디지털 아날로그 변환기를 구비하고,
    상기 제1 디지털 아날로그 변환기는,
    제1 디지털 데이터에 응답하여 저계조의 기준 전압들 중에서 기수 번째 전압을 선택하는 제1 디코더;
    제2 디지털 데이터에 응답하여 고계조의 기준 전압들 중에서 기수 번째 전압을 선택하는 제2 디코더;
    상기 제1 디지털 데이터에 응답하여 상기 저계조의 기준 전압들 중에서 우수 번째 전압을 선택하는 제3 디코더;
    상기 제2 디지털 데이터에 응답하여 상기 고계조의 기준 전압들 중에서 우수 번째 전압을 선택하는 제4 디코더;
    제3 디지털 데이터에 응답하여 상기 제1 및 제3 디코더들에 의해 선택된 전압들 중에서 상기 상위 전압과 상기 하위 전압을 선택하는 제1 선택부;
    제4 디지털 데이터에 응답하여 상기 제2 및 제4 디코더들에 의해 선택된 전압들 중에서 상기 상위 전압과 상기 하위 전압을 선택하는 제2 선택부; 및
    제5 디지털 데이터에 응답하여 상기 제1 및 제2 선택부들에 의해 선택된 상위 전압들과 하위 전압들 중에서 저계조의 상위 전압 및 하위 전압을 선택하거나 고계조의 상위 전압 및 하위 전압을 선택하여 출력하는 계조 레벨 선택부를 구비하는 디지털 아날로그 변환기.
  4. 제 3 항에 있어서,
    상기 제1 디지털 아날로그 변환기에 N(N은 4 이상의 양의 정수) bit의 디지털 데이터가 입력되고,
    상기 제1 및 제2 디지털 데이터를 합한 bit 수는 N-1 인 디지털 아날로그 변환기.
  5. 제 4 항에 있어서,
    상기 제1 디지털 데이터와 상기 제2 디지털 데이터는 동일한 bit를 포함하고,
    상기 제3 디지털 데이터는 상기 제1 디지털 데이터의 bit와 동일한 bit를 포함하고,
    상기 제4 디지털 데이터는 상기 제3 디지털 데이터와 다르고 상기 제1 디지털 데이터의 bit와 동일한 bit를 포함하며,
    상기 제5 디지털 데이터는 상기 제2 디지털 데이터와 동일한 2 bit를 포함하는 디지털 아날로그 변환기.
  6. 제 3 항에 있어서,
    상기 제3 및 제4 디코더들 각각은 상기 제1 및 제2 디지털 데이터의 bit들 간 XOR, XNOR 관계를 이용하여 전압을 선택하는 스위치 어레이를 포함하는 디지털 아날로그 변환기.
  7. 제3항에 있어서,
    상기 제1 디코더는 3 bit의 제1 디지털 데이터를 입력 받고 상기 제1 디지털 데이터의 바이너리 코드값에 따라 저계조의 기수 번째 전압을 선택하는 디지털 아날로그 변환기.
  8. 제3항에 있어서,
    상기 제2 디코더는 3 bit의 제2 디지털 데이터를 입력 받고 상기 제2 디지털 데이터의 바이너리 코드값에 따라 고계조의 기수 번째 전압을 선택하는 디지털 아날로그 변환기.
  9. 데이터 라인들과 스캔 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널; 및
    수신된 디지털 데이터를 디지털 아날로그 변환기를 이용하여 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동회로를 구비하고,
    상기 디지털 아날로그 변환기는
    M bit의 디지털 데이터에 따라 기준 전압 중에서 상위 전압과 하위 전압을 선택하는 제1 디지털 아날로그 변환기; 및
    상기 상위 전압과 상기 하위 전압을 세분화하여 2(M-N) 개의 전압들을 발생하고, M-N(M과 N은 각각 2 이상의 양의 정수) bit에 따라 상기 세분화된 전압들 중 어느 하나를 선택하여 출력하는 제2 디지털 아날로그 변환기를 구비하고,
    상기 제1 디지털 아날로그 변환기는,
    제1 디지털 데이터에 응답하여 저계조의 기준 전압들 중에서 기수 번째 전압을 선택하는 제1 디코더;
    제2 디지털 데이터에 응답하여 고계조의 기준 전압들 중에서 기수 번째 전압을 선택하는 제2 디코더;
    상기 제1 디지털 데이터에 응답하여 상기 저계조의 기준 전압들 중에서 우수 번째 전압을 선택하는 제3 디코더;
    상기 제2 디지털 데이터에 응답하여 상기 고계조의 기준 전압들 중에서 우수 번째 전압을 선택하는 제4 디코더;
    제3 디지털 데이터에 응답하여 상기 제1 및 제3 디코더들에 의해 선택된 전압들 중에서 상기 상위 전압과 상기 하위 전압을 선택하는 제1 선택부;
    제4 디지털 데이터에 응답하여 상기 제2 및 제4 디코더들에 의해 선택된 전압들 중에서 상기 상위 전압과 상기 하위 전압을 선택하는 제2 선택부; 및
    제5 디지털 데이터에 응답하여 상기 제1 및 제2 선택부들에 의해 선택된 상위 전압들과 하위 전압들 중에서 저계조의 상위 전압 및 하위 전압을 선택하거나 고계조의 상위 전압 및 하위 전압을 선택하여 출력하는 계조 레벨 선택부를 구비하는 표시장치.
  10. 제 9 항에 있어서,
    상기 제3 및 제4 디코더들 각각은 상기 제1 및 제2 디지털 데이터의 bit들 간 XOR, XNOR 관계를 이용하여 전압을 선택하는 스위치 어레이를 포함하는 표시장치.
  11. 삭제
  12. 삭제
  13. 입력 영상의 디지털 데이터를 디지털 아날로그 변환기를 이용하여 데이터 전압으로 변환하여 표시패널의 데이터 라인들로 출력하는 소스 드라이브 집적회로에 있어서,
    상기 디지털 아날로그 변환기는,
    M bit의 디지털 데이터에 따라 기준 전압 중에서 상위 전압과 하위 전압을 선택하는 제1 디지털 아날로그 변환기; 및
    상기 상위 전압과 상기 하위 전압을 세분화하여 2(M-N) 개의 전압들을 발생하고, M-N(M과 N은 각각 2 이상의 양의 정수) bit에 따라 상기 세분화된 전압들 중 어느 하나를 선택하여 출력하는 제2 디지털 아날로그 변환기를 구비하고,
    상기 제1 디지털 아날로그 변환기는,
    제1 디지털 데이터에 응답하여 저계조의 기준 전압들 중에서 기수 번째 전압을 선택하는 제1 디코더;
    제2 디지털 데이터에 응답하여 고계조의 기준 전압들 중에서 기수 번째 전압을 선택하는 제2 디코더;
    상기 제1 디지털 데이터에 응답하여 상기 저계조의 기준 전압들 중에서 우수 번째 전압을 선택하는 제3 디코더;
    상기 제2 디지털 데이터에 응답하여 상기 고계조의 기준 전압들 중에서 우수 번째 전압을 선택하는 제4 디코더;
    제3 디지털 데이터에 응답하여 상기 제1 및 제3 디코더들에 의해 선택된 전압들 중에서 상기 상위 전압과 상기 하위 전압을 선택하는 제1 선택부;
    제4 디지털 데이터에 응답하여 상기 제2 및 제4 디코더들에 의해 선택된 전압들 중에서 상기 상위 전압과 상기 하위 전압을 선택하는 제2 선택부; 및
    제5 디지털 데이터에 응답하여 상기 제1 및 제2 선택부들에 의해 선택된 상위 전압들과 하위 전압들 중에서 저계조의 상위 전압 및 하위 전압을 선택하거나 고계조의 상위 전압 및 하위 전압을 선택하여 출력하는 계조 레벨 선택부를 구비하는 소스 드라이브 집적회로.
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