KR20190026438A - 디스플레이 장치 및 디스플레이 장치에 사용되는 인에이블 신호 생성방법 - Google Patents

디스플레이 장치 및 디스플레이 장치에 사용되는 인에이블 신호 생성방법 Download PDF

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Abstract

본 발명은 디스플레이 장치에 관한 것이다. 본 발명에 따른 디스플레이 장치는 복수 개의 픽셀, 상기 복수 개의 픽셀마다 구비되어 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 컬럼신호에 따라 해당 픽셀을 구동시키는 복수의 픽셀 메모리, 및 각 픽셀에 대한 데이터값에 대응하는 턴 온 시간 점유율로 상기 각 픽셀이 구동되도록 상기 주사선 선택신호, 상기 인에이블 신호, 상기 컬럼신호를 생성하여 해당 픽셀 메모리로 인가하는 제어부를 포함한다. 본 발명에 따르면, 고해상도, 화소당 높은 프레임율, 및 높은 그레이 스케일 표현 능력을 요구하는 디스플레이 장치에서 타임슬롯마다 픽셀로 인가하는 신호 변화를 상대적으로 줄임으로써 화소를 구동하기 위한 전력 소모를 줄일 수 있다는 장점이 있다.

Description

디스플레이 장치 및 디스플레이 장치에 사용되는 인에이블 신호 생성방법{DISPLAY APPARATUS AND METHOD FOR GENERATING ENABLE SIGNAL FOR THE SAME}
본 발명은 디스플레이 장치 및 디스플레이 장치에 사용되는 인에이블 신호 생성방법에 관한 것으로, 더욱 상세하게는 픽셀의 턴 온 점유율을 제어하는 디스플레이 장치 및 디스플레이 장치에 사용되는 인에이블 신호 생성방법에 관한 것이다.
일반적으로, 디스플레이 장치는 전기적 및 광학적 특성을 이용하여 영상을 디스플레이 패널에 표시하는 장치로, 액정 표시 장치(LCD: Loquid Crystal Display), 유기 발광 다이오드(OLED: Organic Light Emitting Diodes) 디스플레이 등을 포함한다. 이러한 디스플레이 장치는 다수의 화소(Pixel)가 행/열의 2차원 매트릭스 형태로 배치된 구조를 갖는다.
디지털 방식으로 화소를 구동하는 디스플레이 장치의 경우, 각각의 화소에 N-bit 메모리가 포함되어 있고, 이 메모리의 값에 따라 화면의 색이 결정된다. 화소 메모리에 데이터값을 저장하는 방법은 도 1을 참조하여 설명하도록 한다.
도 1은 종래의 디스플레이 장치의 디지털 화소(픽셀) 구동 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 종래의 디스플레이 장치는 다수의 화소가 R 개의 행과 C 개의 열로 배치된 구조이다. 종래의 디스플레이 장치의 디지털 화소 구동 방법은 각각의 화소에 N 비트 메모리가 포함되어 각 메모리 값에 따라 화면의 색이 결정되며, 많은 경우에 N=1의 값을 가진다. 아래 설명에서는 N=1인 경우에 대하여 국한하지만, N이 다른 값을 가질 때에도 개념상 유사한 설명이 가능하다.
각각의 화소에 포함된 메모리에 값을 저장하는 방법은 주사선 선택 신호(도 1의 (a))를 기초로, 행 라인(row line)은 ROW_1부터 ROW_R까지 순차적으로 턴 온 시키면서 각각의 열 라인(column line)인 COL_1 내지 COL_C에 원하는 데이터값(0 또는 1)을 인가할 수 있다(도 1의 (b)). 이때, 각 행의 주사선 선택신호의 인가시간(Ton)은 전체 행수 R로 단위 타임슬롯을 나눈 시간을 의미하며, 각 행마다 순차적으로 Ton 시간 동안 턴 온 될 수 있다. 즉, 주사선 선택 신호에 의해 ROW_1을 턴 온 시켜 COL_1 내지 COL_C에 원하는 데이터값을 인가함으로써, ROW_1 및 COL_1 내지 COL_C와 각각 교차하는 각각의 픽셀에 데이터값을 저장할 수 있다. 또한, ROW_1을 턴 오프 시킨 후, ROW_2를 턴 온 시켜 COL_1 내지 COL_C에 원하는 데이터값을 인가함으로써, ROW_2 및 COL_1 내지 COL_C와 각각 교차하는 각각의 픽셀에 데이터값을 저장할 수 있다. 상기와 같은 방법으로, 순차적으로 다른 행의 픽셀들에 포함된 메모리에 데이터값을 저장하거나, 또는 저장된 데이터값을 변경할 수 있다.
디지털 화소 구동 방법은 표시 장치의 각 화소 밝기를 화소 메모리에 저장된 '0'과 '1'의 시간 점유율 차이로 조절할 수 있고, 디스플레이 패널 전체의 밝기를 복수의 화소의 '0'과 '1'의 점유 면적비로 조절할 수 있다.
바이너리 N-bit 디지털 신호를 이용하여 디스플레이 장치를 구동할 경우, 입력 영상 신호의 데이터값을 펄스폭만 상이한 하나의 펄스로 전달하는 것이 높은 화질의 디스플레이 영상을 출력할 수 있다. 구체적으로, single-pulse PWM(Pulse Width Modulator) 방식으로 디스플레이 장치를 구동할 경우, 영상의 화질을 높일 수 있다. 이를 위해, 바이너리 N-bit 신호를 써모미터 (2N-1)-bit 신호로 변환한 다음 각각의 비트에 일정한 시간을 할당하여 구동할 수 있다. 이 방법은 변환된 신호의 '1'이 앞에서부터 또는 뒤에서부터 그룹화되어, 입력 바이너리 신호값에 무관하게 펄스폭만 다른 하나의 펄스로만 구동되므로, 디지털 디스플레이 화질 개선에 유리하다.
도 2는 종래의 Single-Pulse PWM 신호를 설명하기 위한 도면이다.
도 2를 참조하면, 종래의 Single-Pulse PWM 신호는 입력 데이터값에 따라 펄스가 끝나는 지점만 달라지도록 생성된 신호이다.
N 비트 디지털 신호를 픽셀에 전달할 때, 높은 화질의 디스플레이 장치의 영상 출력을 얻기 위하여, 입력 영상 신호의 값에 따라 하나의 펄스를 사용하되, 펄스폭만 바꾸는 single-pulse pulse-width modulator 또는 single-pulse PWM 방법을 사용하여 신호를 생성하는 것이 일반적이다. 이를 위해, N 비트 바이너리 신호를 (2N-1) 비트 써모미터(thermometer) 신호로 바꾸면 '1'이 연속으로 발생하는 PWM 신호로 나타낼 수 있다.
구체적으로, 3비트 입력신호의 십진수 데이터값이 0이면 펄스를 만들 필요가 없고, 3비트 입력신호의 십진수 데이터값이 0이 아니면 첫 번째 타임슬롯에서 하이(high)를 인가한 후, 데이터값의 크기에 따라 로우(low)가 되는 시점을 결정하도록 신호를 생성할 수 있다. 즉, 데이터값의 크기가 1인 경우, 첫 번째 타임슬롯에서 하이를 인가하고 두 번째 타임슬롯부터 로우를 인가할 수 있고, 데이터값의 크기가 3인 경우, 첫 번째 타임슬롯부터 세 번째 타임슬롯까지 하이를 인가한 후 네 번째 타임슬롯부터 로우를 인가하도록 신호를 생성할 수 있다. 이러한 PWM 신호를 생성하여, 데이터값의 크기에 따라 각 픽셀의 턴 온 점유율을 제어하여 디스플레이 장치를 구동할 수 있다.
도 3a 내지 도 3b는 종래의 픽셀 메모리의 동작원리를 개략적으로 설명하기 위한 회로도이다.
도 3a 내지 도 3b를 참조하면, 종래의 픽셀 메모리는 NMOS 또는 PMOS 트랜지스터를 스위치로 사용하여 구현할 수 있다.
NMOS 트랜지스터로 구현된 픽셀 메모리는 주사선 선택신호(ROW)가 하이가 되면 컬럼신호(COL)를 픽셀에 저장할 수 있고, PMOS 트랜지스터로 구현된 픽셀 메모리는 게이트가 로우일때 온되므로 반전 주사선 선택신호로 구동된다. 여기서, NMOS 트랜지스터와 PMOS 트핸지스터는 스위치로 기능할 수 있다.
종래의 픽셀 메모리를 사용하면, 주사선 선택신호(ROW)가 하이가 될 경우, 컬럼신호(COL)에 따라 픽셀에 하이 또는 로우가 저장되고, 도 1의 주사선 선택신호가 각 행을 위에서 아래로 스캔함에 따라 화소의 데이터값에 따라 컬럼신호가 계속 바뀌게 된다.
N 비트 디지털 신호를 픽셀에 전달할 때, 높은 화질의 디스플레이 영상을 출력하기 위하여, 입력 영상 신호의 값에 따라 하나의 펄스를 사용하는 PWM 방법을 사용하고, 이를 위해 N 비트 바이너리 신호를 (2N-1) 비트 써모미터 신호로 바꾸어 데이터값에 해당하는 만큼 '1'을 그룹으로 출력한 후 '0'을 출력하는 것이 일반적이다.
이러한 컬럼신호의 펄스를 만들기 위해, 도 1의 픽셀 구동방법을 사용할 경우, ROW 라인을 스캔함에 따라, COL 라인의 값이 자주 바뀌어 전력소모가 큰 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 컬럼(COL) 라인의 데이터값의 변동 횟수를 줄이면서, 각 픽셀에 원하는 데이터값을 전달하는 디스플레이 장치 및 이를 구동하는 디지털 화소 구동 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 디스플레이 장치는 복수 개의 픽셀, 상기 복수 개의 픽셀마다 구비되어 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 컬럼신호에 따라 해당하는 값을 픽셀에 저장하는 복수의 픽셀 메모리, 및 각 픽셀에 대한 데이터값에 대응하는 턴 온 시간 점유율로 상기 각 픽셀이 구동되도록 상기 주사선 선택신호, 상기 인에이블 신호, 상기 컬럼신호를 생성하여 해당 픽셀 메모리로 인가하는 제어부를 포함한다.
여기서, 복수 개의 픽셀은 R개의 행과 C개의 열을 갖는 매트릭스 형태로 배열되며, r번째 행, c번째 열에 배치된 픽셀을 구동하기 위한 픽셀 메모리에는 r번째 주사선 선택신호와 c번째 인에이블 신호선이 연결되고, 모든 픽셀 메모리에는 공통의 컬럼신호선이 연결되며, 제어부는 상기 데이터값이 N 비트인 경우, 상기 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여, 첫 번째 타임슬롯 동안만 하이인 컬림신호와, 각 타임슬롯을 R 등분한 시간구간 중 r번째 시간구간만 하이인 상기 r번째 주사선 선택신호를 생성하고, 데이터값이 0인 픽셀에 대한 픽셀 메모리에는 전체 타임슬롯 동안 로우인 인에이블 신호를 생성하고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 상기 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 r번째 시간구간만 하이인 인에이블 신호를 생성할 수 있다.
복수의 픽셀 메모리 각각은 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 인버터 메모리, 제3 NMOS 트랜지스터, 및 제4 NMOS 트랜지스터가 직렬 연결되고, 상기 제1 NMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 게이트 단자로 해당 픽셀의 주사선 선택신호가 인가되고, 상기 제2 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자로 해당 픽셀의 인에이블 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 드레인 단자로 공통의 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 소스 단자로 반전 공통의 컬럼신호가 인가되고, 상기 인버터 메모리에 컬럼신호가 전달될 수 있다.
복수의 픽셀 메모리 각각은 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 인버터 메모리, 제3 PMOS 트랜지스터, 및 제4 PMOS 트랜지스터가 직렬 연결되고, 상기 제1 PMOS 트랜지스터와 상기 제4 PMOS 트랜지스터의 게이트 단자로 해당 픽셀의 반전 주사선 선택신호가 인가되고, 상기 제2 PMOS 트랜지스터와 상기 제3 PMOS 트랜지스터의 게이트 단자로 해당 픽셀의 반전 인에이블 신호가 인가되고, 상기 제1 PMOS 트랜지스터의 소스 단자로 공통의 컬럼신호가 인가되고, 상기 제4 PMOS 트랜지스터의 드레인 단자로 반전 공통의 컬럼신호를 인가되고, 상기 인버터 메모리에 컬럼신호가 전달될 수 있다.
제어부는 다중화기(multiplexer) 및 적어도 하나의 논리회로를 포함하여 구성되고, 각 타임슬롯 순서를 N 비트로 변환 후 각 비트를 연산하여 상기 다중화기(multiplexer)의 선택신호로 입력하고, 상기 N 비트 데이터값과 상기 N 비트 타임슬롯 순서의 각 비트를 상기 적어도 하나의 논리회로로 제1 연산한 값과, 상기 적어도 하나의 논리회로로 제2 연산한 값을 상기 다중화기의 입력값으로 사용하여 상기 인에이블 신호를 생성할 수 있다.
또한, 본 발명의 다른 측면에 따른 디스플레이 장치는 복수 개의 픽셀, 상기 복수 개의 픽셀마다 구비되어 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 입력신호를 변경하여 해당 픽셀을 구동시키는 복수의 픽셀 메모리, 및 각 픽셀에 대한 데이터값에 대응하는 턴 온 시간 점유율로 상기 각 픽셀이 구동되도록 상기 주사선 선택신호, 상기 인에이블 신호를 해당 픽셀로 인가하는 제어부를 포함한다.
복수 개의 픽셀은 R개의 행과 C개의 열을 갖는 매트릭스 형태로 배열되며, r번째 행, c번째 열에 배치된 픽셀을 구동하기 위한 픽셀 메모리에는 r번째 주사선 선택신호와 c번째 인에이블 신호선이 연결되고, 제어부는 초기 입력신호를 로우로 설정하고, 상기 데이터값이 N 비트인 경우, 상기 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여, 각 타임슬롯을 R 등분한 시간구간 중 r번째 시간구간만 하이인 상기 r번째 주사선 선택신호를 생성하고, 데이터값이 0인 픽셀에 대한 픽셀 메모리에는 전체 타임슬롯 동안 로우인 인에이블 신호를 생성하고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 상기 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 시간구간만 하이인 인에이블 신호를 생성할 수 있다.
복수의 픽셀 메모리에는 공통의 리셋신호선이 연결되어 주기적으로 리셋신호를 인가할 수 있다.
복수의 픽셀 메모리 각각은 T 플립플롭, 또는 D 플립플롭과 앤드 게이트로 구성될 수 있다.
제어부는 다중화기(multiplexer) 및 적어도 하나의 논리회로를 포함하여 구성되고, 각 타임슬롯 순서를 N 비트로 변환 후 각 비트를 연산하여 상기 다중화기(multiplexer)의 선택신호로 입력하고, 상기 N 비트 데이터값과 상기 N 비트 타임슬롯 순서의 각 비트를 상기 적어도 하나의 논리회로로 제1 연산한 값과, 상기 적어도 하나의 논리회로로 제2 연산한 값을 상기 다중화기의 입력값으로 사용하여 상기 인에이블 신호를 생성할 수 있다.
본 발명에 따르면, 고해상도, 화소당 높은 프레임율, 및 높은 그레이 스케일 표현 능력을 요구하는 디스플레이 장치에서 타임슬롯마다 픽셀로 인가하는 신호 변화를 상대적으로 줄임으로써 화소를 구동하기 위한 전력 소모를 줄일 수 있다는 장점이 있다.
또한, 본 발명은 디스플레이 장치 내의 전체 신호 변화를 최소화함으로써 전력 소모를 줄일 수 있다는 장점이 있다.
도 1은 종래의 표시 장치의 디지털 화소 구동 방법을 설명하기 위한 도면이다.
도 2는 종래의 Single-Pulse PWM 신호를 설명하기 위한 도면이다.
도 3a 내지 도 3b는 종래의 픽셀 메모리의 동작원리를 개략적으로 설명하기 위한 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 디스플레이 장치의 개략적인 구성도이다.
도 5a 내지 도 5b는 본 발명의 제1 실시예에 따른 디스플레이 장치의 픽셀 메모리의 동작원리를 개략적으로 설명하기 위한 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 디스플레이 장치를 구동하기 위한 인에이블 신호 생성방법을 개략적으로 설명하기 위한 흐름도이다.
도 7 내지 도 8은 본 발명의 제1 실시예에 따른 디스플레이 장치의 화소 구동 신호를 설명하기 위한 도면들이다.
도 9는 본 발명의 제1 실시예에 따른 디스플레이 장치의 인에이블 신호를 생성하는 논리회로이다.
도 10은 본 발명의 제2 실시예에 따른 디스플레이 장치의 개략적인 구성도이다.
도 11은 본 발명의 제2 실시예에 따른 픽셀 메모리의 동작원리를 개략적으로 설명하기 위한 회로도이다.
도 12은 본 발명의 제2 실시예에 따른 디스플레이 장치의 화소 구동 신호를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 4는 본 발명의 제1 실시예에 따른 디스플레이 장치의 개략적인 구성도이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 디스플레이 장치는 복수의 픽셀(110), 복수의 픽셀 메모리(120) 및 제어부(미도시)를 포함하여 구성될 수 있다.
먼저, 복수의 픽셀(110)은 C개의 열과 R개의 행의 매트릭스 형태로 배열될 수 있다. 각 픽셀(110)은 일정한 면적을 가지며, 픽셀 구동 신호에 따라 온 또는 오프가 결정될 수 있다. 각 픽셀(110)의 '1' 또는 '0'의 점유율(시간 또는 면적)에 따라 화소의 계조가 결정될 수 있다. 예를 들어, '0'이 많을수록 black에 가깝고, '1'이 많을수록 white에 가까울 수 있다. 또는, 각 픽셀(110)을 구성하는 물질이나 전압에 의해 반대로 0'이 많을수록 white에 가깝고, '1'이 많을수록 black에 가까울 수 있다.
복수의 픽셀 메모리(120)는 각 픽셀(110)마다 구비되어 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 컬럼신호에 따라 해당 픽셀의 디스플레이 소자를 구동시킬 수 있다. 즉, 하나의 픽셀(110)마다 하나의 픽셀 메모리(120)가 구비되고, r번째 행, c번째 열에 배치된 픽셀(110)을 구동하기 위한 픽셀 메모리(120)에는 r번째 주사선 선택신호와 c번째 인에이블 신호선이 연결되고, 모든 픽셀 메모리에는 공통의 컬럼신호선이 연결될 수 있다. 이때, 해당 픽셀 메모리(120)로 인가되는 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때(모두 '하이' 신호), 컬럼신호에 따라 해당 픽셀을 구동시킬 수 있다. 각각의 픽셀 메모리(120)는 다수의 트랜지스터와 인버터로 구성될 수 있다. 여기서, 다수의 트랜지스터는 스위치로 기능할 수 있다.
도 5a 내지 도 5b는 본 발명의 제1 실시예에 따른 디스플레이 장치의 픽셀 메모리의 동작원리를 개략적으로 설명하기 위한 회로도이다.
도 5a를 참조하면, 각각의 픽셀 메모리(120)는 4개의 NMOS 트랜지스터와 인퍼터 메모리로 구성될 수 있다. 구체적으로, 각각의 픽셀 메모리(120)는 제1 NMOS 트랜지스터(M1), 제2 NMOS 트랜지스터(M2), 인버터 메모리, 제3 NMOS 트랜지스터(M3), 및 제4 NMOS 트랜지스터(M4)가 직렬 연결될 수 있다. 이때, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 해당 픽셀의 주사선 선택신호(ROW)가 인가되고, 제2 NMOS 트랜지스터(M2)와 제3 NMOS 트랜지스터(M3)의 게이트 단자로 해당 픽셀의 인에이블 신호(enable)가 인가될 수 있다. 또한, 제1 NMOS 트랜지스터(M1)의 드레인 단자로 공통의 컬럼신호(COL)가 인가되고, 제4 NMOS 트랜지스터(M4)의 소스 단자로 반전 공통의 컬럼신호(COLb)가 인가되고, 인버터 메모리에 임시로 저장된 신호가 픽셀 디스플레이 소자(display)로 전달될 수 있다. 여기서, 인버터 메모리는 두 개의 인퍼터 회로로 구성될 수 있다. 따라서, 주사선 선택신호(ROW)와 인에이블 신호(enable)가 모두 선택된 경우('1' 또는 '하이' 신호), 제1 내지 제4 NMOS 트랜지스터(M1-M4)가 모두 온이 되어, 컬럼신호(COL)가 픽셀 디스플레이 소자(display)로 전달될다. 반면, 주사선 선택신호(ROW) 또는 인에이블 신호(enable) 중 적어도 하나가 선택되지 않은 경우('0' 또는 '로우' 신호), 제1 내지 제4 NMOS 트랜지스터(M1-M4) 중 적어도 하나가 오프되어, 컬럼신호(COL)는 픽셀 디스플레이 소자(display)로 전달되지 못하므로 이전에 전달된 컬럼신호가 픽셀 디스플레이 소자(display)에 유지된다. 도 5a의 주사선 선택신호(ROW)와 인에이블 신호(enable)가 인가되는 위치가 서로 바뀌어도 동작 원리는 동일하다.
도 5b를 참조하면, 각각의 픽셀 메모리(120)는 4개의 PMOS 트랜지스터와 인버터 메모리로 구성될 수 있다. 구체적으로, 각각의 픽셀 메모리(120)는 제1 PMOS 트랜지스터(M1), 제2 PMOS 트랜지스터(M2), 인버터 메모리, 제3 PMOS 트랜지스터(M3), 및 제4 PMOS 트랜지스터(M4)가 직렬 연결될 수 있다. 각각의 픽셀 메모리(120)는 제1 PMOS 트랜지스터(M1)와 제4 PMOS 트랜지스터(M4)의 게이트 단자로 해당 픽셀의 반전 주사선 선택신호가 인가되고, 제2 PMOS 트랜지스터(M2)와 제3 PMOS 트랜지스터(M3)의 게이트 단자로 해당 픽셀의 반전 인에이블 신호가 인가될 수 있다. 또한, 제1 PMOS 트랜지스터(M1)의 소스 단자로 공통의 컬럼신호가 인가되고, 제4 PMOS 트랜지스터(M4)의 드레인 단자로 반전 공통의 컬럼신호를 인가되고, 인버터 메모리에 임시로 저장된 신호가 픽셀 디스플레이 소자(display)로 전달될 수 있다. 따라서, 주사선 선택신호(ROW)와 인에이블 신호(enable)가 모두 선택된 경우('1' 또는 '하이' 신호), 제1 내지 제4 PMOS 트랜지스터(M1-M4)가 모두 온이 되어, 컬럼신호가 픽셀 디스플레이 소자(display)로 전달된다. 반면, 주사선 선택신호(ROW) 또는 인에이블 신호(enable) 중 적어도 하나가 선택되지 않은 경우('0' 또는 '로우' 신호), 제1 내지 제4 PMOS 트랜지스터(M1-M4) 중 적어도 하나가 오프되어, 컬럼신호는 픽셀 디스플레이 소자(display)로 전달되지 못하므로 이전에 전달된 컬럼신호가 픽셀 디스플레이 소자(display)에 유지된다. 도 5b의 주사선 선택신호(ROW)와 인에이블 신호(enable)의 위치가 서로 바뀌어도 동작 원리는 동일하다.
도 5a 내지 도 5b에 포함된 NMOS 트랜지스터 또는 PMOS 트랜지스터는 스위치로 기능할 수 있다.
상기의 픽셀 메모리(120)의 회로 구성은 일 실시예일뿐이며 주사선 선택신호(ROW)와 인에이블 신호(enable)가 모두 선택되었을때(모두 '하이' 신호), 컬럼신호에 따라 픽셀을 구동시킬 수 있도록 다양한 회로소자로 구성될 수 있다.
제어부(미도시)는 각 픽셀(110)에 대한 데이터값에 대응하는 턴 온 시간 점유율로 각 픽셀(110)이 구동되도록 주사선 선택신호, 인에이블 신호, 컬럼신호를 생성하여 해당 픽셀 메모리(120)로 인가할 수 있다. 구체적으로, 제어부는 데이터값이 N 비트인 경우, 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여, 첫 번째 타임슬롯 동안만 하이인 컬림신호와, 각 타임슬롯을 R 등분한 시간구간 중 r번째 시간구간만 하이인 r번째 주사선 선택신호를 생성할 수 있다. 또한, 제어부는 데이터값이 0인 픽셀에 대한 픽셀 메모리에는 전체 타임슬롯 동안 로우인 인에이블 신호를 생성하고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 r번째 시간구간만 하이인 인에이블 신호를 생성할 수 있다. 제어부는 다중화기(multiplexer) 및 적어도 하나의 논리회로를 포함하여 구성될 수 있다. 제어부는 각 타임슬롯 순서를 N 비트로 변환 후 각 비트를 연산하여 다중화기(multiplexer)의 선택신호로 입력하고, N 비트 데이터값과 N 비트 타임슬롯 순서의 각 비트를 적어도 하나의 논리회로로 제1 연산한 값과, 적어도 하나의 논리회로로 제2 연산한 값을 다중화기의 입력값으로 사용하여 인에이블 신호를 생성할 수 있다. 상기의 제어부의 구성과 인에이블 신호의 생성 방법은 일 실시예일뿐이고 다양한 회로 소자로 구성되고, 다양한 신호 생성방법이 사용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 주사선 선택신호, 인에이블 신호, 및 컬럼신호의 생성방법과 픽셀 구동방법을 설명하도록 한다.
도 6은 본 발명의 제1 실시예에 따른 디스플레이 장치를 구동하기 위한 인에이블 신호 생성방법을 개략적으로 설명하기 위한 흐름도이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 디스플레이 장치를 구동하기 위한 인에이블 신호 생성방법은 타임슬롯의 순서를 0부터 순차적으로 증가시키면서 주사선 스캔을 통해 각 행의 픽셀 데이터값에 따라 인에이블 신호를 생성할 수 있다.
본 발명의 제1 실시예에 따른 인에이블 신호 생성방법은 각 열의 인에이블 신호(enable_1, enable_2, .., enable_c)를 생성하는 방법으로, 동일한 열에 포함되는 다수의 픽셀들의 인에이블 신호를 각각 결정한 후, 이를 결합하여 각 열의 최종 인에이블 신호(enable_c)를 생성할 수 있다. 여기서, 인에이블 신호 생성 방법은 동일한 열에 포함되는 각 픽셀의 인에이블 신호를 생성하는 방법을 의미한다. 이하의 설명에서는 픽셀이 인에이블 되는 경우의 로직을 '1'로, 디스에이블 되는 경우의 로직을 '0'으로 설계한 경우를 예로 들어 설명하지만, 그 반대의 로직 값을 갖도록 논리회로를 구성하는 것도 가능하다.
구체적으로, 초기에 타임슬롯의 순서(S)를 0으로 설정하고(S610), 타임슬롯의 순서(S)가 0부터 시작되는지 판단할 수 있다(S620). 타임슬롯의 순서가 0이고 데이터값의 크기가 0인지 판단하여(S630), 데이터값의 크기가 0이면(예), 인에이블 신호를 0으로 결정한다(S640). 타임슬롯의 순서가 0이고 데이터값의 크기가 0이 아니면(아니오), 인에이블 신호를 1로 결정한다(S660).
또한, 타임슬롯의 순서(S)가 0이 아닌 경우(아니오), 데이터값의 크기와 타임슬롯의 순서가 동일한지 판단하고(S650), 데이터값의 크기와 타임슬롯의 순서가 동일한 경우(예), 인에이블 신호를 1로 결정하고(S660), 동일하지 않는 경우, 인에이블 신호를 0으로 결정한다(S640). 이때, 데이터값이 N비트인 경우, 타임슬롯의 순서는 0부터 (2N-1)까지 2N개의 타임슬롯으로 구분될 수 있다. 따라서, 데이터값의 크기가 3인 경우, 0번째 타임슬롯과 3번째 타임슬롯의 인에이블 신호가 1로 결정될 수 있다.
위의 인에이블 신호 결정이 모든 주사선에 대하여 이루어졌는지, 즉, 주사선 스캔이 완료되었는지 판단하고(S670), 주사선 스캔이 완료되지 않았으면(아니오), 다음 주사선(ROW)을 선택하여(S680) S620 단계부터 S670 단계를 반복하여 수행할 수 있다. 여기서, 주사선 스캔은 복수 개의 픽셀이 R개의 행과 C개의 열로 구성된 매트릭스 형태로 배치된 경우, 주사선 선택신호에 의해 R개의 행을 순차적으로 선택하는 과정을 의미하며, 주사선 스캔이 완료된 것은 하나의 타임슬롯동안 R개의 행이 모두 선택된 것을 의미한다. 주사선 스캔이 완료된 경우(예), 타임슬롯의 순서(S)가 (2N-1)인지 판단하고(S700), 타임슬롯의 순서(S)가 (2N-1)인 경우, 생성된 인에이블 신호들을 결합하여 최종 인에이블 신호를 생성할 수 있다(S710). 반면, 타임슬롯의 순서(S)가 (2N-1)이 아닌 경우, 타임슬롯의 순서(S)를 (S+1)로 증가시켜(S690) 다음 타임슬롯의 인에이블 신호를 생성할 수 있다.
상기의 인에이블 신호 생성방법은 본 발명의 제2 실시예에 따른 디스플레이 장치의 인에이블 신호에도 동일하게 적용될 수 있다. 아래 도 7 내지 도 8을 참조하여, 구체적으로 각 열의 인에이블 신호(enable_c)를 생성하는 방법을 구체적으로 설명하도록 한다.
도 7 내지 도 8은 본 발명의 제1 실시예에 따른 디스플레이 장치의 화소 구동 신호를 설명하기 위한 도면들이다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 디스플레이 장치의 주사선 선택신호(ROW)는 R개의 행과 C개의 열로 구성된 복수의 픽셀의 각 행을 선택하는 신호이고, 컬럼신호(COL)는 각 행이 선택되었을 때, 각 열에 해당하는 픽셀로 인가하는 신호를 의미한다.
주사선 선택신호(ROW)는 하나의 타임슬롯을 R개의 행으로 나눈 1/R 시간동안 각 행을 선택하고, 다음 1/R 시간동안 그 다음 행을 선택하도록 구성된다. 또한, 컬럼신호(COL)는 각 행에 주사선 선택신호가 인가되는 동안 특정 열의 픽셀을 선택하는 신호로, COL_1은 첫 번째 열의 픽셀을 선택하는 신호이다. 예를 들어, 첫 번째 행의 주사선 선택신호(ROW_1)가 인가되는 동안 첫 번째 열의 픽셀(Pixel 11)로 공통의 컬럼신호를 인가되고, 두 번째 행의 주사선 선택신호(ROW_2)가 인가되는 동안 첫 번째 열의 픽셀(Pixel 12)로 컬럼신호의 데이터가 인가된다.
도 8을 참조하면, 본 발명의 제1 실시예에 따른 디스플레이 장치의 화소 구동 신호는 각 행을 선택하는 주사선 선택신호(ROW_1 내지 ROW_R), 공통의 컬럼신호(COL_CM) 및 인에이블 신호(enable_1 내지 enable_C)를 포함하여 구성된다. 도 8에서는 편의상 각 타임슬롯마다 ROW_3~ROW_(R-1)에 해당하는 부분을 압축하여 표시하였다.
각 행을 선택하는 주사선 선택신호(ROW_1 내지 ROW_R)는 타임슬롯(0, 1, 2, 3, 4, 5, 6, 7) 각각을 R등분하고, 첫 번째 행을 선택하기 위한 주사선 선택신호인 ROW_1은 각 타임슬롯의 첫 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복된다. 또한, 두 번째 행을 선택하기 위한 주사선 선택신호인 ROW_2는 각 타임슬롯의 두 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복된다. 마찬가지로, r번째 행을 선택하기 위한 주사선 선택신호인 ROW_r은 각 타임슬롯의 r 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복되는 신호이다.
데이터값이 N 비트인 경우, 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여 픽셀의 턴온 시간 점유율로 데이터값을 나타낼 수 있다. 구체적으로, 데이터값이 3비트인 경우, 8개의 타임슬롯(0, 1, 2, 3, 4, 5, 6, 7)으로 분할하여, 픽셀을 제어할 수 있다.
본 발명에 따르면, 각 픽셀을 제어하기 위하여, 공통의 컬럼신호(COL_CM)은 2N 개의 타임슬롯 중 첫 번째 타임슬롯 동안만 하이이고, 나머지 타임슬롯 동안은 로우인 신호로 생성될 수 있다.
인에이블 신호(enable_1 내지 enable_C)는 데이터값에 따라 데이터값이 0인 경우 전체 타임슬롯 동안 로우인 신호이고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 r번째 시간구간만 하이인 신호이다. 이때, 인에이블 신호(enable_1 내지 enable_C)는 동일한 열에 포함된 복수개의 픽셀들로 인가될 인에이블 신호를 결합한 형태로 각 열마다 인가될 수 있다. 즉, 첫 번째 열로 인가될 인에이블 신호 enable_1은 Pixel_11에 대한 인에이블 신호, Pixel_12에 대한 인에이블 신호, Pixel_13에 대한 인에이블 신호, .. , Pixel_1R에 대한 인에이블 신호를 결합하여 생성될 수 있다.
구체적으로, Pixel_11의 3비트 데이터값이 [011]이고, ixel_12 내지 Pixel_1R의 3비트 데이터값이 [000]인 경우, Pixel_11로 출력되는 신호는 타임슬롯 0부터 타임슬롯 2까지 하이이고, 타임슬롯 3부터 타임슬롯 7까지 로우인 신호이고, Pixel_12 내지 Pixel_1R로 출력되는 신호는 타임슬롯 0부터 7까지 로우인 신호가 된다. 이때, 각 픽셀로 출력되는 신호는 각 픽셀의 주사선 선택신호의 라이징 타임(rising time)과 폴링 타임(falling time)에 각각 하이 또는 로우로 변경될 수 있다. 여기서, Pixel_11에 대한 인에이블 신호는 첫 번째 타임슬롯과 4번째 타임슬롯의 주사선 선택신호에 대응하는 첫 번째 시간구간만 하이인 신호이고, Pixel_12 내지 Pixel_1R에 대한 인에이블 신호는 모든 타임슬롯이 로우인 신호이므로, 첫 번째 행으로 인가되는 인에이블 신호인 enable_1은 Pixel_11에 대한 인에이블 신호와 동일하다.
다른 예로, Pixel_21의 3비트 데이터값이 [011]인 경우, Pixel_21로 출력되는 신호는 타임슬롯 0부터 타임슬롯 2까지 하이이고, 타임슬롯 3부터 타임슬롯 7까지 로우인 신호가 출력될 수 있다. 또한, Pixel_22의 3비트 데이터값이 [010]인 경우, Pixel_22로 출력되는 신호는 타임슬롯 0부터 타임슬롯 1까지 하이이고, 타임슬롯 2부터 타임슬롯 7까지 로우인 신호가 출력될 수 있다. Pixel_23 내지 Pixel_2R의 3비트 데이터값이 [000]인 경우, Pixel_23 내지 Pixel_2R로 출력되는 신호는 타임슬롯 0부터 7까지 로우인 신호가 출력될 수 있다. 이때, Pixel_22 내지 Pixel_2R로 출력되는 신호는 각 행의 주사선 선택신호의 라이징 타임 또는 폴링 타임에 '하이' 또는 '로우'로 변경될 수 있다.
마찬가지 방법으로, 두 번째 행에 포함되는 각 픽셀에 대한 인에이블 신호를 결합하여 enable_2를 생성할 수 있다. 즉, Pixel_21에 대한 인에이블 신호는 첫 번째 타임슬롯과 4번째 타임슬롯의 주사선 선택신호에 대응하는 첫 번째 시간구간만 하이인 신호이고, Pixel_22에 대한 인에이블 신호는 첫 번째 타임슬롯과 3번째 타임슬롯의 주사선 선택신호에 대응하는 두 번째 시간구간만 하이인 신호이고, Pixel_23 내지 Pixel_2R에 대한 인에이블 신호는 모든 타임슬롯이 로우인 신호이므로, 두 번째 행으로 인가되는 인에이블 신호인 enable_2는 Pixel_21에 대한 인에이블 신호와 Pixel_22에 대한 인에이블 신호를 결합한 신호이다.
상기와 같이, 각 픽셀들의 데이터값에 따라 인에이블 신호가 생성될 수 있다.
도 9는 본 발명의 제1 실시예에 따른 디스플레이 장치의 인에이블 신호를 생성하는 논리회로이다.
앞서 설명한 바와 같이, 제어부는 데이터값이 0인 픽셀에 대한 픽셀 메모리에는 전체 타임슬롯 동안 로우인 인에이블 신호를 생성하고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 r번째 시간구간만 하이인 인에이블 신호를 생성할 수 있다.
제어부는 다중화기(multiplexer) 및 적어도 하나의 논리회로를 포함하여 구성될 수 있다. 상기의 인에이블 신호의 생성 방법은 각 타임슬롯 순서를 N 비트로 변환 후 각 비트를 연산하여 다중화기(multiplexer)의 선택신호로 입력하고, N 비트 데이터값과 N 비트 타임슬롯 순서의 각 비트를 적어도 하나의 논리회로로 제1 연산한 값과, 적어도 하나의 논리회로로 제2 연산한 값을 다중화기의 입력값으로 사용하여 인에이블 신호를 생성할 수 있다.
구체적으로, 각 타임슬롯 순서를 3비트로 변환하면 타임슬롯0=[000], 타임슬롯1=[001], 타임슬롯2=[010], 타임슬롯3=[011] 등과 같이 나타낼 수 있고, 타임슬롯의 각 비트 T0, T1, T2를 Not Inverter에 적용한 후 AND Gate를 적용한 값을 선택신호(S)로 정의한다. 또한, N 비트의 데이터값의 각 비트 D0, D1, D2와 타임슬롯의 각 비트 T0, T1, T2를 XNOR 연산한 후 AND Gate를 적용한 값을 제1 연산한 값으로 정의하고, 제1 연산한 값을 Not Inverter에 적용한 값을 제2 연산한 값으로 정의하여, 제1 연산한 값과 제2 연산한 값을 다중화기의 입력값(A, B)으로 사용할 수 있다. 제어부는 상기의 선택신호(S), 두 개의 입력값(A, B)을 다중화기에 적용하여 인에이블 신호를 생성할 수 있다. 여기서, 두 개의 입력값(T, D)가 동일한 경우, XNOR 회로를 통과한 결과값은 '1'로, 상이한 경우는 XNOR 회로를 통과한 결과값은 '0'으로 생성될 수 있다. 즉, [T0, D0], [T1, D1], [T2, D2]가 [00] 또는 [11]인 경우, XNOR 회로를 통과한 결과값은 '1'로, 상이한 경우는 XNOR 회로를 통과한 결과값은 '0'으로 생성될 수 있다.
도 10은 본 발명의 제2 실시예에 따른 디스플레이 장치의 개략적인 구성도이다.
도 10을 참조하면, 본 발명의 제2 실시예에 따른 디스플레이 장치는 복수 개의 픽셀(210), 복수의 픽셀 메모리(220) 및 제어부(미도시)를 포함하여 구성될 수 있다.
먼저, 복수의 픽셀(210)은 C개의 열과 R개의 행의 매트릭스 형태로 배열될 수 있다. 각 픽셀(210)은 일정한 면적을 가지며, 픽셀 구동 신호에 따라 온 또는 오프가 결정될 수 있다. 각 픽셀(210)의 '1' 또는 '0'의 점유율(시간 또는 면적)에 따라 화소의 계조가 결정될 수 있다. 예를 들어, '0'이 많을수록 black에 가깝고, '1'이 많을수록 white에 가까울 수 있다. 또는, 각 픽셀(210)을 구성하는 물질이나 전압에 의해 반대로 0'이 많을수록 white에 가깝고, '1'이 많을수록 black에 가까울 수 있다.
복수의 픽셀 메모리(220)는 복수 개의 픽셀(210)마다 구비되어 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 입력신호를 변경하여 해당 픽셀을 구동시킬 수 있다. 즉, 하나의 픽셀(210)마다 하나의 픽셀 메모리(220)가 구비되고, r번째 행, c번째 열에 배치된 픽셀(210)을 구동하기 위한 픽셀 메모리(220)에는 r번째 주사선 선택신호와 c번째 인에이블 신호선이 연결된다. 이때, 해당 픽셀 메모리(220)로 인가되는 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때(모두 '하이' 신호), 해당 픽셀로 입력되는 입력신호가 0에서 1 또는 1에서 0으로 변경될 수 있다.복수의 픽셀 메모리(220)는 공통의 리셋신호선이 연결되어 각 픽셀로 주기적으로 리셋신호를 인가할 수 있다. 각각의 픽셀 메모리(220)는 T 플립플롭, 또는 D 플립플롭과 앤드 게이트로 구성될 수 있다.
도 11은 본 발명의 제2 실시예에 따른 픽셀 메모리의 동작원리를 개략적으로 설명하기 위한 회로도이다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 픽셀 메모리는 주사선 선택신호와 인에이블 신호를 앤드 게이트(AND Gate)에 적용한 입력신호(CLK)에 따라 D 플립플롭의 출력신호(Q)를 결정할 수 있다. 이때, 입력신호(CLK)가 '1'인 경우, 픽셀 출력은 변경(반전)될 수 있다. 예를 들어, 픽셀 출력(Q)이 '0'인 상태에서 입력신호(CLK)가 '1'이 되면, 픽셀 출력(Q)은 '1'로 변경되고, 픽셀 출력(Q)이 '1'인 상태에서 입력신호(CLK)가 '0'이 되면, 픽셀 출력(Q)은 '0'으로 변경된다. 실시예에 따라서는 입력신호(CLK)에 라이징 펄스(rising pulse)가 입력될 때 또는 폴링 펄스(falling pulse)가 입력될 때 출력값이 반전되도록 구성할 수도 있다.
앤드 게이트와 D 플립플롭을 사용하여 픽셀 메모리를 구성하는 이외에도 T 플립플롭을 사용하거나 다른 회소 소자를 사용하여 픽셀 메모리를 구성할 수 있다.
제어부(미도시)는 각 픽셀(210)에 대한 데이터값에 대응하는 턴 온 시간 점유율로 각 픽셀(210)이 구동되도록 주사선 선택신호, 인에이블 신호를 생성하여 해당 픽셀 메모리(220)로 인가할 수 있다. 구체적으로, 제어부는 초기 입력신호를 로우로 설정하고 데이터값이 N 비트인 경우, 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여, 각 타임슬롯을 R 등분한 시간구간 중 r번째 시간구간만 하이인 r번째 주사선 선택신호를 생성할 수 있다. 또한, 제어부는 데이터값이 0인 픽셀에 대한 픽셀 메모리에는 전체 타임슬롯 동안 로우인 인에이블 신호를 생성하고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 시간구간만 하이인 인에이블 신호를 생성할 수 있다. 제어부는 다중화기(multiplexer) 및 적어도 하나의 논리회로를 포함하여 구성될 수 있다. 제어부는 각 타임슬롯 순서를 N 비트로 변환 후 각 비트를 연산하여 다중화기(multiplexer)의 선택신호로 입력하고, N 비트 데이터값과 N 비트 타임슬롯 순서의 각 비트를 적어도 하나의 논리회로로 제1 연산한 값과, 적어도 하나의 논리회로로 제2 연산한 값을 다중화기의 입력값으로 사용하여 인에이블 신호를 생성할 수 있다. 상기의 제어부의 구성과 인에이블 신호의 생성 방법은 일 실시예일뿐이고 다양한 회로 소자로 구성되고, 다양한 신호 생성방법이 사용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 주사선 선택신호, 인에이블 신호, 및 픽셀 입력신호의 생성방법과 픽셀 구동방법을 설명하도록 한다.
도 12는 본 발명의 제2 실시예에 따른 디스플레이 장치의 화소 구동 신호를 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 디스플레이 장치의 주사선 선택신호(ROW)는 R개의 행과 C개의 열로 구성된 복수의 픽셀의 각 행을 선택하는 신호(ROW_1 내지 ROW_R)이고, 인에이블 신호(enable_1 내지 enable_C)는 각 행에 포함된 픽셀의 데이터값에 따라 각 행에 포함된 픽셀의 출력값을 변경하기 위한 제어신호를 의미한다. 도 11에서는 편의상 각 타임슬롯마다 ROW_3~ROW_(R-1)에 해당하는 부분을 압축하여 표시하였다.
주사선 선택신호(ROW_1 내지 ROW_R)는 하나의 타임슬롯을 R개의 행으로 나눈 1/R 시간동안 각 행을 선택하고, 다음 1/R 시간동안 그 다음 행을 선택하도록 구성된다. 데이터값이 N 비트인 경우, 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여 픽셀의 턴온 시간 점유율로 데이터값을 나타낼 수 있다. 구체적으로, 데이터값이 3비트인 경우, 8개의 타임슬롯(0, 1, 2, 3, 4, 5, 6, 7)으로 분할하여, 픽셀을 제어할 수 있다.
본 발명에 따르면, 각 픽셀을 제어하기 위하여, 각 행을 선택하는 주사선 선택신호(ROW_1 내지 ROW_R)는 타임슬롯(0, 1, 2, 3, 4, 5, 6, 7) 각각을 R등분하고, 첫 번째 행을 선택하기 위한 주사선 선택신호인 ROW_1은 각 타임슬롯의 첫 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복된다. 또한, 두 번째 행을 선택하기 위한 주사선 선택신호인 ROW_2는 각 타임슬롯의 두 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복된다. 마찬가지로, r번째 행을 선택하기 위한 주사선 선택신호인 ROW_r은 각 타임슬롯의 r 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복되는 신호이다.
인에이블 신호(enable_1 내지 enable_C)는 데이터값에 따라 데이터값이 0인 경우 전체 타임슬롯 동안 로우인 신호이고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 r번째 시간구간만 하이인 신호이다. 이때, 인에이블 신호(enable_1 내지 enable_C)는 동일한 열에 포함된 복수개의 픽셀들로 인가될 인에이블 신호를 결합한 형태로 각 열마다 인가될 수 있다. 즉, 첫 번째 열로 인가될 인에이블 신호 enable_1은 Pixel_11에 대한 인에이블 신호, Pixel_12에 대한 인에이블 신호, Pixel_13에 대한 인에이블 신호, .. , Pixel_1R에 대한 인에이블 신호를 결합하여 생성될 수 있다. 마찬가지로, c 번째 열로 인가될 인에이블 신호 enable_c는 Pixel_c1에 대한 인에이블 신호, Pixel_c2에 대한 인에이블 신호, ..., Pixel_cR에 대한 인에이블 신호를 결합하여 생성될 수 있다.
구체적으로, Pixel_11의 3비트 데이터값이 [011]인 경우, Pixel_11로 출력되는 신호는 타임슬롯 0부터 타임슬롯 2까지 하이이고, 타임슬롯 3부터 타임슬롯 7까지 로우인 신호가 출력될 수 있다. Pixel_12 내지 Pixel_1R의 3비트 데이터값이 [000]인 경우, Pixel_12 내지 Pixel_1R로 출력되는 신호는 타임슬롯 0부터 7까지 로우인 신호가 출력된다. 이때, Pixel_11에 대한 인에이블 신호는 첫 번째 타임슬롯과 4번째 타임슬롯의 주사선 선택신호에 대응하는 첫 번째 시간구간만 하이인 신호이고, Pixel_12 내지 Pixel_1R에 대한 인에이블 신호는 모든 타임슬롯이 로우인 신호이므로, 첫 번째 행으로 인가되는 인에이블 신호인 enable_1은 Pixel_11에 대한 인에이블 신호와 동일하다. 각 픽셀의 출력신호와 인에이블 신호는 각 픽셀의 주사선 선택신호의 라이징 타임과 폴링 타임에 '하이' 또는 '로우'로 변경될 수 있다.
다른 예로, Pixel_21의 3비트 데이터값이 [001]인 경우, Pixel_21로 출력되는 신호는 타임슬롯 0만 하이이고, 타임슬롯 1부터 타임슬롯 7까지 로우인 신호가 출력될 수 있다. 또한, Pixel_22의 3비트 데이터값이 [010]인 경우, Pixel_22로 출력되는 신호는 타임슬롯 0부터 타임슬롯 1까지 하이이고, 타임슬롯 2부터 타임슬롯 7까지 로우인 신호가 출력될 수 있다. 이때, 각 픽셀의 출력신호와 인에이블 신호는 각 픽셀의 주사선 선택신호의 라이징 타임과 폴링 타임에 '하이' 또는 '로우'로 변경되므로, Pixel_21과 Pixel_22의 출력신호의 라이징 타임과 폴링 타임은 각 픽셀의 주사선 선택신호의 라이징 타임과 폴링 타임을 기초하여 변경된다. Pixel_23 내지 Pixel_2R의 3비트 데이터값이 [000]인 경우, Pixel_23 내지 Pixel_2R로 출력되는 신호는 타임슬롯 0부터 7까지 로우인 신호가 출력될 수 있다.
따라서, 제1 실시예와 마찬가지 방법으로, 두 번째 열에 포함되는 각 픽셀에 대한 인에이블 신호를 결합하여 enable_2를 생성할 수 있다. 즉, Pixel_21에 대한 인에이블 신호는 첫 번째 타임슬롯과 2번째 타임슬롯의 주사선 선택신호의 라이징 타임과 폴링 타임에 대응하는 첫 번째 시간구간만 하이인 신호이고, Pixel_22에 대한 인에이블 신호는 첫 번째 타임슬롯과 3번째 타임슬롯의 주사선 선택신호에 대응하는 두 번째 시간구간만 하이인 신호이고, Pixel_23 내지 Pixel_2R에 대한 인에이블 신호는 모든 타임슬롯이 로우인 신호이므로, 두 번째 행으로 인가되는 인에이블 신호인 enable_2는 Pixel_21에 대한 인에이블 신호와 Pixel_22에 대한 인에이블 신호를 결합한 신호이다.
상기와 같이, 각 픽셀들의 데이터값에 따라 인에이블 신호가 생성되어, 각 픽셀들의 데이터값에 따라 턴온 시간 점유율을 제어할 수 있다. 주사선 선택신호가 모든 행의 픽셀을 선택한 이후, 각 컬럼으로 리셋 신호를 주기적으로 인가하여 각 픽셀에 잔여하는 출력값을 제거함으로써, 각 픽셀의 데이터값의 턴온 시간 점유율의 정확도를 증가시킬 수 있다.
본 발명의 실시예들에 따르면, 공통의 컬럼신호를 인가하고 데이터값에 따라 출력신호가 변경되는 타임슬롯만 나타내도록 인에이블 신호를 생성하거나, 컬럼신호를 인가하지 않고 각 픽셀의 데이터값이 변경될 타음슬롯만 나타내도록 인에이블 신호를 생성하여 각 픽셀을 구동함으로써, 디스플레이 장치 내의 전체 신호 변화를 최소화함으로써 전력 소모를 줄일 수 있다는 장점이 있다.
Full-HD 디스플레이에서 이러한 컬럼신호 라인의 트랜지션(transition) 횟수와 인에이블 신호의 트랜지션 회수를 시뮬레이션해보면, 전체 ROW 라인을 1080개, 영상 신호를 8 비트라 가정했을 때, 홀수번째 행에 위치한 픽셀은 8비트의 신호의 최소값('0')을 짝수번째 행에 위치한 픽셀은 8비트 신호의 최대값('255')을 가진다고 하면, 제1 실시예에 따른 인에이블 신호의 트랜지션 횟수는 도 1의 컬럼신호의 트랜지션 횟수의 0.8%에 불과하므로, 99% 이상의 전력소모 감소 효과가 있다.
또한, 각 픽셀이 랜덤한 값을 가질 경우에도 많은 횟수의 시뮬레이션을 통해 평균적으로 97% 이상의 전력소모 감소를 예상할 수 있다.
110: 픽셀 120: 픽셀 메모리
COL_CM: 공통의 컬럼신호 ROW_1 내지 ROW_R: 주사선 선택신호
enable_1 내지 enable_C: 인에이블 신호

Claims (11)

  1. 복수 개의 픽셀;
    상기 복수 개의 픽셀마다 구비되어 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 컬럼신호에 따라 해당 픽셀을 구동시키는 복수의 픽셀 메모리; 및
    각 픽셀에 대한 데이터값에 대응하는 턴 온 시간 점유율로 상기 각 픽셀이 구동되도록 상기 주사선 선택신호, 상기 인에이블 신호, 상기 컬럼신호를 생성하여 해당 픽셀 메모리로 인가하는 제어부;를 포함하는,
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 복수 개의 픽셀은 R개의 행과 C개의 열을 갖는 매트릭스 형태로 배열되며, r번째 행, c번째 열에 배치된 픽셀을 구동하기 위한 픽셀 메모리에는 r번째 주사선 선택신호와 c번째 인에이블 신호선이 연결되고, 모든 픽셀 메모리에는 공통의 컬럼신호선이 연결되며,
    상기 제어부는, 상기 데이터값이 N 비트인 경우, 상기 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여, 첫 번째 타임슬롯 동안만 하이인 컬림신호와, 각 타임슬롯을 R 등분한 시간구간 중 r번째 시간구간만 하이인 상기 r번째 주사선 선택신호를 생성하고,
    상기 제어부는, 데이터값이 0인 픽셀에 대한 픽셀 메모리에는 전체 타임슬롯 동안 로우인 인에이블 신호를 생성하고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 상기 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 r번째 시간구간만 하이인 인에이블 신호를 생성하고,
    디스플레이 장치.
  3. 제2항에 있어서,
    상기 복수의 픽셀 메모리 각각은, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 인버터 메모리, 제3 NMOS 트랜지스터, 및 제4 NMOS 트랜지스터가 직렬 연결되고, 상기 제1 NMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 게이트 단자로 해당 픽셀의 주사선 선택신호가 인가되고, 상기 제2 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자로 해당 픽셀의 인에이블 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 드레인 단자로 공통의 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 소스 단자로 반전 공통의 컬럼신호가 인가되고,
    상기 인버터 메모리에 임시로 저장된 신호가 상기 픽셀로 전달되는,
    디스플레이 장치.
  4. 제2항에 있어서,
    상기 복수의 픽셀 메모리 각각은, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 인버터 메모리, 제3 PMOS 트랜지스터, 및 제4 PMOS 트랜지스터가 직렬 연결되고, 상기 제1 PMOS 트랜지스터와 상기 제4 PMOS 트랜지스터의 게이트 단자로 해당 픽셀의 반전 주사선 선택신호가 인가되고, 상기 제2 PMOS 트랜지스터와 상기 제3 PMOS 트랜지스터의 게이트 단자로 해당 픽셀의 반전 인에이블 신호가 인가되고, 상기 제1 PMOS 트랜지스터의 소스 단자로 공통의 컬럼신호가 인가되고, 상기 제4 PMOS 트랜지스터의 드레인 단자로 반전 공통의 컬럼신호가 인가되고,
    상기 인버터 메모리에 임시로 저장된 신호가 상기 픽셀로 전달되는,
    디스플레이 장치.
  5. 제1항에 있어서,
    상기 제어부는, 다중화기(multiplexer) 및 적어도 하나의 논리회로를 포함하여 구성되고,
    각 타임슬롯 순서를 N 비트로 변환 후 각 비트를 연산하여 상기 다중화기(multiplexer)의 선택신호로 입력하고, 상기 N 비트 데이터값과 상기 N 비트 타임슬롯 순서의 각 비트를 상기 적어도 하나의 논리회로로 제1 연산한 값과, 상기 적어도 하나의 논리회로로 제2 연산한 값을 상기 다중화기의 입력값으로 사용하여 상기 인에이블 신호를 생성하는,
    디스플레이 장치.
  6. 복수 개의 픽셀, 상기 복수 개의 픽셀과 연결된 복수의 픽셀 메모리, 및 데이터값이 N 비트인 경우, 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여 인에이블 신호를 생성하는 제어부를 포함하는 디스플레이 장치의 인에이블 신호 생성방법에 있어서,
    상기 제어부에서, 타임슬롯의 순서가 '0' 인지 판단하는 단계;
    상기 제어부에서, 상기 타임슬롯의 순서가 '0' 이고, 데이터값의 크기가 '0' 이면 디스에이블 신호를 생성하고, 데이터값의 크기가 '0' 이 아니면 인에이블되는 신호를 생성하는 단계; 및
    상기 제어부에서, 주사선 스캔이 순차적으로 진행되는 동안 각 픽셀의 데이터값을 고려하여, 상기 타임슬롯의 순서가 '0' 이 아니고 데이터값의 크기가 타임슬롯의 순서와 다르면 디스에이블 신호를 생성하고, 상기 타임슬롯의 순서가 '0' 이 아니고 데이터값의 크기가 타임슬롯의 순서와 같으면 인에이블 신호를 생성하는 단계;
    를 포함하되,
    상기 주사선 스캔이 완료된 경우, 상기 타임슬롯의 순서가 (2N-1)이 될 때까지 상기 타임슬롯의 순서를 1씩 증가시켜 상기 단계들을 반복하는, 인에이블 신호 생성방법.
  7. 복수 개의 픽셀;
    상기 복수 개의 픽셀마다 구비되어 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 입력신호를 변경하여 해당 픽셀을 구동시키는 복수의 픽셀 메모리; 및
    각 픽셀에 대한 데이터값에 대응하는 턴 온 시간 점유율로 상기 각 픽셀이 구동되도록 상기 주사선 선택신호, 상기 인에이블 신호를 해당 픽셀 메모리로 인가하는 제어부;를 포함하는,
    디스플레이 장치.
  8. 제7항에 있어서,
    상기 복수 개의 픽셀은 R개의 행과 C개의 열을 갖는 매트릭스 형태로 배열되며, r번째 행, c번째 열에 배치된 픽셀을 구동하기 위한 픽셀 메모리에는 r번째 주사선 선택신호와 c번째 인에이블 신호선이 연결되고,
    상기 제어부는, 초기 입력신호를 로우로 설정하고, 상기 데이터값이 N 비트인 경우, 상기 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여,
    상기 제어부는, 각 타임슬롯을 R 등분한 시간구간 중 r번째 시간구간만 하이인 상기 r번째 주사선 선택신호를 생성하고, 데이터값이 0인 픽셀에 대한 픽셀 메모리에는 전체 타임슬롯 동안 로우인 인에이블 신호를 생성하고, 데이터값이 k인 픽셀에 대한 픽셀 메모리에는 상기 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 시간구간만 하이인 인에이블 신호를 생성하고,
    디스플레이 장치.
  9. 제7항에 있어서,
    상기 복수의 픽셀 메모리에는 공통의 리셋신호선이 연결되어 주기적으로 리셋신호를 인가하는,
    디스플레이 장치.
  10. 제7항에 있어서,
    상기 복수의 픽셀 메모리 각각은, T 플립플롭, 또는 D 플립플롭과 앤드 게이트로 구성되는,
    디스플레이 장치.
  11. 제7항에 있어서,
    상기 제어부는, 다중화기(multiplexer) 및 적어도 하나의 논리회로를 포함하여 구성되고,
    각 타임슬롯 순서를 N 비트로 변환 후 각 비트를 연산하여 상기 다중화기(multiplexer)의 선택신호로 입력하고, 상기 N 비트 데이터값과 상기 N 비트 타임슬롯 순서의 각 비트를 상기 적어도 하나의 논리회로로 제1 연산한 값과, 상기 적어도 하나의 논리회로로 제2 연산한 값을 상기 다중화기의 입력값으로 사용하여 상기 인에이블 신호를 생성하는,
    디스플레이 장치.
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