KR102147732B1 - Ram 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

Ram 회로 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

본 발명은 RAM 회로에 관한 것이다. 본 발명에 따른 RAM 회로는 내부 전원과의 연결을 스위칭하는 제1스위칭부, 그라운드와의 연결을 스위칭하는 제2스위칭부, 인에이블 신호 또는 주사선 선택신호 중의 어느 하나에 따라 컬럼신호와 제1스위칭부 또는 제2스위칭부와의 연결을 스위칭하는 제3스위칭부, 및 상기 인에이블 신호 또는 상기 주사선 선택신호 중의 다른 하나에 따라 제1스위칭부와 제2스위칭부 사이의 연결을 스위칭하는 제4스위칭부를 포함하고, 상기 제1스위칭부 내지 상기 제4스위칭부는 각각 한 쌍의 NMOS 트랜지스터 또는 한 쌍의 PMOS 트랜지스터로 구성되고, 상기 제1스위칭부 내지 상기 제4스위칭부를 구성하는 NMOS 트랜지스터의 수와 PMOS 트랜지스터의 수는 동일할 수 있다. 본 발명에 따르면, 픽셀을 구동하기 위한 전력 소모를 줄이면서, 동시에 트랜지스터의 배치 면적을 최소화하도록 RAM 회로를 구현할 수 있다는 장점이 있다.

Description

RAM 회로 및 이를 포함하는 디스플레이 장치{CIRCUIT FOR RANDOM ACCESS MEMORY AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 RAM 회로 및 이를 포함하는 디스플레이 장치에 관한 것으로, 더욱 상세하게는 디지털 데이터 입력에 대응하는 데이터값을 픽셀로 인가하는 RAM 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
일반적으로, 디스플레이 장치는 전기적 및 광학적 특성을 이용하여 영상을 디스플레이 패널에 표시하는 장치로, 액정 표시 장치(LCD: Liquid Crystal Display), 유기 발광 다이오드(OLED: Organic Light Emitting Diodes) 디스플레이 등을 포함한다. 이러한 디스플레이 장치는 다수의 픽셀(Pixel)이 행/열의 2차원 매트릭스 형태로 배치된 구조를 갖는다.
디지털 방식으로 픽셀을 구동하는 디스플레이 장치의 경우, 각각의 픽셀마다 N-bit 메모리가 구비되고, 이 메모리의 값에 따라 화면의 색이 결정된다. 픽셀 메모리에 데이터값을 저장하는 방법은 도 1을 참조하여 설명하도록 한다.
도 1은 종래의 디스플레이 장치의 디지털 픽셀 구동 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 종래의 디스플레이 장치는 다수의 픽셀이 R 개의 행과 C 개의 열로 배치된 구조이다. 종래의 디스플레이 장치의 디지털 픽셀 구동 방법은 각각의 픽셀에 N 비트 메모리가 구비되어 각 메모리 값에 따라 화면의 색이 결정되며, 많은 경우에 N=1의 값을 가진다. 아래 설명에서는 N=1인 경우에 대하여 국한하지만, N이 다른 값을 가질 때에도 개념상 유사한 설명이 가능하다.
각각의 픽셀에 포함된 메모리에 값을 저장하는 방법은 주사선 선택신호(도 1의 (a))를 기초로, 행 라인(row line)은 ROW_1부터 ROW_R까지 순차적으로 턴 온 시키면서 각각의 열 라인(column line)인 COL_1 내지 COL_C에 원하는 데이터값(0 또는 1)을 인가할 수 있다(도 1의 (b)). 이때, 각 행의 주사선 선택신호의 인가시간(Ton)은 전체 행수 R로 단위 타임슬롯을 나눈 시간을 의미하며, 각 행마다 순차적으로 Ton 시간 동안 턴 온 될 수 있다. 즉, 주사선 선택 신호에 의해 ROW_1을 턴 온 시켜 COL_1 내지 COL_C에 원하는 데이터값을 인가함으로써, ROW_1 및 COL_1 내지 COL_C와 각각 교차하는 각각의 픽셀에 데이터값을 저장할 수 있다. 또한, ROW_1을 턴 오프 시킨 후, ROW_2를 턴 온 시켜 COL_1 내지 COL_C에 원하는 데이터값을 인가함으로써, ROW_2 및 COL_1 내지 COL_C와 각각 교차하는 각각의 픽셀에 데이터값을 저장할 수 있다. 상기와 같은 방법으로, 순차적으로 다른 행의 픽셀 메모리에 데이터값을 저장하거나, 또는 저장된 데이터값을 변경할 수 있다.
디지털 픽셀 구동 방법은 디스플레이 장치의 각 픽셀 밝기를 픽셀에 인가된 '0'과 '1'의 시간 점유율 차이로 조절할 수 있고, 디스플레이 패널 전체의 밝기를 복수의 픽셀의 '0'과 '1'의 점유 면적비로 조절할 수 있다.
바이너리 N-bit 디지털 신호를 이용하여 디스플레이 장치를 구동할 경우, 입력 영상 신호의 데이터값을 펄스폭만 상이한 하나의 펄스로 전달하는 것이 높은 화질의 디스플레이 영상을 출력하게 유리하다. 구체적으로, single-pulse PWM(Pulse Width Modulator) 방식으로 디스플레이 장치를 구동할 경우, 영상의 화질을 높일 수 있다. 이를 위해, 바이너리 N-bit 신호를 써모미터 (2N-1)-bit 신호로 변환한 다음 각각의 비트에 일정한 시간을 할당하여 구동할 수 있다. 이 방법은 변환된 신호의 '1'이 앞에서부터 또는 뒤에서부터 그룹화되어, 입력 바이너리 신호값에 무관하게 펄스폭만 다른 하나의 펄스로만 구동되므로, 디지털 디스플레이 화질 개선에 유리하다.
도 2는 종래의 Single-Pulse PWM 신호를 설명하기 위한 도면이다.
도 2를 참조하면, 종래의 Single-Pulse PWM 신호는 입력 데이터값에 따라 펄스가 끝나는 지점만 달라지도록 생성된 신호이다.
N 비트 디지털 신호를 픽셀에 전달할 때, 높은 화질의 디스플레이 장치의 영상 출력을 얻기 위하여, 입력 영상 신호의 값에 따라 하나의 펄스를 사용하되, 펄스폭만 바꾸는 single-pulse pulse-width modulator 또는 single-pulse PWM 방법을 사용하여 신호를 생성하는 것이 일반적이다. 이를 위해, N 비트 바이너리 신호를 (2N-1) 비트 써모미터(thermometer) 신호로 바꾸면 '1'이 연속으로 발생하는 PWM 신호로 나타낼 수 있다.
구체적으로, 3비트 입력신호의 십진수 데이터값이 0이면 펄스를 만들 필요가 없고, 3비트 입력신호의 십진수 데이터값이 0이 아니면 첫 번째 타임슬롯에서 하이(high)를 인가한 후, 데이터값의 크기에 따라 로우(low)가 되는 시점을 결정하도록 신호를 생성할 수 있다. 즉, 데이터값의 크기가 1인 경우, 첫 번째 타임슬롯에서 하이를 인가하고 두 번째 타임슬롯부터 로우를 인가할 수 있고, 데이터값의 크기가 3인 경우, 첫 번째 타임슬롯부터 세 번째 타임슬롯까지 하이를 인가한 후 네 번째 타임슬롯부터 로우를 인가하도록 신호를 생성할 수 있다. 이러한 PWM 신호를 생성하여, 데이터값의 크기에 따라 각 픽셀의 턴 온 점유율을 제어하여 디스플레이 장치를 구동할 수 있다.
도 3a 내지 도 3d는 종래의 픽셀 구동회로의 동작원리를 개략적으로 설명하기 위한 회로도이다.
도 3a 내지 도 3d를 참조하면, 종래의 픽셀 구동회로는 NMOS 또는 PMOS 트랜지스터를 스위치로 사용하여 컬럼신호를 픽셀로 인가할 수 있다.
주사선 선택신호(ROW)에 따라 구동되는 NMOS 트랜지스터를 포함하는 픽셀 구동회로는 주사선 선택신호(ROW)가 하이가 되면 컬럼신호(COL)를 픽셀에 저장할 수 있고(도 3a, 도 3b), 반전 주사선 선택신호에 따라 구동되는 PMOS 트랜지스터를 포함하는 픽셀 구동회로는 게이트 단자로 로우 신호가 인가될 때 컬럼신호가 전달된다. 여기서, NMOS 트랜지스터와 PMOS 트랜지스터는 컬럼신호의 인가 스위치로 기능할 수 있다(도 3c, 도 3d). 이때, 두 개의 인버터가 역으로 연결된 구조는 2개의 PMOS 트랜지스터(도 3b, 도 3d의 M5, M6)와, 2개의 NMOS 트랜지스터(도 3b, 도 3d의 M2, M3)로 나타낼 수 있다.
종래의 픽셀 구동회로를 사용하면, 주사선 선택신호(ROW)가 하이가 될 경우, 컬럼신호(COL)에 따라 픽셀(픽셀)로 하이 또는 로우가 인가되고, 도 1의 주사선 선택신호가 각 행을 위에서 아래로 스캔함에 따라 픽셀의 데이터값에 따라 컬럼신호가 계속 바뀌게 된다.
N 비트 디지털 신호를 픽셀에 전달할 때, 높은 화질의 디스플레이 영상을 출력하기 위하여, 입력 영상 신호의 값에 따라 하나의 펄스를 사용하는 PWM 방법을 사용하고, 이를 위해 N 비트 바이너리 신호를 (2N-1) 비트 써모미터 신호로 바꾸어 데이터값에 해당하는 만큼 '1'을 그룹으로 출력한 후 '0'을 출력하는 것이 일반적이다.
이러한 컬럼신호의 펄스를 만들기 위해, 도 1의 픽셀 구동방법을 사용할 경우, ROW 라인을 스캔함에 따라, COL 라인의 값이 자주 바뀌어 전력소모가 큰 문제점이 있고, 이를 개선하기 위하여 새로운 제어신호를 사용하는 경우, 추가로 트랜지스터를 구비할 필요가 있어 픽셀 면적이 커지는 문제점이 있다. 따라서, 전력소모 문제를 해결하면서 동시에 픽셀 면적을 최소화할 필요가 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 컬럼(COL) 라인의 데이터값의 변동 횟수를 줄이면서, 최소 면적으로 배치 가능한 RAM 회로 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 RAM 회로는 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 컬럼신호에 따라 픽셀을 구동시키는 화소 메모리 구조의 RAM 회로에 있어서, 내부 전원과의 연결을 스위칭하는 제1스위칭부, 그라운드와의 연결을 스위칭하는 제2스위칭부, 인에이블 신호 또는 주사선 선택신호 중의 어느 하나에 따라 컬럼신호와 제1스위칭부 또는 제2스위칭부와의 연결을 스위칭하는 제3스위칭부, 및 상기 인에이블 신호 또는 상기 주사선 선택신호 중의 다른 하나에 따라 제1스위칭부와 제2스위칭부 사이의 연결을 스위칭하는 제4스위칭부를 포함하고, 상기 제1스위칭부 내지 상기 제4스위칭부는 각각 한 쌍의 NMOS 트랜지스터 또는 한 쌍의 PMOS 트랜지스터로 구성되고, 상기 제1스위칭부 내지 상기 제4스위칭부를 구성하는 NMOS 트랜지스터의 수와 PMOS 트랜지스터의 수는 동일할 수 있다.
상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제6 PMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 반전 컬럼신호와 상기 제7 PMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제5 PMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제8 PMOS 트랜지스터를 포함하며, 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제3 NMOS 트랜지스터와 상기 제8 PMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제2 NMOS 트랜지스터와 상기 제5 PMOS 트랜지스터 및 픽셀에 연결될 수 있다.
상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호의 반전 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가될 수 있다.
상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호의 반전 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가될 수 있다.
상기 제1 NMOS 트랜지스터 내지 상기 제4 NMOS 트랜지스터는 상기 제2 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터가 인접하여 제1열에 배치되고, 상기 제5 PMOS 트랜지스터 내지 상기 제8 PMOS 트랜지스터는 상기 제5 PMOS 트랜지스터에서 상기 제8 PMOS 트랜지스터까지의 순서대로 제2열에 배치될 수 있다.
상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제1 NMOS 트랜지스터 사이에 연결되는 제5 PMOS 트랜지스터와, 반전 컬럼신호와 제4 NMOS 트랜지스터 사이에 연결되는 제8 PMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며, 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제7 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 및 픽셀에 연결될 수 있다.
상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호의 반전 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제8 PMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가될 수 있다.
상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호의 반전 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제8 PMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가될 수 있다.
상기 제1 NMOS 트랜지스터 내지 상기 제4 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터에서 상기 제4 NMOS 트랜지스터까지의 순서대로 제1열에 배치되고, 상기 제5 PMOS 트랜지스터 내지 상기 제8 PMOS 트랜지스터는 상기 제6 PMOS 트랜지스터와 상기 제7 PMOS 트랜지스터가 인접하여 제2열에 배치될 수 있다.
상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제2 NMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 반전 컬럼신호와 제3 NMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제5 PMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제8 PMOS 트랜지스터를 포함하며, 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제7 PMOS 트랜지스터와 상기 제8 PMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제6 PMOS 트랜지스터와 상기 제5 PMOS 트랜지스터 및 픽셀에 연결될 수 있다.
상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호의 반전 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가될 수 있다.
상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호의 반전 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가될 수 있다.
상기 제1 NMOS 트랜지스터 내지 상기 제4 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터에서 상기 제4 NMOS 트랜지스터까지의 순서대로 제1열에 배치되고, 상기 제5 PMOS 트랜지스터 내지 상기 제8 PMOS 트랜지스터는 상기 제5 PMOS 트랜지스터에서 상기 제8 PMOS 트랜지스터까지의 순서대로 제2열에 배치될 수 있다.
상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제6 PMOS 트랜지스터 사이에 연결되는 제5 NMOS 트랜지스터와, 반전 컬럼신호와 제7 PMOS 트랜지스터 사이에 연결되는 제8 NMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며, 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 및 픽셀에 연결될 수 있다.
상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호의 반전 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제8 PMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가될 수 있다.
상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호의 반전 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제8 PMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가될 수 있다.
상기 제1 NMOS 트랜지스터 내지 상기 제4 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터에서 상기 제4 NMOS 트랜지스터까지의 순서대로 제1열에 배치되고, 상기 제5 PMOS 트랜지스터 내지 상기 제8 PMOS 트랜지스터는 상기 제5 PMOS 트랜지스터에서 상기 제8 PMOS 트랜지스터까지의 순서대로 제2열에 배치될 수 있다.
본 발명에 따르면, 고해상도, 픽셀당 높은 프레임율, 및 높은 그레이 스케일 표현 능력을 요구하는 디스플레이 장치에서 타임슬롯마다 픽셀로 인가하는 신호 변화를 상대적으로 줄임으로써 픽셀을 구동하기 위한 전력 소모를 줄이면서, 동시에 트랜지스터의 배치 면적을 최소화하도록 RAM 회로를 구현할 수 있다는 장점이 있다.
도 1은 종래의 디스플레이 장치의 디지털 픽셀 구동 방법을 설명하기 위한 도면이다.
도 2는 종래의 Single-Pulse PWM 신호를 설명하기 위한 도면이다.
도 3a 내지 도 3d는 종래의 픽셀 구동회로의 동작원리를 개략적으로 설명하기 위한 회로도이다.
도 4는 앤드 로직(AND-logic)을 적용한 디스플레이 장치의 개략적인 구성도이다.
도 5 내지 도 6은 앤드 로직을 적용한 디스플레이 장치의 픽셀 구동 방법을 설명하기 위한 도면들이다.
도 7a 내지 도 7d는 앤드 로직을 적용한 일반적인 RAM 회로이다.
도 8a 내지 도 8b는 종래의 픽셀 구동회로의 트랜지스터 배치와 앤드 로직을 적용한 일반적인 픽셀 구동회로의 트랜지스터 배치를 비교하여 설명하기 위한 도면이다.
도 9a 내지 도 9b는 본 발명의 제1 실시예에 따른 앤드 로직을 적용한 RAM 회로이다.
도 9c 내지 도 9d는 본 발명의 제2 실시예에 따른 앤드 로직을 적용한 RAM 회로이다.
도 10a 내지 도 10b는 본 발명의 제1 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치를 설명하기 위한 도면이다.
도 11a 내지 도 11b는 본 발명의 제2 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치를 설명하기 위한 도면이다.
도 12a 내지 도 12b는 본 발명의 제3 실시예에 따른 앤드 로직을 적용한 RAM 회로이다.
도 12c 내지 도 12d는 본 발명의 제4 실시예에 따른 앤드 로직을 적용한 RAM 회로이다.
도 13a 내지 도 13b는 본 발명의 제3 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치를 설명하기 위한 도면이다.
도 14a 내지 도 14b는 본 발명의 제4 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 4는 앤드 로직(AND-logic)을 적용한 디스플레이 장치의 개략적인 구성도이고, 도 5 내지 도 6은 앤드 로직을 적용한 디스플레이 장치의 픽셀 구동 방법을 설명하기 위한 도면들이다.
도 4를 참조하면, 앤드 로직을 적용한 디스플레이 장치는 복수의 픽셀(110), 복수의 RAM 회로(120) 및 제어부(미도시)를 포함하여 구성될 수 있다. 여기서, 앤드 로직을 적용한 디스플레이 장치는 공통의 컬럼신호를 RAM 회로로 인가하고, 주사선 선택신호와 인에이블 신호가 모두 하이인 경우 픽셀에 저장되는 데이터값을 변경하는 구동방법으로, 이하 구체적인 구동 방법을 설명하도록 한다. 이하, 복수의 RAM 회로(120)는 디스플레이 장치에 사용될 경우, 픽셀 구동회로를 의미한다.
먼저, 픽셀(110)과 RAM 회로(120)는 R개의 행과 C개의 열의 매트릭스 형태로 배열될 수 있다. 각 픽셀(110)은 일정한 면적을 가지며, 제어부(미도시)의 제어신호에 따라 구동된다. 구체적으로, RAM 회로(120)에 저장된 '1' 또는 '0'이 픽셀(110)로 인가되고, '1' 또는 '0'의 점유율(시간 또는 면적)에 따라 픽셀의 계조가 결정될 수 있다. 예를 들어, '0'이 많을수록 black에 가깝고, '1'이 많을수록 white에 가까울 수 있다. 또는, 각 픽셀를 구성하는 픽셀의 물질이나 전압에 의해 반대로 0'이 많을수록 white에 가깝고, '1'이 많을수록 black에 가까울 수 있다.
복수의 RAM 회로(120)는 각 픽셀(110)마다 구비되어 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 컬럼신호에 따라 해당 픽셀을 구동시킬 수 있다. 즉, 하나의 픽셀(110)마다 하나의 RAM 회로(120)가 구비되고, r번째 행, c번째 열에 배치된 픽셀(110)를 구동하기 위한 RAM 회로(120)에는 r번째 주사선 선택신호와 c번째 인에이블 신호선이 연결되고, 모든 RAM 회로에는 공통의 컬럼신호선이 연결될 수 있다. 이때, 해당 RAM 회로(120)로 인가되는 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때(모두 '하이' 신호), 컬럼신호에 따라 해당 픽셀를 구동시킬 수 있다. 각각의 RAM 회로(120)는 스위치로 기능하는 다수의 트랜지스터로 구성될 수 있다. RAM 회로(120)의 구체적인 회로도는 이하 도면을 참조하여 구체적으로 동작원리를 설명하도록 한다.
제어부(미도시)는 각 픽셀에 대응하는 데이터값에 따라 각 픽셀(110)의 턴 온 시간 점유율이 제어되도록, 주사선 선택신호, 인에이블 신호, 컬럼신호를 생성하여 해당 RAM 회로(120)로 인가할 수 있다. 제어부는 데이터값이 N 비트인 경우, 각 픽셀를 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여, 첫 번째 타임슬롯 동안만 하이인 공통의 컬림신호와, 각 타임슬롯을 R 등분한 시간구간 중 r번째 시간구간만 하이인 r번째 주사선 선택신호를 생성할 수 있다.
구체적으로, 제어부는 데이터값이 0인 픽셀(110)에 대한 RAM 회로(120)에는 전체 타임슬롯 동안 로우인 인에이블 신호를 생성하고, 데이터값이 k인 픽셀에 대한 RAM 회로에는 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 r번째 시간구간만 하이인 인에이블 신호를 생성할 수 있다. 제어부는 다중화기(multiplexer) 및 적어도 하나의 논리회로를 포함하여 구성될 수 있다. 제어부는 각 타임슬롯 순서를 N 비트로 변환 후 각 비트를 연산하여 다중화기(multiplexer)의 선택신호로 입력하고, N 비트 데이터값과 N 비트 타임슬롯 순서의 각 비트를 적어도 하나의 논리회로로 제1 연산한 값과, 적어도 하나의 논리회로로 제2 연산한 값을 다중화기의 입력값으로 사용하여 인에이블 신호를 생성할 수 있다. 상기의 제어부의 구성과 인에이블 신호의 생성 방법은 일 실시예일뿐이고 다양한 회로 소자로 구성되고, 다양한 신호 생성방법이 사용될 수 있다.
도 5를 참조하면, 앤드 로직을 적용한 디스플레이 장치의 주사선 선택신호(ROW)는 R개의 행과 C개의 열로 구성된 복수의 픽셀의 각 행을 선택하는 신호이고, 컬럼신호(COL)는 각 행이 선택되었을 때, 각 열에 해당하는 픽셀로 인가하는 신호를 의미한다.
주사선 선택신호(ROW)는 하나의 타임슬롯을 R개의 행으로 나눈 1/R 시간동안 각 행을 선택하고, 다음 1/R 시간동안 그 다음 행을 선택하도록 구성된다. 또한, 컬럼신호(COL)는 각 행에 주사선 선택신호가 인가되는 동안 특정 열의 픽셀을 선택하는 신호로, COL_1은 첫 번째 열의 픽셀을 선택하는 신호이다. 예를 들어, 첫 번째 행의 주사선 선택신호(ROW_1)가 인가되는 동안 첫 번째 열의 픽셀(Pixel 11)로 공통의 컬럼신호를 인가되고, 두 번째 행의 주사선 선택신호(ROW_2)가 인가되는 동안 첫 번째 열의 픽셀(Pixel 21)로 컬럼신호의 데이터가 인가된다.
도 6을 참조하면, 앤드 로직을 적용한 디스플레이 장치의 픽셀 구동 신호는 각 행을 선택하는 주사선 선택신호(ROW_1 내지 ROW_R), 공통의 컬럼신호(COL_CM) 및 인에이블 신호(enable_1 내지 enable_C)를 포함하여 구성된다. 도 6에서는 편의상 각 타임슬롯마다 ROW_3~ROW_(R-1)에 해당하는 부분을 압축하여 표시하였다.
각 행을 선택하는 주사선 선택신호(ROW_1 내지 ROW_R)는 타임슬롯(0, 1, 2, 3, 4, 5, 6, 7) 각각을 R등분하고, 첫 번째 행을 선택하기 위한 주사선 선택신호인 ROW_1은 각 타임슬롯의 첫 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복된다. 또한, 두 번째 행을 선택하기 위한 주사선 선택신호인 ROW_2는 각 타임슬롯의 두 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복된다. 마찬가지로, r번째 행을 선택하기 위한 주사선 선택신호인 ROW_r은 각 타임슬롯의 r 번째 1/R 시간구간 동안만 하이 신호가 출력되고 나머지 (R-1)/R 시간 구간 동안은 로우 신호가 출력되는 패턴이 반복되는 신호이다.
데이터값이 N 비트인 경우, 각 픽셀을 제어하는데 할당된 시간을 2N개의 타임슬롯으로 분할하여 픽셀의 턴온 시간 점유율로 데이터값을 나타낼 수 있다. 구체적으로, 데이터값이 3비트인 경우, 8개의 타임슬롯(0, 1, 2, 3, 4, 5, 6, 7)으로 분할하여, 픽셀을 제어할 수 있다.
앤드 로직을 적용한 디스플레이 장치에 따르면, 각 픽셀을 제어하기 위하여, 공통의 컬럼신호(COL_CM)은 2N 개의 타임슬롯 중 첫 번째 타임슬롯 동안만 하이이고, 나머지 타임슬롯 동안은 로우인 신호로 생성될 수 있다.
인에이블 신호(enable_1 내지 enable_C)는 데이터값에 따라 데이터값이 0인 경우 전체 타임슬롯 동안 로우인 신호이고, 데이터값이 k인 픽셀에 대한 RAM 회로에는 첫 번째 타임슬롯 및 (k+1) 번째 타임슬롯의 주사선 선택신호에 대응하는 r번째 시간구간만 하이인 신호이다. 이때, 인에이블 신호(enable_1 내지 enable_C)는 동일한 열에 포함된 복수개의 픽셀들로 인가될 인에이블 신호를 결합한 형태로 각 열마다 인가될 수 있다. 즉, 첫 번째 열로 인가될 인에이블 신호 enable_1은 Pixel_11에 대한 인에이블 신호, Pixel_21에 대한 인에이블 신호, Pixel_31에 대한 인에이블 신호, .. , Pixel_R1에 대한 인에이블 신호를 결합하여 생성될 수 있다.
구체적으로, Pixel_11의 3비트 데이터값이 [011]이고, Pixel_21 내지 Pixel_R1의 3비트 데이터값이 [000]인 경우, Pixel_11로 출력되는 신호는 타임슬롯 0부터 타임슬롯 2까지 하이이고, 타임슬롯 3부터 타임슬롯 7까지 로우인 신호이고, Pixel_21 내지 Pixel_R1로 출력되는 신호는 타임슬롯 0부터 7까지 로우인 신호가 된다. 이때, 각 픽셀로 출력되는 신호는 각 픽셀의 주사선 선택신호의 라이징 타임(rising time)과 폴링 타임(falling time)에 각각 하이 또는 로우로 변경될 수 있다. 여기서, Pixel_11에 대한 인에이블 신호는 첫 번째 타임슬롯과 4번째 타임슬롯의 주사선 선택신호에 대응하는 첫 번째 시간구간만 하이인 신호이고, Pixel_21 내지 Pixel_R1에 대한 인에이블 신호는 모든 타임슬롯이 로우인 신호이므로, 첫 번째 행으로 인가되는 인에이블 신호인 enable_1은 Pixel_11에 대한 인에이블 신호와 동일하다.
다른 예로, Pixel_12의 3비트 데이터값이 [011]인 경우, Pixel_12로 출력되는 신호는 타임슬롯 0부터 타임슬롯 2까지 하이이고, 타임슬롯 3부터 타임슬롯 7까지 로우인 신호가 출력될 수 있다. 또한, Pixel_22의 3비트 데이터값이 [010]인 경우, Pixel_22로 출력되는 신호는 타임슬롯 0부터 타임슬롯 1까지 하이이고, 타임슬롯 2부터 타임슬롯 7까지 로우인 신호가 출력될 수 있다. Pixel_32 내지 Pixel_R2의 3비트 데이터값이 [000]인 경우, Pixel_32 내지 Pixel_R2로 출력되는 신호는 타임슬롯 0부터 7까지 로우인 신호가 출력될 수 있다. 이때, Pixel_22 내지 Pixel_R2로 출력되는 신호는 각 행의 주사선 선택신호의 라이징 타임 또는 폴링 타임에 '하이' 또는 '로우'로 변경될 수 있다.
마찬가지 방법으로, 두 번째 행에 포함되는 각 픽셀에 대한 인에이블 신호를 결합하여 enable_2를 생성할 수 있다. 즉, Pixel_12에 대한 인에이블 신호는 첫 번째 타임슬롯과 4번째 타임슬롯의 주사선 선택신호에 대응하는 첫 번째 시간구간만 하이인 신호이고, Pixel_22에 대한 인에이블 신호는 첫 번째 타임슬롯과 3번째 타임슬롯의 주사선 선택신호에 대응하는 두 번째 시간구간만 하이인 신호이고, Pixel_32 내지 Pixel_R2에 대한 인에이블 신호는 모든 타임슬롯이 로우인 신호이므로, 두 번째 행으로 인가되는 인에이블 신호인 enable_2는 Pixel_12에 대한 인에이블 신호와 Pixel_22에 대한 인에이블 신호를 결합한 신호이다.
상기와 같이, 각 픽셀들의 데이터값에 따라 인에이블 신호가 생성될 수 있다.
도 7a 내지 도 7d는 앤드 로직을 적용한 일반적인 RAM 회로이다.
도 7a를 참조하면, 앤드 로직을 적용한 일반적인 RAM 회로는 4개의 NMOS 트랜지스터와 인버터 메모리로 구성될 수 있다. 구체적으로, 각각의 RAM 회로는 제1 NMOS 트랜지스터(M1), 제2 NMOS 트랜지스터(M2), 인버터 메모리, 제3 NMOS 트랜지스터(M3), 및 제4 NMOS 트랜지스터(M4)가 연결될 수 있다. 이때, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 해당 픽셀의 주사선 선택신호(ROW)가 인가되고, 제2 NMOS 트랜지스터(M2)와 제3 NMOS 트랜지스터(M3)의 게이트 단자로 해당 픽셀의 인에이블 신호(enable)가 인가될 수 있다. 또한, 제1 NMOS 트랜지스터(M1)의 드레인 단자로 공통의 컬럼신호(COL)가 인가되고, 제4 NMOS 트랜지스터(M4)의 소스 단자로 반전 공통의 컬럼신호(COLb)가 인가되고, 인버터 메모리에 임시로 저장된 신호가 픽셀 픽셀(display)로 전달될 수 있다. 여기서, 인버터 메모리는 두 개의 인버터 회로로 구성될 수 있다. 따라서, 주사선 선택신호(ROW)와 인에이블 신호(enable)가 모두 선택된 경우('1' 또는 '하이' 신호), 제1 내지 제4 NMOS 트랜지스터(M1-M4)가 모두 온이 되어, 컬럼신호(COL)가 픽셀 픽셀(display)로 전달된다. 반면, 주사선 선택신호(ROW) 또는 인에이블 신호(enable) 중 적어도 하나가 선택되지 않은 경우('0' 또는 '로우' 신호), 제1 내지 제4 NMOS 트랜지스터(M1-M4) 중 적어도 하나가 오프되어, 컬럼신호(COL)는 픽셀 픽셀(display)로 전달되지 못하므로 이전에 전달된 컬럼신호가 픽셀 픽셀(display)에 유지된다. 도 7a의 주사선 선택신호(ROW)와 인에이블 신호(enable)가 인가되는 위치가 서로 바뀌어도 동작 원리는 동일하다.
도 7b는 도 7a의 인버터 메모리를 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터로 구현한 실시예이다. 이때, 2개의 PMOS 트랜지스터의 일단은 내부 전원과 연결되고 다른 일단은 각각 2개의 NMOS 트랜지스터의 일단과 연결될 수 있다. 이때, 제7 PMOS 트랜지스터(M7)와 제3 NMOS 트랜지스터(M3) 사이에 디스플레이 소자가 연결될 수 있다. 또한, 2개의 NMOS 트랜지스터의 다른 일단은 그라운드와 연결될 수 있다. 여기서, 디스플레이 소자는 픽셀과 동일한 의미로 사용되며, 데이터값을 출력하는 물질로 형성된다.
도 7c를 참조하면, 각각의 RAM 회로는 4개의 PMOS 트랜지스터와 인버터 메모리로 구성될 수 있다. 구체적으로, 각각의 RAM 회로는 제1 PMOS 트랜지스터(M1), 제2 PMOS 트랜지스터(M2), 인버터 메모리, 제3 PMOS 트랜지스터(M3), 및 제4 PMOS 트랜지스터(M4)가 직렬 연결될 수 있다. 각각의 RAM 회로(120)는 제1 PMOS 트랜지스터(M1)와 제4 PMOS 트랜지스터(M4)의 게이트 단자로 해당 픽셀의 반전 주사선 선택신호가 인가되고, 제2 PMOS 트랜지스터(M2)와 제3 PMOS 트랜지스터(M3)의 게이트 단자로 해당 픽셀의 반전 인에이블 신호가 인가될 수 있다. 또한, 제1 PMOS 트랜지스터(M1)의 소스 단자로 공통의 컬럼신호가 인가되고, 제4 PMOS 트랜지스터(M4)의 드레인 단자로 반전 공통의 컬럼신호를 인가되고, 인버터 메모리에 임시로 저장된 신호가 픽셀 픽셀(display)로 전달될 수 있다. 따라서, 주사선 선택신호(ROW)와 인에이블 신호(enable)가 모두 선택된 경우('1' 또는 '하이' 신호), 제1 내지 제4 PMOS 트랜지스터(M1-M4)가 모두 온이 되어, 컬럼신호가 픽셀 픽셀(display)로 전달된다. 반면, 주사선 선택신호(ROW) 또는 인에이블 신호(enable) 중 적어도 하나가 선택되지 않은 경우('0' 또는 '로우' 신호), 제1 내지 제4 PMOS 트랜지스터(M1-M4) 중 적어도 하나가 오프되어, 컬럼신호는 픽셀 픽셀(display)로 전달되지 못하므로 이전에 전달된 컬럼신호가 픽셀 픽셀(display)에 유지된다. 도 7c의 주사선 선택신호(ROW)와 인에이블 신호(enable)의 위치가 서로 바뀌어도 동작 원리는 동일하다.
도 7d는 도 7c의 인버터 메모리를 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터로 구현한 실시예이다. 이때, 2개의 PMOS 트랜지스터의 일단은 내부 전원과 연결되고 다른 일단은 각각 2개의 NMOS 트랜지스터의 일단과 연결될 수 있다. 이때, 제7 PMOS 트랜지스터(M7)와 제3 NMOS 트랜지스터(M3) 사이에 디스플레이 소자가 연결될 수 있다. 또한, 2개의 NMOS 트랜지스터의 다른 일단은 그라운드와 연결될 수 있다. 여기서, 디스플레이 소자는 픽셀과 동일한 의미로 사용되며, 데이터값을 출력하는 물질로 형성된다.
도 8a 내지 도 8b는 종래의 RAM 회로의 트랜지스터 배치와 앤드 로직을 적용한 일반적인 RAM 회로의 트랜지스터 배치를 비교하여 설명하기 위한 도면이다.
도 8a는 도 3b의 RAM 회로의 트랜지스터 배치도이고, 도 8b는 앤드 로직을 적용한 도 7b의 일반적인 RAM 회로의 트랜지스터 배치도이다.
앤드 로직을 적용한 일반적인 RAM 회로(도 7b)는 종래의 RAM 회로(도 3b)와 비교할 때, 공통의 컬럼신호를 인가하고 주사선 선택신호와 인에이블 신호가 모두 하이 신호가 인가되는 경우에만 픽셀에 저장된 데이터값이 변경될 수 있도록 구성한 회로이다. 즉, 종래의 RAM 회로의 컬럼신호 구동은 주사선 선택신호만으로 제어되었지만, 앤드 로직을 적용한 경우, 주사선 선택신호와 인에이블 신호의 앤드(AND) 조합에 의해 컬럼신호의 인가가 결정된다. 따라서, 앤드 로직을 적용한 RAM 회로는 모든 타임슬롯에 데이터값을 인가하지 않고, 데이터값이 바뀌는 타임슬롯에서만 인에이블 신호를 변경함으로써 각 픽셀로 인가하는 데이터값의 변경을 최소화하여 전력소모를 줄일 수 있다.
종래의 RAM 회로는 2개의 PMOS 트랜지스터와 4개의 NMOS 트랜지스터로 구현되어, 도 8a와 같이 PMOS 트랜지스터와 NMOS 트랜지스터를 배치할 수 있지만, 앤드 로직을 적용한 일반적인 RAM 회로는 인에이블 신호를 더 인가하게 되므로, 종래의 RAM 회로보다 2개의 NMOS 트랜지스터를 더 필요로 한다. 이러한 앤드 로직을 적용한 일반적인 RAM 회로의 트랜지스터 배치 구조는 6개의 NMOS 트랜지스터가 하나의 기판(p-substrate)에 형성되므로 픽셀 면적을 증가시키는 문제점이 있다.
따라서, 각 픽셀로 인가되는 데이터값의 변화를 최소화하면서 픽셀 면적을 줄일 수 있는 RAM 회로의 회로 구조의 개선이 필요하다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다. 본 발명의 실시예에 따른 앤드 로직을 적용한 RAM 회로는 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 공통의 컬럼신호에 따라 해당 픽셀을 구동시킬 수 있다.
- 제1 실시예 /제2 실시예
도 9a 내지 도 9b는 본 발명의 제1 실시예에 따른 앤드 로직을 적용한 RAM 회로의 동작원리를 설명하기 위한 회로도이고, 도 9c 내지 도 9d는 본 발명의 제2 실시예에 따른 앤드 로직을 적용한 RAM 회로의 동작원리를 설명하기 위한 회로도이다.
본 발명의 제1 실시예 및 제2 실시예에 따른 앤드 로직을 적용한 RAM 회로는 제1스위칭부, 제2스위칭부, 제3스위칭부, 및 제4스위칭부를 포함하고, 제1스위칭부 내지 제4스위칭부는 쌍을 이루는 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성된다. 제1 실시예 및 제2 실시예에 따르면, 동일한 유형의 트랜지스터들이 같은 열에 배치되고, 서로 다른 유형의 트랜지스터들은 다른 열에 배치될 수 있다. 즉, NMOS 트랜지스터들은 제1열에 배치되고, PMOS 트랜지스터들은 제1열과 평행한 제2열에 배치될 수 있다. 제1 실시예 및 제2 실시예에 따르면, NMOS 트랜지스터들 또는 PMOS 트랜지스터들 중 한 유형은 모든 트랜지스터가 순차적으로 연결되도록 배치되며, 다른 유형의 트랜지스터는 일부가 연결되도록 배치될 수 있다.
구체적으로, 제1 실시예에 따르면, 제3스위칭부는 인에이블 신호 또는 주사선 선택신호에 따라 구동되어 공통의 컬럼신호 및 반전 공통의 컬럼신호를 인가하고, 제4스위칭부는 반전 주사선 선택신호 또는 반전 인에이블 신호에 따라 구동될 수 있다. 제1스위칭부는 제4스위칭부와 내부 전원 사이에 연결되고, 픽셀에 저장된 이전 데이터값 또는 반전 데이터값에 따라 구동되어 내부 전원을 인가할 수 있다. 제2스위칭부는 제4스위칭부와 그라운드 사이에 연결되고, 픽셀에 저장된 이전 데이터값 또는 반전 데이터값에 따라 구동되어 그라운드 전원을 인가할 수 있다. 제1스위칭부 내지 제4스위칭부은 한 쌍의 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성되고, NMOS 트랜지스터와 PMOS 트랜지스터는 같은 개수로 구성될 수 있고, 제2스위칭부와 제4스위칭부 사이에 연결된 픽셀로 공통의 컬럼신호, 내부 전원의 전압, 및 그라운드 전원 중 하나를 인가할 수 있다.
또한, 제2 실시예에 따르면, 제3스위칭부는 반전 인에이블 신호 또는 반전 주사선 선택신호에 따라 구동되어 공통의 컬럼신호 및 반전 공통의 컬럼신호를 인가하고, 제4스위칭부는 주사선 선택신호 또는 인에이블 신호에 따라 구동될 수 있다.
제1스위칭부는 제4스위칭부와 내부 전원 사이에 연결되고, 픽셀에 저장된 이전 데이터값 또는 반전 데이터값에 따라 구동되어 내부 전원을 인가하고, 제2스위칭부는 제4스위칭부와 그라운드 사이에 연결되고, 픽셀에 저장된 이전 데이터값 또는 반전 데이터값에 따라 구동되어 그라운드 전원을 인가할 수 있다. 제2 실시예에 따른 제1스위칭부 내지 제4스위칭부는 한 쌍의 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성되고, NMOS 트랜지스터와 PMOS 트랜지스터는 같은 개수로 구성될 수 있고, 제4스위칭부와 제1스위칭부 사이에 연결된 픽셀로 공통의 컬럼신호, 내부 전원의 전압, 및 그라운드 전원 중 하나를 인가할 수 있다.
상기의 제1 실시예와 제2 실시예에 따른 RAM 회로의 차이는 제3스위칭부의 위치 및 픽셀의 위치에 따라 구분된다.
<제1 실시예에 따라 앤드 로직을 적용한 RAM 회로도>
도 9a를 참조하면, 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터(M6)와 제7 PMOS 트랜지스터(M7)를 포함하고, 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터(M2)와 제3 NMOS 트랜지스터(M3)를 포함하여 구성된다. 또한, 제3스위칭부는 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 포함하여 구성된다. 제3스위칭부는 인에이블 신호(enable)가 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 각각 인가되어 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제2스위칭부로 전달한다. 구체적으로, 인에이블 신호(enable)가 '하이'인 경우, 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달하고, 인에이블 신호(enable)가 '로우'인 경우, 제3스위칭부는 오프상태가 된다.
제4스위칭부는 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 포함하여 구성된다. 제4스위칭부는 반전 주사선 선택신호(
Figure 112017114453033-pat00001
)가 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 각각 인가되어 제3스위칭부를 제1스위칭부와 연결시킨다. 구체적으로, 주사선 선택신호(ROW)가 '하이'인 경우, 즉, 반전 주사선 선택신호(
Figure 112017114453033-pat00002
)가 '로우'인 경우, 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 온시켜 내부 전원과 연결된 제1스위칭부와 그라운드와 연결된 제2스위칭부를 연결시킨다. 반면, 주사선 선택신호(ROW)가 '로우'인 경우, 즉, 반전 주사선 선택신호(
Figure 112017114453033-pat00003
)가 '하이'인 경우, 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 오프시켜 제1스위칭부와 제2스위칭부가 연결되지 않도록 스위칭한다.
픽셀(display)은 제4스위칭부의 제5 PMOS 트랜지스터(M5)와 제2 NMOS 트랜지스터(M2)의 각 드레인 단자 사이에 연결되고, 제3 NMOS 트랜지스터(M3)와 제1스위칭부의 제7 PMOS 트랜지스터(M7)의 게이트 단자가 각각 연결된다.
도 9b를 참조하면, 제1스위칭부는 내부 전원과 제4스위칭부 사이에 연결되는 제6 PMOS 트랜지스터(M6)를 포함하고, 제2스위칭부는 제7 PMOS 트랜지스터(M7), 그라운드와 제4스위칭부 사이에 연결되는 제2 NMOS 트랜지스터(M2), 제3 NMOS 트랜지스터(M3)를 포함하여 구성된다. 또한, 제3스위칭부는 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 포함하여 구성된다. 제3스위칭부는 주사선 선택신호(ROW)에 따라 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달한다. 구체적으로, 주사선 선택신호(ROW)가 '하이'인 경우, 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달하고, 주사선 선택신호(ROW)가 '로우'인 경우, 제3스위칭부는 오프상태가 된다.
제4스위칭부는 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 포함하여 구성된다. 제4스위칭부는 반전 인에이블 신호(
Figure 112017114453033-pat00004
)가 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 인가되면 제3스위칭부를 제1스위칭부와 연결할 수 있다. 구체적으로, 인에이블 신호(enable)가 '하이'인 경우, 즉, 반전 인에이블 신호(
Figure 112017114453033-pat00005
)가 '로우'인 경우, 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 온시켜 내부 전원과 연결된 제1스위칭부와 그라운드와 연결된 제2스위칭부를 연결시킨다. 반면, 인에이블 신호(enable)가 '로우'인 경우, 즉, 반전 인에이블 신호(
Figure 112017114453033-pat00006
)가 '하이'인 경우, 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 오프시켜 제1스위칭부와 제2스위칭부가 연결되지 않도록 스위칭한다.
픽셀(display)는 제4스위칭부의 제5 PMOS 트랜지스터(M5)와 제2 NMOS 트랜지스터(M2)의 각 드레인 단자 사이에 연결되고, 제3 NMOS 트랜지스터(M3)와 제7 PMOS 트랜지스터(M7)의 게이트 단자와 연결된다.
<제2 실시예에 따라 앤드 로직을 적용한 RAM 회로도>
도 9c를 참조하면, 제1스위칭부는 내부 전원과 제4스위칭부 사이에 연결되는 제6 PMOS 트랜지스터(M6)와, 제7 PMOS 트랜지스터(M7)를 포함하고, 제2스위칭부는 그라운드와 제4스위칭부 사이에 연결되는 제2 NMOS 트랜지스터(M2), 제3 NMOS 트랜지스터(M3)를 포함하여 구성된다. 또한, 제3스위칭부는 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 포함하여 구성된다. 제3스위칭부는 반전 인에이블 신호(
Figure 112017114453033-pat00007
)가 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 각각 인가되어 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달한다. 구체적으로, 반전 인에이블 신호(
Figure 112017114453033-pat00008
)가 '로우'인 경우, 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제2스위칭부로 전달하고, 반전 인에이블 신호(
Figure 112017114453033-pat00009
)가 '하이'인 경우, 제3스위칭부는 오프상태가 된다.
제4스위칭부는 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 포함하여 구성된다. 제4스위칭부는 주사선 선택신호(ROW)가 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 각각 인가되어 제3스위칭부를 제1스위칭부와 연결시킨다. 구체적으로, 주사선 선택신호(ROW)가 '하이'인 경우, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 온시켜 내부 전원과 연결된 제1스위칭부 및 그라운드와 연결된 제2스위칭부를 연결시킨다. 반면, 주사선 선택신호(ROW)가 '로우'인 경우, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 오프시켜 제1스위칭부와 제2스위칭부가 연결되지 않도록 스위칭한다.
픽셀(display)은 제4스위칭부의 제1 NMOS 트랜지스터(M1)와 제6 PMOS 트랜지스터(M6)의 각 드레인 단자 사이에 연결되고, 제3 NMOS 트랜지스터(M3)와 제7 PMOS 트랜지스터(M7)의 게이트 단자가 각각 연결된다.
도 9d를 참조하면, 제1스위칭부는 내부 전원과 제4스위칭부 사이에 연결되는 제6 PMOS 트랜지스터(M6)와, 제7 PMOS 트랜지스터(M7)를 포함하고, 제2스위칭부는 그라운드와 제4스위칭부 사이에 연결되는 제2 NMOS 트랜지스터(M2), 제3 NMOS 트랜지스터(M3)를 포함하여 구성된다. 또한, 제3스위칭부는 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 포함하여 구성된다. 제3스위칭부는 반전 주사선 선택신호(
Figure 112017114453033-pat00010
)에 따라 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달한다. 구체적으로, 반전 주사선 선택신호(
Figure 112017114453033-pat00011
)가 '로우'인 경우, 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달하고, 반전 주사선 선택신호(
Figure 112017114453033-pat00012
)가 '하이'인 경우, 제3스위칭부는 오프상태가 된다.
제4스위칭부는 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 포함하여 구성된다. 제4스위칭부는 인에이블 신호(enable)가 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 인가되면 제3스위칭부를 제1스위칭부와 연결할 수 있다. 구체적으로, 인에이블 신호(enable)가 '하이'인 경우, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 온시켜 내부 전원과 연결된 제1스위칭부 및 그라운드와 연결된 제2스위칭부를 연결시킨다. 반면, 인에이블 신호(enable)가 '로우'인 경우, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 오프시켜 제1스위칭부와 제2스위칭부가 연결되지 않도록 스위칭한다.
픽셀(display)는 제4스위칭부의 제1 NMOS 트랜지스터(M1)와 제6 PMOS 트랜지스터(M6)의 각 드레인 단자 사이에 연결되고, 제3 NMOS 트랜지스터(M3)와 제7 PMOS 트랜지스터(M7)의 게이트 단자와 연결된다.
이러한 앤드 로직을 적용한 RAM 회로는 앞서 설명한 바와 같이, 공통의 컬럼신호가 인가되고, 주사선 선택신호와 인에이블 신호가 모두 하이가 되는 경우에만 컬럼신호가 픽셀로 인가되도록 구동된다. 특히, 주사선 선택신호(ROW) 또는 반전 주사선 선택신호(
Figure 112017114453033-pat00013
)가 제4스위칭부의 구동신호로 사용되는 경우, 주기적으로 내부 전원 측의 제1스위칭부와 디스플레이 소자를 연결시켜줌으로써 손실 전류에 의한 디스플레이 소자의 전압 변동을 줄일 수 있다.
도 10a 내지 도 10b는 본 발명의 제1 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치를 설명하기 위한 도면이고, 도 11a 내지 도 11b는 본 발명의 제2 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치를 설명하기 위한 도면이다.
<제1 실시예에 따라 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치>
도 10a 내지 도 10b를 참조하면, 본 발명의 제1 실시예에 따른 앤드 로직을 적용한 RAM 회로(도 9a 및 도 9b)의 트랜지스터 배치는 4개의 PMOS 트랜지스터를 동일한 라인에 형성하고, 4개의 NMOS 트랜지스터를 동일한 라인에 형성할 수 있다.
도 10a 및 도 10b를 참조하면, 제1 실시예에 따라 앤드 로직을 적용한 RAM 회로는 4개의 PMOS 트랜지스터를 하나의 n형 기판(n-substrate)에 형성할 수 있고, 4개의 PMOS 트랜지스터(M5, M6, M7, M8)의 소스 영역과 드레인 영역은 p형 채널(p+)이 공유될 수 있어 배치 단면적을 줄일 수 있다. 또한, 4개의 NMOS 트랜지스터는 하나의 p형 기판(p-substrate)에 형성할 수 있다. 그러나, 제1 실시예에 따르면, 제2, 제3 NMOS 트랜지스터(M2, M3)의 소스 영역과 드레인 영역은 n형 채널(n+)이 공유될 수 있지만, 제1, 제4 NMOS 트랜지스터(M1, M4)는 소스 영역과 드레인 영역을 공유하지 않기 때문에, 별도의 n형 채널(n+)이 형성되어야 한다.
구체적으로, 제1 NMOS 트랜지스터(M1)의 게이트 단자와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 인에이블 신호(enable) 또는 주사선 선택신호(ROW)가 인가되고, 제5 PMOS 트랜지스터(M5)의 게이트 단자와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 반전 주사선 선택신호(
Figure 112017114453033-pat00014
) 또는 반전 인에이블 신호(
Figure 112017114453033-pat00015
)가 인가된다.
제5 PMOS 트랜지스터 내지 제8 PMOS 트랜지스터(M5, M6, M7, M8)는 일측 또는 양측 단자가 연결되도록 배치되고, 제2 NMOS 트랜지스터(M2)와 제3 NMOS 트랜지스터(M3)는 일측 단자가 서로 연결되도록 배치된다. 제6 PMOS 트랜지스터(M6)와 제7 PMOS 트랜지스터(M7)의 연결 단자는 내부 전원(VDD)이 인가되고, 제2 NMOS 트랜지스터(M2)와 제3 NMOS 트랜지스터(M3)의 연결 단자는 그라운드 전원(GND)이 인가된다. 제1 NMOS 트랜지스터(M1)의 일측 단자는 공통의 컬럼신호(COL)가 인가되고 제4 NMOS 트랜지스터(M4)의 일 측 단자는 반전 공통의 컬럼신호(COLb)가 인가될 수 있다.
또한, 제5 PMOS 트랜지스터(M5)와 제6 PMOS 트랜지스터(M6)의 연결 단자는 제1 NMOS 트랜지스터(M1)의 다른 측 단자와 연결되고, 제7 PMOS 트랜지스터(M7)와 제8 PMOS 트랜지스터(M8)의 연결 단자는 제4 NMOS 트랜지스터(M4)의 다른 측 단자와 연결될 수 있다. 제5 PMOS 트랜지스터(M5)의 다른 측 단자는 제2 NMOS 트랜지스터(M2)의 다른 측 단자, 및 픽셀(display)과 연결되고, 제2 NMOS 트랜지스터(M2)의 다른 측 단자는 제3 NMOS 트랜지스터(M3)의 게이트 단자, 및 제7 PMOS 트랜지스터(M7)의 게이트 단자와 연결될 수 있다. 또한, 제3 NMOS 트랜지스터(M3)의 다른 측 단자는 제8 PMOS 트랜지스터(M8)의 다른 측 단자와 연결되고, 제8 PMOS 트랜지스터(M8)의 다른 측 단자는 제6 PMOS 트랜지스터(M6)의 게이트 단자, 및 제2 NMOS 트랜지스터(M2)의 게이트 단자와 연결될 수 있다.
따라서, 본 발명의 제1 실시예에 따른 앤드 로직을 적용한 RAM 회로의 레이아웃은 일반적인 앤드 로직을 적용한 RAM 회로(2개의 PMOS 트랜지스터와 6개의 NMOS 트랜지스터를 포함)보다 PMOS 및 NMOS 트랜지스터 배치 면적이 줄어들어 화소 면적을 줄일 수 있다.
<제2 실시예에 따라 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치>
도 11a 내지 도 11b를 참조하면, 본 발명의 제2 실시예에 따른 앤드 로직을 적용한 RAM 회로(도 9c 및 도 9d)의 트랜지스터 배치는 4개의 PMOS 트랜지스터를 동일한 라인에 형성하고, 4개의 NMOS 트랜지스터를 동일한 라인에 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 제2 실시예에 따라 앤드 로직을 적용한 RAM 회로는 4개의 NMOS 트랜지스터를 하나의 p형 기판(p-substrate)에 형성할 수 있고, 4개의 NMOS 트랜지스터(M1, M2, M3, M4)의 소스 영역과 드레인 영역은 n형 채널(n+)이 공유될 수 있어 배치 단면적을 줄일 수 있다. 또한, 4개의 PMOS 트랜지스터는 하나의 n형 기판(n-substrate)에 형성할 수 있다. 그러나, 제2 실시예에 따르면, 제6, 제7 PMOS 트랜지스터(M6, M7)의 소스 영역과 드레인 영역은 p형 채널(p+)이 공유될 수 있지만, 제5, 제8 NMOS 트랜지스터(M5, M8)는 소스 영역과 드레인 영역을 공유하지 않기 때문에, 별도의 p형 채널(p+)이 형성되어야 한다.
구체적으로, 제1 NMOS 트랜지스터(M1)의 게이트 단자와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 주사선 선택신호(ROW) 또는 인에이블 신호(enable)가 인가되고, 제5 PMOS 트랜지스터(M5)의 게이트 단자와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 반전 인에이블 신호(
Figure 112017114453033-pat00016
) 또는 반전 주사선 선택신호(
Figure 112017114453033-pat00017
)가 인가된다.
제1 NMOS 트랜지스터 내지 제4 NMOS 트랜지스터(M1, M2, M3, M4)는 일측 또는 양측 단자가 서로 연결되고, 제6 PMOS 트랜지스터(M6)와 제7 PMOS 트랜지스터(M7)는 일측 단자가 연결되도록 배치된다. 제6 PMOS 트랜지스터(M6)와 제7 PMOS 트랜지스터(M7)의 연결 단자는 내부 전원(VDD)이 인가되고, 제2 NMOS 트랜지스터(M2)와 제3 NMOS 트랜지스터(M3)의 연결 단자는 그라운드(GND)와 연결된다. 또한, 제8 PMOS 트랜지스터(M8)의 일측 단자는 공통의 컬럼신호(COL) 또는 반전 공통의 컬럼신호(COLb)가 인가될 수 있다. 또한, 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2)의 연결 단자는 제5 PMOS 트랜지스터(M5)의 다른 측 단자와 연결되고, 제3 NMOS 트랜지스터(M3)와 제4 NMOS 트랜지스터(M4)의 연결 단자는 제8 PMOS 트랜지스터(M8)의 다른 측 단자와 연결된다. 제1 NMOS 트랜지스터(M1)의 다른 측 단자는 제6 PMOS 트랜지스터(M6)의 다른 측 단자, 및 픽셀과 연결된다. 또한, 제6 PMOS 트랜지스터(M6)의 다른 측 단자는 제7 PMOS 트랜지스터(M7)의 게이트 단자, 및 제3 NMOS 트랜지스터(M3)의 게이트 단자와 연결된다. 제7 PMOS 트랜지스터(M7)의 다른 측 단자는 제4 NMOS 트랜지스터(M4)의 다른 측 단자와 연결되고, 제4 NMOS 트랜지스터(M4)의 다른 측 단자는 제2 NMOS 트랜지스터(M2)의 게이트 단자, 및 제6 PMOS 트랜지스터(M6)의 게이트 단자와 연결된다.
따라서, 본 발명의 제2 실시예에 따른 앤드 로직을 적용한 RAM 회로의 레이아웃은 일반적인 앤드 로직을 적용한 RAM 회로(2개의 PMOS 트랜지스터와 6개의 NMOS 트랜지스터를 포함)보다 PMOS 및 NMOS 트랜지스터 배치 면적이 줄어들어 화소 면적을 줄일 수 있다.
앞서 설명한 바와 같이, 본 발명의 제1 실시예 및 제2 실시예에 따른 앤드 로직을 적용한 RAM 회로는 앤드 로직을 적용할 수 있으므로 전력을 절감할 수 있고, 트랜지스터의 배치 면적을 크게 줄일 수 있다. 그러나, 4개의 NMOS 트랜지스터의 배치 면적이 4개의 PMOS 트랜지스터의 배치 면적보다 상대적으로 넓은 면적이 필요하게 되어 이를 개선할 수 있는 픽셀회로 구조를 제3 실시예 및 제4 실시예에서 제안한다.
- 제3 실시예 /제4 실시예
도 12a 내지 도 12b는 본 발명의 제3 실시예에 따른 앤드 로직을 적용한 RAM 회로의 동작원리를 설명하기 위한 회로도이고, 도 12c 내지 도 12d는 본 발명의 제4 실시예에 따른 앤드 로직을 적용한 RAM 회로의 동작원리를 설명하기 위한 회로도이다.
본 발명의 제3 실시예 및 제4 실시예에 따른 앤드 로직을 적용한 RAM 회로는 제1스위칭부, 제2스위칭부, 제3스위칭부, 및 제4스위칭부를 포함하고, 제1스위칭부 내지 제4스위칭부는 쌍을 이루는 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성된다. 제3 실시예 및 제4 실시예에 따르면, 동일한 유형의 트랜지스터들이 같은 열에 배치되고, 서로 다른 유형의 트랜지스터들은 다른 열에 배치될 수 있다. 즉, NMOS 트랜지스터들은 제1열에 배치되고, PMOS 트랜지스터들은 제1열과 평행한 제2열에 배치될 수 있고, NMOS 트랜지스터들 또는 PMOS 트랜지스터들은 동일한 유형의 모든 트랜지스터가 인접한 트랜지스터와 서로 연결된다.
구체적으로, 제3 실시예에 따르면, 제3스위칭부는 인에이블 신호 또는 주사선 선택신호에 따라 구동되어 공통의 컬럼신호 및 반전 공통의 컬럼신호를 인가하고, 반전 주사선 선택신호 또는 반전 인에이블 신호에 따라 구동될 수 있다. 제1스위칭부는 제4스위칭부와 내부 전원 사이에 연결되고, 픽셀에 저장된 이전 데이터값 또는 반전 데이터값에 따라 구동되어 내부 전원을 인가하고, 제2스위칭부는 제4스위칭부와 그라운드 사이에 연결되고, 픽셀에 저장된 이전 데이터값 또는 반전 데이터값에 따라 구동되어 그라운드 전원을 인가할 수 있다. 제1스위칭부 내지 제4스위칭부은 한 쌍의 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성되고, NMOS 트랜지스터와 PMOS 트랜지스터는 같은 개수이고 같은 유형의 트랜지스터끼리 일측 또는 양측의 단자가 서로 연결될 수 있고, 제4스위칭부와 제1스위칭부 사이에 연결된 픽셀로 공통의 컬럼신호, 상기 내부 전원의 전압, 및 상기 그라운드 전원 중 하나를 인가할 수 있다.
또한, 제4 실시예에 따르면, 제3스위칭부는 반전 인에이블 신호 또는 반전 주사선 선택신호에 따라 구동되어 공통의 컬럼신호 및 반전 공통의 컬럼신호를 인가하고, 제4스위칭부는 주사선 선택신호 또는 인에이블 신호에 따라 구동될 수 있다. 제1스위칭부는 제4스위칭부와 내부 전원 사이에 연결되고, 픽셀에 저장된 이전 데이터값 또는 반전 데이터값에 따라 구동되어 내부 전원을 인가한다. 제2스위칭부는 제4스위칭부와 그라운드 사이에 연결되고, 픽셀에 저장된 이전 데이터값 또는 반전 데이터값에 따라 구동되어 그라운드 전원을 인가한다. 또한, 제1스위칭부 내지 제4스위칭부은 한 쌍의 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성되고, NMOS 트랜지스터와 PMOS 트랜지스터는 같은 개수이고 같은 유형의 트랜지스터끼리 일측 또는 양측 단자가 연결될 수 있고, 제2스위칭부와 제4스위칭부 사이에 연결된 픽셀로 공통의 컬럼신호, 내부 전원의 전압, 및 그라운드 전원 중 하나를 인가할 수 있다.
상기의 제3 실시예와 제4 실시예에 따른 RAM 회로의 차이는 제3스위칭부 및 픽셀의 위치에 따라 구분된다.
<제3 실시예에 따라 앤드 로직을 적용한 RAM 회로도>
도 12a를 참조하면, 제1스위칭부는 내부 전원과 제4스위칭부 사이에 연결되는 제6 PMOS 트랜지스터(M6)와, 제7 PMOS 트랜지스터(M7)를 포함하고, 제2스위칭부는 그라운드와 제4스위칭부 사이에 연결되는 제2 NMOS 트랜지스터(M2)와, 제3 NMOS 트랜지스터(M3)를 포함하여 구성된다. 또한, 제3스위칭부는 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 포함하여 구성된다. 제3스위칭부는 인에이블 신호(enable)가 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 각각 인가되어 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달한다. 구체적으로, 인에이블 신호(enable)가 '하이'인 경우, 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달하고, 인에이블 신호(enable)가 '로우'인 경우, 제3스위칭부는 오프상태가 된다.
제4스위칭부는 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 포함하여 구성된다. 제4스위칭부는 반전 주사선 선택신호(
Figure 112017114453033-pat00018
)가 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 각각 인가되어 제3스위칭부를 제1스위칭부와 연결시킨다. 구체적으로, 주사선 선택신호(ROW)가 '하이'인 경우, 즉, 반전 주사선 선택신호(
Figure 112017114453033-pat00019
)가 '로우'인 경우, 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 온시켜 내부 전원과 연결된 제1스위칭부와 그라운드와 연결된 제2스위칭부를 연결시킨다. 반면, 주사선 선택신호(ROW)가 '로우'인 경우, 즉, 반전 주사선 선택신호(
Figure 112017114453033-pat00020
)가 '하이'인 경우, 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 오프시켜 제1스위칭부와 제2스위칭부가 연결되지 않도록 스위칭한다.
픽셀(display)은 제4스위칭부의 제5 PMOS 트랜지스터(M5)와 제6 PMOS 트랜지스터(M6)의 각 드레인 단자 사이에 연결되고, 제3 NMOS 트랜지스터(M3)와 제7 PMOS 트랜지스터(M7)의 게이트 단자가 각각 연결된다.
도 12b를 참조하면, 제1스위칭부는 내부 전원과 제4스위칭부 사이에 연결되는 제6 PMOS 트랜지스터(M6)와, 제7 PMOS 트랜지스터(M7)를 포함하고, 제2스위칭부는 그라운드와 제4스위칭부 사이에 연결되는 제2 NMOS 트랜지스터(M2)와, 제3 NMOS 트랜지스터(M3)를 포함하여 구성된다. 또한, 제3스위칭부는 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 포함하여 구성된다. 제3스위칭부는 주사선 선택신호(ROW)에 따라 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달한다. 구체적으로, 주사선 선택신호(ROW)가 '하이'인 경우, 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달하고, 주사선 선택신호(ROW)가 '로우'인 경우, 제3스위칭부는 오프상태가 된다.
제4스위칭부는 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 포함하여 구성된다. 제4스위칭부는 반전 인에이블 신호(
Figure 112017114453033-pat00021
)가 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 인가되면 제3스위칭부를 제1스위칭부와 연결할 수 있다. 구체적으로, 인에이블 신호(enable)가 '하이'인 경우, 즉, 반전 인에이블 신호(
Figure 112017114453033-pat00022
)가 '로우'인 경우, 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 온시켜 내부 전원과 연결된 제1스위칭부와 그라운드와 연결된 제2스위칭부를 연결시킨다. 반면, 인에이블 신호(enable)가 '로우'인 경우, 즉, 반전 인에이블 신호(
Figure 112017114453033-pat00023
)가 '하이'인 경우, 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 오프시켜 제1스위칭부와 제2스위칭부가 연결되지 않도록 스위칭한다.
픽셀(display)는 제4스위칭부의 제5 PMOS 트랜지스터(M5)와 제6 PMOS 트랜지스터(M6)의 각 드레인 단자 사이에 연결되고, 제3 NMOS 트랜지스터(M3)와 제7 PMOS 트랜지스터(M7)의 게이트 단자와 연결된다.
도 12c를 참조하면, 제1스위칭부는 내부 전원과 제4스위칭부 사이에 연결되는 제6 PMOS 트랜지스터(M6), 제7 PMOS 트랜지스터(M7), 그라운드와 제4스위칭부 사이에 연결되는 제2 NMOS 트랜지스터(M2), 제3 NMOS 트랜지스터(M3)를 포함하여 구성된다. 또한, 제3스위칭부는 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 포함하여 구성된다. 제3스위칭부는 반전 인에이블 신호(
Figure 112017114453033-pat00024
)가 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 각각 인가되어 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제2스위칭부로 전달한다. 구체적으로, 반전 인에이블 신호(
Figure 112017114453033-pat00025
)가 '로우'인 경우, 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달하고, 반전 인에이블 신호(
Figure 112017114453033-pat00026
)가 '하이'인 경우, 제3스위칭부는 오프상태가 된다.
제4스위칭부는 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 포함하여 구성된다. 제4스위칭부는 주사선 선택신호(ROW)가 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 각각 인가되어 제3스위칭부를 제1스위칭부와 연결시킨다. 구체적으로, 주사선 선택신호(ROW)가 '하이'인 경우, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 온시켜 내부 전원과 연결된 제1스위칭부 및 그라운드와 연결된 제2스위칭부를 연결시킨다. 반면, 주사선 선택신호(ROW)가 '로우'인 경우, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 오프시켜 제1스위칭부와 제2스위칭부가 연결되지 않도록 스위칭한다.
픽셀(display)은 제4스위칭부의 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2)의 각 드레인 단자 사이에 연결되고, 제3 NMOS 트랜지스터(M3)와 제7 PMOS 트랜지스터(M7)의 게이트 단자가 각각 연결된다.
도 12d를 참조하면, 제1스위칭부는 내부 전원과 제4스위칭부 사이에 연결되는 제6 PMOS 트랜지스터(M6)와, 제7 PMOS 트랜지스터(M7)를 포함하고, 제2스위칭부는 그라운드와 제4스위칭부 사이에 연결되는 제2 NMOS 트랜지스터(M2)와, 제3 NMOS 트랜지스터(M3)를 포함하여 구성된다. 또한, 제3스위칭부는 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)를 포함하여 구성된다. 제3스위칭부는 반전 주사선 선택신호(
Figure 112017114453033-pat00027
)에 따라 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달한다. 구체적으로, 반전 주사선 선택신호(
Figure 112017114453033-pat00028
)가 '로우'인 경우, 컬럼신호(COL) 및 반전 컬럼신호(COLb)를 제4스위칭부로 전달하고, 반전 주사선 선택신호(
Figure 112017114453033-pat00029
)가 '하이'인 경우, 제3스위칭부는 오프상태가 된다.
제4스위칭부는 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 포함하여 구성된다. 제4스위칭부는 인에이블 신호(enable)가 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 인가되면 제3스위칭부를 제1스위칭부와 연결할 수 있다. 구체적으로, 인에이블 신호(enable)가 '하이'인 경우, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 온시켜 내부 전원과 연결된 제1스위칭부 및 그라운드와 연결된 제2스위칭부를 연결시킨다. 반면, 인에이블 신호(enable)가 '로우'인 경우, 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)를 오프시켜 제1스위칭부와 제2스위칭부가 연결되지 않도록 스위칭한다.
픽셀(display)는 제4스위칭부의 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2)의 각 드레인 단자 사이에 연결되고, 제3 NMOS 트랜지스터(M3)와 제7 PMOS 트랜지스터(M7)의 게이트 단자와 연결된다.
이러한 앤드 로직을 적용한 RAM 회로는 앞서 설명한 바와 같이, 공통의 컬럼신호가 인가되고, 주사선 선택신호와 인에이블 신호가 모두 하이가 되는 경우에만 컬럼신호가 픽셀로 인가되도록 구동된다. 특히, 주사선 선택신호(ROW) 또는 반전 주사선 선택신호(
Figure 112017114453033-pat00030
)가 제4스위칭부의 구동신호로 사용되는 경우, 주기적으로 내부 전원 측의 제1스위칭부와 디스플레이 소자를 연결시켜줌으로써 손실 전류에 의한 디스플레이 소자의 전압 변동을 줄일 수 있다.
도 13a 내지 도 13b는 본 발명의 제3 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치를 설명하기 위한 도면이고, 도 14a 내지 도 14b는 본 발명의 제4 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치를 설명하기 위한 도면이다.
<제3 실시예에 따른 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치>
도 13a 내지 도 13b를 참조하면, 본 발명의 제3 실시예에 따른 앤드 로직을 적용한 RAM 회로(도 12a 및 도 12b)의 트랜지스터 배치는 4개의 PMOS 트랜지스터를 동일한 라인에 형성하고, 4개의 NMOS 트랜지스터를 동일한 라인에 형성할 수 있다. 또한, PMOS 트랜지스터와 NMOS 트랜지스터를 평행한 열로 배치하고, 각각의 드레인 영역과 소스 영역을 공유하도록 배치함으로써 면적을 최소화할 수 있다.
도 13a 및 도 13b를 참조하면, 제3 실시예에 따라 앤드 로직을 적용한 RAM 회로는 4개의 PMOS 트랜지스터는 하나의 n형 기판(n-substrate)에 형성할 수 있다. 이때, 4개의 PMOS 트랜지스터(M5, M6, M7, M8)의 소스 영역과 드레인 영역은 p형 채널(p+)이 공유될 수 있어 배치 단면적을 줄일 수 있다. 또한, 4개의 NMOS 트랜지스터는 하나의 p형 기판(p-substrate)에 형성할 수 있고, 마찬가지로, 4개의 NMOS 트랜지스터(M1, M2, M3, M4)의 소스 영역과 드레인 영역은 n형 채널(n+)이 공유될 수 있어 배치 단면적을 줄일 수 있다. 이때, 4개의 PMOS 트랜지스터를 제1열에 배치하고, 4개의 NMOS 트랜지스터를 제1열과 평행한 제2열에 배치할 수 있다.
구체적으로, 제1 NMOS 트랜지스터(M1)의 게이트 단자와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 인에이블 신호(enable) 또는 주사선 선택신호(ROW)가 인가되고, 제5 PMOS 트랜지스터(M5)의 게이트 단자와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 반전 주사선 선택신호(
Figure 112017114453033-pat00031
) 또는 반전 인에이블 신호(
Figure 112017114453033-pat00032
)가 인가될 수 있다.
제1 NMOS 트랜지스터 내지 제4 NMOS 트랜지스터(M1, M2, M3, M4)는 일 측 또는 양측 단자가 서로 연결되도록 배치되고, 제5 PMOS 트랜지스터 내지 제8 PMOS 트랜지스터(M5, M6, M7, M8)는 일측 또는 양측 단자가 서로 연결되도록 배치된다. 제6 PMOS 트랜지스터(M6)와 제7 PMOS 트랜지스터(M7)의 연결 단자는 내부 전원(VDD)이 인가되고, 제2 NMOS 트랜지스터(M2)와 제3 NMOS 트랜지스터(M3)의 연결 단자는 그라운드 전원(GND)이 인가된다. 제1 NMOS 트랜지스터(M1)와 제4 NMOS 트랜지스터(M4)의 일 측 단자는 공통의 컬럼신호(COL) 또는 반전 공통의 컬럼신호(COLb)가 인가될 수 있다.
제5 PMOS 트랜지스터(M5)와 제6 PMOS 트랜지스터(M6)의 연결 단자는 픽셀(display), 제3 NMOS 트랜지스터(M3)의 게이트 단자, 및 제7 PMOS 트랜지스터(M7)의 게이트 단자와 연결된다. 제7 PMOS 트랜지스터(M7)와 제8 PMOS 트랜지스터(M8)의 연결 단자는 제6 PMOS 트랜지스터(M6)의 게이트 단자, 및 제2 NMOS 트랜지스터(M2)의 게이트 단자와 연결된다. 또한, 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2)의 연결 단자는 제5 PMOS 트랜지스터(M5)의 다른 측 단자와 연결되고, 제3 NMOS 트랜지스터(M3)와 제4 NMOS 트랜지스터(M4)의 연결 단자는 제8 PMOS 트랜지스터(M8)의 다른 측 단자와 연결될 수 있다.
따라서, 본 발명의 제3 실시예에 따른 앤드 로직을 적용한 RAM 회로는 앤드 로직을 적용하여 전력 절감 효과를 높일 수 있고, 동시에 트랜지스터 배치 면적을 최소화할 수 있다.
<제4 실시예에 따라 앤드 로직을 적용한 RAM 회로의 트랜지스터 배치>
도 14a 내지 도 14b를 참조하면, 본 발명의 제4 실시예에 따른 앤드 로직을 적용한 RAM 회로(도 12c 및 도 12d)의 트랜지스터 배치는 4개의 PMOS 트랜지스터를 동일한 라인에 형성하고, 4개의 NMOS 트랜지스터를 동일한 라인에 형성할 수 있다. 또한, PMOS 트랜지스터와 NMOS 트랜지스터를 평행한 열로 배치하고, 각각의 드레인 영역과 소스 영역을 공유하도록 배치함으로써 면적을 최소화할 수 있다.
도 14a 및 도 14b를 참조하면, 제4 실시예에 따라 앤드 로직을 적용한 RAM 회로는 4개의 PMOS 트랜지스터는 하나의 n형 기판(n-substrate)에 형성할 수 있다. 이때, 4개의 PMOS 트랜지스터(M5, M6, M7, M8)의 소스 영역과 드레인 영역은 p형 채널(p+)이 공유될 수 있어 배치 단면적을 줄일 수 있다. 또한, 4개의 NMOS 트랜지스터는 하나의 p형 기판(p-substrate)에 형성할 수 있고, 마찬가지로, 4개의 NMOS 트랜지스터(M1, M2, M3, M4)의 소스 영역과 드레인 영역은 n형 채널(n+)이 공유될 수 있어 배치 단면적을 줄일 수 있다. 이때, 4개의 PMOS 트랜지스터를 제1열에 배치하고, 4개의 NMOS 트랜지스터를 제1열과 평행한 제2열에 배치할 수 있다.
구체적으로, 제1 NMOS 트랜지스터(M1)의 게이트 단자와 제4 NMOS 트랜지스터(M4)의 게이트 단자로 주사선 선택신호(ROW) 또는 인에이블 신호(enable)가 인가되고, 제5 PMOS 트랜지스터(M5)의 게이트 단자와 제8 PMOS 트랜지스터(M8)의 게이트 단자로 반전 인에이블 신호(
Figure 112017114453033-pat00033
) 또는 반전 주사선 선택신호(
Figure 112017114453033-pat00034
)가 인가될 수 있다.
제1 NMOS 트랜지스터 내지 제4 NMOS 트랜지스터(M1, M2, M3, M4)는 일 측 또는 양측 단자가 서로 연결되도록 배치되고, 제5 PMOS 트랜지스터 내지 제8 PMOS 트랜지스터(M5, M6, M7, M8)는 일측 또는 양측 단자가 서로 연결되도록 배치된다. 제6 PMOS 트랜지스터(M6)와 제7 PMOS 트랜지스터(M7)의 연결 단자는 내부 전원(VDD)이 인가되고, 제2 NMOS 트랜지스터(M2)와 제3 NMOS 트랜지스터(M3)의 연결 단자는 그라운드 전원(GND)이 인가될 수 있다. 제5 PMOS 트랜지스터(M5)와 제8 PMOS 트랜지스터(M8)의 일 측 단자는 공통의 컬럼신호(COL) 또는 반전 공통의 컬럼신호(COLb)가 인가될 수 있다. 또한, 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2)의 연결 단자는 픽셀(display), 제3 NMOS 트랜지스터(M3)의 게이트 단자, 및 제7 PMOS 트랜지스터(M7)의 게이트 단자와 연결될 수 있다. 제3 NMOS 트랜지스터(M3)와 제4 NMOS 트랜지스터(M4)의 연결 단자는 제2 NMOS 트랜지스터(M2)의 게이트 단자, 및 제6 PMOS 트랜지스터(M6)의 게이트 단자와 연결될 수 있다. 제5 PMOS 트랜지스터(M5)와 제6 PMOS 트랜지스터(M6)의 연결 단자는 제1 NMOS 트랜지스터(M1)의 다른 측 단자와 연결되고, 제7 PMOS 트랜지스터(M7)와 제8 PMOS 트랜지스터(M8)의 연결 단자는 제4 NMOS 트랜지스터(M4)의 다른 측 단자와 연결될 수 있다.
따라서, 본 발명의 제4 실시예에 따른 앤드 로직을 적용한 RAM 회로는 앤드 로직을 적용하여 전력 절감 효과를 높일 수 있고, 동시에 트랜지스터 배치 면적을 최소화할 수 있다.
110: 픽셀 120: RAM 회로
COL_CM: 공통의 컬럼신호 ROW_1 내지 ROW_R: 주사선 선택신호
enable_1 내지 enable_C: 인에이블 신호

Claims (17)

  1. 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 컬럼신호에 따라 픽셀을 구동시키는 화소 메모리 구조의 RAM 회로에 있어서,
    내부 전원과의 연결을 스위칭하는 제1스위칭부;
    그라운드와의 연결을 스위칭하는 제2스위칭부;
    상기 인에이블 신호 또는 상기 주사선 선택신호 중의 어느 하나에 따라 상기 제1스위칭부와 상기 제2스위칭부 사이의 연결을 스위칭하는 제4스위칭부; 및
    상기 인에이블 신호 또는 상기 주사선 선택신호 중의 다른 하나에 따라 컬럼신호를 상기 제4스위칭부로 전달하는 제3스위칭부;
    를 포함하고,
    상기 제1스위칭부 내지 상기 제4스위칭부는 각각 한 쌍의 NMOS 트랜지스터 또는 한 쌍의 PMOS 트랜지스터로 구성되고,
    상기 제1스위칭부 내지 상기 제4스위칭부를 구성하는 NMOS 트랜지스터의 수와 PMOS 트랜지스터의 수는 동일하며,
    상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제6 PMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 반전 컬럼신호와 상기 제7 PMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제5 PMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제8 PMOS 트랜지스터를 포함하며,
    상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제3 NMOS 트랜지스터와 상기 제8 PMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제2 NMOS 트랜지스터와 상기 제5 PMOS 트랜지스터 및 픽셀에 연결되고,
    상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호의 반전 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가되는,
    RAM 회로.
  2. 삭제
  3. 삭제
  4. 주사선 선택신호와 인에이블 신호가 모두 선택되었을 때 컬럼신호에 따라 픽셀을 구동시키는 화소 메모리 구조의 RAM 회로에 있어서,
    내부 전원과의 연결을 스위칭하는 제1스위칭부;
    그라운드와의 연결을 스위칭하는 제2스위칭부;
    상기 인에이블 신호 또는 상기 주사선 선택신호 중의 어느 하나에 따라 상기 제1스위칭부와 상기 제2스위칭부 사이의 연결을 스위칭하는 제4스위칭부; 및
    상기 인에이블 신호 또는 상기 주사선 선택신호 중의 다른 하나에 따라 컬럼신호를 상기 제4스위칭부로 전달하는 제3스위칭부;
    를 포함하고,
    상기 제1스위칭부 내지 상기 제4스위칭부는 각각 한 쌍의 NMOS 트랜지스터 또는 한 쌍의 PMOS 트랜지스터로 구성되고,
    상기 제1스위칭부 내지 상기 제4스위칭부를 구성하는 NMOS 트랜지스터의 수와 PMOS 트랜지스터의 수는 동일하며,
    상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제6 PMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 반전 컬럼신호와 상기 제7 PMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제5 PMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제8 PMOS 트랜지스터를 포함하며,
    상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제3 NMOS 트랜지스터와 상기 제8 PMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제2 NMOS 트랜지스터와 상기 제5 PMOS 트랜지스터 및 픽셀에 연결되고,
    상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호의 반전 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가되는,
    RAM 회로.
  5. 제4항에 있어서,
    상기 제1 NMOS 트랜지스터 내지 상기 제4 NMOS 트랜지스터는 상기 제2 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터가 인접하여 제1열에 배치되고, 상기 제5 PMOS 트랜지스터 내지 상기 제8 PMOS 트랜지스터는 상기 제5 PMOS 트랜지스터에서 상기 제8 PMOS 트랜지스터까지의 순서대로 제2열에 배치되는,
    RAM 회로.
  6. 제1항에 있어서,
    상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제1 NMOS 트랜지스터 사이에 연결되는 제5 PMOS 트랜지스터와, 반전 컬럼신호와 제4 NMOS 트랜지스터 사이에 연결되는 제8 PMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며,
    상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제7 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 및 픽셀에 연결되는,
    RAM 회로.
  7. 제6항에 있어서,
    상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호의 반전 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제8 PMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가되는,
    RAM 회로.
  8. 제6항에 있어서,
    상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호의 반전 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제8 PMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가되는,
    RAM 회로.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 NMOS 트랜지스터 내지 상기 제4 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터에서 상기 제4 NMOS 트랜지스터까지의 순서대로 제1열에 배치되고, 상기 제5 PMOS 트랜지스터 내지 상기 제8 PMOS 트랜지스터는 상기 제6 PMOS 트랜지스터와 상기 제7 PMOS 트랜지스터가 인접하여 제2열에 배치되는,
    RAM 회로.
  10. 제1항에 있어서,
    상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제2 NMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 반전 컬럼신호와 제3 NMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제5 PMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제8 PMOS 트랜지스터를 포함하며,
    상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제7 PMOS 트랜지스터와 상기 제8 PMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제6 PMOS 트랜지스터와 상기 제5 PMOS 트랜지스터 및 픽셀에 연결되는,
    RAM 회로.
  11. 제10항에 있어서,
    상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호의 반전 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가되는,
    RAM 회로.
  12. 제10항에 있어서,
    상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호의 반전 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제4 NMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가되는,
    RAM 회로.
  13. 제11항 또는 제12항에 있어서,
    상기 제1 NMOS 트랜지스터 내지 상기 제4 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터에서 상기 제4 NMOS 트랜지스터까지의 순서대로 제1열에 배치되고, 상기 제5 PMOS 트랜지스터 내지 상기 제8 PMOS 트랜지스터는 상기 제5 PMOS 트랜지스터에서 상기 제8 PMOS 트랜지스터까지의 순서대로 제2열에 배치되는,
    RAM 회로.
  14. 제1항에 있어서,
    상기 제1스위칭부는 각각 내부 전원에 연결된 제6 PMOS 트랜지스터와 제7 PMOS 트랜지스터를 포함하며, 상기 제2스위칭부는 각각 그라운드에 연결된 제2 NMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하며, 상기 제3스위칭부는 상기 컬럼신호와 제6 PMOS 트랜지스터 사이에 연결되는 제5 NMOS 트랜지스터와, 반전 컬럼신호와 제7 PMOS 트랜지스터 사이에 연결되는 제8 NMOS 트랜지스터를 포함하며, 상기 제4스위칭부는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 연결되는 제1 NMOS 트랜지스터와, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 연결되는 제4 NMOS 트랜지스터를 포함하며,
    상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트 단자는 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터에 연결되며, 상기 제7 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자는 상기 제6 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 및 픽셀에 연결되는,
    RAM 회로.
  15. 제14항에 있어서,
    상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호의 반전 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제8 PMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가되는,
    RAM 회로.
  16. 제14항에 있어서,
    상기 제1 NMOS 트랜지스터의 게이트 단자와 상기 제4 NMOS 트랜지스터의 게이트 단자로 상기 인에이블 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 게이트 단자와 상기 제8 PMOS 트랜지스터의 게이트 단자로 상기 주사선 선택신호의 반전 신호가 인가되고, 상기 제5 PMOS 트랜지스터의 일단에는 상기 컬럼신호가 인가되고, 상기 제8 PMOS 트랜지스터의 일단에는 반전 컬럼신호가 인가되는,
    RAM 회로.
  17. 제15항 또는 제16항에 있어서,
    상기 제1 NMOS 트랜지스터 내지 상기 제4 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터에서 상기 제4 NMOS 트랜지스터까지의 순서대로 제1열에 배치되고, 상기 제5 PMOS 트랜지스터 내지 상기 제8 PMOS 트랜지스터는 상기 제5 PMOS 트랜지스터에서 상기 제8 PMOS 트랜지스터까지의 순서대로 제2열에 배치되는,
    RAM 회로.
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