KR20210083918A

KR20210083918A - 전계발광 표시장치

Info

Publication number: KR20210083918A
Application number: KR1020190176695A
Authority: KR
Inventors: 신성수; 최소희; 유재용; 박용석
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-12-27
Filing date: 2019-12-27
Publication date: 2021-07-07

Abstract

본 발명은 기판 상에 N타입 산화물 반도체를 포함한 제2스위칭트랜지스터와, 게이트가 제2스위칭 트랜지스터와 연결된 구동트랜지스터와, 발광다이오드를 포함하는 화소와; 제1스위칭트랜지스터에 연결된 제1게이트배선에 제1게이트신호를 출력하는 제1게이트구동회로를 포함하는 스캔구동부를 포함하는 전계발광 표시장치를 제공한다.

Description

전계발광 표시장치{Electroluminescent display device}

본 발명은 전계발광 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 유기발광소자(OLED : Organic Light Emitting Diode)표시장치, 퀀텀닷발광소자(QLED: Quantum Dot Light Emitting-Diode)표시장치, 및 마이크로엘이디(Micro-LED: Micro-Light Emitting Diode)표시장치를 포함하는 전계발광 표시장치(Electroluminescence display device)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.

이들 평판표시장치 중에서, 전계발광 표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 널리 사용되고 있다.

최근들어, 저소비전력과 고속구동이 가능한 전계발광 표시장치가 요구되고 있다. 이를 위해, 화소에 폴리 실리콘을 이용한 트랜지스터와 산화물 반도체를 이용한 트랜지스터를 함께 형성하여, 내부 보상 구조로 화소를 구성하게 된다.

그런데, 이와 같이 이종의 트랜지스터를 사용함에 따라, 이를 구동하기 위해 GIP(gate in panel) 방식으로 구성된 구동회로의 크기가 증가하게 되며, 이에 따라 표시장치의 베젤(bezel)의 폭이 증가하게 된다.

본 발명은 GIP 구동회로의 크기를 감소시키고 이에 따라 베젤의 폭을 감소시킬 수 있는 방안을 제공하는 것에 과제가 있다.

전술한 바와 같은 과제를 달성하기 위해, 본 발명은 기판 상에 N타입 산화물 반도체를 포함한 제2스위칭트랜지스터, 게이트가 제2스위칭 트랜지스터와 연결된 구동트랜지스터, 및 발광다이오드를 포함하는 화소, 그리고 제1스위칭트랜지스터에 연결된 제1게이트배선에 제1게이트신호를 출력하는 제1게이트구동회로를 포함하는 스캔구동부를 포함하는 전계발광 표시장치를 제공할 수 있다. 그리고, 제1게이트구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터, N타입 산화물 반도체를 포함한 Qb 트랜지스터, 및 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함할 수 있다.

화소는, 기판 상에 상기 P타입 또는 N타입 폴리 실리콘을 포함한 제1스위칭트랜지스터를 더 포함할 수 있다.

스테이지의 제어회로는, P타입 또는 N타입 폴리 실리콘을 포함하고 전단 스테이지에서 출력된 제1게이트신호를 입력받는 제1트랜지스터와, P타입 또는 N타입 폴리 실리콘을 포함하고 제1트랜지스터 및 Q 노드 사이에 연결되며 게이트가 로우전압을 인가받는 제2트랜지스터를 포함할 수 있다.

스테이지의 제어회로는, N타입 산화물 반도체를 포함하고 게이트가 Q 노드에 연결되는 제4트랜지스터와, P타입 또는 N타입 폴리 실리콘을 포함하고 제4트랜지스터 및 제1트랜지스터 사이에 연결된 제3트랜지스터를 더 포함할 수 있다.

스테이지의 제어회로는, P타입 또는 N타입 폴리 실리콘을 포함하고 Q 노드와 Qb 트랜지스터의 게이트 사이에 연결되는 제5트랜지스터와, N타입 산화물 반도체를 포함하고, 소스는 제2하이전압을 인가받고 드레인은 Qb 트랜지스터의 게이트에 연결되는 제6트랜지스터를 더 포함할 수 있다. 그리고, 제2하이전압은, Qb 트랜지스터에 입력되는 제1하이전압 보다 높을 수 있다.

스테이지의 제어회로는, N타입 산화물 반도체를 포함하고, 게이트는 제1트랜지스터의 드레인에 연결되고 소스는 제2하이전압을 인가받고 드레인은 제2트랜지스터의 소스에 연결되는 제7트랜지스터와, P타입 또는 N타입 폴리 실리콘을 포함하고, 게이트 및 소스는 제1트랜지스터의 드레인에 연결되고 드레인은 제2트랜지스터의 소스에 연결되는 제8트랜지스터를 더 포함하고, 제2하이전압은, Qb 트랜지스터에 입력되는 제1하이전압 보다 높을 수 있다.

스테이지의 제어회로는, Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드와, Q 노드 사이에 연결되는 캐패시터를 더 포함할 수 있다.

스캔구동부는, 제2스위칭트랜지스터에 연결된 제2게이트배선에 제2게이트신호를 출력하는 제2게이트구동회로를 더 포함하고, 제2게이트구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, N타입 산화물 반도체를 포함한 Qb 트랜지스터와, Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로와, Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드에 연결된 인버터를 포함하여 구성된 스테이지를 포함할 수 있다.

화소는, P타입 또는 N타입 폴리 실리콘을 포함하고 발광다이오드의 발광 타이밍을 제어하는 발광트랜지스터를 더 포함하고, 스캔구동부는, 발광트랜지스터에 연결된 발광배선에 발광신호를 출력하는 발광구동회로를 더 포함하고, 발광구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, N타입 산화물 반도체를 포함한 Qb 트랜지스터와, Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함할 수 있다.

화소는, P타입 또는 N타입 폴리 실리콘을 포함하고 게이트는 이전 행라인의 화소에 연결된 제1게이트배선과 연결되고 드레인은 제2스위칭트랜지스터와 연결되는 초기화트랜지스터를 더 포함하고, 스캔구동부는, 초기화트랜지스터의 소스에 연결된 초기화배선에 초기화신호를 출력하는 초기화구동회로를 더 포함할 수 있다.

스캔구동부는, 기판에 GIP 방식으로 형성될 수 있다.

전계발광 표시장치는, 가변 주파수 구동 방식으로 구동될 수 있다.

다른 측면에서, 본 발명은 기판 상에 N타입 산화물 반도체를 포함한 제2스위칭트랜지스터와, 게이트가 제2스위칭 트랜지스터와 연결된 구동트랜지스터와, 발광다이오드를 포함하는 화소와; 제2스위칭트랜지스터에 연결된 제2게이트배선에 제2게이트신호를 출력하는 제2게이트구동회로를 포함하는 스캔구동부를 포함하고, 제2게이트구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, N타입 산화물 반도체를 포함한 Qb 트랜지스터와, Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로와, Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드에 연결된 인버터를 포함하여 구성된 스테이지를 포함하고, 스테이지의 제어회로는, P타입 또는 N타입 폴리 실리콘을 포함하고 전단 스테이지의 Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드에서 출력된 신호를 입력받는 제1트랜지스터와, P타입 또는 N타입 폴리 실리콘을 포함하고 제1트랜지스터 및 Q 노드 사이에 연결되며 게이트가 로우전압을 인가받는 제2트랜지스터를 포함하는 전계발광 표시장치를 제공한다.

기판 상의 P타입 또는 N타입 폴리 실리콘을 포함한 제1스위칭트랜지스터를 더 포함할 수 있다.

스테이지의 제어회로는, N타입 산화물 반도체를 포함하고 게이트가 Q 노드에 연결되는 제4트랜지스터와; P타입 또는 N타입 폴리 실리콘을 포함하고 제4트랜지스터 및 제1트랜지스터 사이에 연결된 제3트랜지스터를 더 포함할 수 있다.

스테이지의 제어회로는, P타입 또는 N타입 폴리 실리콘을 포함하고 Q 노드와 Qb 트랜지스터의 게이트 사이에 연결되는 제5트랜지스터와; N타입 산화물 반도체를 포함하고, 소스는 제2하이전압을 인가받고 드레인은 Qb 트랜지스터의 게이트에 연결되는 제6트랜지스터를 더 포함하며, 제2하이전압은, Qb 트랜지스터에 입력되는 제1하이전압 보다 높을 수 있다.

스테이지의 제어회로는, N타입 산화물 반도체를 포함하고, 게이트는 제1트랜지스터의 드레인에 연결되고 소스는 제2하이전압을 인가받고 드레인은 제2트랜지스터의 소스에 연결되는 제7트랜지스터와; P타입 또는 N타입 폴리 실리콘을 포함하고, 게이트 및 소스는 제1트랜지스터의 드레인에 연결되고 드레인은 제2트랜지스터의 소스에 연결되는 제8트랜지스터를 더 포함하고, 제2하이전압은, Qb 트랜지스터에 입력되는 제1하이전압 보다 높을 수 있다.

스캔구동부는, 제1스위칭트랜지스터에 연결된 제1게이트배선에 제1게이트신호를 출력하는 제1게이트구동회로를 더 포함하고, 제1게이트구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, N타입 산화물 반도체를 포함한 Qb 트랜지스터와, Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함할 수 있다.

화소는, P타입 또는 N타입 폴리 실리콘을 포함하고 게이트는 이전 행라인의 화소에 연결된 제1게이트배선과 연결되고 소스는 초기화배선에 연결되고 드레인은 제2스위칭트랜지스터와 연결되는 초기화트랜지스터를 더 포함하고, 스캔구동부는, 초기화배선에 초기화신호를 출력하는 초기화구동회로를 더 포함할 수 있다.

스캔구동부는, 기판에 GIP 방식으로 형성될 수 있다.

또 다른 측면에서, 본 발명은 기판 상에 N타입 산화물 반도체를 포함한 제2스위칭트랜지스터와, 게이트가 제2스위칭 트랜지스터와 연결된 구동트랜지스터와, 발광다이오드와, 발광다이오드의 발광 타이밍을 제어하는 발광트랜지스터를 포함하는 화소와; 발광트랜지스터에 연결된 발광배선에 발광신호를 출력하는 발광구동회로를 포함하는 스캔구동부를 포함하고, 발광구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, N타입 산화물 반도체를 포함한 Qb 트랜지스터와, Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함하는 전계발광 표시장치를 제공한다.

스테이지의 제어회로는, P타입 또는 N타입 폴리 실리콘을 포함하고 전단 스테이지에서 출력된 발광신호를 입력받는 제1트랜지스터를 포함할 수 있다.

스테이지의 제어회로는, P타입 또는 N타입 폴리 실리콘을 포함하고, 게이트 및 드레인이 Q 노드에 연결되고 소스가 로우전압을 입력받는 제2트랜지스터를 더 포함할 수 있다.

스테이지의 제어회로는, P타입 또는 N타입 폴리 실리콘을 포함하고, 제1트랜지스터와 Q 노드 사이에 연결되고 게이트가 로우전압을 인가받는 제3트랜지스터를 더 포함할 수 있다.

스캔구동부는, 제1스위칭트랜지스터에 연결된 제1게이트배선에 제1게이트신호를 출력하는 제1게이트구동회로를 더 포함하고, 제1게이트구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, N타입 산화물 반도체를 포함한 Qb 트랜지스터와, Q 트랜지스터 및 Qb 트랜지스터 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함할 수 있다.

스캔구동부는, 기판에 GIP 방식으로 형성될 수 있다.

기판 상에 P타입 또는 N타입 폴리 실리콘을 포함한 제1스위칭트랜지스터를 더 포함할 수 있다.

발광 트랜지스터는 P타입 또는 N타입 폴리 실리콘을 포함하고 포함할 수 있다.

본 발명에서는, GIP 방식의 스캔구동부에 있어, 해당 스캔신호들로서 게이트신호, 발광신호 등을 출력하는 구동회로들 중 적어도 하나의 구동회로에 대해, 해당 Q 트랜지스터 및 Qb 트랜지스터가 서로 반대되는 타입의 이종의 반도체물질로서 P타입 또는 N타입 폴리 실리콘 및 N타입 산화물 반도체를 이용하여 구성될 수 있다.

이에 따라, Q 트랜지스터 및 Qb 트랜지스터는 Q 노드를 공유하여 구동될 수 있게 되므로, Qb 노드를 구현하기 위한 구동소자인 트랜지스터 및 캐패시터를 제거할 수 있다.

이로 인해, 해당 구동회로를 구성하는 구동소자를 감소시킬 수 있게 되어, GIP 방식의 스캔구동부의 크기를 감소시킬 수 있고 표시장치의 베젤의 폭을 감소시킬 수 있게 된다.

도 1은 본 발명의 제1실시예에 따른 전계발광 표시장치를 개략적으로 도시한 블럭도.
도 2는 본 발명의 제1실시예에 따른 전계발광 표시장치의 화소 구조의 일예를 도시한 회로도.
도 3은 본 발명의 제1실시예에 따른 전계발광 표시장치의 GIP 방식 스캔구동부의 구성을 개략적으로 도시한 블럭도.
도 4는 본 발명의 제1실시예의 제1예에 따른 제1게이트구동회로의 제1구조를 개략적으로 도시한 회로도.
도 5는 본 발명의 제1실시예의 제2예에 따른 제1게이트구동회로의 제2구조를 개략적으로 도시한 회로도.
도 6은 본 발명의 제1실시예의 제3예에 따른 제1게이트구동회로의 제3구조를 개략적으로 도시한 회로도.
도 7은 본 발명의 제1실시예의 제4예에 따른 제1게이트구동회로의 제4구조를 개략적으로 도시한 회로도.
도 8은 본 발명의 제1실시예의 제1예 및 제2예의 구조로 구성된 제1게이트구동회로의 게이트신호 출력에 대한 시뮬레이션 결과를 도시한 파형도.
도 9는 본 발명의 제1실시예의 제3예 및 제4예의 구조로 구성된 제1게이트구동회로의 게이트신호 출력에 대한 시뮬레이션 결과를 도시한 파형도.
도 10은 본 발명의 제2실시예의 제1예에 따른 제2게이트구동회로의 제1구조를 개략적으로 도시한 회로도.
도 11은 본 발명의 제2실시예의 제2예에 따른 제2게이트구동회로의 제2구조를 개략적으로 도시한 회로도.
도 12는 본 발명의 제2실시예의 제3예에 따른 제2게이트구동회로의 제3구조를 개략적으로 도시한 회로도.
도 13은 본 발명의 제2실시예의 제4예에 따른 제2게이트구동회로의 제4구조를 개략적으로 도시한 회로도.
도 14는 본 발명의 제3실시예의 제1예에 따른 발광구동회로의 제1구조를 개략적으로 도시한 회로도.
도 15는 본 발명의 제3실시예의 제2예에 따른 발광구동회로의 제2구조를 개략적으로 도시한 회로도.
도 16은 본 발명의 제3실시예의 제3예에 따른 발광구동회로의 제3구조를 개략적으로 도시한 회로도.
도 17은 본 발명의 제3실시예의 제1예 내지 제3예의 구조로 구성된 발광구동회로의 발광신호 출력에 대한 시뮬레이션 결과를 도시한 파형도.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

<제1실시예>

도 1은 본 발명의 제1실시예에 따른 전계발광 표시장치를 개략적으로 도시한 블럭도이고, 도 2는 본 발명의 제1실시예에 따른 전계발광 표시장치의 화소 구조의 일예를 도시한 회로도이고, 도 3은 본 발명의 제1실시예에 따른 전계발광 표시장치의 GIP 방식 스캔구동부의 구성을 개략적으로 도시한 블럭도이다.

도 1을 참조하면, 본 실시예에 따른 전계발광 표시장치(10)는 다수의 화소들(P)이 매트릭스 형태로 배치된 표시패널(100)과, 표시패널(100)을 구동하는 패널 구동회로를 포함할 수 있다.

여기서, 표시패널(110)을 구동하는 패널 구동회로는, 데이터구동부(200)와, 스캔구동부(300)와, 타이밍제어부(400)를 포함할 수 있다.

한편, 본 실시예의 전계발광 표시장치(10)는 표시 영상에 따라 구동주파수가 가변되는 VRR(Variable Refresh Rate) 구동 방식(즉, 가변 주파수 구동 방식)으로 동작하는 전계발광 표시장치일 수 있다.

이와 관련하여 예를 들면, 영상의 변화가 일반적인 일반 영상을 표시하는 경우에는, 일반 구동주파수로서 예를 들어 60Hz의 구동주파수의 일반 모드로 전계발광 표시장치(10)가 구동될 수 있다.

그리고, 일반 영상 보다 영상의 변화가 큰 고속 영상을 표시하는 경우에는, 일반 구동주파수 보다 큰 고주파의 고속 모드로 전계발광 표시장치(10)가 구동될 수 있다. 이와 관련하여 예를 들면, 일반 구동주파수 보다 큰 고주파의 구동주파주는, 일반 구동주파인 60Hz의 배수로서 120Hz 등 일 수 있다.

이와 같이 고주파수로 구동하게 되면, 빠르게 변화하는 영상에 대해 실질적인 왜곡을 최소화하여 사실감 있게 표시할 수 있다.

또한, 일반 영상 보다 영상의 변화가 작은 저속 영상이나 정지 영상 등을 표시하는 경우에는, 일반 구동주파수 작은 저주파의 저속 모드로 전계발광 표시장치(10)가 구동될 수 있다. 이와 관련하여, 일반 구동주파수 보다 작은 저주파의 구동주파수는, 일반 구동주파인 60Hz의 약수로서 30Hz,20Hz,15Hz,12Hz,10Hz,6HZ,1Hz 등 일 수 있다.

이와 같이 저주파수로 구동하게 되면, 실질적인 영상 품위의 저하 없이 소비전력을 절감할 수 있게 된다.

이와 같은 본 실시예의 VRR 구동방식에서는, 구동주파수가 변경됨에 따라 영상을 표시하는 프레임, 즉 데이터신호가 표시패널(100)의 화소(P)에 기입되어 영상 표시를 리프레쉬(refresh)하는 리프레쉬 프레임의 개수가 변경된 구동주파수에 대응하도록 변경된다.

이와 관련하여 예를 들면, 본 실시예의 전계발광 표시장치(10)를 VRR 방식으로 구동함에 있어, 가변 가능한 다수의 구동주파수들 중 최고 구동주파수가 120Hz라고 가정한다.

이때, 최고 구동주파수인 120Hz로 구동하게 되면, 단위 시간인 1초 동안 이 구동주파수와 동일한 120개의 리프레쉬 프레임들이 발생된다. 한편, 120개의 리프레쉬 프레임들은 서로 연속하게 존재할 수 있다.

그리고, 최고 구동주파수 보다 낮은 구동주파수로 구동하게 되면, 1초 동안 해당 구동주파수와 동일한 개수의 리프레쉬 프레임들이 발생되는데, 일예로 60Hz의 일반 구동주파수인 경우에 60개의 리프레쉬 프레임들이 발생된다.

이와 같이 최고 구동주파수 보다 낮은 구동주파수로 구동할 때, 리프레쉬 프레임들은 서로 연속하지 않고 이웃한 프레임들 사이에는 리프레쉬 동작이 수행되지 않고 정지된(또는 중지된) 구간인 블랭크(blank) 구간(또는 홀딩(holding) 구간)이 설정될 수 있다. 즉, 리프레쉬 동작이 블랭크 구간 동안 스킵(skip)되도록 구동될 수 있다.

이와 같이, VRR 구동방식에서 구동주파수가 가변됨에 따라 리프레쉬 프레임의 개수가 구동주파수에 대응하도록 가변된다.

표시패널(100)에 관해 살펴보면, 표시패널(100)에는 화소들(P)을 구동하기 위한 구동신호를 전달하는 각종 신호배선들이 형성된다.

이와 관련하여 예를 들면, 영상신호인 데이터신호를 전송하는 다수의 데이터배선(DL)이 각 열라인 방향(또는 제2방향)을 따라 연장되어 해당 열라인의 화소(P)에 연결될 수 있다.

게이트신호를 전송하는 게이트배선(GL1,GL2)이 각 행라인 방향(또는 제1방향)을 따라 연장되어 해당 행라인의 화소(P)에 연결될 수 있다.

한편, 본 실시예에서는, 각 행라인에 2개의 서로 다른 게이트배선(GL1,GL2)인 제1,2게이트배선(GL1,GL2)이 배치될 수 있다.

이에 대해, 후술하는 바와 같이, 각 화소(P)에는 반도체층 형성 물질이 서로 다른 이종의 트랜지스터들이 구비될 수 있는바, 이종의 트랜지스터들을 개별적으로 스위칭하기 위해 제1,2게이트신호를 각각 전송하는 제1,2게이트배선(GL1,GL2)이 각 행라인에 배치될 수 있다.

그리고, 게이트배선(GL)과 평행하게 각 행라인 방향을 따라 연장되어 발광신호를 전송하는 발광배선(EL)이 해당 행라인(P)의 화소에 연결될 수 있다.

또한, 게이트배선(GL)과 평행하게 각 행라인 방향을 따라 연장되어 초기화신호를 전송하는 초기화배선(IL)이 해당 행라인(P)의 화소에 연결될 수 있다.

타이밍제어부(400)는 데이터구동부(200) 및 스캔 구동부(300)의 구동 타이밍을 제어하게 된다.

이와 관련하여, 타이밍제어부(400)는 외부시스템으로부터 입력되는 디지털 데이터신호(Da)를 표시패널(100)의 광학 특성에 부합하게 처리하여 데이터구동부(200)에 공급할 수 있다.

그리고, 타이밍제어부(400)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭신호(CLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터구동부(200)의 구동 타이밍을 제어하기 위한 데이터 제어신호(DCS)와, 스캔구동부(300)의 구동 타이밍을 제어하기 위한 스캔 제어신호(SCS)를 발생시킬 수 있다.

데이터구동부(200)는 데이터배선(DL)을 구동할 수 있다. 이와 관련하여, 데이터구동부(200)는 데이터 제어신호(DCS)를 기반으로, 리프레쉬 프레임 동안 디지털 데이터신호(Da)를 아날로그 데이터신호로 변환하여 해당 데이터배선(DL)에 공급할 수 있다.

한편, 이웃한 리프레쉬 프레임들 사이에 블랭크 구간이 존재하는 구동주파수로서 예를 들어 일반 구동주파수 또는 저주파의 구동주파수 구동시에서는, 블랭크 구간 동안 데이터구동부(200)의 출력은 오프 상태가 되어 데이터신호가 표시패널(100)로 출력되지 않을 수 있다. 이에 따라, 블랭크 구간 동안에는 표시패널(100)에서의 리프레쉬 동작은 수행되지 않고 스킵될 수 있다.

스캔구동부(300)는, 이에 연결된 게이트배선(GL1,GL2)과 발광배선(EL)과 초기화배선(IL)에 대해 해당 스캔신호들을 출력하여 구동할 수 있다.

이와 관련하여, 스캔구동부(300)는, 리프레쉬 프레임 동안 스캔 제어신호(SCS)를 기반으로 스캔신호들로서 예를 들어 게이트신호와 발광신호와 초기화신호를 발생시킬 수 있다. 이와 같은 스캔구동부(300)는 제1,2게이트신호 각각을 라인 순차 방식으로 해당 제1,2게이트배선(GL1,GL2)에 출력할 수 있다. 그리고, 발광신호를 라인 순차 방식으로 발광배선(EL)에 출력할 수 있다. 또한, 초기화신호를 라인 순차 방식으로 초기화배선(IL)에 출력할 수 있다.

한편, 블랭크 구간이 존재하는 구동주파수 구동시에서는, 블랭크 구간 동안 스캔구동부(300)의 게이트신호 출력은 오프 상태가 되어 게이트신호가 표시패널(100)로 출력되지 않을 수 있다. 이와 유사하게, 블랭크 구간 동안 스캔구동부(300)의 초기화신호 출력은 오프 상태가 되어 게이트신호가 표시패널(100)로 출력되지 않을 수 있다.

그리고, 블랭크 구간 동안, 스캔구동부(300)의 발광신호의 출력은 온 상태가 될 수 있다. 이와 관련하여 예를 들면, 블랭크 구간 직전의 리프레쉬 프레임에서의 발광신호의 턴온 레벨 상태가 계속해서 유지될 수 있다. 다른 예로서, 리프레쉬 프레임에서의 발광신호의 출력과 실질적으로 동일한 타이밍으로 발광신호 출력이 발생될 수 있다.

이와 같은 블랭크 구간에서의 스캔구동부(300)의 동작에 따라, 블랭크 구간 동안에는 표시패널(100)에서의 리프레쉬 동작은 수행되지 않고 스킵될 수 있게 된다.

스캔구동부(300)는 표시패널(100)의 어레이기판에 GIP(gate in panel) 방식으로 직접 형성될 수 있다.

이와 같은 스캔구동부(300)의 구체적인 구성 및 동작은 아래에서 보다 상세하게 설명한다.

도 2를 함께 참조하여 표시패널(100)의 화소(P) 내에 구성된 구동소자들의 구성의 일예를 설명한다.

도 2에서는, 설명의 편의를 위해, 7T1C 구조로 구성된 화소를 일예로 도시하였으며, 이 화소가 배치된 행라인을 n번째 행라인이라 한다.

도 2를 참조하면, 본 실시예의 화소(P)는 구동트랜지스터(T2)의 문턱전압을 보상하기 위해 내부 보상 구조가 적용될 수 있다.

이에 대해, 각 화소(P)에는, 구동소자들로서 제1스위칭트랜지스터(T1)와 구동트랜지스터(T2)와 제2스위칭트랜지스터(T3)와 제1,2발광트랜지스터(T4,T5)와 제1,2초기화트랜지스터(T6,T7)와 스토리지 커패시터(Cst)가 구비될 수 있고, 발광소자인 발광다이오드(OD)가 구비될 수 있다.

제1스위칭트랜지스터(T1)는 해당 행라인인 n번째 행라인의 제1게이트배선(GL1(n))을 통해 인가된 제1게이트신호에 응답하여 턴온되고, 이에 따라 데이터배선(DL)을 통해 제공된 데이터신호가 구동트랜지스터(T2)에 인가될 수 있게 된다.

이와 같은 제1스위칭트랜지스터(T1)의 소스는 데이터배선(DL)에 연결되고, 게이트는 제1게이트배선(GL1(n))에 연결되고, 드레인은 구동트랜지스터(T2)의 소스 즉 제3노드(N3)에 연결될 수 있다.

구동트랜지스터(T2)는 게이트-소스 간 전압에 의해 발광다이오드(OD)에 인가되는 발광전류를 제어한다. 이와 같은 구동트랜지스터(T2)의 게이트는 제1노드(N1)에 연결되고, 드레인은 제2노드(N2)에 연결될 수 있다.

제1초기화트랜지스터(T6)는 이전 행라인인 n-1번째 행라인의 제1게이트배선(GL1(n-1))을 통해 인가된 제1게이트신호에 응답하여 턴온되고, 이에 따라 초기화배선(IL(n))을 통해 전달된 초기화신호가 제2노드(N2)에 인가될 수 있게 된다.

여기서, 제1초기화트랜지스터(T6)를 통해 인가되는 초기화신호는 구동트랜지스터(T2)의 게이트를 초기화하기 위한 초기화전압을 갖게 되며, 이 초기화전압은 로우레벨의 전압일 수 있다. 이와 같은 제1초기화트랜지스터(T6)의 게이트는 이전 행라인의 제1게이트배선(GL1(n-1))에 연결되고, 소스는 초기화배선(IL(n))에 연결되고, 드레인은 제2노드(N2)에 연결될 수 있다.

제2초기화트랜지스터(T7)는 현재 행라인인 n번째 행라인의 제1게이트배선(GL1(n))을 통해 인가된 제1게이트신호에 응답하여 턴온되고, 이에 따라 초기화전압(Vi)이 발광다이오드(OD)의 제1전극(또는 애노드) 즉 제4노드(N4)에 인가될 수 있게 된다. 이와 같은 제2초기화트랜지스터(T7)의 게이트는 현재 행라인의 제1게이트배선(GL1(n))에 연결되고, 소스는 초기화전압(Vi)을 전달하는 전원배선에 연결되고, 드레인은 제4노드(N4)에 연결될 수 있다. 여기서, 초기화전압(Vi)는 로우레벨의 전압일 수 있으며, 초기화신호의 초기화전압과 동일하거나 상이할 수 있다.

제1발광트랜지스터(T4)는 해당 행라인의 발광배선(EL(n))을 통해 인가된 발광신호에 응답하여, 제1전원전압(VDD)(또는 고전위 구동전압)을 전달하는 전원배선과 구동트랜지스터(T2) 간의 전류 경로를 제어할 수 있다. 이와 같은 제1발광트랜지스터(T4)의 게이트는 해당 행라인의 발광배선(EL(n))에 연결되고, 소스는 제1구동전압(VDD)을 전달하는 전원배선에 연결되고, 드레인은 구동트랜지스터(T2)의 소스 즉 제3노드(N3)에 연결될 수 있다.

제2발광트랜지스터(T5)는 해당 행라인의 발광배선(EL(n))을 통해 인가된 발광신호에 응답하여, 발광다이오드(OD)와 구동트랜지스터(T2) 간의 전류 경로를 제어할 수 있다. 이와 같은 제2발광트랜지스터(T5)의 게이트는 해당 행라인의 발광배선(EL(n))에 연결되고, 드레인은 발광다이오드(OD)의 제1전극 즉 제4노드(N4)에 연결되고, 소스는 구동트랜지스터(T2)의 드레인 즉 제2노드(N2)에 연결될 수 있다.

발광다이오드(OD)는 예를 들어 유기물질로 형성된 발광다이오드일 수 있으며, 구동트랜지스터(T2)로부터 공급되는 발광전류에 의해 발광한다. 이와 같은 발광다이오드(OD)의 제1전극은 제4노드(N4)에 연결되고, 제2전극(또는 캐소드)은 제2전원전압(VSS)(또는 저전위 구동전압)을 인가받을 수 있다.

제2스위칭트랜지스터(T3)는 구동트랜지스터(T2)의 게이트 및 드레인 사이(즉, 제1노드(N1)와 제2노드(N2) 사이)에 다이오드 연결 방식으로 연결되고, 이에 따라 구동트랜지스터(T2)의 문턱전압은 구동트랜지스터(T2)의 게이트에 샘플링될 수 있다. 또한, 제2스위칭트랜지스터(T3)를 통해, 제2노드(N2)에 인가된 초기화신호가 구동트랜지스터(T2)의 게이트에 인가되어 초기화될 수 있다. 이처럼, 제2스위칭트랜지스터(T3)를 통해, 구동트랜지스터(T2)의 초기화 및 문턱전압 샘플링이 수행될 수 있다.

이와 같은 제2스위칭트랜지스터(T3)의 게이트는 해당 행라인의 제2게이트배선(GL2(n))에 연결될 수 있다.

스토리지 커패시터(Cst)는 제1노드(N2)와 제1전원전압(VDD)의 전원배선 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 구동트랜지스터(T2)의 게이트에 인가된 전압을 다음번 리프레쉬 프레임까지 저장하여 유지할 수 있다.

위와 같이 각 화소(P)에 구비된 다수의 트랜지스터(T1 내지 T7)에 있어, 이 트랜지스터들 중 일부는 오프(off) 전류 특성이 우수한 산화물 반도체를 반도체층으로 이용할 수 있으며, 나머지 트랜지스터들은 이동도 특성이 우수한 폴리 실리콘을 반도체층으로 이용할 수 있다.

이에 대해 예를 들면, 구동트랜지스터(T2)의 게이트에 연결된(또는 제1노드(N1)에 연결된) 제2스위칭트랜지스터(T3)는 산화물 반도체를 이용하여 구성될 수 있다.

이 경우에, 구동트랜지스터(T2)의 게이트 전압의 누설을 효과적으로 방지할 수 있게 된다. 이에 따라, 저주파 모드에서 상대적으로 장시간의 블랭크 구간 동안 구동트랜지스터(T2)의 게이트 전압이 안정적으로 유지될 수 있게 되어, 저주파 모드에서의 화질 특성을 효과적으로 확보할 수 있게 된다.

이와 같이 산화물 반도체를 이용한 제2스위칭트랜지스터(T3)는 N타입 트랜지스터로 구성될 수 있다.

한편, 제2스위칭트랜지스터(T3)와는 다른 트랜지스터들 중, 구동트랜지스터(T2)를 포함한 적어도 일부의 트랜지스터들은 폴리 실리콘 반도체층을 이용할 수 있다.

이에 대해, 본 실시예에서는, 제2스위칭트랜지스터(T3)와는 다른 6개의 트랜지스터들로서, 제1스위칭트랜지스터(T1)와 구동트랜지스터(T2)와 제1,2발광트랜지스터(T4,T5)와 제1,2초기화트랜지스터(T6,T7)가 모두 폴리 실리콘을 이용한 경우를 예로 든다.

이와 같이 폴리 실리콘을 이용한 트랜지스터들(T1,T2,T4~T7)은 P타입 트랜지스터로 구성될 수 있다.그러나, 이에 한정되지는 않으며, 폴리 실리콘을 이용한 트랜지스터들(T1,T2,T4~T7)은 N타입 트랜지스터로 구성될 수 있다.

위와 같이, 화소(P)에 반도체물질이 서로 다른 이종의 트랜지스터가 형성되면, VRR 구동이 효과적으로 구현될 수 있다.

이처럼, 이종의 트랜지스터를 구비함에 따라, 스캔구동부(300)는 이종의 트랜지스터를 구동하기 위한 스캔신호들을 제공하는 다수의 구동회로를 포함할 수 있다.

이와 관련하여 도 3을 함께 참조하면, 스캔구동부(300)는 제1,2게이트구동회로(GC1,GC2)와, 발광구동회로(EC)와, 초기화구동회로(VIC)를 포함할 수 있다.

제1게이트구동회로(GC1)는, 각 행라인의 제1게이트배선(GL1)을 구동하기 위해 제1게이트신호(Vg1)를 생성하는 스캔회로에 해당된다.

이와 같은 제1게이트구동회로(GC1)는 다수의 행라인 각각에 대응하는 다수의 스테이지를 포함할 수 있으며, 각 스테이지는 이의 출력단에 연결된 대응되는 행라인의 제1게이트배선(GL1)에 해당 제1게이트신호(Vg1)를 출력할 수 있다.

이와 같이 제1게이트배선(GL1)을 통해 전달된 제1게이트신호(Vg1)는 해당 행라인의 화소(P) 내에 폴리 실리콘으로 구성된 트랜지스터로서 예를 들어 P타입의 제1스위칭트랜지스터(T1) 및 제2초기화트랜지스터(T7)에 인가될 수 있다. 다른 예로, 제1게이트배선(GL1)을 통해 전달된 제1게이트신호(Vg1)는 해당 행라인의 화소(P) 내에 폴리 실리콘으로 구성된 N타입의 제1스위칭트랜지스터(T1) 및 제2초기화트랜지스터(T7)에 인가될 수 있다.

한편, 현재 행라인의 화소(P) 내에 폴리 실리콘으로 구성된 P타입의 다른 트랜지스터로서 예를 들어 제1초기화트랜지스터(T6)는, 이전 행라인의 제1게이트배선(GL1)과 연결되어 이전 행라인의 제1게이트신호(Vg1)를 인가받을 수 있다. 다른 예로, N타입 폴리 실리콘으로 구성된 제1초기화트랜지스터(T6)는, 이전 행라인의 제1게이트배선(GL1)과 연결되어 이전 행라인의 제1게이트신호(Vg1)를 인가받을 수 있다.

이처럼, 제1게이트구동회로(GC1)는 P타입 또는 N타입의 폴리 실리콘으로 구성된 트랜지스터들(T1,T6,T7)의 동작을 제어할 수 있다.

제2게이트구동회로(GC2)는, 각 행라인의 제2게이트배선(GL2)을 구동하기 위해 제2게이트신호(Vg2)를 생성하는 스캔회로에 해당된다.

이와 같은 제2게이트구동회로(GC2)는 다수의 행라인 각각에 대응하는 다수의 스테이지를 포함할 수 있으며, 각 스테이지는 이의 출력단에 연결된 대응되는 행라인의 제2게이트배선(GL2)에 해당 제2게이트신호(Vg2)를 출력할 수 있다.

이와 같이 제2게이트배선(GL2)을 통해 전달된 제2게이트신호(Vg2)는 해당 행라인의 화소(P) 내에 산화물 반도체로 구성된 트랜지스터로서 예를 들어 N타입의 제2스위칭트랜지스터(T3)에 인가될 수 있다.

이처럼, 제2게이트구동회로(GC2)는 N타입의 산화물 반도체로 구성된 트랜지스터(T3)의 동작을 제어할 수 있다.

발광구동회로(EC)는, 각 행라인의 발광배선(EL)을 구동하기 위해 발광신호(Vem)를 생성하는 스캔회로에 해당된다.

이와 같은 발광구동회로(EC)는 다수의 행라인 각각에 대응하는 다수의 스테이지를 포함할 수 있으며, 각 스테이지는 이의 출력단에 연결된 대응되는 행라인의 발광배선(EL)에 해당 발광신호(Vem)를 출력할 수 있다.

이와 같이 발광배선(EL)을 통해 전달된 발광신호(Vem)는 해당 행라인의 화소(P) 내에 P 타입 또는 N타입의 폴리 실리콘으로 구성된 트랜지스터로서 예를 들어 제1,2발광트랜지스터(T4,T5)에 인가될 수 있다.

이처럼, 발광구동회로(EC)는 P타입 또는 N타입의 폴리 실리콘을 이용한 트랜지스터(T4,T5)의 동작을 제어할 수 있다.

초기화구동회로(VIC)는, 각 행라인의 초기화배선(IL)을 구동하기 위해 초기화신호(DVi)를 생성하는 스캔회로에 해당된다.

이와 같은 초기화구동회로(EC)는 다수의 행라인 각각에 대응하는 다수의 스테이지를 포함할 수 있으며, 각 스테이지는 이의 출력단에 연결된 대응되는 행라인의 초기화배선(IL)에 해당 초기화신호(DVi)를 출력할 수 있다.

이와 같이 초기화배선(IL)을 통해 전달된 초기화신호(DVi)는 해당 행라인의 화소(P) 내에 폴리 실리콘으로 구성된 트랜지스터로서 예를 들어 P타입 또는 N타입의 제1초기화트랜지스터(T6)에 인가될 수 있다. 이와 같이 인가된 초기화신호는, 제2스위칭트랜지스터(T3)에 전달되고 이의 턴온시에 구동트랜지스터(T2)의 게이트에 인가될 수 있다.

이처럼, 초기화구동회로(VIC)는 N타입의 산화물 반도체로 구성된 트랜지스터(T3)에 연결된 구동트랜지스터(T2)의 게이트에 대한 초기화를 구현할 수 있다.

위와 같이, 화소(P)가 이종의 트랜지스터로 구성된 본 실시예의 경우에, 동종의 트랜지스터 예를 들어 폴리 실리콘의 트랜지스터로 구성된 경우와 비교하여, 스캔구동부(300)에는 구동회로가 추가될 필요가 있다.

이에 대해, 화소(P) 내의 전체 트랜지스터들이 동종의 P타입 또는 N타입 폴리 실리콘으로 구성된 경우에, 하나의 게이트구동회로와 하나의 발광구동회로가 필요하게 된다.

이와 달리, 본 실시예와 같이 화소(P) 내의 제2스위칭트랜지스터(T3)를 N타입의 산화물 반도체로 구성한 경우에는, 제2스위칭트랜지스터(T3)의 스위칭 동작을 제어하기 위한 게이트구동회로(GC2)가 추가적으로 필요하며, 또한 제2스위칭트랜지스터(T3)에 연결되는 구동트랜지스터(T2)의 초기화를 위한 초기화신호(DVi)를 제공하는 초기화구동회로(VIC)가 추가적으로 필요하다.

이처럼, 화소(P)에 이종의 트랜지스터가 사용되는 경우에, 스캔구동부(300)는 추가적인 구동회로가 필요하며, 이에 따라 스캔구동부(300)의 면적이 증가하고 베젤의 폭이 증가할 수 있다.

이를 개선하기 위해, 본 실시예에서는, 제1게이트구동회로(GC1)에 사용되는 구동소자의 수를 감소시키게 된다. 이에 따라, 스캔구동부(300)의 크기가 감소될 수 있게 되고 전계발광 표시장치(10)의 베젤의 폭이 감소될 수 있게 된다.

이와 같은 제1게이트구동회로(GC1)에 대해 아래에서 보다 상세하게 설명한다.

본 실시예에서는, 제1게이트구동회로(GC1)로서 4가지 구조의 구동회로를 제안하며, 4가지 구조 각각에 대해 관련 도면을 참조하여 설명한다.

도 4는 본 발명의 제1실시예의 제1예에 따른 제1게이트구동회로의 제1구조를 개략적으로 도시한 회로도이다.

도 4에서는, 설명의 편의를 위해, 제1게이트구동회로(GC1)를 구성하는 다수의 스테이지들 중 하나의 스테이지로서 n번째 행라인의 제1게이트배선(GL1(n))에 대응되는 스테이지(GC1_STG(n))를 도시하였다.

도 4를 참조하면, 제1구조로 구성된 본 실시예의 제1예의 제1게이트구동회로(GC1)에 있어, 이의 스테이지(GC1_STG(n))는, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)와, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)의 스위칭 동작을 제어하는 제어회로(GC1_CC)를 포함할 수 있다.

Q 트랜지스터(Tgc1_q)는 해당 제1게이트배선(GL(n))에 온(on)전압으로서 예를 들어 로우(low)전압의 제1게이트신호(Vg1(n))를 출력하도록 동작할 수 있다.

이와 같은 Q 트랜지스터(Tgc1_q)는 P타입 또는 N타입의 폴리 실리콘을 이용하여 구성될 수 있다.

Q 트랜지스터(Tgc1_q)의 소스는, 스테이지(GC1_STG(n))에 입력되는 게이트클럭들(GCLKgc1_1,GCLKgc1_2) 중 제1게이트클럭(CGLKgc1_1)을 인가받을 수 있다. Q 트랜지스터(Tgc1_q)의 드레인은 스테이지(GC1_STG(n))의 출력 노드(Ngc1_o)에 연결될 수 있는데, 즉 Q 트랜지스터(Tgc1_q)와 Qb 트랜지스터(Tgc1_qb) 사이의 출력 노드(Ngc1_o)에 연결될 수 있다.

Q 트랜지스터(Tgc1_q)와 직렬로 연결된 Qb 트랜지스터(Tgc1_qb)는 해당 제1게이트배선(GL(n))에 오프(off)전압로서 예를 들어 하이(high)전압(VGH)의 게이트신호(Vg1(n))를 출력하도록 동작할 수 있다.

이와 같은 Qb 트랜지스터(Tgc1_qb)는 N타입의 산화물 반도체를 이용하여 구성될 수 있다.

Qb 트랜지스터(Tgc1_qb)의 드레인은, 스테이지(GC1_STG(n))의 출력 노드(Ngc1_o)에 연결될 수 있다. Qb 트랜지스터(Tgc1_qb)의 소스는 하이전압(VGH)(또는 게이트하이전압)을 인가받도록 구성될 수 있다.

위와 같이, Q 트랜지스터(Tgc1_q)는, 화소(P) 내의 P타입 또는 N타입의 트랜지스터와 동일하게 P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다. 즉, Q 트랜지스터(Tgc1_q)는, 화소(P) 내의 P타입 또는 N타입 폴리 실리콘의 트랜지스터를 형성하는 공정에서 동일하게 형성될 수 있다.

그리고, Qb 트랜지스터(Tgc1_qb)는, 화소(P) 내의 N타입의 트랜지스터와 동일하게 N타입 산화물 반도체로 구성될 수 있다. 즉, Qb 트랜지스터(Tgc1_qb)는, 화소(P) 내의 N타입 산화물 반도체의 트랜지스터를 형성하는 공정에서 동일하게 형성될 수 있다.

이처럼, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)는 서로 반대되는 타입의 이종의 트랜지스터를 사용하여 구성될 수 있으므로, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)는 동일한 제어신호를 통해 서로 반대 위상으로 스위칭될 수 있게 된다. 이에 관해, 제어신호가 로우전압인 경우 Q 트랜지스터(Tgc1_q)는 온 상태가 되고 이와 반대로 Qb 트랜지스터(Tgc1_qb)는 오프 상태가 되며, 제어신호가 하이전압인 경우 Q 트랜지스터(Tgc1_q)는 오프 상태가 되고 이와 반대로 Qb 트랜지스터(Tgc1_qb)는 온 상태가 된다.

이에 따라, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)는 이들 각각의 스위칭을 제어하기 위해 위상이 서로 180도 반대인 제어신호들을 개별적으로 인가받을 필요가 없고, 하나의(또는 단일의) 제어신호를 공유하도록 구성될 수 있게 된다.

이로 인해, 제어회로(GC1_CC)는, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)를 동시에 공통적으로 제어할 수 있는 하나의 제어신호를 출력하도록 구성될 수 있다. 즉, 제어회로(GC1_CC)는 제어 노드(또는 출력 노드)로서, Q 노드 및 Qb 노드를 개별적으로 구비할 필요 없이, 하나의 제어 노드로서 예를 들어 Q 노드(Ngc1_q)를 구비하도록 구성될 수 있다.

이처럼, 제어회로(GC1_CC)는 하나의 제어 노드인 Q 노드(Ngc1_q)를 구비하면 충분하므로, 제어회로(GC1_CC) 내의 회로 구성이 간소화될 수 있게 되어, 제1게이트구동회로(GC1)의 크기가 감소될 수 있게 된다.

이에 관해, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)가 동종의 트랜지스터인 경우에, Q 노드 및 Qb 노드 각각에 출력되는 개별적인 Q 신호 및 Qb 신호를 생성하여야 하므로, 상대적으로 많은 수의 구동소자가 요구된다.

반면에, 본 실시예와 같이 제어회로(CC)는 하나의 Q 노드(Ngc1_q)에 출력되는 하나의 제어신호인 Q 신호를 생성하면 되므로, 상대적으로 적은 수의 구동소자가 요구된다. 따라서, 제1게이트구동회로(GC1)의 크기가 감소될 수 있게 되고, 이에 따라 이를 포함한 GIP 방식의 스캔구동부(300)의 크기가 감소될 수 있고 이로 인해 표시장치의 베젤의 폭이 감소될 수 있게 된다.

이와 같은 제어회로(GC1_CC)는, 2개의 제1,2트랜지스터(Tgc1_1,Tgc1_2)와 1개의 캐패시터(Cgc1_q)를 포함할 수 있다.

여기서, 제1,2트랜지스터(Tgc1_1,Tgc1_2)는 예를 들면 P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

제1트랜지스터(Tgc1_1)는, 이의 게이트가 스테이지(GC1_STG(n))에 입력되는 게이트클럭들(GCLKgc1_1,GCLKgc1_2) 중 제2게이트클럭(GCLKgc1_2)을 인가받도록 구성될 수 있다. 제1트랜지스터(Tgc1_1)의 소스는, 전단 스테이지에서 출력되는 제1게이트신호(Vg1(n-1))를 인가받도록 구성될 수 있다. 제1트랜지스터(Tgc1_1)의 드레인은, 제2트랜지스터(Tgc1_2)의 소스에 연결되도록 구성될 수 있다.

제2트랜지스터(Tgc1_2)는 브릿지 전압 트랜지스터로서, 제1트랜지스터(Tgc1_1)와 Q 노드(Ngc1_q) 사이에 연결된다. 제2트랜지스터(Tgc1_2)의 소스는 제1트랜지스터(Tgc1_1)의 드레인에 연결되고, 제2트랜지스터(Tgc1_2)의 드레인은 Q 노드(Ngc1_q)에 연결되며, 제2트랜지스터(Tgc1_2)의 게이트는 로우전압(VGL)을 인가받도록 구성될 수 있다.

제2트랜지스터(Tgc1_2)는 로우전압(VGL)에 의해 온 상태를 계속해서 유지하게 된다. 이에 따라, 제1트랜지스터(Tgc1_1)와 Q 노드(Ngc1_q)의 전기적 연결이 유지될 수 있게 되므로, 제1트랜지스터(Tgc1_1)의 출력 전압과 Q 노드(Nq)의 전압은 실질적으로 동일하게 유지될 수 있다.

캐패시터(Cgc1_q)는 Q 노드(Ngc1_q)와 출력 노드(No) 사이에 연결되어, Q 노드(Ngc1_q)의 전압을 저장할 수 있다.

위와 같이 제1구조의 제1게이트구동회로(GC1)의 제어회로(GC1_CC)는, Q 노드(Ngc1_q)를 구동하는 구동소자로서, 2개의 제1,2트랜지스터(Tgc1_1,Tgc1_2)와 1개의 캐패시터(Cgc1_q)로 구성될 수 있다.

이처럼, 매우 적은 수의 구동소자를 사용하여 제어회로(GC1_CC)를 구성할 수 있게 되어, 제1게이트구동회로(GC1)의 크기가 상당하게 감소될 수 있게 된다.

이와 관련하여, Q 노드 및 Qb 노드 모두를 구비하는 구조의 스테이지는, 대략 8개~10개의 트랜지스터와 2개의 캐패시터로 구성된다.

이에 반해, 본 실시예의 제1예에 따른 제1구조의 스테이지(GC1_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제1구조로 구성된 제1게이트구동회로(GC1)는, 이의 구동소자의 수를 상당하게 감소시킬 수 있는 것으로서, 실질적으로 최소화시킬 수 있다.

도 5는 본 발명의 제1실시예의 제2예에 따른 제1게이트구동회로의 제2구조를 개략적으로 도시한 회로도이다.

도 5에 도시된 본 실시예의 제2예에 따른 제2구조의 스테이지(GC1_STG(n))는, 도 4의 본 실시예의 제1예에 따른 제1구조의 스테이지(GC1_STG(n))에 비해, 트랜지스터가 추가된 구성을 갖게 되어 Q 노드(Ngc1_q)의 전압이 더 안정화될 수 있다.

설명의 편의를 위해, 전술한 제1예의 제1구조와 동일 유사한 구성에 대해서는 구체적인 설명을 생략할 수 있다.

도 5를 참조하면, 스테이지(GC1_STG(n))는, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)와, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)의 스위칭 동작을 제어하는 제어회로(GC1_CC)를 포함할 수 있다.

Q 트랜지스터(Tgc1_q)는 P타입 또는 N타입의 폴리 실리콘을 이용하여 구성될 수 있다. 그리고, Qb 트랜지스터(Tgc1_qb)는 N타입의 산화물 반도체를 이용하여 구성될 수 있다.

이처럼, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)는 서로 반대되는 타입의 이종의 트랜지스터를 사용하여 구성될 수 있으므로, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)는 동일한 제어신호를 통해 서로 반대 위상으로 스위칭될 수 있게 된다.

이에 따라, 제어회로(GC1_CC)는, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)를 동시에 공통적으로 제어할 수 있는 하나의 제어 노드인 Q 노드(Ngc1_q)를 구비하도록 구성될 수 있다.

이처럼, 제어회로(GC1_CC)는 하나의 Q 노드(Ngc1_q)를 구비하면 충분하므로, 제어회로(GC1_CC) 내의 회로 구성이 간소화될 수 있게 되어, 제1게이트구동회로(GC1)의 크기가 감소될 수 있게 된다.

이와 같은 제어회로(GC1_CC)는, 4개의 제1 내지 제4트랜지스터(Tgc1_1,Tgc1_2,Tgc1_3,Tgc1_4)와 1개의 캐패시터(Cgc1_q)를 포함할 수 있다.

제1,2트랜지스터(Tgc1_1,Tgc1_2)와 캐패시터(Cgc1_q)의 구성은, 전술한 도 4의 제1예에서의 구성과 동일할 수 있다.

제3트랜지스터(Tgc1_3)는, 제1,2트랜지스터(Tgc1_1,Tgc1_2)와 동일하게, P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

이와 같은 제3트랜지스터(Tgc1_3)는, 제2트랜지스터(Tgc1_2)와 병렬 연결되고 제1,4트랜지스터(Tgc1_1,Tgc1_4) 사이에 연결될 수 있다. 이에 대해, 제3트랜지스터(Tgc1_3)의 게이트는, 제1게이트클럭(GCLKgc1_1)을 인가받도록 구성될 수 있다. 제3트랜지스터(Tgc1_3)의 소스는, 제1,2트랜지스터(Tgc1_1,Tgc1_2) 사이의 노드에 연결될 수 있다. 제3트랜지스터(Tgc1_3)의 드레인은, 제4트랜지스터(Tgc1_4)의 드레인에 연결될 수 있다.

제4트랜지스터(Tgc1_4)는, Qb 트랜지스터(Tgc1_qb)와 동일하게, N타입 산화물 반도체로 구성될 수 있다.

이와 같은 제4트랜지스터(Tgc1_4)는, Qb 트랜지스터(Tgc1_qb)와 병렬 연결될 수 있다. 이에 대해, 제4트랜지스터(Tgc1_4)는 게이트가 Q 노드(Ngc1_q)에 연결될 수 있다. 제4트랜지스터(Tgc1_4)의 드레인은, 제3트랜지스터(Tgc1_3)에 연결될 수 있다. 제4트랜지스터(Tgc1_4)의 소스는, 하이전압(VGH)(또는 게이트하이전압)을 인가받도록 구성될 수 있다.

위와 같이 본 실시예의 제2예에 따른 제2구조의 스테이지(GC1_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제2구조로 구성된 제1게이트구동회로(GC1)는, 이의 구동소자의 수를 감소시킬 수 있게 된다.

도 6은 본 발명의 제1실시예의 제3예에 따른 제1게이트구동회로의 제3구조를 개략적으로 도시한 회로도이다.

도 6에 도시된 본 실시예의 제3예에 따른 제3구조의 스테이지(GC1_STG(n))는, 도 4의 본 실시예의 제1예에 따른 제1구조의 스테이지(GC1_STG(n))에 비해, 트랜지스터가 추가된 구성을 갖게 되어 Q 노드(Ngc1_q)의 전압이 더 안정화될 수 있다.

도 6을 참조하면, 스테이지(GC1_STG(n))는, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)와, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)의 스위칭 동작을 제어하는 제어회로(GC1_CC)를 포함할 수 있다.

이와 같은 제어회로(GC1_CC)는, 4개의 제1,2,5,6트랜지스터(Tgc1_1,Tgc1_2,Tgc1_5,Tgc1_6)와 1개의 캐패시터(Cgc1_q)를 포함할 수 있다.

제5트랜지스터(Tgc1_5)는, 제1,2트랜지스터(Tgc1_1,Tgc1_2)와 동일하게, P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

이와 같은 제5트랜지스터(Tgc1_5)는, Q 노드(Ngc1_q)와 Qb 트랜지스터(Tgc1_qb)의 게이트 사이에 연결되어 이들 사이의 연결을 온/오프 스위칭할 수 있다. 이에 대해, 제5트랜지스터(Tgc1_5)의 게이트는, 제1,2트랜지스터(Tgc1_1,Tgc1_2) 사이의 노드에 연결될 수 있다. 제5트랜지스터(Tgc1_5)의 소스는, Q 노드(Ngc1_q)에 연결될 수 있다. 제5트랜지스터(Tgc1_5)의 드레인은, Qb 트랜지스터(Tgc1_qb)의 게이트에 연결될 수 있다.

제6트랜지스터(Tgc1_6)는, Qb 트랜지스터(Tgc1_qb)와 동일하게, N타입 산화물 반도체로 구성될 수 있다.

이와 같은 제6트랜지스터(Tgc1_6)는, 제5트랜지스터(Tgc1_5)와 병렬 연결되어 서로 반대 위상으로 스위칭될 수 있게 된다. 이에 대해, 제6트랜지스터(Tgc1_6)는 게이트가 제1,2트랜지스터(Tgc1_1,Tgc1_2) 사이의 노드에 연결될 수 있다. 제6트랜지스터(Tgc1_6)의 드레인은, Qb 트랜지스터(Tgc1_qb)의 게이트에 연결될 수 있다. 제6트랜지스터(Tgc1_4)의 소스는, 하이전압(VGH) 보다 높은 레벨의 다른 하이전압(VQH)을 인가받도록 구성될 수 있다. 여기서, 설명의 편의를 위해, Qb 트랜지스터(Tgc1_qb)에 입력되는 하이전압(VGH)을 제1하이전압(VGH)이라 하고, 이 보다 높은 하이전압(VQH)을 제2하이전압(VGH)이라 할 수 있다.

위와 같이 제5,6트랜지스터(Tgc1_5,Tgc1_6)를 사용하게 되면, Qb 트랜지스터(Tgc1_qb)가 열화되어 문턱 전압이 시프트(shift)되어 변동되더라도 이에 강건한 신뢰성을 확보할 수 있다.

이에 관해, 오프전압인 제1하이전압(VGH)를 출력하는 Qb 트랜지스터(Tgc1_qb)는 상대적으로 장시간 온 상태가 되며, 특히 저주파수 구동시에는 온 상태가 오랫동안 유지되므로, Qb 트랜지스터(Tgc1_qb)가 열화되어 문턱 전압이 변동될 수 된다.

이처럼, Qb 트랜지스터(Tgc1_qb)의 문턱전압이 변동되면, Q 노드(Ngc1_q)의 전압에 의해 Qb 트랜지스터(Tgc1_qb)가 정상적으로 턴온될 수 없고, 이에 따라 제1게이트신호(Vg1(n))의 제1하이전압(VGH)이 정상적으로 출력될 수 없게 된다. 이로 인해, 화소는 비정상적으로 구동될 수 있다.

이에 대해, 본 실시예의 제3예에 따른 제3구조에서는, 제1게이트신호(Vg1(n))가 제1하이전압(VGH)을 출력하는 구간 동안에는, 제5트랜지스터(Tgc1_5)는 오프 상태가 되고 제6트랜지스터(Tgc1_6)는 온 상태가 되도록 구성할 수 있다.

이 경우에, Qb 트랜지스터(Tgc1_qb)는 Q 노드(Ngc1_q)와 전기적으로 단선되며, 제6트랜지스터(Tgc1_6)를 통해 제2하이전압(VQH)을 인가받을 수 있다.

여기서, 제2하이전압(VQH)은, Qb 트랜지스터(Tgc1_qb)의 문턱전압 변동 마진(margin)을 반영하여, 제1하이전압(VGH) 보다 충분히 높은 레벨의 전압을 갖도록 구성될 수 있다.

이에 따라, 문턱전압이 쉬프트되어 변동되더라도, 제2하이전압(VQH)에 의해 Qb 트랜지스터(Tgc1_qb)가 정상적으로 온 상태를 가질 수 있게 된다. 이로 인해, 제1게이트신호(Vg1(n))의 하이전압(VGH)이 정상적으로 출력되어 화소는 정상적으로 구동될 수 있게 된다.

위와 같이 본 실시예의 제3예에 따른 제3구조의 스테이지(GC1_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제3구조로 구성된 제1게이트구동회로(GC1)는, 이의 구동소자의 수를 감소시킬 수 있게 된다.

도 7은 본 발명의 제1실시예의 제4예에 따른 제1게이트구동회로의 제4구조를 개략적으로 도시한 회로도이다.

도 7에 도시된 본 실시예의 제4예에 따른 제4구조의 스테이지(GC1_STG(n))는, 도 4의 본 실시예의 제1예에 따른 제1구조의 스테이지(GC1_STG(n))에 비해, 트랜지스터가 추가된 구성을 갖게 되어 Q 노드(Ngc1_q)의 전압이 더 안정화될 수 있다.

도 7을 참조하면, 스테이지(GC1_STG(n))는, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)와, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)의 스위칭 동작을 제어하는 제어회로(GC1_CC)를 포함할 수 있다.

이에 따라, 제어회로(GC1_CC)는, Q 트랜지스터(Tgc1_q) 및 Qb 트랜지스터(Tgc1_qb)를 동시에 공통적으로 제어할 수 있는 하나의 제어 노드인 Q 노드(Nq)를 구비하도록 구성될 수 있다.

이처럼, 제어회로(GC1_CC)는 하나의 Q 노드(Nq)를 구비하면 충분하므로, 제어회로(GC1_CC) 내의 회로 구성이 간소화될 수 있게 되어, 제1게이트구동회로(GC1)의 크기가 감소될 수 있게 된다.

이와 같은 제어회로(GC1_CC)는, 4개의 제1,2,7,8트랜지스터(Tgc1_1,Tgc1_2,Tgc1_7,Tgc1_8)와 1개의 캐패시터(Cgc1_q)를 포함할 수 있다.

한편, 본 실시예의 제4예서는 제7,8트랜지스터(Tgc1_7,Tgc1_8)를 구비함으써, 전술한 제3예에서와 유사하게, Qb 트랜지스터(Tgc1_qb)가 열화되어 문턱 전압이 변동되더라도 이에 강건한 신뢰성을 확보할 수 있게 된다.

이와 관련하여, 제7트랜지스터(Tgc1_7)는, Qb 트랜지스터(Tgc1_qb)와 동일하게, N타입 산화물 반도체로 구성될 수 있다.

이와 같은 제7트랜지스터(Tgc1_7)는, 제8트랜지스터(Tgc1_8)와 병렬 연결되어 서로 반대 위상으로 스위칭될 수 있게 된다. 이에 대해, 제7트랜지스터(Tgc1_7)는 게이트가 제1,8트랜지스터(Tgc1_1,Tgc1_8) 사이의 노드에 연결될 수 있다. 제7트랜지스터(Tgc1_7)의 드레인은, 제2트랜지스터(Tgc1_2)의 소스에 연결될 수 있다. 제7트랜지스터(Tgc1_7)의 소스는, 제1하이전압(VGH) 보다 높은 레벨의 제2하이전압(VQH)을 인가받도록 구성될 수 있다.

제8트랜지스터(Tgc1_8)는, 제1,2트랜지스터(Tgc1_1,Tgc1_2)와 동일하게, P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

이와 같은 제8트랜지스터(Tgc1_8)는 제7트랜지스터(Tgc1_7)와 함께, 제1트랜지스터(Tgc1_1) 및 제2트랜지스터(Tgc1_2) 사이에 연결되도록 구성되어, 서로 반대 위상으로 스위칭될 수 있게 된다. 이에 대해, 제8트랜지스터(Tgc1_8)의 게이트 및 소스는 서로 직접 접속되고 제1트랜지스터(Tgc1_1)의 드레인 및 제7트랜지스터(Tgc1_7)의 게이트에 연결될 수 있다. 제8트랜지스터(Tgc1_8)의 드레인은, 제7트랜지스터(Tgc1_7)의 드레인에 연결될 수 있다..

위와 같이 제7,8트랜지스터(Tgc1_7,Tgc1_8)를 사용하게 되면, Qb 트랜지스터(Tgc1_qb)가 열화되어 문턱 전압이 시프트되어 변동되더라도 이에 강건한 신뢰성을 확보할 수 있다.

이에 관해, 본 실시예의 제4예에 따른 제4구조에서는, 제1게이트신호(Vg1(n))가 제1하이전압(VGH)을 출력하는 구간 동안에는, 제8트랜지스터(Tgc1_8)는 오프 상태가 되고 제7트랜지스터(Tgc1_7)는 온 상태가 되도록 구성할 수 있다.

이 경우에, Q 노드(Ngc1_q)에는 제2하이전압(VQH)이 인가되어, Qb 트랜지스터(Tgc1_qb)에 제2하이전압(VQH)이 인가될 수 있다.

위와 같이 본 실시예의 제4예에 따른 제4구조의 스테이지(GC1_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제4구조로 구성된 제1게이트구동회로(GC1)는, 이의 구동소자의 수를 감소시킬 수 있게 된다.

도 8은 전술한 제1예 및 제2예의 구조로 구성된 제1게이트구동회로의 게이트신호 출력에 대한 시뮬레이션 결과를 도시한 파형도이고, 도 9는 전술한 제3예 및 제4예의 구조로 구성된 제1게이트구동회로의 게이트신호 출력에 대한 시뮬레이션 결과를 도시한 파형도이다.

도 8에서, 상부에 도시된 신호 파형은 Q 트랜지스터 및 Qb 트랜지스터 모두 P타입 또는 N타입의 폴리 실리콘으로 구성된 비교예의 출력 파형이며, 하부에 도시된 신호 파형은 본 실시예의 제1예 및 제2예의 구조에서의 출력 파형이다.

도 8을 참조하면, 본 실시예에서 제안된 제1예 및 제2예의 구조로 구성된 제1게이트구동회로는, 비교예와 동일하게, 정상적인 게이트신호 출력 특성을 확보할 수 있음을 확인할 수 있다.

그리고, 도 9를 참조하면, 본 실시예에서 제안된 제3예 및 제4예의 구조로 구성된 제1게이트구동회로 또한, 정상적인 게이트신호 출력 특성을 확보할 수 있음을 확인할 수 있다.

전술한 바와 같이, 본 발명의 제1실시예에서는, 제1게이트구동회로에 대해, 이의 Q 트랜지스터 및 Qb 트랜지스터가 서로 반대되는 타입의 이종의 반도체물질로서 P타입 또는 N타입 폴리 실리콘 및 N타입 산화물 반도체를 이용하여 구성될 수 있다.

이에 따라, Q 트랜지스터 및 Qb 트랜지스터는 Q 노드를 공유하여 구동될 수 있게 되므로, Qb 노드를 구현하기 위한 구동소자를 제거할 수 있다.

이로 인해, 제1게이트구동회로를 구성하는 구동소자를 감소시킬 수 있게 되어, GIP 방식의 스캔구동부의 크기를 감소시킬 수 있고 표시장치의 베젤의 폭을 감소시킬 수 있게 된다.

<제2실시예>

본 발명의 제2실시예에 따른 전계발광 표시장치는 전술한 제1실시예에 따른 전계발광 표시장치와 유사하게 구성될 수 있는 것으로서, 동일유사한 구성에 대한 구체적인 설명을 생략할 수 있다.

본 발명의 제2실시예에 따른 전계발광 표시장치(도 1의 10)에서는, GIP 방식의 스캔구동부(도 3의 300)에 포함된 제2게이트구동회로(도 3의 GC2)의 구동소자의 수를 감소시킬 수 있다. 이에 따라, 스캔구동부의 크기가 감소될 수 있게 되고 표시장치의 베젤의 폭이 감소될 수 있게 된다.

이와 같은 제2실시예의 제2게이트구동회로에 대해 아래에서 보다 상세하게 설명한다.

본 실시예의 제2게이트구동회로는, 제1실시예에서 제안된 제1게이트구동회로(도 3의 GC1)의 회로 구조들와 유사한 회로 구조들로 구성될 수 있다.

이에 관해, 제2게이트구동회로로서 4가지 구조의 구동회로를 제안하며, 4가지 구조 각각에 대해 도 10 내지 13을 참조하여 설명한다.

도 10은 본 발명의 제2실시예의 제1예에 따른 제2게이트구동회로의 제1구조를 개략적으로 도시한 회로도이다.

도 10을 참조하면, 제2게이트구동회로(도 3의 GC2)의 스테이지(GC2_STG(n))는, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)와, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)의 스위칭 동작을 제어하는 제어회로(GC2_CC)를 포함할 수 있다.

더욱이, 스테이지(GC2_STG(n))는, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb) 사이의 출력 노드(Ngc2_o)와 해당 제2게이트배선(GL2(n)) 사이에 연결된 인버터(INV)를 포함할 수 있다.

인버터(INV)는 Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb) 사이의 출력 노드(Ngc2_o)에서 발생된 출력신호(Vout(n))를 반전하는 것으로서, 반전된 출력신호(Vout)가 제2게이트신호(Vg2(n))로서 해당 제2게이트배선(GL2(n))에 공급될 수 있게 된다. 이와 같은 인버터(INV)의 출력 단자가 스테이지(GC2_STG(n))의 출력 단자에 해당된다.

이에 관해, 제2게이트배선(GL2(n))은 화소 내의 N타입 산화물 반도체로 구성된 제2스위칭트랜지스터(도 2의 T3)에 연결되는바, 제2게이트신호(Vg2(n))의 온전압 및 오프전압은 하이전압 및 로우전압으로서 제1게이트신호(도 3의 Vg1(n))와는 위상이 반대이다.

이러한바, 제1게이트구동회로의 스테이지(도 4의 GC1_STG(n))와 비교하여, 인버터(INV)가 추가적으로 구비되어 해당 제2게이트신호(Vg2(n))를 출력할 수 있다.

Q 트랜지스터(Tgc2_q)는 P타입 또는 N타입의 폴리 실리콘을 이용하여 구성될 수 있으며, 이의 소스는 스테이지(GC2_STG(n))에 입력되는 게이트클럭들(GCLKgc2_1,GCLKgc2_2) 중 제1게이트클럭(CGLKgc2_1)을 인가받을 수 있다.

그리고, Qb 트랜지스터(Tgc2_qb)는 N타입의 산화물 반도체를 이용하여 구성될 수 있다.

이처럼, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)는 서로 반대되는 타입의 이종의 트랜지스터를 사용하여 구성될 수 있으므로, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)는 동일한 제어신호를 통해 서로 반대 위상으로 스위칭될 수 있게 된다.

이에 따라, 제어회로(GC2_CC)는, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)를 동시에 공통적으로 제어할 수 있는 하나의 제어 노드인 Q 노드(Ngc2_q)를 구비하도록 구성될 수 있다.

이처럼, 제어회로(GC2_CC)는 Q 노드(Ngc2_q)를 구비하면 충분하므로, 제어회로(GC2_CC) 내의 회로 구성이 간소화될 수 있게 되어, 제2게이트구동회로의 크기가 감소될 수 있게 된다.

이와 같은 제어회로(GC2_CC)는, 2개의 제1,2트랜지스터(Tgc2_1,Tgc2_2)와 1개의 캐패시터(Cgc2_q)를 포함할 수 있다.

여기서, 제1,2트랜지스터(Tgc2_1,Tgc2_2)는 예를 들면 P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

제1트랜지스터(Tgc2_1)는, 이의 게이트가 스테이지(GC2_STG(n))에 입력되는 게이트클럭들(GCLKgc2_1,GCLKgc2_2) 중 제2게이트클럭(GCLKgc2_2)을 인가받도록 구성될 수 있다. 제1트랜지스터(Tgc2_1)의 소스는, 전단 스테이지의 출력 노드(Ngc2_o)의 출력신호(Vout(n-1))를 인가받도록 구성될 수 있다. 제1트랜지스터(Tgc2_1)의 드레인은, 제2트랜지스터(Tgc2_2)의 소스에 연결되도록 구성될 수 있다.

제2트랜지스터(Tgc2_2)는, 제1트랜지스터(Tgc2_1)와 Q 노드(Ngc2_q) 사이에 연결되며, 이의 게이트는 로우전압(VGL)을 인가받도록 구성될 수 있다.

이처럼, 본 실시예의 제1예에 따른 제1구조의 스테이지(GC2_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제1구조로 구성된 제2게이트구동회로는, 이의 구동소자의 수를 상당하게 감소시킬 수 있는 것으로서, 실질적으로 최소화시킬 수 있다.

도 11은 본 발명의 제2실시예의 제2예에 따른 제2게이트구동회로의 제2구조를 개략적으로 도시한 회로도이다.

도 11에 도시된 본 실시예의 제2예에 따른 제2구조의 스테이지(GC2_STG(n))는, 도 10의 본 실시예의 제1예에 따른 제1구조의 스테이지(GC2_STG(n))에 비해, 트랜지스터가 추가된 구성을 갖게 되어 Q 노드(Ngc2_q)의 전압이 더 안정화될 수 있다.

도 11을 참조하면, 스테이지(GC2_STG(n))는, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)와, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)의 스위칭 동작을 제어하는 제어회로(GC2_CC)를 포함할 수 있다.

Q 트랜지스터(Tgc2_q)는 P타입 또는 N타입의 폴리 실리콘을 이용하여 구성될 수 있다. 그리고, Qb 트랜지스터(Tgc2_qb)는 N타입의 산화물 반도체를 이용하여 구성될 수 있다.

이처럼, 제어회로(GC2_CC)는 하나의 제어 노드인 Q 노드(Ngc2_q)를 구비하면 충분하므로, 제어회로(GC2_CC) 내의 회로 구성이 간소화될 수 있게 되어, 제2게이트구동회로의 크기가 감소될 수 있게 된다.

이와 같은 제어회로(GC2_CC)는, 2개의 제1 내지 제4트랜지스터(Tgc2_1,Tgc2_2,Tgc2_3,Tgc2_4)와 1개의 캐패시터(Cgc2_q)를 포함할 수 있다.

제1,2트랜지스터(Tgc2_1,Tgc2_2)와 캐패시터(Cgc2_q)의 구성은, 전술한 도 10의 제1예에서의 구성과 동일할 수 있다.

제3트랜지스터(Tgc2_3)는, 제1,2트랜지스터(Tgc2_1,Tgc2_2)와 동일하게, P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

이와 같은 제3트랜지스터(Tgc2_3)는, 제2트랜지스터(Tgc2_2)와 병렬 연결되고 제1,4트랜지스터(Tgc2_1,Tgc2_4) 사이에 연결될 수 있다. 이에 대해, 제3트랜지스터(Tgc2_3)의 게이트는, 제1게이트클럭(GCLKgc2_1)을 인가받도록 구성될 수 있다. 제3트랜지스터(Tgc2_3)의 소스는, 제1,2트랜지스터(Tgc2_1,Tgc2_2) 사이의 노드에 연결될 수 있다. 제3트랜지스터(Tgc2_3)의 드레인은, 제4트랜지스터(Tgc2_4)의 드레인에 연결될 수 있다.

제4트랜지스터(Tgc2_4)는, Qb 트랜지스터(Tgc2_qb)와 동일하게, N타입 산화물 반도체로 구성될 수 있다.

이와 같은 제4트랜지스터(Tgc2_4)는, Qb 트랜지스터(Tgc2_qb)와 병렬 연결될 수 있다. 이에 대해, 제4트랜지스터(Tgc2_4)는 게이트가 Q 노드(Ngc2_q)에 연결될 수 있다. 제4트랜지스터(Tgc2_4)의 드레인은, 제3트랜지스터(Tgc2_3)에 연결될 수 있다. 제4트랜지스터(Tgc2_4)의 소스는, 하이전압(VGH)을 인가받도록 구성될 수 있다.

위와 같이 본 실시예의 제2예에 따른 제2구조의 스테이지(GC2_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제2구조로 구성된 제2게이트구동회로는, 이의 구동소자의 수를 감소시킬 수 있게 된다.

도 12는 본 발명의 제2실시예의 제3예에 따른 제2게이트구동회로의 제3구조를 개략적으로 도시한 회로도이다.

도 12에 도시된 본 실시예의 제3예에 따른 제3구조의 스테이지(GC2_STG(n))는, 도 10의 본 실시예의 제1예에 따른 제1구조의 스테이지(GC2_STG(n))에 비해, 트랜지스터가 추가된 구성을 갖게 되어 Q 노드(Ngc2_q)의 전압이 더 안정화될 수 있다.

도 12를 참조하면, 스테이지(GC2_STG(n))는, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)와, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)의 스위칭 동작을 제어하는 제어회로(GC2_CC)를 포함할 수 있다.

이와 같은 제어회로(GC2_CC)는, 4개의 제1,2,5,6트랜지스터(Tgc2_1,Tgc2_2,Tgc2_5,Tgc2_6)와 1개의 캐패시터(Cgc2_q)를 포함할 수 있다.

제5트랜지스터(Tgc2_5)는, 제1,2트랜지스터(Tgc2_1,Tgc2_2)와 동일하게, P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

이와 같은 제5트랜지스터(Tgc2_5)는, Q 노드(Ngc2_q)와 Qb 트랜지스터(Tgc2_qb) 사이에 연결되어 이들 사이의 연결을 온/오프 스위칭할 수 있다. 이에 대해, 제5트랜지스터(Tgc2_5)의 게이트는, 제1,2트랜지스터(Tgc2_1,Tgc2_2) 사이의 노드에 연결될 수 있다. 제5트랜지스터(Tgc2_5)의 소스는, Q 노드(Ngc2_q)에 연결될 수 있다. 제5트랜지스터(Tgc2_5)의 드레인은, Qb 트랜지스터(Tgc2_qb)의 게이트에 연결될 수 있다.

제6트랜지스터(Tgc2_6)는, Qb 트랜지스터(Tgc2_qb)와 동일하게, N타입 산화물 반도체로 구성될 수 있다.

이와 같은 제6트랜지스터(Tgc2_6)는, 제5트랜지스터(Tgc2_5)와 병렬 연결되어 서로 반대 위상으로 스위칭될 수 있게 된다. 이에 대해, 제6트랜지스터(Tgc2_6)는 게이트가 제1,2트랜지스터(Tgc2_1,Tgc2_2) 사이의 노드에 연결될 수 있다. 제6트랜지스터(Tgc2_6)의 드레인은, Qb 트랜지스터(Tgc2_qb)의 게이트에 연결될 수 있다. 제6트랜지스터(Tgc2_6)의 소스는, 하이전압(VGH)인 제1하이전압(VGH) 보다 높은 레벨의 다른 하이전압(VQH)인 제2하이전압(VQH)을 인가받도록 구성될 수 있다.

위와 같이 제5,6트랜지스터(Tgc2_5,Tgc2_6)를 사용하게 되면, Qb 트랜지스터(Tgc2_qb)가 열화되어 문턱 전압이 시프트(shift)되어 변동되더라도 이에 강건한 신뢰성을 확보할 수 있다.

위와 같이 본 실시예의 제3예에 따른 제3구조의 스테이지(GC2_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제3구조로 구성된 제2게이트구동회로는, 이의 구동소자의 수를 감소시킬 수 있게 된다.

도 13은 본 발명의 제1실시예의 제4예에 따른 제2게이트구동회로의 제4구조를 개략적으로 도시한 회로도이다.

도 13에 도시된 본 실시예의 제4예에 따른 제4구조의 스테이지(GC2_STG(n))는, 도 10의 본 실시예의 제1예에 따른 제1구조의 스테이지(GC2_STG(n))에 비해, 트랜지스터가 추가된 구성을 갖게 되어 Q 노드(Ngc2_q)의 전압이 더 안정화될 수 있다.

도 13을 참조하면, 스테이지(GC2_STG(n))는, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)와, Q 트랜지스터(Tgc2_q) 및 Qb 트랜지스터(Tgc2_qb)의 스위칭 동작을 제어하는 제어회로(GC2_CC)를 포함할 수 있다.

이와 같은 제어회로(GC2_CC)는, 4개의 제1,2,7,8트랜지스터(Tgc2_1,Tgc2_2,Tgc2_7,Tgc2_8)와 1개의 캐패시터(Cgc2_q)를 포함할 수 있다.

한편, 본 실시예의 제4예서는 제7,8트랜지스터(Tgc2_7,Tgc2_8)를 구비함으써, 전술한 제3예에서와 유사하게, Qb 트랜지스터(Tgc2_qb)가 열화되어 문턱 전압이 변동되더라도 이에 강건한 신뢰성을 확보할 수 있게 된다.

이와 관련하여, 제7트랜지스터(Tgc2_7)는, Qb 트랜지스터(Tgc2_qb)와 동일하게, N타입 산화물 반도체로 구성될 수 있다.

이와 같은 제7트랜지스터(Tgc2_7)는, 제8트랜지스터(Tgc2_8)와 병렬 연결되어 서로 반대 위상으로 스위칭될 수 있게 된다. 이에 대해, 제7트랜지스터(Tgc2_7)는 게이트가 제1,8트랜지스터(Tgc2_1,Tgc2_8) 사이의 노드에 연결될 수 있다. 제7트랜지스터(Tgc2_7)의 드레인은, 제2트랜지스터(Tgc2_2)의 소스에 연결될 수 있다. 제7트랜지스터(Tgc2_7)의 소스는, 제1하이전압(VGH) 보다 높은 레벨의 제2하이전압(VQH)을 인가받도록 구성될 수 있다.

제8트랜지스터(Tgc2_8)는, 제1,2트랜지스터(Tgc2_1,Tgc2_2)와 동일하게, P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

이와 같은 제8트랜지스터(Tgc2_8)는 제7트랜지스터(Tgc2_7)와 함께, 제1트랜지스터(Tgc2_1) 및 제2트랜지스터(Tgc2_2) 사이에 연결되도록 구성되어, 서로 반대 위상으로 스위칭될 수 있게 된다. 이에 대해, 제8트랜지스터(Tgc2_8)의 게이트 및 소스는 서로 직접 접속되고, 또한 제1트랜지스터(Tgc2_1)의 드레인 및 제7트랜지스터(Tgc2_7)의 게이트에 연결될 수 있다. 제8트랜지스터(Tgc2_8)의 드레인은, 제7트랜지스터(Tgc2_7)의 드레인에 연결될 수 있다.

위와 같이 본 실시예의 제4예에 따른 제4구조의 스테이지(GC2_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제4구조로 구성된 제2게이트구동회로는, 이의 구동소자의 수를 감소시킬 수 있게 된다.

전술한 바와 같이, 본 발명의 제2실시예에서는, 제2게이트구동회로에 대해, 이의 Q 트랜지스터 및 Qb 트랜지스터가 서로 반대되는 타입의 이종의 반도체물질로서 P타입 또는 N타입 폴리 실리콘 및 N타입 산화물 반도체를 이용하여 구성될 수 있다.

이로 인해, 제2게이트구동회로를 구성하는 구동소자를 감소시킬 수 있게 되어, GIP 방식의 스캔구동부의 크기를 감소시킬 수 있고 표시장치의 베젤의 폭을 감소시킬 수 있게 된다.

한편, 본 실시예의 전계발광 표시장치는, 제1실시예의 제1게이트구동회로의 구조를 포함하도록 구성될 수 있다. 이 경우에, GIP 방식의 스캔구동부의 크기를 더 감소시킬 수 있고 표시장치의 베젤의 폭을 더 감소시킬 수 있게 된다.

<제3실시예>

본 발명의 제3실시예에 따른 전계발광 표시장치는 전술한 제1실시예에 따른 전계발광 표시장치와 유사하게 구성될 수 있는 것으로서, 동일유사한 구성에 대한 구체적인 설명을 생략할 수 있다.

본 발명의 제3실시예에 따른 전계발광 표시장치에서는, GIP 방식의 스캔구동부(도 3의 300)에 포함된 발광구동회로(도 3의 EC)의 구동소자의 수를 감소시킬 수 있다. 이에 따라, 스캔구동부의 크기가 감소될 수 있게 되고 표시장치의 베젤의 폭이 감소될 수 있게 된다.

이와 같은 제3실시예의 발광구동회로에 대해 아래에서 보다 상세하게 설명한다.

본 실시예에서는, 발광구동회로로서 3가지 구조의 구동회로를 제안하며, 3가지 구조 각각에 대해 도 14 내지 16을 참조하여 설명한다.

도 14는 본 발명의 제3실시예의 제1예에 따른 발광구동회로의 제1구조를 개략적으로 도시한 회로도이다.

도 14를 참조하면, 발광구동회로(도 3의 EC)의 스테이지(EC_STG(n))는, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)와, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)의 스위칭 동작을 제어하는 제어회로(EC_CC)를 포함할 수 있다.

Q 트랜지스터(Tec_q)는 해당 발광배선(EL(n))에 온전압으로서 예를 들어 로우전압(VLG)의 발광신호(Vem(n))를 출력하도록 동작할 수 있다.

이와 같은 Q 트랜지스터(Tec_q)는 P타입 또는 N타입의 폴리 실리콘을 이용하여 구성될 수 있다.

Q 트랜지스터(Tec_q)의 소스는, 로우전압(VGL)을 인가받도록 구성될 수 있다. Q 트랜지스터(Tec_q)의 드레인은 스테이지(EC_STG(n))의 출력 노드(Nec_o)에 연결될 수 있는데, 즉 Q 트랜지스터(Tec_q)와 Qb 트랜지스터(Tec_qb) 사이의 출력 노드(Nec_o)에 연결될 수 있다.

Q 트랜지스터(Tec_q)와 직렬로 연결된 Qb 트랜지스터(Tec_qb)는 해당 발광배선(EL(n))에 오프전압으로서 예를 들어 하이전압(VGH)의 발광신호(Vem(n))를 출력하도록 동작할 수 있다.

이와 같은 Qb 트랜지스터(Tec_qb)는 N타입의 산화물 반도체를 이용하여 구성될 수 있다.

Qb 트랜지스터(Tec_qb)의 드레인은, 스테이지(EC_STG(n))의 출력 노드(Nec_o)에 연결될 수 있다. Qb 트랜지스터(Tec_qb)의 소스는 하이전압(VGH)을 인가받도록 구성될 수 있다.

위와 같이, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)는 서로 반대되는 타입의 이종의 트랜지스터를 사용하여 구성될 수 있으므로, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)는 동일한 제어신호를 통해 서로 반대 위상으로 스위칭될 수 있게 된다.

이에 따라, 제어회로(EC_CC)는, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)를 동시에 공통적으로 제어할 수 있는 하나의 제어 노드인 Q 노드(Nec_q)를 구비하도록 구성될 수 있다.

이처럼, 제어회로(EC_CC)는 하나의 제어 노드인 Q 노드(Nec_q)를 구비하면 충분하므로, 제어회로(EC_CC) 내의 회로 구성이 간소화될 수 있게 되어, 발광구동회로의 크기가 감소될 수 있게 된다.

이와 같은 제어회로(EC_CC)는, 1개의 제1트랜지스터(Tec_1)와 1개의 캐패시터(Cec_q)를 포함할 수 있다.

여기서, 제1트랜지스터(Tec_1)는 예를 들면 P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

제1트랜지스터(Tec_1)는, 이의 게이트가 스테이지(EC_STG(n))에 대응되어 입력되는 발광클럭(ECLK)을 인가받도록 구성될 수 있다. 제1트랜지스터(Tec_1)의 소스는, 전단 스테이지에서 출력되는 발광신호(Vem(n-1))를 인가받도록 구성될 수 있다. 제1트랜지스터(Tec_1)의 드레인은 Q 노드(Nec_q)에 연결되도록 구성될 수 있다.

캐패시터(Cec_q)는 Q 노드(Nec_q)와 출력 노드(Nec_o) 사이에 연결되어, Q 노드(Nec_q)의 전압을 저장할 수 있다.

위와 같이 제1구조의 발광구동회로의 제어회로(EC_CC)는, Q 노드(Nec_q)를 구동하는 구동소자로서, 1개의 제1트랜지스터(Tec_1)와 1개의 캐패시터(Cec_q)로 구성될 수 있다.

이처럼, 매우 적은 수의 구동소자를 사용하여 제어회로(CC)를 구성할 수 있게 되어, 발광구동회로의 크기가 상당하게 감소될 수 있게 된다.

즉, 본 실시예의 제1구조로 구성된 발광구동회로는, 이의 구동소자의 수를 상당하게 감소시킬 수 있는 것으로서, 실질적으로 최소화시킬 수 있다.

도 15는 본 발명의 제3실시예의 제2예에 따른 발광구동회로의 제2구조를 개략적으로 도시한 회로도이다.

도 15에 도시된 본 실시예의 제2예에 따른 제2구조의 스테이지(EC_STG(n))는, 도 14의 본 실시예의 제1예에 따른 제1구조의 스테이지(EC_STG(n))에 비해, 트랜지스터가 추가된 구성을 갖게 되어 Q 노드(Nec_q)의 전압이 더 안정화될 수 있다.

도 15를 참조하면, 스테이지(EC_STG(n))는, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)와, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)의 스위칭 동작을 제어하는 제어회로(EC_CC)를 포함할 수 있다.

Q 트랜지스터(Tec_q)는 P타입 또는 N타입의 폴리 실리콘을 이용하여 구성될 수 있다. 그리고, Qb 트랜지스터(Tec_qb)는 N타입의 산화물 반도체를 이용하여 구성될 수 있다.

이처럼, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)는 서로 반대되는 타입의 이종의 트랜지스터를 사용하여 구성될 수 있으므로, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)는 동일한 제어신호를 통해 서로 반대 위상으로 스위칭될 수 있게 된다.

이와 같은 제어회로(EC_CC)는, 2개의 제1 및 제2트랜지스터(Tec_1,Tec_2)와 1개의 캐패시터(Cec_q)를 포함할 수 있다.

제1트랜지스터(Tec_1)와 캐패시터(Cec_q)의 구성은, 전술한 도 14의 제1예에서의 구성과 동일할 수 있다.

제2트랜지스터(Tec_2)는, 제1트랜지스터(Tec_1)와 동일하게, P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

이와 같은 제2트랜지스터(Tec_2)는, 제1트랜지스터(Tec_1)와 병렬 연결되고 Q 노드(Nec_q)에 연결될 수 있다. 이에 대해, 제2트랜지스터(Tec_2)의 게이트 및 소스는 서로 직접 접속되고 또한 Q 노드(Nec_q)에 연결될 수 있다. 제1트랜지스터(Tec_1)의 소스는, 로우전압(VGL)을 인가받도록 구성될 수 있다.

위와 같이 본 실시예의 제2예에 따른 제2구조의 스테이지(EC_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제2구조로 구성된 발광구동회로는, 이의 구동소자의 수를 감소시킬 수 있게 된다.

도 16은 본 발명의 제3실시예의 제3예에 따른 발광구동회로의 제3구조를 개략적으로 도시한 회로도이다.

도 16에 도시된 본 실시예의 제3예에 따른 제3구조의 스테이지(EC_STG(n))는, 도 14의 본 실시예의 제1예에 따른 제1구조의 스테이지(EC_STG(n))에 비해, 트랜지스터가 추가된 구성을 갖게 되어 Q 노드(Nec_q)의 전압이 더 안정화될 수 있다.

도 16을 참조하면, 스테이지(EC_STG(n))는, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)와, Q 트랜지스터(Tec_q) 및 Qb 트랜지스터(Tec_qb)의 스위칭 동작을 제어하는 제어회로(EC_CC)를 포함할 수 있다.

이와 같은 제어회로(EC_CC)는, 2개의 제1 및 제3트랜지스터(Tec_1,Tec_3)와 1개의 캐패시터(Cec_q)를 포함할 수 있다.

제3트랜지스터(Tec_3)는, 제1트랜지스터(Tec_1)와 동일하게, P타입 또는 N타입 폴리 실리콘으로 구성될 수 있다.

이와 같은 제3트랜지스터(Tec_3)는 브릿지 전압 트랜지스터로서, 제1트랜지스터(Tec_1)와 Q 노드(Nec_q) 사이에 연결되며, 이의 게이트는 로우전압(VGL)을 인가받도록 구성될 수 있다.

위와 같이 본 실시예의 제3예에 따른 제3구조의 스테이지(EC_STG(n))는 Qb 노드를 구비하지 않아 이를 구성하기 위한 트랜지스터를 제거할 수 있게 된다.

따라서, 본 실시예의 제3구조로 구성된 발광구동회로는, 이의 구동소자의 수를 감소시킬 수 있게 된다.

도 17은 전술한 제1예 내지 제3예의 구조로 구성된 발광구동회로의 발광신호 출력에 대한 시뮬레이션 결과를 도시한 파형도이다.

도 17에서, 상부에 도시된 신호 파형은 Q 트랜지스터 및 Qb 트랜지스터 모두 P타입 또는 N타입의 폴리 실리콘으로 구성된 비교예의 출력 파형이며, 하부에 도시된 신호 파형은 본 실시예에서 제안된 구조에서의 출력 파형이다.

도 17을 참조하면, 본 실시예에서 제안된 구조로 구성된 발광구동회로는, 정상적인 발광신호 출력 특성을 확보할 수 있음을 확인할 수 있다.

전술한 바와 같이, 본 발명의 제3실시예에서는, 발광구동회로에 대해, 이의 Q 트랜지스터 및 Qb 트랜지스터가 서로 반대되는 타입의 이종의 반도체물질로서 P타입 또는 N타입 폴리 실리콘 및 N타입 산화물 반도체를 이용하여 구성될 수 있다.

이로 인해, 발광구동회로를 구성하는 구동소자를 감소시킬 수 있게 되어, GIP 방식의 스캔구동부의 크기를 감소시킬 수 있고 표시장치의 베젤의 폭을 감소시킬 수 있게 된다.

한편, 본 실시예의 전계발광 표시장치는, 제1실시예의 제1게이트구동회로 구조 및/또는 제2실시예의 제2게이트구동회로 구조를 포함하도록 구성될 수 있다. 이 경우에, GIP 방식의 스캔구동부의 크기를 더 감소시킬 수 있고 표시장치의 베젤의 폭을 더 감소시킬 수 있게 된다.

전술한 바와 같이, 본 발명의 실시예에 따르면, GIP 방식의 스캔구동부에 있어, 해당 스캔신호들로서 게이트신호, 발광신호 등을 출력하는 구동회로들 중 적어도 하나의 구동회로에 대해, 해당 Q 트랜지스터 및 Qb 트랜지스터가 서로 반대되는 타입의 이종의 반도체물질로서 P타입 또는 N타입 폴리 실리콘 및 N타입 산화물 반도체를 이용하여 구성될 수 있다.

전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.

10: 전계발광 표시장치 100: 표시패널
200: 데이터구동부 300: 스캔구동부
400: 타이밍제어부
P: 화소
T1: 제1스위칭트랜지스터
T2: 구동트랜지스터
T3: 제2스위칭트랜지스터
T4: 제1발광제어트랜지스터
T5: 제2발광제어트랜지스터
T6: 제1초기화트랜지스터
T7: 제2초기화트랜지스터
Cst: 스토리지 커패시터
OD: 발광다이오드
GC1: 제1게이트구동회로
GC2: 제2게이트구동회로
EC: 발광구동회로
VIC: 초기화구동회로
GC1_STG: 제1게이트구동회로의 스테이지
GC1_CC: 제1게이트구동회로의 제어회로
Tgc1_q: 제1게이트구동회로의 Q 트랜지스터
Tgc1_qb: 제1게이트구동회로의 Qb 트랜지스터
Tgc1_1: 제1게이트구동회로의 제1트랜지스터
Tgc1_2: 제1게이트구동회로의 제2트랜지스터
Cgc1_q: 제1게이트구동회로의 캐패시터
Ngc1_q: 제1게이트구동회로의 Q 노드
Ngc1_o: 제1게이트구동회로의 출력 노드

Claims

기판 상에 N타입 산화물 반도체를 포함한 제2스위칭트랜지스터, 게이트가 상기 제2스위칭 트랜지스터와 연결된 구동트랜지스터, 및 발광다이오드를 포함하는 화소와;
상기 제1스위칭트랜지스터에 연결된 제1게이트배선에 제1게이트신호를 출력하는 제1게이트구동회로를 포함하는 스캔구동부
를 포함하고,
제1게이트구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터, 및 상기 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함하는,
전계발광 표시장치.
제 1 항에 있어서,
상기 화소는,
상기 기판 상에 상기 P타입 또는 N타입 폴리 실리콘을 포함한 제1스위칭트랜지스터를 더 포함하는
전계발광 표시장치.
제 1 항에 있어서,
상기 스테이지의 제어회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 전단 스테이지에서 출력된 제1게이트신호를 입력받는 제1트랜지스터와, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 상기 제1트랜지스터 및 Q 노드 사이에 연결되며 게이트가 로우전압을 인가받는 제2트랜지스터를 포함하는,
전계발광 표시장치.
제 3 항에 있어서,
상기 스테이지의 제어회로는,
상기 N타입 산화물 반도체를 포함하고 게이트가 상기 Q 노드에 연결되는 제4트랜지스터와;
상기 P타입 또는 N타입 폴리 실리콘을 포함하고 상기 제4트랜지스터 및 상기 제1트랜지스터 사이에 연결된 제3트랜지스터를 더 포함하는
전계발광 표시장치.
제 4 항에 있어서,
상기 스테이지의 제어회로는,
상기 P타입 또는 N타입 폴리 실리콘을 포함하고 상기 Q 노드와 상기 Qb 트랜지스터의 게이트 사이에 연결되는 제5트랜지스터와;
상기 N타입 산화물 반도체를 포함하고, 소스는 제2하이전압을 인가받고 드레인은 상기 Qb 트랜지스터의 게이트에 연결되는 제6트랜지스터를 더 포함하며,
상기 제2하이전압은, 상기 Qb 트랜지스터에 입력되는 제1하이전압 보다 높은
전계발광 표시장치.
제 5 항에 있어서,
상기 스테이지의 제어회로는,
상기 N타입 산화물 반도체를 포함하고, 게이트는 상기 제1트랜지스터의 드레인에 연결되고 소스는 제2하이전압을 인가받고 드레인은 상기 제2트랜지스터의 소스에 연결되는 제7트랜지스터와;
상기 P타입 또는 N타입 폴리 실리콘을 포함하고, 게이트 및 소스는 상기 제1트랜지스터의 드레인에 연결되고 드레인은 상기 제2트랜지스터의 소스에 연결되는 제8트랜지스터를 더 포함하고,
상기 제2하이전압은, 상기 Qb 트랜지스터에 입력되는 제1하이전압 보다 높은
전계발광 표시장치.
제 3 항에 있어서,
상기 스테이지의 제어회로는,
상기 Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드와, 상기 Q 노드 사이에 연결되는 캐패시터를 더 포함하는
전계발광 표시장치.
제 1 항에 있어서,
상기 스캔구동부는, 상기 제2스위칭트랜지스터에 연결된 제2게이트배선에 제2게이트신호를 출력하는 제2게이트구동회로를 더 포함하고,
제2게이트구동회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터와, 상기 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로와, 상기 Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드에 연결된 인버터를 포함하여 구성된 스테이지를 포함하는
전계발광 표시장치.
제 1 항에 있어서,
상기 화소는, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 상기 발광다이오드의 발광 타이밍을 제어하는 발광트랜지스터를 더 포함하고,
상기 스캔구동부는, 상기 발광트랜지스터에 연결된 발광배선에 발광신호를 출력하는 발광구동회로를 더 포함하고,
발광구동회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터와, 상기 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함하는
전계발광 표시장치.
제 1 항에 있어서,
상기 화소는, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 게이트는 이전 행라인의 화소에 연결된 제1게이트배선과 연결되고 드레인은 상기 제2스위칭트랜지스터와 연결되는 초기화트랜지스터를 더 포함하고,
상기 스캔구동부는, 상기 초기화트랜지스터의 소스에 연결된 초기화배선에 초기화신호를 출력하는 초기화구동회로를 더 포함하는
전계발광 표시장치.
제 1 항에 있어서,
상기 스캔구동부는, 상기 기판에 GIP 방식으로 형성된
전계발광 표시장치.
제 1 항에 있어서,
상기 전계발광 표시장치는, 가변 주파수 구동 방식으로 구동되는
전계발광 표시장치.
기판 상에 N타입 산화물 반도체를 포함한 제2스위칭트랜지스터와, 게이트가 상기 제2스위칭 트랜지스터와 연결된 구동트랜지스터와, 발광다이오드를 포함하는 화소와;
상기 제2스위칭트랜지스터에 연결된 제2게이트배선에 제2게이트신호를 출력하는 제2게이트구동회로를 포함하는 스캔구동부
를 포함하고,
제2게이트구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터와, 상기 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로와, 상기 Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드에 연결된 인버터를 포함하여 구성된 스테이지를 포함하고,
상기 스테이지의 제어회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 전단 스테이지의 Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드에서 출력된 신호를 입력받는 제1트랜지스터와, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 상기 제1트랜지스터 및 Q 노드 사이에 연결되며 게이트가 로우전압을 인가받는 제2트랜지스터를 포함하는
전계발광 표시장치.
제 13 항에 있어서,
상기 기판 상의 상기 P타입 또는 N타입 폴리 실리콘을 포함한 제1스위칭트랜지스터를 더 포함하는,
전계발광 표시장치.
제 13 항에 있어서,
상기 스테이지의 제어회로는,
상기 N타입 산화물 반도체를 포함하고 게이트가 상기 Q 노드에 연결되는 제4트랜지스터와;
상기 P타입 또는 N타입 폴리 실리콘을 포함하고 상기 제4트랜지스터 및 상기 제1트랜지스터 사이에 연결된 제3트랜지스터를 더 포함하는
전계발광 표시장치.
제 15항에 있어서,
상기 스테이지의 제어회로는,
상기 P타입 또는 N타입 폴리 실리콘을 포함하고 상기 Q 노드와 상기 Qb 트랜지스터의 게이트 사이에 연결되는 제5트랜지스터와;
상기 N타입 산화물 반도체를 포함하고, 소스는 제2하이전압을 인가받고 드레인은 상기 Qb 트랜지스터의 게이트에 연결되는 제6트랜지스터를 더 포함하며,
상기 제2하이전압은, 상기 Qb 트랜지스터에 입력되는 제1하이전압 보다 높은
전계발광 표시장치.
제 16 항에 있어서,
상기 스테이지의 제어회로는,
상기 N타입 산화물 반도체를 포함하고, 게이트는 상기 제1트랜지스터의 드레인에 연결되고 소스는 제2하이전압을 인가받고 드레인은 상기 제2트랜지스터의 소스에 연결되는 제7트랜지스터와;
상기 P타입 또는 N타입 폴리 실리콘을 포함하고, 게이트 및 소스는 상기 제1트랜지스터의 드레인에 연결되고 드레인은 상기 제2트랜지스터의 소스에 연결되는 제8트랜지스터를 더 포함하고,
상기 제2하이전압은, 상기 Qb 트랜지스터에 입력되는 제1하이전압 보다 높은
전계발광 표시장치.
제 13 항에 있어서,
상기 스테이지의 제어회로는,
상기 Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드와, 상기 Q 노드 사이에 연결되는 캐패시터를 더 포함하는
전계발광 표시장치.
제 13 항에 있어서,
상기 스캔구동부는, 상기 제1스위칭트랜지스터에 연결된 제1게이트배선에 제1게이트신호를 출력하는 제1게이트구동회로를 더 포함하고,
제1게이트구동회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터와, 상기 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함하는
전계발광 표시장치.
제 13 항에 있어서,
상기 화소는, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 상기 발광다이오드의 발광 타이밍을 제어하는 발광트랜지스터를 더 포함하고,
상기 스캔구동부는, 상기 발광트랜지스터에 연결된 발광배선에 발광신호를 출력하는 발광구동회로를 더 포함하고,
발광구동회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터와, 상기 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함하는
전계발광 표시장치.
제 13 항에 있어서,
상기 화소는, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 게이트는 이전 행라인의 화소에 연결된 제1게이트배선과 연결되고 소스는 초기화배선에 연결되고 드레인은 상기 제2스위칭트랜지스터와 연결되는 초기화트랜지스터를 더 포함하고,
상기 스캔구동부는, 상기 초기화배선에 초기화신호를 출력하는 초기화구동회로를 더 포함하는
전계발광 표시장치.
제 13 항에 있어서,
상기 스캔구동부는, 상기 기판에 GIP 방식으로 형성된
전계발광 표시장치.
제 13 항에 있어서,
상기 전계발광 표시장치는, 가변 주파수 구동 방식으로 구동되는
전계발광 표시장치.
기판 상에 N타입 산화물 반도체를 포함한 제2스위칭트랜지스터, 게이트가 상기 제2스위칭 트랜지스터와 연결된 구동트랜지스터, 발광다이오드, 및 상기 발광다이오드의 발광 타이밍을 제어하는 발광트랜지스터를 포함하는 화소와;
상기 발광트랜지스터에 연결된 발광배선에 발광신호를 출력하는 발광구동회로를 포함하는 스캔구동부
를 포함하고,
상기 발광구동회로는, P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터와, 상기 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함하는,
전계발광 표시장치.
제 24 항에 있어서,
상기 스테이지의 제어회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 전단 스테이지에서 출력된 발광신호를 입력받는 제1트랜지스터를 포함하는,
전계발광 표시장치.
제 25 항에 있어서,
상기 스테이지의 제어회로는,
상기 P타입 또는 N타입 폴리 실리콘을 포함하고, 게이트 및 드레인이 상기 Q 노드에 연결되고 소스가 로우전압을 입력받는 제2트랜지스터를 더 포함하는
전계발광 표시장치.
제 26 항에 있어서,
상기 스테이지의 제어회로는,
상기 P타입 또는 N타입 폴리 실리콘을 포함하고, 상기 제1트랜지스터와 상기 Q 노드 사이에 연결되고 게이트가 로우전압을 인가받는 제3트랜지스터를 더 포함하는
전계발광 표시장치.
제 25 항에 있어서,
상기 스테이지의 제어회로는,
상기 Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드와, 상기 Q 노드 사이에 연결되는 캐패시터를 더 포함하는
전계발광 표시장치.
제 24 항에 있어서,
상기 스캔구동부는, 상기 제1스위칭트랜지스터에 연결된 제1게이트배선에 제1게이트신호를 출력하는 제1게이트구동회로를 더 포함하고,
제1게이트구동회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터와, 상기 Q 트랜지스터 및 Qb 트랜지스터 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로를 포함하여 구성된 스테이지를 포함하는
전계발광 표시장치.
제 29 항에 있어서,
상기 스캔구동부는, 상기 제2스위칭트랜지스터에 연결된 제2게이트배선에 제2게이트신호를 출력하는 제2게이트구동회로를 더 포함하고,
제2게이트구동회로는, 상기 P타입 또는 N타입 폴리 실리콘을 포함한 Q 트랜지스터와, 상기 N타입 산화물 반도체를 포함한 Qb 트랜지스터와, 상기 Q 트랜지스터 및 Qb 트랜지스터의 게이트가 공통적으로 연결되는 Q 노드를 구비한 제어회로와, 상기 Q 트랜지스터 및 Qb 트랜지스터 사이의 출력 노드에 연결된 인버터를 포함하여 구성된 스테이지를 포함하는
전계발광 표시장치.
제 24 항에 있어서,
상기 화소는, 상기 P타입 또는 N타입 폴리 실리콘을 포함하고 게이트는 이전 행라인의 화소에 연결된 제1게이트배선과 연결되고 드레인은 상기 제2스위칭트랜지스터와 연결되는 초기화트랜지스터를 더 포함하고,
상기 스캔구동부는, 상기 초기화트랜지스터의 소스에 연결된 초기화배선에 초기화신호를 출력하는 초기화구동회로를 더 포함하는
전계발광 표시장치.
제 24 항에 있어서,
상기 스캔구동부는, 상기 기판에 GIP 방식으로 형성된
전계발광 표시장치.
제 24 항에 있어서,
상기 전계발광 표시장치는, 가변 주파수 구동 방식으로 구동되는
전계발광 표시장치.
제 24 항에 있어서,
상기 기판 상에 P타입 또는 N타입 폴리 실리콘을 포함한 제1스위칭트랜지스터를 더 포함하는,
전계발광 표시장치.
제 34 항에 있어서,
상기 발광 트랜지스터는 상기 P타입 또는 N타입 폴리 실리콘을 포함하는,
전계발광 표시장치.