KR102434381B1 - 유기전계발광 표시장치 및 표시장치용 트랜지스터 구조 - Google Patents

유기전계발광 표시장치 및 표시장치용 트랜지스터 구조 Download PDF

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Abstract

본 발명은, 화소에 전압을 공급하는 일방향의 전압 라인과 전압 라인과 일체로 구성된 드레인 또는 소스중 하나를 공유하고 별개로 구성되고 다른 노드와 직접 또는 연결패턴을 통해 연결되는 드레인 또는 소스 중 다른 하나를 각각 포함하는 2개 이상의 트랜지스터들을 포함하는 표시장치용 트랜지스터 구조 및 이를 포함하는 유기전계발광 표시장치에 관한 것이다.

Description

유기전계발광 표시장치 및 표시장치용 트랜지스터 구조 {ORGANIC ELECTRO LUMINESCENT DISPLAY DEVICE AND TRANSITOR STRUCTURE FOR DISPLAY DEVICE}
본 발명은 영상을 표시하는 유기전계발광 표시장치에 관한 것이다.
최근, 표시장치로서 각광받고 있는 유기전계발광 표시장치는 스스로 발광하는 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써 응답속도가 빠르고, 발광효율, 휘도 및 시야각 등이 큰 장점이 있다.
이러한 유기전계발광 표시장치는 유기발광다이오드가 포함된 화소를 매트릭스 형태로 배열하고 스캔신호에 의해 선택된 화소들의 밝기를 데이터의 계조에 따라 제어한다.
이러한 유기전계발광 표시장치의 각 화소는 유기발광다이오드 이외에도, 서로 교차하는 데이터 라인 및 게이트 라인과 이와 연결 구조를 갖는 트랜지스터 및 스토리지 캐패시터 등으로 이루어져 있다.
이러한 각 화소는, 각종 기능을 더 수행하기 위하여, 그에 맞는 트랜지스터를 더 포함할 수 있으며, 이로 인해, 트랜지스터들로 각종 신호를 공급하기 위한 신호 라인이 더 많아지고, 화소 구조도 복잡해질 수밖에 없다. 예를 들어, 화소 간의 휘도 불균일성을 보상하기 위한 내부 또는 외부 보상 회로가 화소 구조에 적용되는 경우, 보상을 위한 센싱 동작에 관여하는 트랜지스터가 추가되어야 하고, 이는 필요한 신호 라인의 수를 증가시키고 화소 구조를 복잡하게 하는 요인이 된다.
또한, 대면적 또는 고해상도에 대한 요구 증대에 따라, 신호라인의 수도 그만큼 많아질 수 밖에 없으며 화소 구조도 더 복잡해지고 있는 실정이다.
전술한 바와 같이, 센싱 및 보상 기능 등의 각종 기능의 추가, 대면적 또는 고해상도 등의 요구 증대 등으로 인해, 신호라인의 수가 증가하고 이로 인해 IC 패드 및 IC의 수도 그 만큼 많아질 수밖에 없으며, 화소 구조도 더욱 복잡해질 수 밖에 없다.
이는, 제조를 어렵게 하고 결함 발생 확률을 높이는 것은 물론, 개구율을 현저히 떨어뜨리고, 유기발광다이오드의 수명도 상당히 단축시킬 수 있는 문제점을 초래할 수 있다. 궁극적으로는, 양질의 표시패널을 얻을 수 없도록 하여 수율을 감소시키는 문제점을 발생시킨다.
이러한 배경에서, 본 발명의 목적은, 간단하고 컴팩트(Compact) 한 구조를 갖는 표시패널과 이를 포함하는 유기전계발광 표시장치를 제공하는 데 있다.
본 발명의 다른 목적은, 개구율을 높여주고, 발광다이오드의 수명을 길게 해주며, 결함 발생 확률도 낮추어줄 수 있도록 하는 화소 구조를 갖는 표시패널과 이를 포함하는 유기전계발광 표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 화소 간의 휘도 편차를 보상해주기 위한 효율적인 센싱 및 보상 기능을 제공함에 있어서, 간단하고 컴팩트 한 화소 구조에 맞는 센싱 및 보상 기능을 갖는 유기전계발광 표시장치를 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 일 방향으로 위치하는 다수의 데이터 라인과, 다수의 데이터 라인과 교차하는 타 방향으로 위치하는 다수의 게이트 라인과 다수의 데이터 라인, 다수의 게이트 라인 과 연결되는 다수의 화소를 포함하는 유기전계발광 표시장치를 제공한다.
다른 측면에서, 본 발명은, 일 방향으로 위치하는 데이터 라인을 구동하는 데이터 구동부과, 데이터 라인과 교차하는 타 방향으로 위치하는 게이트 라인을 통해 제1 스캔신호 및 제2 스캔신호를 공급하는 게이트 구동부, 데이터 구동부, 게이트 구동부의 구동 타이밍을 제어하는 타이밍 컨트롤러, 데이터 라인, 게이트 라인과 연결되는 다수의 화소를 포함하는 표시패널을 포함한다.
이때 다수의 화소 각각은, 유기발광다이오드와, 유기 발광다이오드를 구동하기 위한 구동 트랜지스터와, 게이트 라인에서 공급된 제1 스캔신호에 의해 제어되며 기준전압 라인과 구동 트랜지스터의 제1노드 사이에 연결되는 제1 트랜지스터와, 게이트 라인에서 공급된 제2 스캔신호에 의해 제어되며 데이터 라인과 구동 트랜지스터의 제2노드 사이에 연결되는 제2 트랜지스터를 포함한다.
또한 4n-3 번째 데이터 라인과 연결된 화소, 4n-2 번째 데이터 라인과 연결된 화소, 4n-1 번째 데이터 라인과 연결된 화소 및 4n 번째 데이터 라인과 연결된 화소에 기준전압을 공급하기 위한 기준전압 라인이 일 방향으로 위치하고, 4n-3 번째 데이터 라인과 연결된 화소, 4n-2 번째 데이터 라인과 연결된 화소, 4n-1 번째 데이터 라인과 연결된 화소 및 4n 번째 데이터 라인과 연결된 화소의 4개의 제1트랜지스터들은 기준전압 라인과 일체로 구성된 드레인 또는 소스 중 하나의 노드(이하, '공유 노드'라 함)를 공유하고 각각의 드레인 또는 소스 중 다른 하나의 노드(이하, '개별 노드'라 함)는 개별로 구성되고 각각 구동 트랜지스터의 제1노드와 직접 또는 연결패턴을 통해 연결될 수 있다.
또다른 측면에서, 본 발명은 화소에 전압을 공급하는 일방향의 전압 라인과 전압 라인과 일체로 구성된 드레인 또는 소스중 하나를 공유하고 별개로 구성되고 다른 노드와 직접 또는 연결패턴을 통해 연결되는 드레인 또는 소스 중 다른 하나를 각각 포함하는 2개 이상의 트랜지스터들을 포함하는 표시장치용 트랜지스터 구조를 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 간단하고 컴팩트(Compact) 한 구조를 갖는 표시패널과 이를 포함하는 유기전계발광 표시장치를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 개구율을 높여주고, 발광다이오드의 수명을 길게 해주며, 결함 발생 확률도 낮추어줄 수 있도록 하는 화소 구조를 갖는 표시패널과 이를 포함하는 유기전계발광 표시장치를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 화소 간의 휘도 편차를 보상해주기 위한 효율적인 센싱 및 보상 기능을 제공함에 있어서, 간단하고 컴팩트 한 화소 구조에 맞는 센싱 및 보상 기능을 갖는 유기전계발광 표시장치를 제공하는 효과가 있다.
이러한 점들로 인해, 양질의 표시패널을 높은 수율로 제조할 수 있다.
이러한 점들은 고해상도 및 대면적의 표시패널에 적용될 경우, 더욱 큰 효과가 될 것이다.
도 1은 본 발명의 실시예들에 따른 유기전계발광 표시장치에 대한 전체 시스템 구성도이다.
도 2a는 본 발명의 일 실시예에 따른 유기전계발광 표시장치의 표시패널 내 하나의 화소에 대한 등가회로도이다.
도 2b는 본 발명의 다른 실시예에 따른 유기전계발광 표시장치의 표시패널 내 하나의 화소에 대한 등가회로도이다.
도 3a은 본 발명의 일 실시예에 따른 유기전계발광 표시장치의 표시패널의 일부를 간략하게 나타낸 평면도이다.
도 3b은 본 발명의 다른 실시예에 따른 유기전계발광 표시장치의 표시패널의 일부를 간략하게 나타낸 평면도이다.
도 4a는 도 3a에 도시된 하나의 화소에 대한 등가회로도를 4개의 화소에 적용한 등가회로도이다.
도 4b는 도 3b에 도시된 하나의 화소에 대한 등가회로도를 4개의 화소에 적용한 등가회로도이다.
도 5는 제1트랜지스터들의 공유 노드의 형상을 구성하는 다양한 예들을 도시하고 있다.
도 6a 내지 도 6g은 공유 노드(Ns)의 형상이 +자 형상,
Figure 112021116345007-pat00001
형상, ㅗ자 형상, ㅌ자 형상인 경우를 예시적으로 도시하고 있다.
도 7는 본 발명의 실시예들에 따른 유기전계발광 표시장치(10)에 포함된 외부 보상 구성을 간략하게 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 유기전계발광 표시장치에 포함된 외부 보상 구성의 구현 방식을 나타낸 도면이다.
도 9a은 도 8의 구현 방식에 대하여, 본 발명의 일 실시예에 따른 유기전계발광 표시장치의 외부 보상 구성을 하나의 화소에 대한 등가회로와 함께 나타낸 도면이다.
도 9b는 도 8의 구현 방식에 대하여, 본 발명의 다른 실시예에 따른 유기전계발광 표시장치의 외부 보상 구성을 하나의 화소에 대한 등가회로와 함께 나타낸 도면이다. 도 10는 도 8의 구현 방식에 따른 외부 보상 구성과 다수의 화소를 함께 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 유기전계발광 표시장치에 포함된 외부 보상 구성의 다른 구현 방식을 나타낸 도면이다.
도 12a는 본 발명의 일 실시예에 따른 유기전계발광 표시장치에 포함된 외부 보상 구성의 또 다른 구현 방식을 나타낸 도면이다
도 12b는 본 발명의 다른 실시예에 따른 유기전계발광 표시장치에 포함된 외부 보상 구성의 또 다른 구현 방식을 나타낸 도면이다
도 13a 및 도 13b는 본 발명의 실시예들에 따른 유기전계발광 표시장치에 포함된 데이터 구동부에 대한 구성도이다.
도 14은 본 발명의 실시예들에 따른 유기전계발광 표시장치에 포함된 게이트 구동부에 대한 구성도이다.
도 15a 및 도 15b는 각 화소의 제1트랜지스터의 공유 노드가 기준전압 라인과 일체로 구성된 본 발명의 일 실시예에 따른 표시장치와 각 화소의 제1트랜지스터가 각 화소마다 구성된 표시장치의 개구율을 비교한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)에 대한 전체 시스템 구성도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)는, 일방향으로 위치하는 다수의 데이터 라인(DL: Data Line)과 다수의 데이터 라인과 교차하는 타방향으로 위치하는 다수의 게이트 라인(GL: Gate Line)의 교차 영역마다 배치되는 다수의 화소(P: Pixel)를 포함하는 표시패널(11)과, 데이터 라인을 통해 데이터 전압을 공급하는 데이터 구동부(12)와, 게이트 라인을 통해 스캔신호를 공급하는 게이트 구동부(13)와, 데이터 구동부(12) 및 게이트 구동부(13)의 구동 타이밍을 제어하는 타이밍 컨트롤러(14) 등을 포함한다.
도 1을 참조하면, 표시패널(11)에는 일방향으로 다수의 데이터 라인(DL(1)~DL(4N))이 위치하고 다수의 데이터 라인(DL(1)~DL(4N))과 교차하는 타방향으로 다수의 게이트 라인(GL(1)~GL(M))이 위치하고 있다. 본 명세서에서는, 설명의 편의를 위해, 표시패널(11)에 위치하는 데이터 라인 및 게이트 라인의 개수가 4N개 및 M개인 것으로 가정한다. 여기서, N과 M은 1 이상의 자연수이다. 그리고, 4N개의 데이터 라인 전체에서 각 데이터 라인을 식별하기 위한 용도로 사용되는 n은 1 이상이고 데이터 라인 개수의 1/4 이하인 자연수이다(1≤n≤(4N/4)).
이러한 표시패널(11)에는, 4N개의 데이터 라인(DL(1)~DL(4N))과 M개의 게이트 라인(GL(1)~GL(M))이 서로 교차하는 영역에 화소(P)가 각각 정의된다. 각 화소(P)에 대한 화소 구조를 도 2a를 참조하여 더욱 상세하게 설명한다.
도 2a는 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)의 표시패널(11) 내 하나의 화소에 대한 등가회로도이다. 도 2b는 본 발명의 다른 실시예에 따른 유기전계발광 표시장치의 표시패널 내 하나의 화소에 대한 등가회로도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)의 표시패널(261) 내 하나의 화소(P)는, 기본적으로, 3개의 트랜지스터(DT, T1, T2)와 1개의 캐패시터(Cst)를 포함하는 3T1C 구조를 갖는다.
즉, 각 화소(P)는, 유기발광다이오드(OLED)와, 유기 발광다이오드를 구동하기 위한 구동 트랜지스터(DT)와, 제1 게이트 라인(GL1)에서 공급된 제1 스캔신호에 의해 제어되며 기준전압 라인(RVL) 또는 기준전압 라인(RVL)에 연결되는 연결패턴(CP)과 구동 트랜지스터(DT)의 제1노드(N1) 사이에 연결되는 제1 트랜지스터(T1)와, 제2 게이트 라인(GL2)에서 공급된 제2 스캔신호에 의해 제어되며 데이터 라인(DL)과 구동 트랜지스터(DT)의 제2노드(N2) 사이에 연결되는 제2 트랜지스터(T2)와, 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 연결되는 스토리지 캐패시터(Cst) 등을 포함한다.
전술한 바와 같이, 각 화소(P)는 2개의 스캔신호(제1 스캔신호, 제2 스캔신호)를 2개의 게이트 라인(제1 게이트 라인, 제2 게이트 라인)을 통해 공급받는다. 이하에서는, 제1 스캔신호를 '센스 신호(SENSE)”라고도 기재하고, 제2 스캔신호를 '스캔신호(SCAN)'라고도 기재한다.
이와 같이, 각 화소(P)에 2개의 스캔신호(SCAN, SENSE)를 공급받기 때문에, 본 발명의 일 실시예의 기본 화소 구조를 “2 스캔 구조(2 SCAN STRUCTURE)”라고 한다.
각 화소(P) 내 구동 트랜지스터(DT)는, 구동전압 라인(DVL)에서 공급되는 구동전압(EVDD)을 인가 받고 제2 트랜지스터(T2)를 통해 인가된 게이트 노드(N2)의 전압(데이터 전압)에 의해 제어되어 유기발광다이오드(OLED)를 구동시키는 트랜지스터이다.
이러한 구동 트랜지스터(DT)는, 제1노드(N1), 제2노드(N2), 제3노드(N3)를 가지고 있으며, 제1노드(N1)는 제1 트랜지스터(T1)와 연결되고, 제2노드(N2)는 제2 트랜지스터(T2)와 연결되며, 제3노드(N3)는 구동전압(EVDD)을 공급받는다.
여기서, 일 예로, 구동 트랜지스터(DT)의 제1노드는 소스 노드(Source Node; '소스 전극'이라고도 함)이고, 제2노드는 게이트 노드(Gate Node; '게이트 전극'이라고도 함)이며, 제3노드(N3)는 드레인 노드(Drain Node; '드레인 전극'이라고도 함)일 수 있다. 회로 구현 방식에 따라, 구동 트랜지스터(DT)의 제1노드, 제2노드 및 제3노드가 바뀔 수 있다.
또한, 제1 트랜지스터(T1)는, 제1 게이트 라인(GL1)에서 공급되는 제1 스캔신호(SENSE)에 의해 제어되며, 기준전압(Vref)을 공급하는 기준전압 라인(RVL)과 구동 트랜지스터(DT)의 제1노드(N1) 사이에 연결된다. 이러한 제1 트랜지스터(T1)는 “센서 트랜지스터(Sensor Transistor)”라고도 한다.
또한, 제2 트랜지스터(T2)는 제2 게이트 라인(GL2)에서 공통으로 공급되는 제2 스캔신호(SCAN)에 의해 제어되며 해당 데이터 라인(DL)과 구동 트랜지스터(DT)의 제2노드(N2) 사이에 연결된다. 이러한 제2 트랜지스터(T2)는 “스위칭 트랜지스터(Switching Transistor)”라고도 한다.
또한, 스토리지 캐패시터(Cst)는 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 연결되어, 데이터 전압을 한 프레임 동안 유지시켜 주는 역할을 할 수 있다.
한편, 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)의 화소 구조는, “기본 화소 구조(3T1C 기반의 2 스캔 구조)” 이외에, 각 화소(P)가 데이터 전압을 공급하기 위한 데이터 라인(DL), 제1 스캔신호(SENSE)를 공급하기 위한 제1 게이트 라인(GL1), 제2 스캔신호(SCAN)를 공급하기 위한 제2 게이트 라인(GL2), 구동전압(EVDD)을 공급하기 위한 구동전압 라인(DVL), 기준전압(Vref)을 공급하기 위한 기준전압 라인(RVL) 등의 여러 신호 라인과의 “신호 라인 연결 구조”도 포함한다.
여기서, 여러 신호 라인은, 각 화소에 데이터 전압을 공급해주기 위한 데이터 라인과, 제1 스캔신호를 공급해주기 위한 제1 게이트 라인과, 제2 스캔신호를 공급해주기 위한 제2 게이트 라인 뿐만 아니라, 각 화소에 기준전압(Vref)을 공급하기 위한 기준전압 라인(RVL)과, 구동전압(EVDD)을 공급하기 위한 구동전압 라인(DVL) 등을 더 포함한다.
도 2a에 도시한 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)의 화소 구조는 제1 스캔신호(SENSE)를 공급하기 위한 제1 게이트 라인(GL1)과 제2 스캔신호(SCAN)를 공급하기 위한 제2 게이트 라인(GL2)을 포함하는 3T1C 기반의 2 스캔 구조인 것으로 설명하였으나, 이에 제한되지 않고 도 2b에 도시한 바와 같이 제1 스캔신호(SENSE)과 제2 스캔신호(SCAN)를 공통으로 공급하기 위한 하나의 게이트 라인(GL)을 포함하는 3T1C 기반의 1 스캔 구조일 수도 있다.
위에서 언급한 기준전압 라인(RVL)과 구동전압 라인(DVL)은 데이터 라인(DL)과 평행하게 위치하는데, 각각의 개수는 데이터 라인 개수와 동일할 수도 있고 데이터 라인 개수보다 적을 수도 있다.
만약, 기준전압 라인 개수 및 구동전압 라인 개수가 데이터 라인 개수와 동일한 경우, 각 화소는 하나의 데이터 라인(DL) 및 하나의 게이트 라인(GL)과 연결되는 것은 물론, 하나의 구동전압 라인(DVL) 및 하나의 기준전압 라인(RVL)과도 바로 연결될 수 있다.
이 경우, 각 화소의 신호 라인 연결 구조는 모두 동일할 수도 있다. 즉, 신호 라인 연결 구조의 기본 단위는 1개의 화소가 되어, 신호 라인 연결 구조의 규칙성이 1개의 화소(1개의 화소 열)마다 있을 수 있다.
만약, 기준전압 라인 개수 및 구동전압 라인 개수가 데이터 라인 개수보다 적은 경우, 일부 화소는 구동전압 라인(DVL) 및 기준전압 라인(RVL)과는 바로 연결될 수도 있고, 다른 일부 화소는 구동전압 라인(DVL) 및 기준전압 라인(RVL)과 바로 연결되지 않고 연결패턴(CP)을 통해 구동전압 라인(DVL) 및 기준전압 라인(RVL)과 각각 연결될 수 있다.
이러한 경우, 각 화소의 신호 라인 연결 구조는 모두 동일하지 않을 수도 있다. 하지만, 각 화소가 신호 라인과 연결되는 구조가 동일하지 않더라도, 몇 개 화소마다 신호 라인과 연결되는 구조가 동일할 수 있다. 즉, 신호 라인 연결 구조의 단위는 1개의 화소(P)가 아닌 다수의 화소가 될 수 있으며, 신호 라인 연결 구조의 규칙성이 다수의 화소(다수의 화소 열)마다 반복적으로 나타날 수 있다.
예를 들어, 4개의 화소(P1, P2, P3, P4)마다 신호 라인 연결 구조가 동일하게 반복될 수 있으며, 즉, 신호 라인 연결 구조의 규칙성이 4개의 화소(4개의 화소 열)마다 반복적으로 나타날 수 있으며, 이 경우, 신호 라인 연결 구조의 기본 단위는 4개의 화소(4개의 화소 열)가 될 수 있다.
이와 같이 신호 라인 연결 구조의 기본 단위가 4개의 화소(4개의 화소 열)인 경우, 기준전압 라인 개수는 데이터 라인 개수의 1/4일 수 있다. 즉, 데이터 라인 개수가 4N일 때, 기준전압 라인 개수는 N개일 수 있다.
또한, 본 명세서 및 도면에서, 4개의 화소(P1, P2, P3, P4)는, 일 예로, R(Red) 화소, G(Green) 화소, B(Blue) 화소 및 W(White) 화소일 수 있다.
또한, 본 명세서 및 도면에서는, 트랜지스터들(DT, T1, T2)이 N 타입인 것으로 도시되어 설명되었으나, 이는 설명의 편의를 위한 것일뿐, 회로 설계 변경에 따라, 트랜지스터들(DT, T1, T2) 모두가 P 타입으로 변경되거나, 트랜지스터들(DT, T1, T2) 중 일부는 N 타입으로 다른 일부는 P 타입으로 구현될 수도 있다. 또한, 유기발광다이오드(OLED)는 인버티드(Inverted) 타입으로도 변경될 수 있을 것이다.
또한, 본 명세서에 기재된 트랜지스터들(DT, T1, T2)은 박막 트랜지스터(TFT: Thin Film Transistor)라고도 한다.
아래에서는, 이상에서 간략하게 설명한 기본 화소 구조(3T1C 기반의 2 스캔 구조) 및 신호 라인 연결 구조를 포함하는 화소 구조에 대하여, 도 3a 및 도 4a를 참조하여 더욱 상세하게 설명한다. 단, 도 3a 및 도 4a는 신호 라인 연결 구조의 기본 단위가 4개의 화소인 경우를 도시한 것이다.
전술한 바와 같이, 신호 라인 연결 구조의 기본 단위가 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))에 연결된 4개의 화소(P1~P4)인 경우, 4개의 화소(P1~P4)에 대하여, 기준전압(Vref)을 공급하기 위한 기준전압 라인(RVL)이 1개가 존재하고, 구동전압(EVDD)을 공급하기 위한 구동전압 라인(DVL)이 2개가 존재할 수 있다.
도 3a은 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)의 표시패널(11)의 일부를 간략하게 나타낸 평면도이고, 도 4a는 도 3a에 도시된 하나의 화소에 대한 등가회로도를 4개의 화소에 적용한 등가회로도이다.
도 3a 및 도 4a를 참조하면, 신호 라인 연결 구조의 기본 단위가 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))이 필요한 4개의 화소(P1~P4)인 경우에 대하여, 신호 연결 구조와 기본 화소 구조(3T1C 기반의 2 스캔 구조)를 확인할 수 있다.
도 3a 및 도 4a를 참조하면, 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))은 4개의 화소(P1, P2, P3, P4) 각각으로 연결된다. 제1 게이트 라인(GL1(m), 1≤m≤M)과 제2 게이트 라인(GL2(m), 1≤m≤M) 각각은 4개의 화소(P1, P2, P3, P4)와 연결된다.
또한, 도 3a에 도시된 바와 같이, 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))과 연결되는 4개의 화소(P1~P4) 각각은, 구동전압(EVDD)을 인가 받아 유기발광다이오드를 구동하는 구동 트랜지스터(DT)와, 제1 스캔신호에 의해 제어되며 기준전압(Vref)을 인가 받아 구동 트랜지스터(DT)의 제1노드(N1)에 전달하는 제1 트랜지스터(DL)와, 제2 스캔신호에 의해 제어되며 데이터 전압(Vdata)을 인가 받아 구동 트랜지스터(DT)의 제2노드(N2)에 전달하는 제2 트랜지스터(T2)와, 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 연결된 캐패시터(Cst) 등을 동일하게 포함한다.
4n-3 번째 데이터 라인(DL(4n-3))과 연결된 화소(P1), 4n-2 번째 데이터 라인(DL(4n-2))과 연결된 화소(P2), 4n-1 번째 데이터 라인(DL(4n-1))과 연결된 화소(P3) 및 4n 번째 데이터 라인(DL(4n))과 연결된 화소(P4)의 4개의 제1트랜지스터들(T11, T12, T13, T14)은 기준전압 라인과 일체로 구성된 드레인 또는 소스 중 하나의 노드(Ns)를 공유하고 각각의 드레인 또는 소스 중 다른 하나의 노드(N11, N12, N13, N14)는 개별로 구성되고 각각 구동 트랜지스터(DT)의 제1노드(N1)와 직접 또는 연결패턴을 통해 연결된다.
제1트랜지스터들(T11, T12, T13, T14)의 소스와 드레인은 반도체 타입(예를 들어 P타입 또는 N타입)에 따라 반대로 동작할 수 있다. 또한, 제1트랜지스터들(T11, T12, T13, T14) 내 소스와 드레인이 동작에 따라 바뀌어 작동할 수 있다. 따라서, 제1트랜지스터들(T11, T12, T13, T14)에서 기준전압 라인과 일체로 구성된 드레인 또는 소스 중 하나의 노드를 공유 노드(Ns)라 하고, 개별로 구성되고 각각 구동 트랜지스터(DT)의 제1노드(N1)와 직접 또는 연결패턴을 통해 연결된 다른 하나의 노드를 개별 노드(N11, N12, N13, N14)라 한다.
공유 노드(Ns)와 4개의 개별 노드(N11, N12, N13, N14) 사이에는 반도체층 또는 액티브층(ACT)이 위치한다.
4n-2 번째 데이터 라인(DL(4n-2))과 연결된 화소(P2) 및 4n-1 번째 데이터 라인(DL(4n-1))과 연결된 화소(P3) 각각에 포함된 제1 트랜지스터(T12, T13)의 개별 노드 각각(N12, N13)은 구동 트랜지스터(DT)의 제1노드(N1)와 직접 연결된다. 또한 4n-3 번째 데이터 라인(DL(4n-3))과 연결된 화소(P1) 및 4n 번째 데이터 라인(DL(4n))과 연결된 화소(P1) 각각에 포함된 제1 트랜지스터(T11, T14)의 개별 노드 각각(N11, N14)은 연결패턴(CP)을 통해 구동 트랜지스터의 제1노드(N1)와 연결된다.
이와 같이, 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))과 연결되는 4개의 화소(P1~P4) 각각은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각에 제1 스캔신호 및 제2 스캔신호가 공급되는 구조를 갖고 있다. 전술한 바와 같이, 이러한 각 화소의 화소 구조를 “3T1C 기반의 2 스캔 구조”라고 한다.
한편, 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))과 연결된 4개의 화소(P1~P4) 각각은, 트랜지스터 및 캐패시터 개수, 스캔신호 개수 등이 동일하더라도, 데이터 전압, 구동전압 및 기준전압 등을 인가 받기 위한 신호 라인 연결 구조(신호 인가 방식)가 서로 다를 수 있다. 하지만, 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))과 연결된 4개의 화소(P1~P4) 간의 신호 라인 연결 구조는 어떠한 규칙성과 대칭성이 존재한다.
전술한 바와 같이, 신호 라인 연결 구조의 기본 단위가 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))이 필요한 4개의 화소(P1~P4)인 경우, 4개의 화소(P1~P4)에 대하여, 기준전압(Vref)을 공급하기 위한 기준전압 라인(RVL)이 1개가 존재하고, 구동전압(EVDD)을 공급하기 위한 구동전압 라인(DVL)이 2개가 존재할 수 있다.
이와 같이, 하나의 화소 행(Pixel Row)에 대하여, 2개의 게이트 라인(GL1(m), GL2(m))이 존재함으로써, 하나의 화소 행(Pixel Row)에 있는 화소들 각각에 포함된 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 각기 다르게 제어할 수 있다. 이는 본 발명의 일 실시예의 기본 화소 구조가 3T1C 기반의 2 스캔 구조를 갖기 때문이다.
도 3b은 본 발명의 다른 실시예에 따른 유기전계발광 표시장치의 표시패널의 일부를 간략하게 나타낸 평면도이다. 도 4b는 도 3b에 도시된 하나의 화소에 대한 등가회로도를 4개의 화소에 적용한 등가회로도이다.
도 3a 및 도 4a에 도시한 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)의 화소 구조는 제1 스캔신호(SENSE)를 공급하기 위한 제1 게이트 라인(GL1(m))과 제2 스캔신호(SCAN)를 공급하기 위한 제2 게이트 라인(GL2(m))을 포함하는 3T1C 기반의 2 스캔 구조인 것으로 설명하였으나, 이에 제한되지 않고 도 3b 및 도 4b에 도시한 바와 같이 제1 스캔신호(SENSE)과 제2 스캔신호(SCAN)를 공통으로 공급하기 위한 하나의 게이트 라인(GL(m))을 포함하는 3T1C 기반의 1 스캔 구조일 수도 있다. 본 명세서에서 제1 스캔신호 및 제2 스캔신호를 3T1C 기반의 2 스캔 구조와 같이 서로 다른 두개의 게이트 라인들(GL1(m), GL2(m))을 통해 공급하거나 3T1C 기반의 2 스캔 구조와 같이 공통의 하나의 게이트 라인(GL(m))을 통해 공급하는 것을 게이트 라인을 통해 제1 스캔신호 및 제2 스캔신호를 공급하는 것을 의미한다.
전술한 바와 같이, 표시패널(10)은 4개의 화소열(P1~P4) 단위로 대칭 구조(단일 대칭 구조)를 가지기 때문에, 2개의 스캔신호(SENSE, SCAN)가 반드시 필요한 3T1C 화소 구조 하에서도 패널 구조가 간단해지고 컴팩트해질 수 있고, 결함 발생 확률도 그만큼 줄일 수 있으며 개구율도 높일 수 있는 장점이 있다. 이로 인해, 양질의 패널을 높은 수율로 제조할 수 있다. 특히, 고해상도 및 대면적의 패널을 보다 높은 품질 및 높은 수율로 제조할 수 있다.
한편, 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)는, 각 화소에 포함된 구동 트랜지스터(DT)의 특성정보의 파악이 가능하도록 하는 효율적인 센싱 기능과 센싱된 정보를 토대로 각 화소에 포함된 구동 트랜지스터(DT)의 특성정보를 파악하여 이를 보상해주어 각 화소 내 구동 트랜지스터(DT) 간의 특성편차를 줄여줄 수 있는 보상 기능, 그리고 이러한 센싱 기능과 보상 기능이 효율적으로 이루어질 수 있도록 하는 구조에 대하여, 도 7을 참조하여 설명한다.
도 5는 제1트랜지스터들의 공유 노드의 형상을 구성하는 다양한 예들을 도시하고 있다.
도 5를 참조하면, 공유 노드(Ns)의 형상은 예를 들어 l자형, ㅡ자형, ㄱ 자형, L 자형, ㄷ 자형, 이들의 일부가 라운딩된 자형 중 둘 이상의 결합 형상일 수 있다.
도 5의 (a)와 같이 공유 노드(Ns)의 형상은 l자형, ㅡ자형, ㄱ 자형, L 자형, ㄷ 자형, 이들의 일부가 라운딩된 자형 중 2개의 자형들의 결합 형상일 수 있다. 예를 들어 공유 노드(Ns)의 형상은 두개의 L자형들이 결합된 ㅗ자형일 수도 있고 두개의 ㄱ자형들이 결합된 ㅜ자형일 수 있다. 또한 공유 노드(Ns)의 형상은 이음부분이 라운딩된 두개의 L자형들이 결합된 ㅗ자형일 수도 있고 이음부분이 라운딩된 두개의 ㄱ자형들이 결합된 ㅜ자형일 수 있다.
또한 도 5의 (b)와 같이 공유 노드(Ns)의 형상은 l자형, ㅡ자형, ㄱ 자형, L 자형, ㄷ 자형, 이들의 일부가 라운딩된 자형 중 4개의 자형들의 결합 형상일 수 있다. 예를 들어 공유 노드(Ns)의 형상은 두개의 ㄱ자형들과 두개의 L자형들이 결합된 +자형일 수도 있고 4개의 ㄷ 자형들이 결합된
Figure 112021116345007-pat00002
자형일 수도 있다.
또한 도 5의 (c)와 같이 공유 노드(Ns)의 형상은 l자형, ㅡ자형, ㄱ 자형, L 자형, ㄷ 자형, 이들의 일부가 라운딩된 자형 중 3개의 자형들의 결합 형상일 수 있다. 예를 들어 공유 노드(Ns)의 형상은 두개의 ㄷ자형들과 l자형이 결합된
Figure 112021116345007-pat00003
일 수 있다.
도 5를 참조하여 공유 노드(Ns)의 형상은 l자형, ㅡ자형, ㄱ 자형, L 자형, ㄷ 자형, 이들의 일부가 라운딩된 자형 중 2개 내지 4개의 자형들의 결합 형상을 예시적으로 설명하였으나, 이에 제한되지 않고 공유 노드(Ns)의 형상은 2개 이상의 자형들이 결합된 어떤 형상일 수 있다.
이하 도 6a 내지 도 6g를 참조하여 공유 노드(Ns)의 형상이 +자 형상,
Figure 112021116345007-pat00004
형상, ㅗ자 형상, ㅌ자 형상인 경우를 예시적으로 제1 내지 제4화소(P1 내지 P4)의 제1트랜지스터들(T11, T12, T13, T14)을 자세히 설명한다.
도 4a 및 도 6a를 참조하면, 4n-3 번째 데이터 라인(DL(4n-3))과 연결된 화소(P1), 4n-2 번째 데이터 라인(DL(4n-2))과 연결된 화소(P2), 4n-1 번째 데이터 라인(DL(4n-1))과 연결된 화소(P3) 및 4n 번째 데이터 라인(DL(4n))과 연결된 화소(P4)의 4개의 제1트랜지스터들(T11, T12, T13, T14)은 기준전압 라인과 일체로 구성된 +자형의 공유 노드(Ns)를 공유하고 각각의 개별 노드(N11, N12, N13, N14)는 개별로 구성된다.
이때 4n-2 번째 데이터 라인(DL(4n-2))과 연결된 화소(P2) 및 4n-1 번째 데이터 라인(DL(4n-1))과 연결된 화소(P3) 각각에 포함된 제1 트랜지스터(T12, T13)의 개별 노드 각각(N12, N13)은 구동 트랜지스터(DT)의 제1노드(N1)와 직접 연결된다. 또한 4n-3 번째 데이터 라인(DL(4n-3))과 연결된 화소(P1) 및 4n 번째 데이터 라인(DL(4n))과 연결된 화소(P1) 각각에 포함된 제1 트랜지스터(T11, T14)의 개별 노드 각각(N11, N14)은 연결패턴(CP)을 통해 구동 트랜지스터의 제1노드(N1)와 연결된다.
공유 노드(Ns)와 4개의 개별 노드(N11, N12, N13, N14) 사이에는 하나의 반도체층 또는 액티브층(ACT)이 위치할 수 있다. 4개의 제1트랜지스터들(T11, T12, T13, T14)은 하나의 반도체층 또는 액티브층(ACT)의 하부에 위치하는 제1 게이트 라인(GL1(m))과 일체이거나 제1게이트 라인(GL1(m))과 연결된 게이트 노드에 공급된 제1 스캔신호에 의해 제어된다.
다만, 도 6a에 도시한 바와 같이 반도체층 또는 액티브층(ACT)이 공유 노드(Ns)와 4개의 개별 노드(N11, N12, N13, N14) 사이에는 하나의 공통층으로 존재할 수도 있으나 공유 노드(Ns)와 4개의 개별 노드(N11, N12, N13, N14) 사이에는 4개의 별개의 층으로 존재할 수도 있다. 또한 4개의 제1트랜지스터들(T11, T12, T13, T14)은 게이트 노드가 소스/드레인 노드보다 아래에 위치하는 바텀 게이트 구조인 것으로 예시적으로 설명하였으나 게이트 노드가 소스/드레인 노드 상에 위치하는 탑 게이트 구조일 수도 있다.
도 6b를 참조하면 4개의 화소들(P1 내지 P4)의 4개의 제1트랜지스터들(T11, T12, T13, T14)은 기준전압 라인과 일체로 구성된
Figure 112021116345007-pat00005
자형의 공유 노드(Ns)를 공유하고 각각의 개별 노드(N11, N12, N13, N14)는 개별로 구성된다.
전술한 실시예에서 4개의 화소들(P1 내지 P4)이 기준전압 라인을 기준으로 대칭이고 4개의 화소들(P1 내지 P4)의 4개의 제1트랜지스터들(T11, T12, T13, T14)이 기준전압 라인과 일체로 공유 노드(Ns)를 공유하고 각각의 개별 노드(N11, N12, N13, N14)는 개별로 구성된 것으로 설명하였으나, 2개의 화소들이 기준전압 라인을 기준으로 양측으로 위치(대칭 또는 비대칭)하고 두개의 화소들(P1, P2)의 2개의 제1트랜지스터들(T11, T12)이 기준전압 라인과 일체로 구성된 도 6c에 도시한 ㅗ자형 또는 도 6d에 도시한
Figure 112021116345007-pat00006
자형의 공유 노드(Ns)를 공유하고 각각의 개별 노드(N11, N12)는 개별로 구성될 수 있다.
또한 전술한 실시예에서 4개의 화소들(P1 내지 P4)의 4개의 제1트랜지스터들(T11, T12, T13, T14)이 3T1C 기반의 2 스캔 구조에서 제1스캔신호를 공급하는 하나의 제1 게이트 라인(GL1(m)) 또는 3T1C 기반의 1 스캔 구조에서 제1스캔신호 및 제2스캔신호를 공급하는 공통의 하나의 제1 게이트 라인(GL(m)) 으로 통해 공급되는 제1 스캔신호에 의해 제어되는 것으로 설명하였으나 도 6e 및 도 6f에 도시한 바와 같이 4개의 제1트랜지스터들(T11, T12, T13, T14)가 두개의 제1 게이트 라인(GL1(m), GL1'(m))으로 통해 공급되는 두개의 제1 스캔신호들에 의해 제어되거나 4개의 제1트랜지스터들(T11, T12, T13, T14)가 4개의 제1게이트라인들에 의해 공급되는 4개의 제1스캔신호들에 의해 각각 제어될 수도 있다.
또한 전술한 실시예들에서 4개의 화소들(P1 내지 P4)의 4개의 제1트랜지스터들(T11, T12, T13, T14)의 공유 노드와 4개의 개별 노드 간의 폭/길이가 모두 동일한 것으로 설명하였으나, 4개의 제1트랜지스터들(T11, T12, T13, T14) 중 적어도 하나의 공유 노드와 개별 노드 간의 폭/길이가 다른 하나와 다른 것일 수 있다. 예를 들어 도 6g에 도시한 바와 같이 4개의 제1트랜지스터들(T11, T12, T13, T14) 중 공유 노드(Ns)와 2개의 개별 노드들(N12, N13) 간의 폭/길이(L12, L13)가 공유 노드와 다른 2개의 개별 노드들(N11, N14) 간의 폭/길이(L11, L14)가 다를 수 있다.
또한 도 5 및 도 6을 참조하여 전술한 4개의 제1트랜지스터들(T11, T12, T13, T14)은 도 1을 참조하여 설명한 표시장치(10)의 표시패널(11)의 4개의 화소들(P1 내지 P4)와 연관된 것으로 설명하였으나, 도 5 및 도 6을 참조하여 설명한 트랜지스터 구조는 어떠한 형태의 표시장치에 포함될 수 있다. 이때 표시장치용 트랜지스터 구조는 화소에 전압을 공급하는 일방향의 전압 라인과 전압 라인과 일체로 구성된 드레인 또는 소스중 하나를 공유하고 별개로 구성되고 다른 노드와 직접 또는 연결패턴을 통해 연결되는 드레인 또는 소스 중 다른 하나를 각각 포함하는 2개 이상의 트랜지스터들을 포함하게 된다. 이러한 트랜지스터 구조(transistor structure)를 로터리 트랜지스터(rotary transistor)라 한다.
도 7는 본 발명의 실시예들에 따른 유기전계발광 표시장치(10)에 포함된 외부 보상 구성을 간략하게 나타낸 도면이다.
도 7를 참조하면, 본 발명의 실시예들에 따른 유기전계발광 표시장치(10)의 보상 구성으로서, 각 화소 간 휘도 불균형을 발생시킬 수 있는 각 화소(P) 내 구동 트랜지스터(DT)의 특성편차(예: 문턱전압 편차, 이동도 편차 등)를 보상해주기 위하여, 구동 트랜지스터(DT)의 특성정보(예: 문턱전압, 이동도 등)를 파악하기 위한 전압을 센싱하는 센싱부(91)와, 센싱된 전압을 저장하는 메모리(92)와, 센싱된 전압을 토대로 구동 트랜지스터(DT)의 특성정보를 파악하여 이를 보상해주는 보상부(93) 등을 포함할 수 있다.
전술한 센싱부(91)는, 각 화소(P) 내 구동 트랜지스터(DT)의 특성정보 파악을 위한 전압을 센싱하되, 각 화소(P)의 구동 트랜지스터(DT)의 제1노드(N1)의 전압을 센싱할 수 있다.
이러한 센싱부(91)는, 도 7에 도시된 바와 같이, 기준전압원으로부터 공급되는 기준전압(Vref)을 아날로그 값으로 변환하는 디지털 아날로그 변환부(DAC: Digital Analog Converter, 911)와, 센싱부(91)와 연결이 가능한 각 화소(P)의 구동 트랜지스터(DT)의 제1노드(N1)에서의 센싱된 전압을 디지털 값으로 변환하는 아날로그 디지털 변환부(ADC: Analog Digital Converter, 912)와, 디지털 아날로그 변환부(911)로부터 아날로그로 변환된 기준전압(Vref)이 공급되는 기준전압 공급 노드(9131)와 아날로그 디지털 변환부(912)에 연결된 센싱 노드(9132) 중 하나가 기준전압 라인(RVL)과 연결되도록 스위칭하는 제1 스위치(913) 등을 포함할 수 있다.
구동 트랜지스터(DT)의 특성정보를 파악하기 위한 전압을 센싱하기 위해서는, 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 각각에 일정 전압을 인가해두고, 구동 트랜지스터(DT)의 제1노드(N1)에서 전압이 변하도록 하여 변화된 전압을 센싱 전압으로 측정해야만 한다.
이와 관련하여, 제1 스위치(913)에 의해 기준전압 공급 노드(9131)와 기준전압 라인(RVL)과 연결되면, 디지털 아날로그 변환부(911)로부터 아날로그로 변환된 기준전압(Vref)이 구동 트랜지스터(DT)의 제1노드(N1)에 인가된다. 그리고, 구동 트랜지스터(DT)의 제2노드(N2)에도 일정 전압을 인가해주어야 하는데, 본 발명의 일 실시예에서는 해당 화소와 연결된 데이터 라인(DL)으로부터 데이터 전압(Vdata)를 구동 트랜지스터(DT)의 제2노드(N2)에 인가한다. 이후, 구동 트랜지스터(DT)의 제1노드(N1)에서의 변화된 전압을 센싱하기 위해서, 본 발명의 일 실시예는, 도 7에 도시된 바와 같이, 데이터 구동부(12)의 데이터 전압 출력 지점(9141)이 해당 데이터 라인(DL)과 연결되도록 온(ON) 되거나 데이터 구동부(12)의 데이터 전압 출력 지점(9141)이 해당 데이터 라인(DL)과 플로팅되도록 오프(OFF) 되게 스위칭하는 제2 스위치(914)를 하나의 데이터 라인마다 하나씩 구비할 수 있다. 이러한 제2 스위치(914)는 해당 화소(P)에 대응되는 센싱부(91)에 기능적으로 포함되는 구성으로 볼 수 있다.
이상에서 전술한 센싱부(91)는, 데이터 구동부(12)의 내부에 포함되거나 외부에 포함될 수 있다.
또한, 센싱부(91)는 다수가 있을 수 있는데, 각 센싱부(91)는 하나의 데이터 라인마다 있을 수도 있고, 몇 개의 데이터 라인마다 하나씩 있을 수도 있다. 또한, 각 센싱부(91)는 하나의 기준전압 라인(RVL) 마다 하나씩 있을 수 있다.
전술한 센싱부(91)는, 센싱된 전압을 디지털 형태로 메모리(92)에 저장해두거나 보상부(93)로 전달하여 구동 트랜지스터(DT)의 특성정보가 보상되도록 한다.
센싱부(91)로부터 센싱된 전압을 전달받은 보상부(93)는 센싱부(91)로부터 전달받은 디지털 형태의 전압을 전달받아 이를 토대로 문턱전압 및 이동도 중 하나 이상을 포함하는 구동 트랜지스터(DT)의 특성정보를 보상하는 데이터 변환 처리를 수행할 수 있다.
전술한 보상부(93)는, 센싱부(91)로부터 센싱된 전압을 디지털 형태로 받기만 하면, 유기전계발광 표시장치(10) 내 그 어떠한 위치에 있어도 무관할 수 있다.
예를 들어, 보상부(93)는, 타이밍 컨트롤러(14)의 내부에 포함되거나, 데이터 구동부(12)의 내부에 포함되거나, 타이밍 컨트롤러(14)와 데이터 구동부(12)의 외부에 포함되어 구현될 수 있다.
도 8은 본 발명의 실시예들에 따른 유기전계발광 표시장치(10)에 포함된 외부 보상 구성 중 보상부(93)가 타이밍 컨트롤러(14)의 내부에 포함되어 구현된 경우(a), 타이밍 컨트롤러(14)와 데이터 구동부(12)의 외부에 포함되어 구현된 경우(b), 데이터 구동부(12)의 내부에 포함되어 구현된 경우(c) 각각을 개념적으로 나타낸 구현방식의 예시도이다.
단, 도 8에서는, 센싱부(91)가 데이터 구동부(12) 내에 포함되어 구현된 경우로 가정한다.
도 8의 (a)를 참조하면, 보상부(93)가 데이터 구동부(12)의 내부에 포함되어 구현된 경우, 센싱부(91)가 해당 화소(P)에서 센싱한 전압(SI)을 타이밍 컨트롤러(14) 내부의 보상부(93)로 전달하고, 데이터 구동부(12)의 내부에 포함된 보상부(93)는 센싱부(91)에서 전달된 전압(SI)를 토대로 구동 트랜지스터(DT)의 특성정보를 파악하고 이에 기초하여 외부에서 공급된 데이터(Data)를 전달받은 보상 데이터(Data')로 변환하여 데이터 구동부(12)의 내부에 있는 DAC(Digital Analog Converter)로 공급할 수 있다. 이에 따라, 데이터 구동부(12)의 내부에 있는 DAC(Digital Analog Converter)는 보상부(93)로부터 공급받은 디지털 형태의 보상 데이터(Data')를 아날로그로 변환하여 해당 화소(P)로 공급해준다.
도 8의 (b)를 참조하면, 보상부(93)가 타이밍 컨트롤러(14)와 데이터 구동부(12)의 외부에 포함되어 구현된 경우, 센싱부(91)가 해당 화소(P)에서 센싱한 전압(SI)을 데이터 구동부(12)와 타이밍 컨트롤러(14)의 외부에 있는 보상부(93)로 전달하고, 보상부(93)는 센싱부(91)에서 전달된 전압(SI)를 토대로 구동 트랜지스터(DT)의 특성정보를 파악하고 이에 기초하여 타이밍 컨트롤러(14)에서 공급된 데이터(Data)를 보상 데이터(Data')로 변환하여 데이터 구동부(12)로 공급할 수 있다. 데이터 구동부(12)는 내부에 있는 DAC(Digital Analog Converter)를 통해 보상부(93)로부터 공급받은 디지털 형태의 보상 데이터(Data')를 아날로그로 변환하여 해당 화소(P)로 공급해준다.
도 8의 (c)를 참조하면, 보상부(93)가 데이터 구동부(12)의 내부에 포함되어 구현된 경우, 데이터 구동부(12) 내부의 센싱부(91)가 해당 화소(P)에서 센싱한 전압(SI)을 데이터 구동부(12) 내부의 보상부(93)로 전달하고, 보상부(93)는 센싱부(91)에서 전달된 전압(SI)를 토대로 구동 트랜지스터(DT)의 특성정보를 파악하고 이에 기초하여 타이밍 컨트롤러(14)에서 공급된 데이터(Data)를 보상 데이터(Data')로 변환하여 DAC(Digital Analog Converter)로 공급할 수 있다. 이에 따라, DAC(Digital Analog Converter)는 보상부(93)로부터 공급받은 디지털 형태의 보상 데이터(Data')를 아날로그로 변환하고, 아날로그로 변환된 보상 데이터(데이터 전압)를 해당 화소(P)로 공급해준다.
도 8의 (b) 및 (c)에서, 보상부(93)가 데이터(Data)를 공급받는 방법에 있어서, 타이밍 컨트롤러(14)로부터 직접 공급받을 수도 있지만, 타이밍 컨트롤러(14)가 메모리에 데이터를 저장해두면, 메모리에 저장된 데이터를 읽어오는 방식으로 공급받을 수도 있다.
도 8의 (a) 내지 (c)에 도시된 보상부(93)의 구현 예는, 디지털 형태의 데이터(Data)를 디지털 형태의 보상 데이터(Data')로 변환하여 보상하는 디지털 기반의 보상 방식(데이터 변환 방식)이다. 이 경우, 디지털 형태의 데이터(Data)에 구동 트랜지스터(DT)의 특성정보의 디지털 값을 더하거나 빼는 등의 연산 처리를 통해 디지털 형태의 보상 데이터(Data')를 생성할 수 있다.
도 9a은 도 8의 구현 방식에 대하여, 본 발명의 일 실시예에 따른 유기전계발광 표시장치의 외부 보상 구성을 하나의 화소에 대한 등가회로와 함께 나타낸 도면이다.도 9b는 도 8의 구현 방식에 대하여, 본 발명의 다른 실시예에 따른 유기전계발광 표시장치의 외부 보상 구성을 하나의 화소에 대한 등가회로와 함께 나타낸 도면이다.
한편, 기준전압 라인 개수가 데이터 라인 개수와 동일한 경우, 즉, 수평 방향(타 방향)으로 배치된 각 화소(P) 마다 기준전압 라인이 하나씩 존재하는 있는 경우, 수평 방향(타 방향)으로 배치된 각 화소(P)에 대응되는 센싱부(91)가 있을 수 있다. 이렇게 되면, 수평 방향(타 방향)으로 배치된 모든 화소들에 대하여 동시에 센싱 동작을 수행할 수 있다. 즉, 도 5에서 기준전압 라인(RVL)이 4개의 화소(P1~P4) 각각에 대응되어 존재하면, 동시에, 4개의 화소(P1~P4) 각각에서의 구동 트랜지스터(DT)의 제1노드(N1)에서의 변화된 전압을 센싱할 수 있다.
하지만, 기준전압 라인 개수가 데이터 라인 개수보다 적은 경우, 일 예로, 기준전압 라인 개수가 데이터 라인 개수의 1/4인 경우, 즉, 수평 방향(타 방향)으로 배치된 4개의 화소(P) 마다 기준전압 라인이 하나씩 존재하는 경우, 수평 방향(타 방향)으로 배치된 모든 화소들에 대하여 동시에 센싱 동작을 수행할 수 없고, 4개의 화소 마다 하나의 화소에 대하여 센싱 동작을 수행할 수 있다. 즉, 도 5에서와 같이 4개의 화소(P1~P4)에 대하여 하나의 기준전압 라인(RVL)이 존재하면, 4개의 화소(P1~P4) 각각의 구동 트랜지스터(DT)의 제1노드(N1)에서의 변화된 전압을 동시에 센싱할 수 없고, 특정 시점에서는 4개의 화소(P1~P4) 중 하나의 화소의 구동 트랜지스터(DT)의 제1노드(N1)에서의 변화된 전압만을 센싱할 수 있다.
따라서, 특정 시점에서 4개의 화소(P1~P4) 중 구동 트랜지스터(DT)의 제1노드(N1)에서의 변화된 전압을 센싱하기 위한 화소를 선택하는 기능이 필요할 수 있다.
도 10는 도 8의 구현 방식에 따른 외부 보상 구성과 다수의 화소(P1~P4)를 함께 나타낸 도면이다.
도 10는 4개의 화소(P1~P4) 중 4n-1 번째 데이터 라인(DL(4n-1))과 연결된 화소(P3)를 선택하고, 선택된 화소의 구동 트랜지스터(DT)의 제1노드(N1)에서의 변화된 전압을 센싱하여 선택된 화소의 구동 트랜지스터(DT)의 특성정보(문턱전압, 이동도)를 파악하고 이를 보상해주는 것을 나타낸 도면이다.
도 10를 참조하면, 타이밍 컨트롤러(14)는, 4개의 화소(P1~P4) 중 4n-1 번째 데이터 라인(DL(4n-1))과 연결된 화소(P3)를 선택하기 위하여, 4개의 화소(P1~P4)와 데이터 전압을 공급할 수 있는 4개의 데이터 라인(DL(4n-3), DL(4n-2), DL(4n-1), DL(4n))과의 연결을 스위칭하는 4개의 제2 스위치(914a, 914b, 914c, 914d) 중에서, 4n-1 번째 데이터 라인(DL(4n-1))과의 연결을 스위칭하는 제2 스위치(914c)만이 온(On) 되고 나머지 제1 스위치(914a, 914b, 914d)는 오프(Off) 되도록 하는 제어신호(제2 스위치 제어신호)를 각 센싱부(91) 또는 데이터 구동부(12)로 보낼 수 있다.
한편, 도 8의 (a) 내지 (c)에 도시된 보상부(93)의 구현 예, 즉, 디지털 기반의 보상 방식(데이터 변환 방식) 이외에도, 도 11에 도시된 바와 같이, 데이터 구동부(12)가 타이밍 컨트롤러(14)로부터 디지털 형태의 데이터(Data)를 공급받아 데이터 구동부(12)의 DAC가 디지털 형태의 데이터(Data)를 감마 기준전압을 이용하여 아날로그로 변환하고, 보상부(93)는 센싱부(91)로부터 전달받은 트랜지스터(DT)의 특성 정보(SI)를 아날로그 값으로 변환하여, 아날로그 값으로 변환된 특성 정보에 기초하여, 아날로그로 변환된 데이터(Analog Data)를 변환하여 보상 데이터로서의 데이터 전압을 생성할 수도 있다. 이 방식은 완전한 아날로그 기반의 보상 방식(데이터 변환 방식)이다.
이러한 완전한 아날로그 기반의 보상 방식 이외에도, 도 12a 및 도 12b에 도시된 바와 같이, 데이터 구동부(12)가 타이밍 컨트롤러(14)로부터 디지털 형태의 데이터(Data)를 공급받아 데이터 구동부(12)의 DAC(보상부(93) 포함)가 디지털 형태의 데이터(Data)를 감마 기준전압을 이용하여 아날로그로 변환할 때 센싱부(91)로부터 전달받은 트랜지스터(DT)의 특성 정보를 이용하여 보상 데이터(Data')를 생성하고 이를 아날로그 형태로 변환하여 데이터 전압을 생성할 수도 있다. 이 방식도 엄밀히 말해서는 디지털 형태로 데이터가 변환되지만, 아날로그로 변환하는 단계(DAC 단계)에서 이루어지므로 아날로그 기반의 보상 방식(데이터 변환 방식)이라고 한다.
아래에서는, 본 발명의 실시예들에 따른 유기전계발광 표시장치(10)의 전체 시스템 구성 중에서 이상에서 설명한 표시패널(11), 센싱부(91), 보상부(93) 등을 설명하였으며, 이하에서는, 데이터 구동부(12) 및 게이트 구동부(13)에 대하여 도 13a, 도 13b 및 도 14을 참조하여 간략하게 설명한다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 유기전계발광 표시장치(10)에 포함된 데이터 구동부(12)에 대한 구성도이다.
도 13a는 데이터 구동부(12)가 보상 데이터를 공급받아 데이터 라인을 구동하는 경우에 대하여, 데이터 구동부(12)를 나타낸 도면이고, 도 13b는 보상부(93)를 포함하는 데이터 구동부(12)를 나타낸 도면이다.
도 13a를 참조하면, 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)에 포함된 데이터 구동부(12)는, 쉬프트 레지스터(151), 제1 데이터 레지스터(152), 제2 데이터 레지스터(153), 디지털/아날로그 변환부(154; DAC: Digital Analog Converter), 출력 버퍼(155), 데이터 수신부(156) 등을 포함한다.
데이터 수신부(156)는 타이밍 컨트롤러(14) 또는 데이터 구동부(12)의 내부에 포함되거나 타이밍 컨트롤러(14)와 데이터 구동부(12)의 외부에 포함된 보상부(93)으로부터 보상 데이터(Data')를 입력받고 RGB별로 각각 소정의 비트 디지털 데이터로 전환하여 출력한다.
쉬프트 레지스터(151)는, 라인 바이 라인(Line By Line) 구동을 하기 위하여, 수평클럭신호(Hclock)와 수평동기신호(Hsync)로 동작 시간을 제어하는데, 즉, 수평동기신호(Hsync), 수평클럭신호(Hclock)를 타이밍 컨트롤러(14)로부터 입력받아, 수평동기신호(Hsync)를 시작신호로 선택한 한 개의 게이트 라인(GL)에 해당하는 모든 데이터(Data')가 수평클럭신호(Hclock)에 동기화되어 순차적으로 제1 데이터 레지스터(152)에 샘플링되어 저장되도록 한다.
제1 데이터 레지스터(152)는 m-1 번째 게이트 라인(GL(m-1))의 화소들이 구현하려는 데이터(Data')를 순서대로 저장한다.
제2 데이터 레지스터(153)는 다음 수평동기신호(Hsync)에 따라 제1 데이터 레지스터(152)에 저장된 데이터(Data')를 저장한다. 이때, 제1 데이터 레지스터(152)에는 m 번째 게이트 라인(GL(m))의 화소들이 구현하려는 데이터(Data')가 순서대로 저장된다.
위에서 언급한 제1 데이터 레지스터(152) 및 제2 데이터 레지스터(153) 각각은, 인버터(Inverter) 두개로 출력과 입력이 서로 연결된 래치(Latch)로구현될 수 있으며, 따라서, 제1 데이터 레지스터(152) 및 제2 데이터 레지스터(153) 각각을 제1 래치 및 제2 래치라고도 한다.
DAC(154)는 외부에서 공급된 감마 기준전압을 기준으로 제2 데이터 레지스터(153)에 저장된 디지털 형태의 데이터(Data')를 아날로그 형태의 데이터 전압으로 변환한다.
출력 버퍼(155)는, 화소 구동력을 증폭시켜, 즉, 데이터 라인을 구동하기에 충분한 전류 구동능력을 갖추도록 하여, 데이터 전압을 데이터 라인을 통해 공급한다.
도 13b는 보상부(93)를 포함하는 데이터 구동부(12)를 나타낸 도면이다.
도 13b를 참조하면, 데이터 구동부(12)는 보상되지 않은 데이터를 타이밍 컨트롤러(14)로부터 공급받아, 내부에 포함된 보상부(93)가 데이터를 보상하여 데이터 라인을 구동할 수 있다.
도 13b에 도시된 데이터 구동부(12)는, 도 13a에 도시된 데이터 구동부(12)와는 다르게, 보상되지 않은 데이터를 공급받기 때문에, 데이터 수신부(156)와 DAC(154)의 기능이 달라진다.
도 13b를 참조하면, 데이터 수신부(156)는 타이밍 컨트롤러(14)로부터 보상되기 전의 데이터(Data)를 입력받고 RGB/RWGB별로 각각 소정의 비트 디지털 데이터로 전환하여 출력한다.
DAC(154)는 외부에서 공급된 감마 기준전압을 기준으로 제2 데이터 레지스터(153)에 저장된 디지털 형태의 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환할 때, 센싱부(91)로부터 더 입력받은 센싱 전압(SI)를 더 고려하여, 변환할 수 있다. 따라서, 도 13b의 데이터 구동부(12)에 포함된 DAC(154)는 보상부(93)를 내부 구성으로 포함한다.
도 14은 본 발명의 실시예들에 따른 유기전계발광 표시장치(10)에 포함된 게이트 구동부(13)에 대한 구성도이다.
도 14을 참조하면, 본 발명의 일 실시예에 따른 유기전계발광 표시장치(10)에 포함된 게이트 구동부(13)는, 쉬프트 레지스터(161), 레벨 쉬프터(162), 출력 버퍼(163) 등을 포함한다.
쉬프트 레지스터(161)는 타이밍 컨트롤러(14)로부터 한 프레임의 시작을 알리는 수직동기신호(Vsync)를 받아 스캔 펄스를 발생시키기 시작하여 수직클럭신호(Vclock)에 따라 스캔 펄스의 출력이 차례로 턴 온 되도록 한다. 또한, 출력 가능 신호(OE: Output Enable)를 이용하여 게이트 라인의 충전시간을 단축함으로써, 신호지연의 영향을 방지하는 등의 논리연산 회로가 포함될 수 있다.
레벨 쉬프터(162)는, 제1, 2 트랜지스터(T1, T2)를 온/오프 시킬 수 있는 전압으로 스캔 펄스를 변환해준다. 즉, 온 전압 신호(Von) 및 오프 전압 신호(Voff)에 따라, 저전압을 제1, 2 트랜지스터(T1, T2)를 턴 온시키거나 턴 온프 시키는데 필요한 일정 전압 이상의 온 전압(Von)과 일정 전압 이하의 오프 전압(Voff)으로 변환한다.
출력 버퍼(163)는 RC 부하를 갖는 게이트 라인(GL)을 구동하기에 적절하도록 전류 구동 능력을 향상시켜 스캔신호를 출력해 주는 회로로 구성될 수 있다.
한편, 게이트 구동부(13)는 제1, 2 트랜지스터(T1, T2)의 게이트 노드로 하나의 게이트 라인(GL)을 통해 스캔신호를 공급한다.
또한, 게이트 구동부(13)는, 타이밍 컨트롤러(14)의 제어신호에 따라 제1, 2 트랜지스터(T1, T2)가 턴 온 되도록 하는 스캔신호 레벨(제2레벨(VGH) 또는 제1레벨(VGL))로 유지되는 시간이 1 수평시간(HT: Horizontal Time) 이상이 되는 스캔신호를 공급할 수 있다. 여기서, 1 수평시간은 데이터 전압이 제2레벨(VGH)로 인가되는 시간일 수 있다. 이러한 관점에서, 제1, 2 트랜지스터(T1, T2)가 턴 온 되도록 하는 스캔신호가 1 수평시간 이상 공급된다는 것은, 제1, 2 트랜지스터(T1, T2)가 턴 온 되도록 하는 스캔신호가 공급되는 시간이 데이터 전압이 제2레벨(VGH)로 공급되는 시간 이상이 될 수 있다는 것을 의미하고, 즉, 제1, 2 트랜지스터(T1, T2)가 턴 온 되도록 하는 스캔신호가 제2레벨(VGH)의 데이터 전압보다 더 오래 공급된다는 것을 의미한다.
또한, 게이트 구동부(13)는, 타이밍 컨트롤러(14)의 제어신호에 따라 제1, 2 트랜지스터(T1, T2)가 턴 온 되도록 하는 스캔신호 레벨(제2레벨(VGH) 또는 제1레벨(VGL))로 변경된 시점이 데이터 전압의 인가 시점보다 더 빠른 스캔신호를 공급할 수 있다.
전술한 바와 같이, 제1, 2 트랜지스터(T1, T2)가 턴 온 되도록 하는 레벨(제2레벨(VGH) 또는 제1레벨(VGL))로 유지되는 시간이 1 수평시간(HT) 이상이 되는 스캔신호를 공급하거나, 제1, 2 트랜지스터(T1, T2)가 턴 온 되도록 하는 레벨(제2레벨(VGH) 또는 제1레벨(VGL))로 변경된 시점이 데이터 전압의 인가 시점보다 더 빠른 스캔신호를 공급하는 이유는, 데이터 차징(Data Charging)을 위한 것이다.
도 15a 및 도 15b는 각 화소의 제1트랜지스터의 공유 노드가 기준전압 라인(RVL)과 일체로 구성된 본 발명의 일 실시예에 따른 표시장치와 각 화소의 제1트랜지스터가 각 화소마다 구성된 표시장치의 개구율을 비교한 도면이다.
도 15a에 도시한 본 발명의 일 실시예에 따른 표시장치는 각 화소의 제1트랜지스터의 공유 노드가 기준전압 라인(RVL)과 일체로 구성되어 있다. 반면에 도 15b에 도시한 일반적인 표시장치는 각 화소의 제1트랜지스터가 각 화소마다 구성될 수도 있다.
도 15b에 도시한 일반적인 표시장치는 3T1C 구조에서 4개의 화소들 단위로 기준전압 라인(RVL)을 공유한다. 이 때에 4개의 화소들의 회로부에서 기준전압 라인(RVL)을 공유하기 위한 연결 배선이 필요하게 되고 이는 개구율의 감소로 이어진다. 또한 각 센싱 트랜지스터인 제1트랜지스터의 공정 마진 및 리페어 마진 등을 고려한 설계를 해야 하기 때문에 실질적인 개구율은 크게 감소한다.
반면에 도 15a에 도시한 본 발명의 일 실시예에 따른 표시장치는 일반적인 표시장치(b)의 문제점을 보완하기 위해 기준전압 라인(RVL) 상에 센싱 트랜지스터인 제1트랜지스터를 위치시키고 각 센싱 트랜지스터인 제1트랜지스터의 공유 노드를 기준전압 라인(RVL)과 일체로 구성하므로 개구율의 증가를 극대화시키고 기준전압 라인(RVL)의 공유에 의해 발생하는 불량에서 각 화소의 저항성분이 등분되어 기존의 불량 수준 대비 불량을 완화시키는 효과가 있다.
따라서, 도 15a에 도시한 본 발명의 일 실시예에 따른 표시장치는 도 15b에 도시한 일반적인 표시장치(b)에 비해, 표시영역(발광영역)이 더 커져 개구율이 더욱 커졌음을 알 수 있다. 이는 해상도가 높아지거나 면적이 커질 경우 더 큰 개구율 향상을 기대할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 간단하고 컴팩트(Compact) 한 패널 구조를 갖는 유기전계발광 표시장치(10)를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 개구율을 높여주고, 발광다이오드의 수명을 길게 해주며, 결함 발생 확률도 낮추어줄 수 있도록 하는 화소 구조를 갖는 유기전계발광 표시장치(10)를 제공하는 데 있다.
이러한 점들은 고해상도 및 대면적의 패널(11)에 적용될 경우, 더욱 큰 효과가 될 것이다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 유기전계발광 표시장치
11: 표시패널
12: 데이터 구동부
13: 게이트 구동부
14: 타이밍 컨트롤러
DT: 구동 트랜지스터
T1: 제1 트랜지스터
T2: 제2 트랜지스터
DL: 데이터 라인
GL, GL1, GL2: 게이트 라인
DVL: 구동전압 라인
RVL: 기준전압 라인

Claims (4)

  1. 2개 이상의 화소들에 전압을 공급하는 일방향의 기준전압 라인; 및
    상기 기준전압 라인과 전기적으로 연결되고, 소스 노드 및 드레인 노드와 반도체층을 포함하는 2개 이상의 제1 트랜지스터들을 포함하고,
    상기 2개 이상의 제1 트랜지스터들 각각의 상기 소스 노드 또는 상기 드레인 노드 중 어느 하나의 노드는 상기 기준전압 라인과 일체로 구성되고(이하, '공유 노드'라 함),
    상기 2개 이상의 제1 트랜지스터들 각각의 상기 소스 노드 또는 상기 드레인 노드 중 다른 하나의 노드는 개별로 구성되며(이하, '개별 노드'라 함),
    상기 2개 이상의 화소들 각각은, 유기 발광다이오드를 구동하기 위한 구동 트랜지스터와, 상기 구동 트랜지스터와 전기적으로 연결되는 상기 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 개별 노드는, 다른 노드와 직접 또는 연결패턴을 통해 연결되고,
    상기 2개 이상의 제1 트랜지스터들의 반도체층은 일체화되어 있고, 상기 반도체층은 상기 기준전압 라인과 중첩되고,
    상기 2개 이상의 제1 트랜지스터들의 게이트 노드는 하나의 게이트 라인에 전기적으로 연결되고,
    상기 하나의 게이트 라인은 상기 일체화된 반도체층 및 상기 기준전압 라인과 중첩하여 위치하는 표시장치용 트랜지스터 구조.
  2. 제1항에 있어서,
    상기 공유 노드의 형상은 l자형, ㅡ자형, ㄱ 자형, L 자형, ㄷ 자형, 이들의 일부가 라운딩된 자형 중 둘 이상의 결합 형상인 것을 특징으로 하는 표시장치용 트랜지스터 구조.
  3. 제1항에 있어서,
    상기 공유 노드의 형상은 +자 형상, ㅗ자 형상, ㅌ자, 및
    Figure 112021116345007-pat00007
    형상 중 어느 하나인 것을 특징으로 하는 표시장치용 트랜지스터 구조.
  4. 제3항에 있어서,
    상기 2개 이상의 제1 트랜지스터들 중 적어도 하나의 상기 공유 노드와 상기 개별 노드 간의 폭/길이가 다른 하나와 다른 것을 특징으로 하는 표시장치용 트랜지스터 구조.
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