KR102583770B1 - 메모리 트랜지스터 및 이를 갖는 표시장치 - Google Patents

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Abstract

메모리 트랜지스터 및 이를 갖는 표시장치를 개시한다. 메모리 트랜지스터는 채널부, 제1 및 제2 콘택부를 포함하는 반도체층; 상기 반도체층의 채널부와 마주하는 플로팅 게이트; 상기 플로팅 게이트와 마주하는 게이트 전극; 및 상기 제1 및 제2 콘택부와 각각 접촉하는 소오스/드레인 전극을 포함한다. 여기서, 상기 플로팅 게이트는 산화물 반도체를 포함한다.

Description

메모리 트랜지스터 및 이를 갖는 표시장치{MEMORY TRANSISTOR AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 메모리 트랜지스터 및 이를 갖는 표시장치에 관한 것으로, 좀 더 상세하게는 메모리 성능을 향상시킬 수 있는 메모리 트랜지스터 및 이를 갖는 표시장치에 관한 것이다.
유기발광 표시장치는 복수 개의 화소들을 포함한다. 복수 개의 화소들 각각은 유기발광 다이오드 및 유기발광 다이오드를 제어하는 회로부를 포함한다.
유기발광 다이오드는 애노드, 캐소드, 및 애노드와 캐소드 사이에 배치된 유기 발광층을 포함한다. 유기발광 다이오드는 애노드와 캐소드 사이에 유기 발광층의 문턱전압 이상의 전압이 인가되면 발광된다.
회로부는 제어 트랜지스터, 구동 트랜지스터, 및 스토리지 커패시터를 포함한다. 구동 트랜지스터와 제어 트랜지스터 각각은 반도체 물질을 채널층으로 하는 트랜지스터이다. 구동 트랜지스터와 제어 트랜지스터 각각은 동일 반도체 물질을 사용하여 구성될 수 있으나, 최근 구동 트랜지스터와 제어 트랜지스터에 서로 다른 반도체 물질을 사용하는 구조가 개발된다.
또한, 최근 저소비 전력 구조를 갖는 디스플레이에는 메모리 기능을 갖는 트랜지스터를 구동 또는 제어 트랜지스터로 사용하고 있다.
본 발명의 목적은 메모리 기능을 가지면서 문턱 전압의 제어 능력을 향상시킬 수 있는 메모리 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기한 메모리 트랜지스터를 구비하여, 누설전류를 감소시킬 수 있고, 그로 인해 전력 소비를 최소화할 수 있는 표시장치를 제공하는 것이다.
본 발명의 실시예에 따른 메모리 트랜지스터는 채널부, 제1 및 제2 콘택부를 포함하는 반도체층; 상기 반도체층의 채널부와 마주하는 플로팅 게이트; 상기 플로팅 게이트와 마주하는 게이트 전극; 및 상기 제1 및 제2 콘택부와 각각 접촉하는 소오스/드레인 전극을 포함한다. 여기서, 상기 플로팅 게이트는 산화물 반도체를 포함한다.
본 발명의 실시예에 따른 표시장치는 제1 라인; 상기 제1 라인과 다른 제2 라인; 상기 제1 라인 및 제2 라인에 연결된 메모리 트랜지스터; 및 상기 메모리 트랜지스터에 연결된 표시소자를 포함한다.
상기 메모리 트랜지스터는 제1 채널부, 제1 및 제2 콘택부를 포함하는 제1 반도체층; 상기 제1 반도체층의 채널부와 마주하는 플로팅 게이트; 상기 플로팅 게이트와 마주하는 게이트 전극; 및 상기 제1 및 제2 콘택부와 각각 접촉하는 소오스/드레인 전극을 포함한다. 여기서, 상기 플로팅 게이트는 산화물 반도체로 이루어진다.
본 발명의 메모리 트랜지스터 및 이를 갖는 표시장치에 의하면, 메모리 트랜지스터는 산화물 반도체로 이루어진 플로팅 게이트를 구비한다. 상기 플로팅 게이트를 상기 산화물 반도체로 형성할 경우, 상기 플로팅 게이트로부터 전하를 포획 또는 제어하여 임계 전압을 변경할 수 있는 능력이 향상되며, 그로 인해 누설전류를 감소시킬 수 있다.
따라서, 표시장치에서 메모리 기능을 수행하는 트랜지스터에 산화물 반도체로 이루어진 플로팅 게이트를 추가함으로써, 표시장치의 저전력 구동시 효율적으로 전력 소비를 저감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 트랜지스터의 단면도이다.
도 2는 도 1에 도시된 게이트 전극으로 인가되는 게이트 전압에 따른 문턱 전압의 쉬프트를 나타낸 파형도이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 트랜지스터의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 유기발광 표시장치의 블럭도이다.
도 5는 도 4에 도시된 화소의 회로도이다.
도 6은 도 5에 도시된 화소의 단면도이다.
도 7a 내지 도 7g는 도 6에 도시된 화소의 제조 공정을 나타낸 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 화소의 회로도이다.
도 9는 도 8에 도시된 화소의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 트랜지스터의 단면도이다.
도 1을 참조하면, 베이스 기판(SUB) 상에는 메모리 트랜지스터(MT)가 구비된다. 본 발명의 일 실시예에 따른 메모리 트랜지스터(MT)는 반도체층(AL), 플로팅 게이트(FGE), 게이트 전극(GE), 소오스/드레인 전극(SE, DE)을 포함한다.
상기 반도체층(AL)은 채널부(CH), 제1 및 제2 콘택부(OCT1, OCT2)를 포함한다. 상기 채널부(CH)는 상기 메모리 트랜지스터(MT)의 채널 영역이다. 본 발명의 일 예로, 상기 반도체층(AL)은 폴리 실리콘을 포함할 수 있다. 상기 제1 및 제2 콘택부(OCT1, OCT2)는 불순물이 포함된 영역일 수 있다. 상기 제1 및 제2 콘택부(OCT1, OCT2)는 n+ 또는 p+ 도펀트가 주입되어 도핑된 영역일 수 있다. 상기 메모리 트랜지스터(MT)의 타입에 따라서 상기 제1 및 제2 콘택부(OCT1, OCT2)에 주입되는 상기 불순물이 달라질 수 있다. 본 발명의 일 예로, 상기 메모리 트랜지스터(MT)는 N 타입일 수 있으나, 이에 제한되지는 않는다. 이 경우, 상기 메모리 트랜지스터(MT)가 N 타입인 경우, 상기 제1 및 제2 콘택부(OCT1, OCT2)는 n+로 도핑된 영역일 수 있다. 상기 제1 및 제2 콘택부(OCT1, OCT2) 사이에 상기 채널부(CH)가 형성된다.
상기 메모리 트랜지스터(MT)는 절연 패턴(ILP)을 더 포함할 수 있다. 상기 반도체층(AL)의 상기 채널부(CH)가 형성될 영역에 상기 절연 패턴(ILP)을 배치한 후, 상기 반도체층(AL)의 상기 제1 및 제2 콘택부(OCT1, OCT2)를 형성할 영역에 불순물을 주입하는 공정을 실시한다. 본 발명의 일 예로, 상기 절연 패턴(ILP)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx )등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
상기 메모리 트랜지스터(MT)는 상기 반도체층(AL)과 상기 절연 패턴(ILP)을 커버하는 제1 절연층(IL1)을 더 포함한다. 상기 제1 절연층(IL1)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx )등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다. 상기 제1 절연층(IL1) 위로 상기 플로팅 게이트(FGE)가 형성된다.
상기 플로팅 게이트(FGE)는 상기 반도체층(AL)의 상기 채널부(CH)와 마주하도록 상기 제1 절연층(IL1) 상에 형성된다. 상기 플로팅 게이트(FGE)는 산화물 반도체를 포함한다. 본 발명의 일 예로, 상기 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 더 구체적으로, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO) 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다.
여기서, 상기 플로팅 게이트(FGE)의 전기 전도성을 향상시키기 위하여, 상기 산화물 반도체에 수소(H) 플라즈마 처리를 실시할 수 있다. 본 발명의 일 예로, 1e+17/㎤ 이상의 도핑 농도를 갖는 IGZO가 상기 플로팅 게이트(FGE)로 사용될 수 있다.
상기 메모리 트랜지스터(MT)는 상기 플로팅 게이트(FGE)를 커버하고, 그 위로 상기 게이트 전극(GE)이 형성되는 제2 절연층(IL2)을 더 포함한다. 상기 제2 절연층(IL2)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx )등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다. 도 1에서는 상기 제2 절연층(IL2)이 단일막 구조를 갖는 경우를 도시하였으나, 이에 한정되지 않는다. 상기 단일막 구조를 갖는 경우, 상기 제2 절연층(IL2)은 실리콘 질화물(SiNx)로 이루어질 수 있다. 상기 이중막 구조를 갖는 경우, 상기 제2 절연층(IL2)은 순차적으로 적층된 하부막 및 상부막을 포함할 수 있다. 여기서, 상기 하부막은 실리콘 산화물(SiOx)로 이루어지고, 상기 상부막은 실리콘 질화물(SiNx)로 이루어질 수 있다.
상기 게이트 전극(GE)은 상기 제2 절연층(IL2) 상에 상기 플로팅 게이트(GE)와 마주하도록 배치된다. 상기 게이트 전극(GE)은 금속 물질로 이루어질 수 있다.
상기 제1 절연층(IL1) 및 상기 제2 절연층(IL2)에는 상기 제1 및 제2 콘택부(OCT1, OCT2)를 각각 노출시키기 위한 제1 및 제2 콘택홀(CNT1, CNT2)이 형성된다. 상기 제1 및 제2 콘택홀(CNT1, CNT2)은 상기 제1 절연층(IL1) 및 상기 제2 절연층(IL2)을 관통하여 상기 제1 및 제2 콘택부(OCT1, OCT2)의 일부분을 노출시킨다.
상기 소오스/드레인 전극(SE, DE)은 상기 제2 절연층(IL2) 상에 형성되고, 상기 제1 및 제2 콘택홀(CNT1, CNT2)을 통해 상기 제1 및 제2 콘택부(OCT1, OCT2)에 각각 접촉된다. 상기 소오스/드레인 전극(SE, DE)은 금속 물질로 이루어질 수 있다. 상기 게이트 전극(GE), 상기 소오스/드레인 전극(SE, DE)은 동일한 금속 물질로 형성될 수 있다. 이 경우, 상기 게이트 전극(GE), 상기 소오스/드레인 전극(SE, DE)은 동일 포토리소그래피 공정을 통해서 동시에 패터닝될 수 있다. 그러나 이에 한정되지는 않는다. 즉, 상기 게이트 전극(GE)과 상기 소오스/드레인 전극(SE, DE)은 다른 금속 물질로 이루어질 수 있고, 서로 다른 층 상에 형성되어 서로 다른 포토리소그래피 공정을 통해 패터닝될 수도 있다.
도 2는 도 1에 도시된 게이트 전극으로 인가되는 게이트 전압에 따른 문턱 전압의 쉬프트를 나타낸 파형도이다. 도 2에서, x축은 게이트 전극으로 인가되는 게이트 바이어스 전압(V)이고, y축은 드레인 전류(A)를 나타낸다.
도 1 및 도 2를 참조하면, 충분한 전압이 상기 게이트 전극(GE)으로 인가되면, 상기 채널부(CH)에는 캐리어에 의해 채널이 형성되어, 상기 메모리 트랜지스터(MT)의 상기 소오스 전극(SE)으로부터 상기 드레인 전극(DE)으로 흐르는 전류(즉, 드레인 전류라 함)를 전도할 것이다. 도 1에 도시된 바와 같이, 상기 플로팅 게이트(FGE)를 채용하는 상기 메모리 트랜지스터(MT)에서, 상기 채널부(CH), 상기 플로팅 게이트(FGE) 및 상기 게이트 전극(GE) 사이에 형성되는 전기 구조는 직렬로 연결된 2개 커패시터의 전기 구조와 등가를 이룬다.
상기 플로팅 게이트(FGE)에 포획 또는 제거되는 전하는 상기 메모리 트랜지스터(MT)의 임계 전압(Vth)을 변경한다. 도 2의 제1 그래프(G1)는 상기 플로팅 게이트에 전하가 포획되기 전의 상태를 나타낸다. 도 2의 제2 그래프(G2)와 같이 상기 게이트 전극(GE)에 인가되는 바이어스 전압이 변경되면, 상기 플로팅 게이트(FGE)에 전하가 포획(트랩(trap))된다. 상기 플로팅 게이트(FGE)에 전하가 포획되면, 상기 메모리 트랜지스터의 임계 전압(Vth)이 변경된다. 예를 들어, 상기 제2 그래프(G2)에 나타난 바와 같이, 상기 임계 전압(Vth)은 (+) 측으로 쉬프트될 수 있다.
본 발명에 따르면, 상기 플로팅 게이트(FGE)는 전도성이 강한 산화물 반도체로 이루어진다. 상기 산화물 반도체는 밴드갭이 비교적 넓고, 포획 사이트(trap sites)를 폴리 실리콘보다 유용하게 만들 수 있기 때문에, 캐리어 충전에 유리하다. 따라서, 상기 플로팅 게이트(FGE)를 상기 산화물 반도체로 형성할 경우, 상기 플로팅 게이트(FGE)로부터 전하를 포획 또는 제어하여 임계 전압(Vth)을 변경할 수 있는 능력이 향상될 수 있다.
도 1에 도시된 구조를 갖는 메모리 트랜지스터(MT)는 표시장치(예를 들어, 유기발광 표시장치 또는 액정표시장치 등)에 구비되는 표시소자에 메모리 기능을 갖는 트랜지스터로써 채용될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 트랜지스터의 단면도이다. 단, 도 3에 도시된 구성 요소 중 도 1에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 3을 참조하면, 베이스 기판(SUB) 상에는 버퍼층(BUF)이 형성된다. 상기 버퍼층(BUF) 위로 메모리 트랜지스터(MT')가 형성된다. 상기 버퍼층(BUF)은 상기 베이스 기판(SUB) 상에 상기 메모리 트랜지스터(MT')를 형성하기 위한 박막 공정을 실시하기 전에 형성되며, 상기 메모리 트랜지스터(MT')에 수분이 침투하는 등의 현상을 방지하는 역할을 수행할 수 있다.
상기 버퍼층(BUF) 위로는 반도체층(AL)이 형성되고, 그 위로 제1 절연층(IL1)이 형성된다. 상기 제1 절연층(IL1)은 실리콘 산화물(SiOx)로 이루어질 수 있다.
상기 제1 절연층(IL1) 위로는 플로팅 게이트(FGE)가 형성된다. 상기 플로팅 게이트(FGE)를 마스크로하여 도핑 공정을 실시하여 상기 반도체층(AL)의 제1 및 제2 콘택부(OCT1, OCT2)를 도핑 영역으로 형성할 수 있다.
상기 반도체층(AL)의 채널부(CH)는 상기 플로팅 게이트(FGE)가 형성되는 영역에 대응하는 영역으로 도핑 공정에 노출되지 않는다. 따라서, 상기 채널부(CH)는 상기 메모리 트랜지스터(MT)의 채널 영역으로 정의된다. 본 발명의 일 예로, 상기 반도체층(AL)은 폴리 실리콘을 포함할 수 있다.
상기 플로팅 게이트(FGE)는 산화물 반도체를 포함할 수 있다. 본 발명의 일 예로, 상기 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 더 구체적으로, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO) 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다.
또한, 본 발명의 일 예로, 상기 플로팅 게이트(FGE)는 N형 산화물 반도체일 수 있으며, 예를 들어 1e+17/㎤ 이상의 도핑 농도를 갖는 IGZO가 상기 플로팅 게이트(FGE)로 사용될 수 있다.
상기 메모리 트랜지스터(MT')는 상기 플로팅 게이트(FGE)를 커버하는 제2 절연층(IL2)을 더 포함한다. 상기 제2 절연층(IL2)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx )등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
상기 게이트 전극(GE)은 상기 제2 절연층(IL2) 상에 상기 플로팅 게이트(FGE)와 마주하도록 배치된다. 상기 게이트 전극(GE)은 금속 물질로 이루어질 수 있다.
상기 게이트 전극(GE)은 제3 절연층(IL3)에 의해서 커버되며, 상기 제2 및 제3 절연층(IL2, IL3)에는 상기 제1 및 제2 콘택부(OCT1, OCT2)를 노출시키기 위한 제1 및 제2 콘택홀(CNT1, CNT2)이 형성된다. 상기 제3 절연층(IL3)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx )등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
상기 제3 절연층(IL3) 위로는 소오스/드레인 전극(SE, DE)이 형서된다. 상기 소오스 전극(SE)은 제1 콘택홀(CNT1)을 통해 상기 제1 콘택부(OCT1)에 직접적으로 콘택되고, 상기 드레인 전극(DE)은 상기 제2 콘택홀(CNT2)을 통해 상기 제2 콘택부(OCT2)에 직접적으로 콘택될 수 있다.
도 4는 본 발명의 일 실시예에 따른 유기발광 표시장치의 블럭도이다.
도 4에 도시된 것과 같이, 유기발광 표시장치(400)는 신호 제어부(100), 주사 구동부(200), 데이터 구동부(300), 및 유기발광 표시패널(DP)을 포함한다.
상기 신호 제어부(100)는 입력 영상신호들(미도시)을 수신하고, 상기 데이터 구동부(300)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(RGB)을 생성한다. 상기 신호 제어부(100)는 상기 영상 데이터들(RGB)과 각종 제어신호들(DCS, SCS)을 출력한다.
상기 주사 구동부(200)는 상기 신호 제어부(100)로부터 주사 제어신호(SCS)를 수신한다.　상기 주사 제어신호(SCS)는 상기 주사 구동부(200)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 상기 주사 구동부(200)는 복수 개의 주사 신호들을 생성하고, 복수 개의 주사 신호들을 후술하는 복수 개의 주사 라인들(SL1~SLn)에 순차적으로 출력한다.　또한, 상기 주사 구동부(200)는 주사 제어신호(SCS)에 응답하여 복수 개의 발광 제어신호들을 생성하고, 후술하는 복수 개의 발광 라인들(EL1~ELn)에 복수 개의 발광 제어신호들을 출력할 수 있다.
도 4는 복수 개의 주사 신호들과 복수 개의 발광 제어신호들이 하나의 주사 구동부(200)로부터 출력되는 것으로 도시하였지만, 이에 한정되는 것은 아니다. 즉, 본 발명의 다른 실시예에 따르면, 상기 주사 구동부(200)에서는 상기 주사 신호들만 출력되고, 상기 유기발광 표시장치(400)는 상기 발광 제어신호들을 출력하기 위한 별도의 발광 제어부(미도시)를 더 구비할 수 있다.
상기 데이터 구동부(300)는 상기 신호 제어부(100)로부터 데이터 제어신호(DCS) 및 상기 영상 데이터들(RGB)을 수신한다. 상기 데이터 구동부(300)는 상기 영상 데이터들(RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 상기 영상 데이터들(RGB)의 계조값에 대응하는 아날로그 전압들이다.
상기 유기발광 표시패널(DP)은 복수 개의 주사 라인들(SL1~SLn), 복수 개의 발광 라인들(EL1~ELn), 복수 개의 데이터 라인들(DL1~DLm), 및 복수 개의 화소들(PX)을 포함한다. 상기 복수 개의 주사 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 상기 제1 방향(DR1)에 직교하는 제2 방향(DR2)으로 나열된다. 상기 복수 개의 발광 라인들(EL1~ELn) 각각은 상기 복수 개의 주사 라인들(SL1~SLn) 중 대응하는 주사 라인에 나란하게 배열될 수 있다. 상기 복수 개의 데이터 라인들(DL1~DLm)은 상기 복수 개의 주사 라인들(SL1~SLn)과 절연되게 교차한다.
상기 복수 개의 화소들(PX) 각각은 상기 복수 개의 주사 라인들(SL1~SLn) 중 대응하는 주사 라인, 상기 복수 개의 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 상기 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속될 수 있다. 상기 복수 개의 화소들(PX) 각각은 전원 전압(ELVDD) 및 전원 전압(ELVDD)보다 낮은 레벨의 기준 전압(ELVSS)을 수신한다. 상기 복수 개의 화소들(PX) 각각은 전원 전압(ELVDD)이 인가되는 전원 라인(PL)에 접속되어, 상기 전원 전압(ELVDD)을 수신한다.
상기 복수 개의 화소들(PX) 각각은 유기발광 다이오드(미도시) 및 상기 유기발광 다이오드의 발광을 제어하는 회로부(미도시)를 포함한다. 상기 회로부는 복수 개의 박막 트랜지스터(이하, 트랜지스터)와 커패시터를 포함할 수 있다. 상기 복수 개의 화소들(PX)은 레드 컬러를 발광하는 레드 화소들, 그린 컬러를 발광하는 그린 화소들, 및 블루 컬러를 발광하는 블루 화소들을 포함할 수 있다. 상기 레드 화소의 유기 발광 다이오드, 상기 그린 화소의 유기 발광 다이오드, 및 상기 블루 화소의 유기 발광 다이오드는 서로 다른 물질의 유기 발광층을 포함할 수 있다.
복수 회의 포토리소그래피 공정을 통해 베이스 기판(미도시) 상에 상기 복수 개의 주사 라인들(SL1~SLn), 상기 복수 개의 발광 라인들(EL1~ELn), 상기 복수 개의 데이터 라인들(DL1~DLm), 상기 전원 라인(PL), 및 상기 복수 개의 화소들(PX)을 형성할 수 있다. 복수 회의 증착공정 또는 코팅공정을 통해 베이스 기판(미 도시) 상에 복수 개의 절연층들을 형성할 수 있다. 상기 절연층들은 유기막 및/또는 무기막을 포함할 수 있다. 그밖에, 상기 복수 개의 화소들(PX)을 보호하는 봉지층(미 도시)이 상기 베이스 기판 상에 더 형성될 수 있다.
도 5는 도 4에 도시된 화소의 등가 회로도이다.
도 5에는 상기 복수 개의 데이터 라인들(DL1~DLm) 중 k번째 데이터 라인(DLk) 및 상기 복수 개의 주사 라인들(SL1~SLn) 중 i번째 주사 라인(SLi)에 연결된 k×i번째 화소(PXki)를 예시적으로 도시하였다.
상기 k×i번째 화소(PXki)는 유기발광 다이오드(ED) 및 상기 유기발광 다이오드(ED)를 제어하는 회로부를 포함한다. 본 발명의 일 예로, 상기 회로부는 제1 내지 제3 트랜지스터들(T1~T3) 및 커패시터(Cst)를 포함할 수 있다. 이하, 상기 제1 내지 제3 트랜지스터들(T1~T3)이 N형 트랜지스터인 것을 예시적으로 설명한다. 도 2에 도시된 상기 회로부는 하나의 예시에 불과하고, 상기 회로부의 구성은 변형되어 실시될 수 있다.
상기 제1 내지 제3 트랜지스터들(T1~T3) 중 상기 제1 트랜지스터(T1)는 상기 유기발광 다이오드(ED)에 공급되는 구동 전류를 제어하기 위한 구동 트랜지스터이고, 상기 제2 및 제3 트랜지스터들(T2, T3)은 상기 제1 트랜지스터(T1)를 제어하기 위한 제어 트랜지스터들이다. 이처럼, 상기 제어 트랜지스터들은 복수개의 트랜지스터를 포함할 수 있다. 본 발명의 실시예에서, 상기 제어 트랜지스터들은 제2 및 제3 트랜지스터들(T2, T3)을 포함한 것을 예시적으로 설명하나, 이에 제한되는 것은 아니고, 상기 제어 트랜지스터들은 2개 이상의 트랜지스터들로 이루어질 수 있다. 또한, 상기 제2 및 제3 트랜지스터들(T2, T3)의 연결 구조 역시 이에 한정되는 것이 아니다.
상기 제어 트랜지스터들은 복수 개의 화소 제어신호를 수신할 수 있다. 상기 k×i번째 화소(PXki)에 인가되는 상기 화소 제어신호들은 제i 주사 신호(Si), 제k 데이터 신호(Dk), 및 제i 발광 제어 신호(Ei)를 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 제어 전극, 제1 입력 전극 및 제1 출력 전극을 포함한다. 상기 제1 입력 전극은 상기 제3 트랜지스터(T3)로부터 상기 전원 전압(ELVDD)을 수신한다. 상기 제1 출력 전극은 상기 유기발광 다이오드(ED)의 애노드에 연결되고, 상기 애노드에 상기 전원 전압(ELVDD)을 제공한다. 상기 유기발광 다이오드(ED)의 캐소드는 기준전압(ELVSS)을 수신한다.
상기 제1 제어 전극은 제1 노드(N1)에 접속된다. 또한, 상기 제1 출력 전극이 상기 유기발광 다이오드(ED)의 애노드에 접속된 노드를 제2 노드(N2)로 정의된다.
상기 제2 트랜지스터(T2)는 제2 제어 전극, 제2 입력 전극 및 제2 출력 전극을 포함한다. 상기 제2 제어 전극은 상기 제i 주사라인(SLi)에 연결되어 제i 주사신호(Si)를 수신하고, 상기 제2 입력 전극은 상기 제k 데이터 라인(DLk)에 접속되어 제k 데이터 신호(Dk)를 수신하며, 상기 제2 출력 전극은 상기 제1 노드(N1)에 접속된다. 상기 제2 트랜지스터(T2)가 상기 제i 주사 신호(Si)에 의해 턴-온될 때, 상기 제1 노드(N1)로 상기 제k 데이터 신호(Dk)가 인가된다. 상기 제1 트랜지스터(T1)는 상기 제1 노드(N1)의 전위에 대응하여 상기 유기발광 다이오드(ED)에 공급되는 구동전류를 제어한다.
상기 제3 트랜지스터(T3)는 제3 제어 전극, 제3 입력 전극 및 제3 출력 전극을 포함한다. 상기 제3 제어 전극은 상기 제i 발광라인(ELi)에 연결되어 제i 발광 제어 신호(Ei)를 수신하고, 상기 제3 입력 전극은 상기 전원 라인(PL)에 연결되어 상기 전원전압(ELVDD)을 수신하며, 상기 제3 출력 전극은 상기 제1 트랜지스터(T1)의 입력전극에 접속된다. 상기 제3 트랜지스터(T3)는 상기 제i 발광 제어신호(Ei)에 의해서 스위칭되어, 상기 전원 전압(ELVDD)을 상기 제1 트랜지스터(T1)로 공급 또는 차단한다.
상기 제1 노드(N1)와 상기 제2 노드(N2) 사이에는 스토리지 커패시터(Cst)가 형성된다. 상기 제2 트랜지스터(T2)는 상기 제i 주사 신호(Si)에 의해 턴-온되어, 상기 제k 데이터 신호(Dk)를 상기 스토리지 커패시터(Cst)에 제공한다. 따라서, 상기 스토리지 커패시터(Cst)에는 상기 제k 데이터 신호(Dk)에 따라 충전 전압이 달라질 수 있다.
도 5에 도시된 3개의 트랜지스터들(T1~T3) 중 상기 제2 트랜지스터(T2)는 저전력 모드에서 메모리 기능을 수행할 수 있는 메모리 트랜지스터일 수 있다. 이 경우, 상기 제2 트랜지스터(T2)는 도 1에 도시된 메모리 트랜지스터와 유사하게, 산화물 반도체로 이루어진 플로팅 게이트(FGE)를 포함할 수 있다.
이하, 도 6 및 도 7a 내지 도 7g를 참조하여, 상기 제1 및 제2 트랜지스터(T1, T2)의 구체적인 구조 및 제조 과정을 설명하기로 한다.
도 6은 도 5에 도시된 화소의 단면도이고, 도 7a 내지 도 7g는 도 6에 도시된 화소의 제조 공정을 나타낸 단면도들이다.
도 6을 참조하면, 베이스 기판(SUB) 상에는 제1 반도체층(AL1)이 형성된다.
상기 제1 반도체층(AL1)은 제1 채널부(CH1), 제1 및 제2 콘택부(OCT1, OCT2)를 포함한다. 상기 제1 채널부(CH1)는 상기 제2 트랜지스터(T2)의 채널 영역이다. 상기 제1 반도체층(AL1)은 저온 폴리 실리콘을 포함할 수 있다. 상기 제1 및 제2 콘택부(OCT1, OCT2)는 불순물이 포함된 영역일 수 있다. 상기 제1 및 제2 콘택부(OCT1, OCT2)는 n+ 또는 p+ 도펀트가 주입되어 도핑된 영역일 수 있다. 상기 제1 및 제2 콘택부(OCT1, OCT2)에 주입되는 불순물에 따라서, 상기 제2 트랜지스터(T2)의 타입이 달라질 수 있다. 본 발명의 일 예로, 상기 제2 트랜지스터(T2)는 N 타입일 수 있으나, 이에 제한되지는 않는다. 이 경우, 상기 제2 트랜지스터(T2)가 N 타입인 경우, 상기 제1 및 제2 콘택부(OCT1, OCT2)는 n+로 도핑된 영역일 수 있다. 상기 제1 및 제2 콘택부(OCT1, OCT2) 사이에 상기 제1 채널부(CH1)가 형성된다.
도 6 및 도 7a를 참조하면, 상기 베이스 기판(SUB) 상에 제1 반도체 물질(미도시)을 도포한 후, 상기 제1 반도체 물질을 패터닝하여 제1 반도체 패턴을 형성한다. 상기 제1 반도체 패턴을 형성하는 단계는 상기 제1 반도체 물질을 결정화하는 단계를 포함할 수 있다.
상기 제1 반도체 패턴 상에는 절연 물질(미도시)을 형성한 후, 상기 절연 물질을 패터닝하여 제1 절연 패턴(ILP1)을 형성한다. 상기 절연 물질은 실리콘 산화물로 이루어질 수 있다.
상기 제1 절연 패턴(ILP1)을 마스크로 하여 상기 제1 반도체 패턴에 불순물을 주입하는 공정을 실시한다. 구체적으로, 상기 제1 반도체 패턴은 제1 내지 제3 영역으로 정의하면, 상기 제1 절연 패턴(ILP1)은 상기 제2 영역 상에 배치되고, 상기 제1 절연 패턴(ILP1)으로부터 노출된 상기 제1 및 제3 영역에는 불순물이 주입된다. 따라서, 상기 제1 및 제3 영역은 상기 불순물에 의해서 도핑되어 상기 제1 및 제2 콘택부(OCT1, OCT2)를 형성한다. 상기 불순물은 3가 원소를 포함하거나, 5가 원소를 포함할 수 있다. 3가 원소를 포함하는 경우, P형 반도체로 형성되고, 5가 원소를 포함하는 경우, N형 반도체로 형성될 수 있다.
상기 제2 영역은 상기 제1 절연 패턴(ILP1)에 의해서 커버되어, 불순물 주입 공정 시에도 도핑되지 않는 영역이다. 상기 제2 영역은 제1 반도체층(AL1)의 제1 채널부(CH1)를 형성한다. 상기 제1 절연 패턴(ILP1)는 상기 불순물 주입 공정 시 마스크 역할을 수행하므로, 상기 제1 영역과 상기 제2 영역의 경계는 상기 제1 절연 패턴(ILP1)의 제1 변과 동일선 상에 배치될 수 있고, 상기 제2 영역과 상기 제3 영역의 경계는 상기 제1 절연 패턴(ILP1)의 제2 변과 동일선 상에 배치될 수 있다.
도 6 및 도 7a에서는 상기 제1 절연 패턴(ILP1)이 구비되는 구조를 도시하였으나, 상기 제1 절연 패턴(ILP1)는 도 3에 도시된 바와 같이 생략될 수 있다.
도 6 및 도 7b에 도시된 바와 같이, 상기 제1 반도체층(AL1) 및 상기 절연 패턴(ILP)은 제1 절연층(IL1)에 의해서 커버된다. 본 발명의 일 예로, 상기 제1 절연층(IL1)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx )등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
상기 제1 절연층(IL1) 위로는 제1 및 제2 산화물 반도체 패턴(SOP1, SOP2)이 형성된다. 상기 제1 및 제2 산화물 반도체 패턴(SOP1, SOP2)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 더 구체적으로, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO) 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다.
한편, 상기 제1 및 제2 산화물 반도체 패턴(SOP1, SOP2)은 결정화된 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체의 결정은 수직 방향의 방향성을 가질 수 있다.
도 6 및 도 7c를 참조하면, 상기 제1 및 제2 산화물 반도체 패턴(SOP1, SOP2)은 제2 절연층(IL2)에 의해서 커버된다. 상기 제2 절연층(IL2)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx )등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다. 상기 제2 절연층(IL2) 위로는 제1 금속층(ML1)이 형성된다.
도 6 및 도 7d에 도시된 바와 같이, 마스크 공정을 통해서 상기 제2 절연층(IL2)과 상기 제1 금속층(ML1)이 패터닝되어 제2 절연 패턴(ILP2)과 제1 전극(GAT1)이 형성된다. 상기 제2 절연 패턴(ILP2)과 상기 제1 전극(GAT1)을 마스크로 하여, 상기 제1 및 제2 산화물 반도체 패턴(SOP1, SOP2)에 수소 플라즈마 처리 공정을 실시한다. 본 발명의 일 예로, 상기 제1 산화물 반도체 패턴(SOP1)은 제1 내지 제3 영역으로 정의되고, 상기 제2 절연 패턴(ILP2)과 상기 제1 전극(GAT1)은 상기 제2 영역 상에 배치된다. 따라서, 상기 제1 전극(GAT1)을 형성하는 과정에서 상기 제1 전극(GAT1)으로부터 노출된 상기 제1 및 제3 영역에만 수소 플라즈마 처리가 실시된다. 특히, 상기 제1 금속층(ML1)의 식각 공정을 통해 상기 제1 산화물 반도체 패턴(SOP1)의 상기 제1 및 제3 영역에 수소(H) 또는 산화 수소(OH) 등이 주입될 수 있다. 따라서, 상기 제1 및 제3 영역은 금속으로 환원되어 제3 및 제4 콘택부(OCT3, OCT4)를 형성할 수 있다.
여기서, 상기 제1 전극(GAT1)은 상기 제1 트랜지스터(T1, 도 5에 도시됨)의 제1 게이트 전극이면서, 상기 스토리지 커패시터(Cst, 도 5에 도시됨)의 하부 전극으로 활용될 수 있다.
상기 제2 영역은 상기 제1 전극(GAT1)에 의해서 커버되어, 수소 플라이즈 처리 시에도 도핑되지 않는 영역이다. 상기 제1 산화물 반도체 패턴(SOP1)의 상기 제2 영역은 제2 반도체층(AL2)의 제2 채널부(CH2)를 형성한다.
또한, 상기 제2 산화물 반도체 패턴(SOP2) 역시 상기 제1 금속층(ML1)의 식각 공정을 통해 금속으로 환원되어 플로팅 게이트(FGE)로 형성된다. 여기서, 상기 플로팅 게이트(FGE)의 금속 성능을 향상시키기 위하여, 도핑 농도는 1e+17/㎤ 이상일 수 있다.
이처럼, 상기 플로팅 게이트(FGE)는 전도성이 강한 산화물 반도체로 이루어진다. 상기 산화물 반도체는 밴드갭이 비교적 넓고, 포획 사이트(trap sites)를 폴리 실리콘보다 유용하게 만들 수 있기 때문에, 캐리어 충전에 유리하다. 따라서, 상기 플로팅 게이트(FGE)를 상기 산화물 반도체로 형성할 경우, 상기 플로팅 게이트(FGE)로부터 전하를 포획 또는 제어하여 임계 전압(Vth)을 변경할 수 있는 능력이 향상될 수 있다. 따라서, 상기 제2 트랜지스터(T2)의 성능을 향상시킬 수 있고, 그 결과 저소비 전력 구동시 상기 유기발광 표시장치(400)의 전력 소비를 최소화할 수 있다.
또한, 상기 플로팅 게이트(FGE)를 상기 제2 반도체층(AL2)을 형성하는 과정에서 동시에 형성함으로써, 상기 플로팅 게이트(FGE)를 산화물 반도체로 형성할 경우에도 추가 공정이 발생하는 것을 방지할 수 있습니다.
도 6 및 도 7e를 참조하면, 상기 제1 전극(GAT1)은 제3 절연층(IL3)에 의해서 커버되고, 상기 제3 절연층(IL3) 위로는 제2 전극(GAT2) 및 제2 게이트 전극(GE2)이 형성된다. 상기 제3 절연층(IL3)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF), 산화알루미늄(AlOx )등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
상기 제2 전극(GAT2)은 상기 스토리지 커패시터(Cst)의 상부 전극으로써, 상기 제3 절연층(IL3) 상에서 상기 제1 전극(GAT1)과 마주하도록 형성된다. 상기 제2 게이트 전극(GE2)은 상기 제3 절연층(IL3) 상에 상기 플로팅 게이트(FGE)와 마주하도록 형성된다.
도면에 도시하지는 않았지만, 상기 제3 절연층(IL3) 위로는 도 4에 도시된 제i 주사라인(SLi), 제i 발광라인(ELi), 제i-1 발광라인(ELi-1) 및 초기화 라인(RL)들이 더 형성될 수 있다.
도 6 및 도 7f를 참조하면, 상기 제2 전극(GAT2) 및 상기 제2 게이트 전극(GE2)은 제4 절연층(IL4)에 의해서 커버된다. 상기 제4 절연층(IL4)은 무기 절연물 및 유기 절연물 중 어느 하나를 포함할 수 있다.
상기 제1 내지 제4 절연층(IL1~IL4)에는 이들을 관통하여 상기 제1 및 제2 콘택부(OCT1, OCT2)를 각각 노출시키기 위한 제1 및 제2 콘택홀(CNT1, CNT2)이 형성된다. 또한, 상기 제2 내지 제4 절연층(IL2~IL4)에는 이들을 관통하여 상기 제3 및 제4 콘택부(OCT3, OCT4)를 각각 노출시키기 위한 제3 및 제4 콘택홀(CNT3, CNT4)이 형성된다.
도 6 및 도 7g를 참조하면, 상기 제4 절연층(IL4) 위로는 상기 제1 트랜지스터(T1)의 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1)이 형성되고, 상기 제2 트랜지스터(T2)의 제2 소오스 전극(SE2) 및 제2 드레인 전극(DE2)이 형성된다. 상기 제2 트랜지스터(T2)의 상기 제2 소오스 전극(SE2)은 상기 제1 콘택홀(CNT1)을 통해 상기 제1 콘택부(OCT1)와 접촉되고, 상기 제2 드레인 전극(DE2)은 상기 제2 콘택홀(CNT2)을 통해 상기 제2 콘택부(OCT2)와 접촉된다. 상기 제1 트랜지스터(T1)의 상기 제1 소오스 전극(SE1)은 상기 제3 콘택홀(CNT3)을 통해 상기 제3 콘택부(OCT3)와 접촉되고, 상기 제1 드레인 전극(DE1)은 상기 제4 콘택홀(CNT4)을 통해 상기 제4 콘택부(OCT4)와 접촉된다.
도면에 도시하지는 않았지만, 상기 제4 절연층(IL4) 위로는 상기 제3 트랜지스터(T3, 도 5에 도시됨)의 상기 제3 소오스 전극, 제3 드레인 전극, 제k 데이터 라인(DLk, 도 5에 도시됨) 및 전원 라인(PL, 도 5에 도시됨) 등이 더 형성될 수 있다.
상기 제1 트랜지스터(T1)가 상기 제2 반도체층(AL2)을 포함한 구조를 도시하였으나, 상기 제3 트랜지스터(T3) 역시 상기 제2 반도체층(AL2)을 포함할 수도 있다.
다시 도 6을 참조하면, 상기 제1 및 제2 소오스 전극(SE1, SE2), 제1 및 제2 드레인 전극(DE1, DE2)은 제5 절연층(IL5)에 의해서 커버된다. 상기 제5 절연층(IL5)은 무기 절연물 및/또는 유기 절연물 중 어느 하나를 포함할 수 있다. 상기 제5 절연층(IL5)은 유기 절연물로 형성되어 평탄면을 제공할 수 있다.
상기 제5 절연층(IL5)에는 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)의 일부분을 노출시키기 위한 제5 콘택홀(CNT5)이 형성된다. 상기 제5 절연층(IL5) 상에는 상기 유기발광 다이오드(ED)의 애노드(AE)가 형성된다.
상기 애노드(AE)가 형성된 상기 제5 절연층(IL5) 상에는 화소 정의막(PDL)이 배치된다. 상기 화소 정의막(PDL)에는 상기 애노드(AE)를 노출하는 개구부(OP)가 정의된다. 상기 애노드(AE) 상에 상기 개구부(OP)에 중첩하는 유기 발광층(미도시)이 배치된다. 상기 유기 발광층 상에 캐소드(미도시)가 배치된다.
별도로 도시하지는 않았으나, 상기 캐소드 상에 유기발광 다이오드(ED)를 커버하는 봉지층이 배치될 수 있다. 상기 봉지층은 복수개의 유기막 및/또는 무기막을 포함할 수 있다.
이상, 상기 유기발광 표시장치(400)에서 상기 제2 트랜지스터(T2)가 메모리 트랜지스터로 이루어진 실시예를 도시하였으나, 이에 한정되지 않는다. 즉, 액정표시장치의 화소에도 본 발명에 따른 메모리 트랜지스터가 채용될 수 있다. 이하, 도 8 및 도 9를 참조하여, 액정표시장치의 화소에 채용되는 트랜지스터의 구조를 상세하게 설명하기로 한다.
도 8은 본 발명의 다른 실시예에 따른 화소의 회로도이고, 도 9는 도 8에 도시된 화소의 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 화소(PXki)는 화소 트랜지스터(TR), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다. 상기 화소 트랜지스터(TR)는 제i 게이트 라인(GLi)에 연결된 게이트 전극, 제k 데이터 라인(DLk)에 연결된 소오스 전극 및 상기 액정 커패시터(Clc)에 연결된 드레인 전극을 포함한다. 상기 화소 트랜지스터(TR)는 플로팅 게이트(FGE)를 갖는 메모리 트랜지스터로 이루어진다. 본 발명의 일 예로, 상기 플로팅 게이트(FGE)는 산화물 반도체로 이루어질 수 있다.
상기 화소 트랜지스터(TR)는 상기 제i 게이트 라인(GLi)으로 인가되는 제i 게이트 전압(Gi)에 응답하여 턴-온되고, 상기 제k 데이터 라인(DLk)에 인가된 제k 데이터 전압(Dk)은 상기 턴-온된 상기 화소 트랜지스터(TR)를 통해 상기 액정 커패시터(Clc)에 충전된다.
구체적으로, 도 9를 참조하면, 액정표시장치에 채용되는 액정표시패널(500)은 제1 기판(510), 상기 제1 기판(510)과 마주하는 제2 기판(520), 및 상기 제1 기판(510)과 상기 제2 기판(520) 사이에 개재된 액정층(530)을 포함한다.
상기 제1 기판(510)은 제1 베이스 기판(SUB1), 상기 제1 베이스 기판(SUB1) 상에 구비된 상기 화소 트랜지스터(TR) 및 상기 액정 커패시터(Clc)의 제1 전극을 포함한다.
상기 제1 베이스 기판(SUB1) 상에 구비되는 상기 화소 트랜지스터(TR)는 도 5에 도시된 제2 트랜지스터(T2)와 실질적으로 동일한 구조를 가지므로, 상기 화소 트랜지스터(TR)에 대한 구체적인 설명은 생략하기로 한다. 다만, 도 8에 도시된 화소는 하나의 트랜지스터를 구비하기 때문에, 상기 플로팅 게이트(FGE)와 상기 게이트 전극(GE) 사이에 하나의 절연층(즉, 제2 절연층(IL2))만 구비된다는 점에 차이가 있을 뿐 다른 구조는 거의 일치한다.
상기 제1 기판(510)에는 상기 화소 트랜지스터(TR)의 드레인 전극(DE)을 노출시키기 위한 제6 콘택홀(CNT6)이 형성된 제4 절연층(IL4)이 형성되고, 상기 제4 절연층(IL4) 상에는 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 상기 액정 커패시터(Clc)의 상기 제1 전극으로 활용된다.
상기 제2 기판(520)은 제2 베이스 기판(SUB2), 및 상기 제2 베이스 기판(SUB2) 상에 구비된 공통 전극(CE)을 포함한다. 상기 공통 전극(CE)은 상기 액정층(530)을 사이에 두고 상기 화소 전극(PE)과 마주하여 구비되고, 상기 액정층(530)을 유전층으로 하여 상기 액정 커패시터(Clc)를 형성한다.
정지 영상 등을 표시하는 저전력 구동시 상기 화소 트랜지스터(TR)의 게이트 전극에는 상기 화소 트랜지스터(TR)의 임계 전압(Vth)을 변경하기 위한 저전력용 게이트 전압이 인가될 수 있다. 상기 저전력용 게이트 전압은 정상 게이트 전압보다 높은 전압일 수 있다.
여기서, 상기 저전력용 게이트 전압은 저전력 구동 구간동안 상기 액정표시장치의 게이트 라인들에 인가되는 전압으로 정의되고, 상기 정상 게이트 전압은 노멀 구동 시에 상기 액정표시장치의 상기 게이트 라인들에 인가되는 전압으로 정의된다.
상기 저전력 구동시, 상기 게이트 라인(GLi)으로 저전력용 게이트 전압이 인가되면, 각 화소 트랜지스터(TR)의 상기 플로팅 게이트(FGE)에 전하가 포획되어 상기 화소 트랜지스터(TR)의 임계 전압(Vth)이 (+) 측으로 쉬프트된다. 특히, 본 발명에 따른 상기 플로팅 게이트(FGE)는 전도성이 강한 산화물 반도체로 이루어진다. 상기 산화물 반도체는 밴드갭이 비교적 넓고, 포획 사이트(trap sites)를 폴리 실리콘보다 유용하게 만들 수 있기 때문에, 캐리어 충전에 유리하다. 따라서, 상기 플로팅 게이트(FGE)를 상기 산화물 반도체로 형성할 경우, 상기 플로팅 게이트(FGE)로부터 전하를 포획 또는 제어하여 임계 전압(Vth)을 변경할 수 있는 능력이 향상될 수 있다.
따라서, 상기 화소 트랜지스터(TR)의 메모리 성능을 향상시킬 수 있고, 그 결과 저전력 구동시 상기 화소 트랜지스터(TR)에서 발생되는 누설전류를 감소시킬 수 있다. 이로써, 상기 액정표시장치(400)의 전력 소비를 최소화할 수 있다.
본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
100: 신호 제어부 200: 주사 구동부
300: 데이터 구동부 400 : 유기발광 표시장치
500 : 액정표시패널 510 : 제1 기판
520 : 제2 기판 530 : 액정층
DP: 유기발광 표시패널 ED: 유기발광 다이오드
ELVDD: 전원 전압 PX: 화소

Claims (20)

  1. 채널부, 제1 및 제2 콘택부를 포함하는 반도체층;
    상기 채널부를 커버하고, 상기 제1 및 제2 콘택부를 노출시키는 절연 패턴;
    상기 반도체층 및 상기 절연 패턴을 커버하는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 반도체층의 상기 채널부와 마주하는 플로팅 게이트;
    상기 플로팅 게이트와 마주하는 게이트 전극; 및
    상기 제1 및 제2 콘택부와 각각 접촉하는 소오스/드레인 전극을 포함하고,
    상기 플로팅 게이트는 산화물 반도체를 포함하고,
    상기 절연 패턴 및 상기 제1 절연층은 상기 플로팅 게이트와 상기 채널부 사이에 배치되는 메모리 트랜지스터.
  2. 제1항에 있어서, 상기 반도체층은 폴리 실리콘을 포함하는 것을 특징으로 하는 메모리 트랜지스터.
  3. 제1항에 있어서, 상기 산화물 반도체는 산화아연(ZnO)과, 갈륨(Ga) 및 인듐(In)이 도핑된 InGaZnO(IGZO)를 포함하는 것을 특징으로 하는 메모리 트랜지스터.
  4. 제3항에 있어서, 상기 IGZO는 1e+17/㎤ 이상의 도핑 농도를 갖는 것을 특징으로 하는 메모리 트랜지스터.
  5. 제1항에 있어서,
    상기 플로팅 게이트를 커버하고, 그 위로 상기 게이트 전극이 형성되는 제2 절연층을 더 포함하는 것을 특징으로 하는 메모리 트랜지스터.
  6. 제5항에 있어서, 상기 제1 절연층은 실리콘 질화물을 포함하고, 상기 제2 절연층은 실리콘 산화물을 포함하는 것을 특징으로 하는 메모리 트랜지스터.
  7. 제5항에 있어서, 상기 소오스/드레인 전극는 상기 제1 및 제2 절연층을 관통하여 상기 제1 및 제2 콘택부의 일부분을 노출시키도록 형성된 제1 및 제2 콘택홀을 통해 상기 제1 및 제2 콘택부와 각각 접촉하는 것을 특징으로 하는 메모리 트랜지스터.
  8. 제1 라인;
    상기 제1 라인과 다른 제2 라인;
    상기 제1 라인 및 제2 라인에 연결된 스위칭 트랜지스터;
    상기 스위칭 트랜지스터에 연결된 구동 트랜지스터; 및
    상기 구동 트랜지스터에 연결된 표시소자를 포함하고,
    상기 스위칭 트랜지스터는
    제1 채널부, 제1 및 제2 콘택부를 포함하는 제1 반도체층;
    상기 제1 반도체층을 커버하는 제1 절연층;
    상기 제1 반도체층의 상기 제1 채널부와 마주하는 제1 플로팅 게이트;
    상기 제1 플로팅 게이트와 마주하는 제1 게이트 전극; 및
    상기 제1 및 제2 콘택부와 각각 접촉하는 제1 소오스/드레인 전극을 포함하고,
    상기 구동 트랜지스터는,
    제2 채널부, 제3 및 제4 콘택부를 포함하는 제2 반도체층;
    상기 제2 반도체층의 상기 제2 채널부와 마주하는 제2 플로팅 게이트;
    상기 제2 플로팅 게이트와 마주하는 제2 게이트 전극; 및
    상기 제3 및 제4 콘택부와 각각 접촉하는 제2 소오스/드레인 전극을 포함하고,
    상기 제1 플로팅 게이트는 산화물 반도체를 포함하고, 상기 제2 플로팅 게이트는 상기 제1 플로팅 게이트와 다른 물질을 포함하며,
    상기 제1 플로팅 게이트 및 상기 제2 반도체층은 상기 제1 절연층 상에 배치되는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 표시소자는 애노드와 캐소드를 포함하는 유기발광 다이오드를 포함하는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서,
    상기 구동 트랜지스터의 구동을 제어하는 제어 트랜지스터를 더 포함하고,
    상기 구동 트랜지스터는 상기 유기발광 다이오드의 상기 애노드에 전기적으로 연결되는 것을 특징으로 하는 표시장치.
  11. 제10항에 있어서, 상기 제어 트랜지스터는 복수개의 트랜지스터를 포함하고,
    상기 복수개의 트랜지스터 중 적어도 하나가 상기 스위칭 트랜지스터로 이루어진 것을 특징으로 하는 표시장치.
  12. 제10항에 있어서, 상기 제1 반도체층은 폴리 실리콘을 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 제2 반도체층은 상기 제1 반도체층과 다른 물질을 포함하는 것을 특징으로 하는 표시장치.
  14. 제13항에 있어서, 상기 제2 반도체층은 산화물 반도체를 포함하는 것을 특징으로 하는 표시장치.
  15. 제14항에 있어서,
    상기 제1 플로팅 게이트 및 상기 제2 반도체층을 커버하고, 그 위로 상기 제1 게이트 전극이 형성되는 제2 절연층을 더 포함하는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서, 상기 제1 절연층은 실리콘 질화물을 포함하고, 상기 제2 절연층은 실리콘 산화물을 포함하는 것을 특징으로 하는 표시장치.
  17. 삭제
  18. 삭제
  19. 제9항에 있어서, 상기 산화물 반도체는 산화아연(ZnO)과, 갈륨(Ga) 및 인듐(In)이 도핑된 InGaZnO(IGZO)를 포함하는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 IGZO는 1e+17/㎤ 이상의 도핑 농도를 갖는 것을 특징으로 하는 표시장치.
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