KR20210043771A - 표시 장치와 그의 제조 방법 - Google Patents

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KR20210043771A
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gate insulating
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문연건
김태상
박준석
김명화
김형준
손상우
최혜림
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Abstract

표시 장치와 그의 제조 방법이 제공된다. 표시 장치는 기판, 상기 기판 상에 배치되는 제1 트랜지스터의 제1 액티브층과 제2 트랜지스터의 제2 액티브층, 상기 제1 액티브층 상에 배치되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되는 제1 게이트 전극, 상기 제2 액티브층 상에 배치되는 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에 배치되는 제2 게이트 전극을 포함하며, 상기 제1 게이트 절연막의 수소 농도는 상기 제2 게이트 절연막의 수소 농도보다 낮다.

Description

표시 장치와 그의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에 표시 장치는 액정 표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기 발광 표시 장치(OLED: Organic Light Emitting Display) 및 초소형 발광 다이오드 표시 장치(Micro Light Emitting Diode Display)를 포함한다.
유기 발광 표시 장치와 초소형 발광 다이오드 표시 장치는 발광 다이오드, 게이트 전극의 전압에 따라 전원 배선으로부터 발광 소자에 공급되는 구동 전류의 양을 조절하는 제1 트랜지스터, 및 스캔 배선의 스캔 신호에 응답하여 데이터 배선의 데이터 전압을 제1 트랜지스터의 게이트 전극에 인가하기 위한 스캔 트랜지스터를 포함할 수 있다.
제1 트랜지스터의 구동 전압은 구동 전류를 흐르게 하기 위해 제1 트랜지스터의 게이트 전극에 인가되는 전압을 가리킨다. 제1 트랜지스터의 구동 전압 범위는 미리 정해진 최소 구동 전류를 흐르게 하는 제1 전압부터 미리 정해진 최대 구동 전류를 흐르게 하는 제2 전압까지의 전압 범위를 가리킨다.
제1 트랜지스터의 채널 길이를 늘리는 경우, 제1 트랜지스터의 구동 전압 범위를 넓힐 수 있다. 하지만, 제1 트랜지스터의 채널 길이가 늘어나는 경우, 제1 트랜지스터의 크기가 커지며, 이에 따라 화소의 크기가 커질 수 있다. 하지만, 화소의 크기가 커질수록 고해상도 표시 장치와 고 PPI(pixel per inch) 표시 장치를 구현하기 어렵다.
본 발명이 해결하고자 하는 과제는 화소들 각각의 제1 트랜지스터의 구동 전압 범위를 늘릴 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 화소들 각각의 제1 트랜지스터의 구동 전압 범위를 늘릴 수 있는 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 트랜지스터의 제1 액티브층과 제2 트랜지스터의 제2 액티브층, 상기 제1 액티브층 상에 배치되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되는 제1 게이트 전극, 상기 제2 액티브층 상에 배치되는 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에 배치되는 제2 게이트 전극을 포함하며, 상기 제1 게이트 절연막의 수소 농도는 상기 제2 게이트 절연막의 수소 농도보다 낮다.
상기 제1 게이트 절연막의 최소 두께는 상기 제2 게이트 절연막의 최소 두께보다 두꺼울 수 있다.
상기 제2 게이트 절연막은 상기 제1 게이트 전극 상에 배치될 수 있다.
상기 제2 게이트 절연막은 상기 제1 게이트 전극의 상면과 측면들 상에 배치될 수 있다.
상기 제2 게이트 절연막은 상기 제1 게이트 절연막의 측면들 상에 배치될 수 있다.
상기 제2 게이트 절연막 상에 배치되며, 상기 기판의 두께 방향인 제1 방향에서 상기 제1 게이트 전극과 중첩하는 커패시터 전극을 포함할 수 있다.
상기 커패시터 전극은 상기 제2 게이트 절연막의 상면 상에 배치되고, 상기 제2 게이트 절연막의 측면들 각각의 일부 영역에 배치될 수 있다.
상기 커패시터 전극은 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 게이트 전극과 중첩할 수 있다.
상기 제1 액티브층은 제1 채널 영역, 상기 제1 채널 영역의 일 측에 배치되는 제1 소스 영역, 및 상기 제1 채널 영역의 타 측에 배치되는 제1 드레인 영역을 포함할 수 있다.
상기 제1 게이트 절연막은 상기 제1 채널 영역 상에 배치되고, 상기 제2 게이트 절연막은 상기 제1 소스 영역의 일부 영역과 상기 제1 드레인 영역의 일부 영역 상에 배치될 수 있다.
상기 커패시터 전극 상에 배치되는 층간 절연막, 상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제1 콘택홀을 통해 상기 제1 소스 영역의 나머지 영역에 접속되는 제1 소스 전극, 및 상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제2 콘택홀을 통해 상기 제1 드레인 영역의 나머지 영역에 접속되는 제1 드레인 전극을 더 포함할 수 있다.
상기 기판 상에 배치되며, 상기 제1 방향에서 상기 제1 채널 영역과 중첩하는 차광층, 및 상기 차광층과 상기 제1 액티브층 사이에 배치되는 버퍼막을 더 포함하며, 상기 제1 소스 전극은 상기 층간 절연막과 상기 버퍼막을 관통하는 콘택홀을 통해 상기 차광층과 접속될 수 있다.
상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제3 콘택홀을 통해 상기 커패시터 전극에 접속되는 전원 배선을 더 포함할 수 있다.
상기 제2 액티브층은 제2 채널 영역, 상기 제2 채널 영역의 일 측에 배치되는 제2 소스 영역, 및 상기 제2 채널 영역의 타 측에 배치되는 제2 드레인 영역을 포함할 수 있다.
상기 제2 게이트 절연막은 상기 제2 채널 영역 상에 배치될 수 있다.
상기 제2 게이트 전극 상에 배치되는 층간 절연막, 상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제4 콘택홀을 통해 상기 제2 소스 영역의 나머지 영역에 접속되는 제2 소스 전극, 및 상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제5 콘택홀을 통해 상기 제2 드레인 영역의 나머지 영역에 접속되는 제2 드레인 전극을 더 포함할 수 있다.
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 실리콘 산화막을 포함할 수 있다.
상기 제1 액티브층과 상기 제2 액티브층은 인듐, 갈륨, 및 산소를 포함하는 산화물 반도체로 이루어질 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 배선 및 상기 스캔 배선과 교차하는 데이터 배선에 접속되는 화소를 구비하고, 상기 화소는 발광 소자, 게이트 전극에 인가되는 데이터 전압에 따라 상기 발광 소자로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 및 상기 스캔 배선의 스캔 신호에 의해 턴-온되어 상기 데이터 배선의 데이터 전압을 상기 제1 트랜지스터의 게이트 전극에 인가하는 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터의 구동 전압 범위는 상기 제2 트랜지스터의 구동 전압 범위보다 넓다.
상기 제1 트랜지스터의 전자 이동도는 상기 제1 트랜지스터의 전자 이동도보다 낮을 수 있다.
상기 제1 트랜지스터의 문턱 전압은 상기 제1 트랜지스터의 문턱전압보다 낮을 수 있다.
상기 제1 트랜지스터의 액티브층과 게이트 전극 사이에 배치되는 제1 게이트 절연막의 수소 농도는 상기 제1 트랜지스터의 액티브층과 게이트 전극 사이에 배치되는 제2 게이트 절연막의 수소 농도보다 낮을 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 트랜지스터의 제1 액티브층과 제2 트랜지스터의 제2 액티브층을 형성하는 단계, 상기 제1 액티브층의 제1 채널 영역 상에 제1 게이트 절연막을 형성하고, 상기 제1 게이트 절연막 상에 상기 기판의 두께 방향인 제1 방향에서 상기 제1 채널 영역과 중첩하는 상기 제1 트랜지스터의 제1 게이트 전극을 형성하는 단계, 및 상기 제2 액티브층의 제2 채널 영역과 상기 제1 게이트 전극 상에 제2 게이트 절연막을 형성하고, 상기 제2 게이트 절연막 상에 상기 제1 방향에서 상기 제2 채널 영역과 중첩하는 상기 제2 트랜지스터의 제2 게이트 전극을 형성하는 단계를 포함하며, 상기 제1 게이트 절연막의 수소 농도는 상기 제2 게이트 절연막의 수소 농도보다 낮다.
상기 제1 게이트 절연막의 최소 두께는 상기 제2 게이트 절연막의 최소 두께보다 두꺼울 수 있다.
상기 제2 게이트 절연막 상에 상기 제2 트랜지스터의 제2 게이트 전극을 형성하는 단계는, 상기 제2 게이트 절연막 상에서 상기 제1 방향에서 상기 제1 게이트 전극과 중첩하는 커패시터 전극을 형성할 수 있다.
상기 커패시터 전극은 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 게이트 전극과 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치, 및 그의 제조 방법에 의하면, 제1 트랜지스터의 제1 액티브층과 제1 게이트 전극 사이의 제1 게이트 절연막의 수소 농도를 제2 트랜지스터의 제2 액티브층과 제2 게이트 전극 사이의 제2 게이트 절연막의 수소 농도보다 낮게 한다. 제1 게이트 절연막의 수소 농도가 낮을수록 제1 게이트 절연막의 침입형 산소에 의한 전자 트랩이 늘어날 수 있다. 그러므로, 제1 트랜지스터의 구동 전압 범위가 넓어질 수 있다.
또한, 일 실시예에 따른 표시 장치, 및 그의 제조 방법에 의하면, 제1 게이트 절연막의 최소 두께는 제2 게이트 절연막의 최소 두께보다 두꺼울 수 있다. 이로 인해, 제1 게이트 전극과 제1 액티브층 사이의 거리가 멀어지므로, 제1 트랜지스터의 구동 전압 범위는 넓어질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 4는 도 3의 제1 트랜지스터와 제2 트랜지스터의 일 예를 보여주는 단면도이다.
도 5는 제1 게이트 절연막의 수소 농도에 따른 제1 트랜지스터의 구동 전류 곡선을 보여주는 그래프이다.
도 6은 제1 트랜지스터와 제2 트랜지스터의 경우, 턴-온 전압에서 흐르는 구동 전류, 턴-오프 전압에서 흐르는 구동 전류, 전자 이동도, 및 구동 전압 범위를 보여주는 표이다.
도 7은 도 3의 제1 트랜지스터와 제2 트랜지스터의 일 예를 보여주는 단면도이다.
도 8은 제1 트랜지스터의 경우, 제1 트랜지스터와 제2 트랜지스터의 경우, 턴-온 전압에서 흐르는 구동 전류, 턴-오프 전압에서 흐르는 구동 전류, 전자 이동도, 및 구동 전압 범위를 보여주는 표이다.
도 9는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 10 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 제1 트랜지스터와 제2 트랜지스터의 단면도들이다.
도 22는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 23 내지 도 25는 도 22의 S201, S204 및 S205 단계들을 보여주는 제1 트랜지스터와 제2 트랜지스터의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 서브 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(100)의 영상이 보일 수 있다.
표시 영역(DA)에는 서브 화소(PX)들 뿐만 아니라, 서브 화소(PX)들에 접속되는 스캔 배선(SL)들, 발광 배선(EL)들, 데이터 배선(DL)들, 및 제1 구동 전압 배선(VDDL)들이 배치될 수 있다. 스캔 배선(SL)들과 발광 배선(ECL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 배선(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 제1 구동 전압 배선(VDDL)들은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(Y축 방향)으로 나란하게 형성된 제1 구동 전압 배선(VDDL)들은 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소(PX)들 각각은 스캔 배선(SL)들 중 적어도 어느 하나, 데이터 배선(DL)들 중 어느 하나, 발광 배선(EL)들 중 적어도 하나, 제1 구동 전압 배선(VDDL)들 중 어느 하나에 접속될 수 있다. 도 2에서는 설명의 편의를 위해 서브 화소(PX)들 각각이 2 개의 스캔 배선(SL)들, 1 개의 데이터 배선(DL), 1 개의 발광 배선(EL), 및 제1 구동 전압 배선(VDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(PX)들 각각은 2 개의 스캔 배선(SL)들이 아닌 3 개의 스캔 배선(SL)들에 접속될 수도 있다.
서브 화소(PX)들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)와 적어도 하나의 트랜지스터(T)는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 배선(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(410), 및 데이터 배선(DL)들에 접속되는 패드(DP)들이 배치될 수 있다. 패드(DP)들 상에는 회로 보드(300)가 부착되므로, 패드(DP)들은 표시 패널(100)의 일 측 가장자리, 예를 들어 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 표시 구동부(200)에 연결될 수 있다. 스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 패드(DP)들로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(410)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 배선(SL)들에 순차적으로 출력할 수 있다. 스캔 구동부(410)의 스캔 신호들에 의해 데이터 전압들이 공급될 서브 화소(PX)들이 선택되며, 선택된 서브 화소(PX)들에 데이터 전압들이 공급된다.
발광 제어 구동부(420)는 복수의 제2 스캔 제어 배선들(SCL2)을 통해 표시 구동 회로(320)에 연결될 수 있다. 발광 제어 구동부(420)는 복수의 제2 스캔 제어 배선들(SCL2)을 통해 패드(DP)들로부터 발광 제어 신호를 입력 받을 수 있다. 발광 제어 구동부(420)는 발광 제어 신호에 따라 발광 제어 신호들을 생성하고, 발광 제어 신호들을 발광 배선(EL)들에 순차적으로 출력할 수 있다.
도 2에서는 스캔 구동부(410)가 표시 영역(DA)의 일 측 바깥쪽에 배치되고, 발광 제어 구동부(420)는 표시 영역(DA)의 타 측 바깥쪽에 배치되는 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(410)와 발광 제어 구동부(420) 모두 표시 영역(DA)의 일 측 바깥쪽에만 배치되거나, 표시 영역(DA)의 양 측 바깥쪽에 배치될 수 있다.
표시 구동부(200)는 외부로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동부(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 데이터 배선(DL)들에 공급한다. 표시 구동부(200)는 제1 스캔 제어 배선(SCL1)들을 통해 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 표시 구동부(200)는 제2 스캔 제어 배선(SCL2)들을 통해 발광 제어 구동부(420)의 동작 타이밍을 제어하기 위한 발광 제어 신호를 생성하여 공급한다. 또한, 표시 구동부(200)는 제1 구동 전압 배선(VDDL)에 제1 구동 전압을 공급할 수 있다.
표시 구동부(200)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다. 또는, 표시 구동부(200)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 직접 부착될 수도 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 배선들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 3에서는 제k-1 스캔 배선(Sk-1), 제k 스캔 배선(Sk), 및 제j 데이터 배선(Dj)에 접속된 서브 화소(PX)를 예시하였다.
도 3을 참조하면, 서브 화소(PX)는 제k-1 스캔 배선(Sk-1), 제k 스캔 배선(Sk), 및 제j 데이터 배선(Dj)과 중첩할 수 있다. 또한, 서브 화소(PX)는 제1 구동 전압이 인가되는 제1 구동 전압 배선(VDDL), 초기화 전압이 인가되는 초기화 전압 배선(VIL), 및 제1 구동 전압보다 낮은 제2 구동 전압이 인가되는 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
서브 화소(PX)는 구동 트랜지스터(transistor), 발광 소자(Light Emitting Element, LE), 스위치 소자들, 및 제1 커패시터(C1)를 포함한다. 예를 들어, 서브 화소(PX)는 구동 트랜지스터(DT)로서 제1 트랜지스터(T1)를 포함하며, 스위치 소자들로서 제2 내지 제7 트랜지스터들(T2, T3, T4, T5, T6, T7)을 포함할 수 있다. 하지만, 본 명세서의 서브 화소(PX)는 도 3에 도시된 바에 한정되지 않는다.
제1 트랜지스터(T1)는 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 게이트 전극에 인가되는 데이터 전압에 따라 드레인-소스간 전류(Ids, 이하 “구동 전류”라 칭함)를 제어한다. 제1 트랜지스터(T1)의 채널을 통해 흐르는 구동 전류(Ids)는 수학식 1과 같이 제1 트랜지스터(T1)의 게이트 전극과 제1 소스 전극 간의 전압(Vgs)과 문턱전압(threshold voltage)의 차이의 제곱에 비례한다.
Figure pat00001
수학식 1에서, k'는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 제1 트랜지스터(T1)의 게이트-소스간 전압, Vth는 제1 트랜지스터(T1)의 문턱전압을 의미한다.
발광 소자(EML)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(EML)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(EML)는 초소형 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(EML)의 제1 전극은 제5 트랜지스터(T5)의 제2 전극에 접속되며, 제2 전극은 제2 구동 전압 배선(VSSL)에 접속될 수 있다. 발광 소자(EML)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
제2 트랜지스터(T2)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 소스 전극과 제j 데이터 배선(Dj)을 접속시킨다. 제2 트랜지스터(T2)는 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함할 수 있다. 제2 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제2 소스 전극은 제1 트랜지스터(T1)의 제1 소스 전극에 접속되며, 제2 드레인 전극은 데이터 배선(Dj)에 접속될 수 있다.
제3 트랜지스터(T3)는 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 게이트 전극과 제1 드레인 전극을 접속시킨다. 즉, 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)가 턴-온되는 경우, 제1 트랜지스터(T1)의 제1 게이트 전극과 제1 드레인 전극이 접속되므로, 제1 트랜지스터(T1)는 다이오드(diode)로 구동한다. 제3-1 트랜지스터(T3-1)는 제3-1 게이트 전극, 제3-1 소스 전극, 및 제3-1 드레인 전극을 포함할 수 있다. 제3-1 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제3-1 소스 전극은 제1 트랜지스터(T1)의 제1 드레인 전극에 접속되며, 제3-1 드레인 전극은 제3-2 트랜지스터(T3-2)의 제3-2 소스 전극에 접속될 수 있다. 제3-2 트랜지스터(T3-2)는 제3-2 게이트 전극, 제3-2 소스 전극, 및 제3-2 드레인 전극을 포함할 수 있다. 제3-2 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제3-2 소스 전극은 제3-1 트랜지스터(T3-1)의 제3-1 드레인 전극에 접속되며, 제3-2 드레인 전극은 제1 트랜지스터(T1)의 제1 게이트 전극에 접속될 수 있다.
제4 트랜지스터(T4)는 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)는 제k-1 스캔 배선(Sk-1)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 게이트 전극과 초기화 전압 배선(VIL)을 접속시킨다. 그러므로, 제1 트랜지스터(T1)의 제1 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제4-1 트랜지스터(T4-1)는 제4-1 게이트 전극, 제4-1 소스 전극, 및 제4-1 드레인 전극을 포함할 수 있다. 제4-1 게이트 전극은 제k-1 스캔 배선(Sk-1)에 접속되고, 제4-1 소스 전극은 제1 트랜지스터(T1)의 제1 게이트 전극에 접속되며, 제4-1 드레인 전극은 제4-2 트랜지스터(T4-2)의 제4-2 소스 전극에 접속될 수 있다. 제4-2 트랜지스터(T4-2)는 제4-2 게이트 전극, 제4-2 소스 전극, 및 제4-2 드레인 전극을 포함할 수 있다. 제4-2 게이트 전극은 제k-1 스캔 배선(Sk-1)에 접속되고, 제4-2 소스 전극은 제4-1 트랜지스터(T4-1)의 제4-1 드레인 전극에 접속되며, 제4-2 드레인 전극은 초기화 전압 배선(VIL)에 접속될 수 있다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 제1 드레인 전극과 발광 소자(EML)의 애노드 전극 사이에 접속된다. 제5 트랜지스터(T5)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 드레인 전극과 발광 소자(EML)의 애노드 전극을 접속한다. 제5 트랜지스터(T5)는 제5 게이트 전극, 제5 소스 전극, 및 제5 드레인 전극을 포함할 수 있다. 제5 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제5 소스 전극은 제1 트랜지스터(T1)의 제1 드레인 전극에 접속되며, 제5 드레인 전극은 발광 소자(EML)의 애노드 전극에 접속된다.
제6 트랜지스터(T6)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 소스 전극과 제1 구동 전압 배선(VDDL)을 접속시킨다. 제6 트랜지스터(T6)는 제6 게이트 전극, 제6 소스 전극, 및 제6 드레인 전극을 포함할 수 있다. 제6 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제6 소스 전극은 제1 구동 전압 배선(VDDL)에 접속되며, 제6 드레인 전극은 제1 트랜지스터(T1)의 제1 소스 전극에 접속된다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 모두 턴-온되는 경우, 구동 전류(Ids)는 발광 소자(EML)에 공급될 수 있다.
제7 트랜지스터(T7)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 발광 소자(EML)의 애노드 전극과 초기화 전압 배선(VIL)을 접속시킨다. 발광 소자(EML)의 애노드 전극은 초기화 전압으로 방전될 수 있다. 제7 트랜지스터(T7)는 제7 게이트 전극, 제7 소스 전극, 및 제7 드레인 전극을 포함할 수 있다. 제7 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제7 소스 전극은 발광 소자(EML)의 애노드 전극에 접속되며, 제7 드레인 전극은 초기화 전압 배선(Vini)에 접속된다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 제1 드레인 전극과 제1 구동 전압 배선(VDDL) 사이에 형성된다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 제1 드레인 전극에 접속되고, 타 전극은 제1 구동 전압 배선(VDDL)에 접속될 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각의 액티브층은 인듐(In), 갈륨(Ga), 및 산소(O)를 포함하는 산화물 반도체(oxide)로 이루어질 수 있다.
또한, 도 7에서는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
도 4는 도 3의 제1 트랜지스터와 제2 트랜지스터의 일 예를 보여주는 단면도이다.
도 4를 참조하면, 기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다.
기판(SUB) 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광층(172)을 보호하기 위해 기판(SUB) 상에 형성될 수 있다. 버퍼막(BF)은 실리콘 산화막, 실리콘 질화막, 실리콘 옥시 나이트라이드층, 티타늄 산화막, 및 알루미늄 산화막 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 질화막과 실리콘 산화막의 다 중막으로 형성될 수 있으며, 이 경우 실리콘 산화막의 두께는 실리콘 질화막의 두께보다 두꺼울 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 형성될 수 있다. 제1 트랜지스터(T1)는 제1 액티브 전극(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제2 트랜지스터(T2)는 제2 액티브 전극(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다.
버퍼막(BF) 상에는 제1 액티브층(ACT1)과 제2 액티브층(ACT2)이 형성될 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 인듐(In), 갈륨(Ga), 및 산소(O)를 포함하는 산화물 반도체(oxide)로 이루어질 수 있다. 예를 들어, 제1 액티브층(ACT1)과 제2 액티브층(ACT2) 각각은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))로 이루어질 수 있다.
제1 액티브층(ACT1) 상에는 제1 게이트 절연막(131)이 형성될 수 있다. 제1 게이트 절연막(131)은 제1 액티브층(ACT1)의 일부 영역 상에 배치될 수 있다. 제1 게이트 절연막(131)은 무기막, 예를 들어 실리콘 산화막으로 형성될 수 있다.
제1 게이트 절연막(131) 상에는 제1 게이트 전극(G1)이 형성될 수 있다. 제1 방향(DR1)에서 제1 게이트 전극(G1)과 중첩하는 제1 액티브층(ACT1)의 일부 영역은 제1 채널 영역(CP1)으로 정의될 수 있다. 제1 소스 영역(SP1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)에서 제1 채널 영역(CH1)의 일 측에 배치되고, 제1 드레인 영역(DP1)은 제1 채널 영역(CH1)의 타 측에 배치될 수 있다. 제1 방향(DR1)은 기판(SUB)의 두께 방향이고, 제2 방향(DR2)은 제1 방향(DR1)과 직교하는 방향일 수 있다. 제1 게이트 전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 액티브층(ACT2)과 제1 게이트 전극(G1) 상에는 제2 게이트 절연막(132)이 형성될 수 있다. 제2 게이트 절연막(132)은 제2 액티브층(ACT2)의 일부 영역 상에 배치될 수 있다. 제2 게이트 절연막(132)은 제1 게이트 전극(G1)의 상면과 측면들 상에 배치될 수 있다. 제2 게이트 절연막(132)은 제1 게이트 절연막(131)의 측면들 상에 배치될 수 있다. 제2 게이트 절연막(132)은 제1 소스 영역(SP1)의 일부 영역과 제1 드레인 영역(DP1)의 일부 영역 상에 배치될 수 있다. 제1 소스 영역(SP1)의 일부 영역과 제1 드레인 영역(DP1)의 일부 영역은 제1 채널 영역(CP1)에 인접한 영역일 수 있다. 제2 게이트 절연막(132)은 무기막, 예를 들어 실리콘 산화막으로 형성될 수 있다.
제2 게이트 절연막(132) 상에는 제2 게이트 전극(G2)과 커패시터 전극(CE)이 형성될 수 있다. 제2 게이트 전극(G2)과 커패시터 전극(CE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 방향(DR1)에서 제2 게이트 전극(G2)과 중첩하는 제2 액티브층(ACT2)의 일부 영역은 제2 채널 영역(CP2)으로 정의될 수 있다. 제2 소스 영역(SP2)은 제2 채널 영역(CP2)의 일 측에 배치되고, 제2 드레인 영역(DP2)은 제2 채널 영역(CP2)의 타 측에 배치될 수 있다.
커패시터 전극(CE)은 제1 방향(DR1)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 커패시터 전극(CE)은 제1 구동 전압 배선(VDDL)과 연결되는 제1 커패시터(C1)의 일 전극일 수 있다. 커패시터 전극(CE)은 제1 게이트 전극(G1)의 상면 상에 배치되는 제2 게이트 절연막(132)의 상면 상에 배치될 수 있다. 커패시터 전극(CE)은 제1 게이트 전극(G1)의 측면들 상에 배치되는 제2 게이트 절연막(132)의 측면들 상에 배치될 수 있다. 커패시터 전극(CE)은 제1 방향(DR1)에서 제1 게이트 전극(G1)의 상면과 중첩할 수 있다. 커패시터 전극(CE)은 제2 방향(DR2)에서 제1 게이트 전극(G1)의 측면들과 중첩할 수 있다.
한편, 제1 트랜지스터(T1)는 구동 트랜지스터이므로, 제1 트랜지스터(T1)의 구동 전압 범위는 넓은 것이 바람직하다. 제1 트랜지스터(T1)의 구동 전압 범위는 미리 정해진 제1 구동 전류를 흐르게 하는 제1 전압부터 미리 정해진 제2 구동 전류를 흐르게 하는 제2 전압까지의 전압 범위를 가리킨다. 이때, 제1 구동 전류는 1㎁이고, 제2 구동 전류는 500㎁일 수 있다.
제1 게이트 절연막(131)의 침입형 산소(oxygen interstitial)는 제1 채널 영역(CP1)의 전자를 트랩(trap)하는 역할을 한다. 제1 게이트 절연막(131)에 존재하는 수소는 침입형 산소와 결합하므로, 제1 게이트 절연막(131)의 수소 농도가 낮을수록 제1 채널 영역(CP1)에서 침입형 산소에 의한 전자 트랩이 늘어날 수 있다. 또한, 제1 게이트 절연막(131)의 수소 농도가 높을수록 제1 채널 영역(CP1)에서 침입형 산소에 의한 전자 트랩이 줄어들 수 있다.
제1 게이트 절연막(131)의 수소 농도가 제1 수소 농도인 경우, 침입형 산소에 의한 전자 트랩이 많아지므로, 제1 트랜지스터(T1)의 구동 전류 곡선의 기울기는 도 5의 (A)와 같이 완만할 수 있다. 그러므로, 제1 트랜지스터(T1)의 구동 전압 범위가 넓어질 수 있다.
이에 비해, 제1 게이트 절연막(131)의 수소 농도가 제1 수소 농도보다 높은 제2 수소 농도인 경우, 침입형 산소에 의한 전자 트랩이 적어지므로, 제1 트랜지스터(T1)의 구동 전류 곡선의 기울기는 도 5의 (B)와 같이 가파를 수 있다. 그러므로, 제1 트랜지스터(T1)의 구동 전압 범위가 좁아질 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터이므로, 구동 전압 범위가 넓은 것이 바람직하다. 그러므로, 제1 게이트 절연막(131)의 수소 농도는 5×1020 atom/cm2 보다 작을 수 있다.
이에 비해, 제2 트랜지스터(T2)는 스위칭 트랜지스터이므로, 제2 트랜지스터(T2)의 구동 전압 범위는 넓을 필요가 없다. 그러므로, 제2 게이트 절연막(132)의 수소 농도는 5×1020 atom/cm3 이상일 수 있다. 즉, 제1 게이트 절연막(131)의 수소 농도가 제2 게이트 절연막(132)의 수소 농도보다 낮을 수 있다.
또한, 제1 게이트 전극(G1)과 제1 액티브층(ACT1) 사이의 거리가 멀수록 제1 트랜지스터(T1)의 구동 전압 범위는 넓어질 수 있다. 이에 비해, 제2 트랜지스터(T2)는 스위칭 트랜지스터이므로, 제2 트랜지스터(T2)의 구동 전압 범위는 넓을 필요가 없다. 그러므로, 제1 게이트 절연막(131)의 최소 두께(d1)는 제2 게이트 절연막(132)의 최소 두께(d2)보다 두꺼울 수 있다.
제2 게이트 전극(G2)과 커패시터 전극(CE) 상에는 층간 절연막(140)이 형성될 수 있다. 층간 절연막(140)은 제1 소스 영역(SP1)의 일부 영역을 제외한 나머지 영역과 제1 드레인 영역(DP1)의 일부 영역을 제외한 나머지 영역 상에 배치될 수 있다. 층간 절연막(140)은 제2 액티브층(ACT2)의 제2 소스 영역(SP2)과 제2 드레인 영역(DP2) 상에 배치될 수 있다. 층간 절연막(140)은 제1 액티브층(ACT1)과 제2 액티브층(ACT2)에 의해 덮이지 않은 버퍼막(BF) 상에 배치될 수 있다. 층간 절연막(140)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막, 실리콘 옥시 나이트라이드층, 티타늄 산화막, 또는 알루미늄 산화막으로 형성될 수 있다.
층간 절연막(140) 상에는 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제1 구동 전압 배선(VDDL)이 형성될 수 있다. 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 커패시터 전극(CE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 콘택홀(CT1)은 층간 절연막(140)을 관통하여 제1 액티브층(ACT1)의 제1 소스 영역(SP1)을 노출하는 홀일 수 있다. 제1 소스 전극(S1)은 제1 콘택홀(CT1)을 통해 제1 소스 영역(SP1)에 접속될 수 있다.
제2 콘택홀(CT2)은 층간 절연막(140)을 관통하여 제1 액티브층(ACT1)의 제1 드레인 영역(DP1)을 노출하는 홀일 수 있다. 제1 드레인 전극(D1)은 제2 콘택홀(CT2)을 통해 제1 드레인 영역(DP1)에 접속될 수 있다.
제3 콘택홀(CT3)은 층간 절연막(140)을 관통하여 커패시터 전극(CE)을 노출하는 홀일 수 있다. 제1 구동 전압 배선(VDDL)은 제3 콘택홀(CT3)을 통해 커패시터 전극(CE)에 접속될 수 있다.
제4 콘택홀(CT4)은 층간 절연막(140)을 관통하여 제2 액티브층(ACT2)의 제2 소스 영역(SP2)을 노출하는 홀일 수 있다. 제2 소스 전극(S2)은 제4 콘택홀(CT4)을 통해 제2 소스 영역(SP2)에 접속될 수 있다.
제5 콘택홀(CT5)은 층간 절연막(140)을 관통하여 제2 액티브층(ACT2)의 제2 드레인 영역(DP2)을 노출하는 홀일 수 있다. 제2 드레인 전극(D2)은 제5 콘택홀(CT5)을 통해 제2 드레인 영역(DP2)에 접속될 수 있다.
제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제1 구동 전압 배선(VDDL) 상에는 보호막(150)이 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막, 실리콘 옥시 나이트라이드층, 티타늄 산화막, 또는 알루미늄 산화막으로 형성될 수 있다.
보호막(150) 상에는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)로 인한 높낮이 차이를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 4에서는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
평탄화막(160) 상에는 발광 소자(EML)의 제1 전극(171)과 화소 정의막(180)이 형성된다.
평탄화막(160)을 관통하여 제5 트랜지스터(T5)의 제5 드레인 전극을 노출하는 제6 콘택홀이 형성될 수 있다. 제1 전극(171)은 제6 콘택홀을 통해 제5 트랜지스터(T5)의 제5 드레인 전극에 접속될 수 있다. 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 반사율이 높은 금속물질로 형성될 수 있다. 예를 들어, 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO) 로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 또는, 제1 전극(171)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성될 수도 있다.
화소 정의막(180)은 서브 화소(PX)들 각각의 발광 영역(EA)을 정의하는 역할을 하기 위해 평탄화막(160) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 이를 위해, 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 서브 화소(PX)들 각각의 발광 영역(EA)은 제1 전극(171), 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 전극(171)과 화소 정의막(180) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 전극(173)은 발광층(172) 상에 형성된다. 제2 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 서브 화소(PX)들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 전극(173) 상에는 봉지막(190)이 형성될 수 있다. 봉지막(190)은 발광층(172)과 제2 전극(173)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지막(190)은 먼지와 같은 이물질로부터 발광층(172)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
또는, 제2 전극(173) 상에는 봉지막(190) 대신에 기판이 배치될 수 있으며, 제2 전극(173)과 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
도 4에 도시된 실시예에 의하면, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 제1 게이트 전극(G1) 사이의 제1 게이트 절연막(131)의 수소 농도를 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 제2 게이트 전극(G2) 사이의 제2 게이트 절연막(132)의 수소 농도보다 낮게 한다. 제1 게이트 절연막(131)의 수소 농도가 낮을수록 제1 게이트 절연막(131)의 침입형 산소에 의한 전자 트랩이 늘어날 수 있다. 그러므로, 제1 트랜지스터(T1)의 구동 전압 범위가 넓어질 수 있다.
또한, 도 4에 도시된 실시예에 의하면, 제1 게이트 절연막(131)의 최소 두께(d1)는 제2 게이트 절연막(132)의 최소 두께(d2)보다 두꺼울 수 있다. 이로 인해, 제1 게이트 전극(G1)과 제1 액티브층(ACT1) 사이의 거리가 멀어지므로, 제1 트랜지스터(T1)의 구동 전압 범위는 넓어질 수 있다.
한편, 도 3에 도시된 제3-1 트랜지스터(T3-1), 제3-2 트랜지스터(T-2), 제4-1 트랜지스터(T4-1), 제4-2 트랜지스터(T4-2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 도 4를 결부하여 설명한 제2 트랜지스터(T2)와 실질적으로 동일하게 형성될 수 있다. 따라서, 제3-1 트랜지스터(T3-1), 제3-2 트랜지스터(T-2), 제4-1 트랜지스터(T4-1), 제4-2 트랜지스터(T4-2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)에 대한 설명은 생략한다.
도 6은 제1 트랜지스터와 제2 트랜지스터의 경우, 턴-온 전압에서 흐르는 구동 전류, 턴-오프 전압에서 흐르는 구동 전류, 전자 이동도, 및 구동 전압 범위를 보여주는 표이다.
도 6에서 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 게이트 전극에 인가되는 턴-온 전압은 15V이고, 턴-오프 전압은 0V일 수 있다. 도 5에서, DR은 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 구동 전압 범위일 수 있다. 도 6에서 문턱 전압은 10㎁의 구동 전류가 흐르는 게이트 전압일 수 있다. 도 6에서 제1 트랜지스터(T1)의 제1 채널 영역(CP1)의 채널 길이와 제2 트랜지스터(T2)의 제2 채널 영역(CP2)의 채널 길이는 3.5㎛일 수 있다.
도 6을 참조하면, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 턴-온 전압이 인가되는 경우, 구동 전류는 7.58×10-6A이다. 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 턴-오프 전압이 인가되는 경우, 구동 전류는 4.61×10-11A이다. 제1 트랜지스터(T1)의 전자 이동도는 4.04cm2/V×s이며, 구동 전압 범위(DR)는 3.12V일 수 있다. 제1 트랜지스터(T1)의 문턱 전압(Vth)은 0.30V일 수 있다.
제2 트랜지스터(T2)의 제2 게이트 전극(G2)에 턴-온 전압이 인가되는 경우, 구동 전류는 1.78×10-5A이다. 제2 트랜지스터(T2)의 제2 게이트 전극(G2)에 턴-오프 전압이 인가되는 경우, 구동 전류는 5.75×10-11A이다. 제2 트랜지스터(T2)의 전자 이동도는 12.49cm2/V×s이며, 구동 전압 범위(DR)는 1.88V일 수 있다. 제2 트랜지스터(T2)의 문턱 전압(Vth)은 0.54V일 수 있다.
제1 게이트 절연막(131)의 수소 농도가 제2 게이트 절연막(132)의 수소 농도보다 낮으므로, 제1 트랜지스터(T1)의 제1 채널 영역(CP1)에서 침입형 산소에 의한 전자 트랩이 제2 트랜지스터(T2)의 제2 채널 영역(CP2)에서보다 많을 수 있다. 따라서, 제1 트랜지스터(T1)의 전자 이동도는 제2 트랜지스터(T2)의 전자 이동도보다 낮을 수 있다. 또한, 제1 트랜지스터(T1)의 구동 전류 곡선의 기울기는 제2 트랜지스터(T2)의 구동 전류 곡선의 기울기보다 완만할 수 있으며, 이로 인해 제1 트랜지스터(T1)의 구동 전압 범위(DR)는 제2 트랜지스터(T2)의 구동 전압 범위(DR)보다 넓을 수 있다.
도 7은 도 3의 제1 트랜지스터와 제2 트랜지스터의 일 예를 보여주는 단면도이다.
도 7에서는 기판(SUB) 상에 차광층(BML)이 형성되고, 제1 트랜지스터(T1)의 소스 전극(S1)이 차광층(BML)에 접속되는 것에서 도 4의 실시예와 차이점이 있다.
도 7을 참조하면, 기판(SUB) 상에는 차광층(BML)이 형성될 수 있다. 차광층(BML)은 제1 방향(DR1)에서 제1 액티브층(ACT1)의 제1 채널 영역(CP1)과 중첩할 수 있다. 차광층(BML)으로 인해 기판(SUB)으로부터 입사되는 광이 제1 액티브층(ACT1)의 제1 채널 영역(CP1)에 입사되는 것을 방지할 수 있다. 그러므로, 제1 액티브층(ACT1)의 제1 채널 영역(CP1)에 광으로 인한 누설 전류가 흐르는 것을 방지할 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 차광층(BML) 상에는 버퍼막(BF)이 형성될 수 있다.
제7 콘택홀(CT7)은 층간 절연막(140)과 버퍼막(BF)을 관통하여 차광층(BML)을 노출하는 홀일 수 있다. 제1 소스 전극(S1)은 제7 콘택홀(CT7)을 통해 차광층(BML)에 접속될 수 있다.
제1 소스 전극(S1)이 제7 콘택홀(CT7)을 통해 차광층(BML)과 접속되는 경우, 차광층(BML)과 제1 소스 전극(S1)은 동일한 전압을 갖게 된다. 차광층(BML)과 제1 소스 전극(S1)이 동일한 전위를 갖는 경우, 제1 방향(DR1)에서 차광층(BML)과 인접한 제1 액티브층(ACT1)은 제1 게이트 전극(G1)에 인접한 제1 액티브층(ACT1)에 비해 활성화되지 않을 수 있다. 즉, 제1 액티브층(ACT1)의 제1 채널 영역(CH1)의 전자 이동도는 줄어들며, 제1 트랜지스터(T1)의 구동 전류 곡선의 기울기는 낮아질 수 있다. 이에 따라, 도 8과 같이 제1 소스 전극(S1)이 제7 콘택홀(CT7)을 통해 차광층(BML)과 접속되는 경우, 제1 트랜지스터(T1)의 구동 전압 범위(DR)는 도 4와 같이 차광층(BML)을 포함하지 않는 제1 트랜지스터(T1)의 구동 전압 범위(DR)보다 넓어질 수 있다.
도 8은 제1 트랜지스터의 경우, 제1 트랜지스터와 제2 트랜지스터의 경우, 턴-온 전압에서 흐르는 구동 전류, 턴-오프 전압에서 흐르는 구동 전류, 전자 이동도, 및 구동 전압 범위를 보여주는 표이다.
도 8에서 제1 트랜지스터(T1)의 게이트 전극에 인가되는 턴-온 전압은 15V이고, 턴-오프 전압은 0V일 수 있다. 도 8에서, DR은 제1 트랜지스터(T1)의 구동 전압 범위일 수 있다. 도 8에서 문턱 전압은 10㎁의 구동 전류가 흐르는 게이트 전압일 수 있다. 도 8에서 제1 트랜지스터(T1)의 제1 채널 영역(CP1)의 채널 길이와 제2 트랜지스터(T2)의 제2 채널 영역(CP2)의 채널 길이는 3.5㎛일 수 있다.
도 8을 참조하면, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 턴-온 전압이 인가되는 경우, 구동 전류는 6.33×10-6A이다. 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 턴-오프 전압이 인가되는 경우, 구동 전류는 2.54×10-13A이다. 또한, 제1 트랜지스터(T1)의 전자 이동도는 3.20cm2/V×s이며, 구동 전압 범위(DR)는 3.54V일 수 있다. 제1 트랜지스터(T1)의 문턱 전압(Vth)은 1.07V일 수 있다.
제1 액티브층(ACT1)의 제1 채널 영역(CP1)의 하부에 배치되는 차광층(BML)을 제1 소스 전극(S1)에 연결함으로써, 제1 액티브층(ACT1)의 제1 채널 영역(CH1)의 전자 이동도는 줄어들며, 제1 트랜지스터(T1)의 구동 전류 곡선의 기울기는 낮아질 수 있다. 이에 따라, 제1 소스 전극(S1)이 차광층(BML)과 접속되는 경우 제1 트랜지스터(T1)의 구동 전압 범위(DR)는 차광층(BML)을 포함하지 않는 제1 트랜지스터(T1)의 구동 전압 범위(DR)보다 넓어질 수 있다.
도 9는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 10 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 제1 트랜지스터와 제2 트랜지스터의 단면도들이다.
이하에서는, 도 9 내지 도 19를 결부하여 일 실시예에 따른 표시 장치의 제조 방법을 상세히 설명한다.
첫 번째로, 도 10과 같이 기판(SUB) 상에 버퍼막(BF)을 형성하고, 버퍼막(BF) 상에 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 형성한다. (도 9의 S101)
구체적으로, 버퍼막(BF)은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
그리고 나서, 액티브 물질층이 버퍼막(BF) 상에 형성되고, 포토 레지스트 패턴이 액티브 물질층 상에 형성될 수 있다. 액티브 물질층은 인듐(In), 갈륨(Ga), 및 산소(O)를 포함하는 산화물 반도체(oxide)일 수 있다. 예를 들어, 액티브 물질층은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))로 이루어질 수 있다. 액티브 물질층은 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
그리고 나서, 포토 레지스트 패턴에 의해 덮이지 않은 액티브 물질층을 식각하여 제1 액티브층(ACT1)과 제2 액티브층(ACT2)을 형성한다. 그리고 나서, 스트립(strip) 공정으로 포토 레지스트 패턴을 제거할 수 있다.
두 번째로, 도 11 내지 도 13과 같이 제1 트랜지스터(T1)의 제1 액티브층(ACT1)의 일부 영역 상에 제1 게이트 절연막(131)을 형성하고, 제1 게이트 절연막(131) 상에 제1 게이트 전극(G1)을 형성한다. (도 9의 S102)
구체적으로, 도 11과 같이 제1 게이트 절연 물질층(131’)이 제1 액티브층(ACT1)과 제2 액티브층(ACT2) 상에 형성될 수 있다. 또한, 제1 게이트 절연 물질층(131’)은 제1 액티브층(ACT1)과 제2 액티브층(ACT2)에 의해 덮이지 않은 버퍼막(BF) 상에 형성될 수 있다. 제1 게이트 절연 물질층(131’)은 무기막, 예를 들어 실리콘 산화막으로 형성될 수 있다. 제1 게이트 절연 물질층(131’)은 PECVD법을 이용하여 형성될 수 있다.
그리고 나서, 제1 게이트 금속층(GM1)이 제1 게이트 절연 물질층(131’) 상에 형성될 수 있다. 제1 게이트 금속층(GM1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 게이트 금속층(GM1)은 스퍼터링법 또는 MOCVD법을 이용하여 형성될 수 있다.
그리고 나서, 포토 레지스트 패턴(PR1)이 제1 게이트 금속층(GM1) 상에 형성될 수 있다. 포토 레지스트 패턴(PR1)은 제1 방향(DR1)에서 제1 액티브층(ACT1)의 일부 영역과 중첩할 수 있다.
그리고 나서, 도 12와 같이 포토 레지스트 패턴(PR1)을 마스크로 하여 제1 게이트 금속층(GM1)을 습식 또는 건식 식각하여 제1 게이트 전극(G1)을 형성할 수 있다. 그리고 나서, 제1 게이트 전극(G1)을 마스크로 하여 제1 게이트 절연 물질층(131’)을 건식 식각함으로써 제1 게이트 절연막(131)을 형성할 수 있다. 이때, 제1 게이트 절연막(131)에 의해 덮이지 않은 제1 액티브층(ACT1)의 일부 영역은 건식 식각 공정의 플라즈마에 노출되어 제1 소스 영역(SP1)으로 도체화될 수 있다. 또한, 제1 게이트 절연막(131)에 의해 덮이지 않은 제1 액티브층(ACT1)의 다른 일부 영역은 건식 식각 공정의 플라즈마에 노출되어 제1 드레인 영역(DP1)으로 도체화될 수 있다.
그리고 나서, 도 13과 같이 스트립(strip) 공정으로 포토 레지스트 패턴(PR1)을 제거할 수 있다.
세 번째로, 도 14 내지 도 18과 같이 제2 트랜지스터(T2)의 제2 액티브층(ACT2)의 일부 영역 상에 제2 게이트 절연막(132)과 제2 게이트 전극(G2)을 형성하고, 제1 트랜지스터(T1)의 제1 게이트 전극(G1) 상에 제2 게이트 절연막(132)과 커패시터 전극(CE)을 형성한다. (도 9의 S103)
구체적으로, 도 14와 같이 제2 게이트 절연 물질층(132’)은 제1 게이트 전극(G1) 상에 형성될 수 있다. 또한, 제2 게이트 절연 물질층(132’)은 제1 게이트 절연막(131)의 측면들 상에 형성될 수 있다. 또한, 제2 게이트 절연 물질층(132’)은 제1 게이트 절연막(131)에 의해 덮이지 않은 제1 액티브층(ACT1) 상에 형성될 수 있다. 또한, 제2 게이트 절연 물질층(132’)은 제2 액티브층(ACT2) 상에 형성될 수 있다. 또한, 제2 게이트 절연 물질층(132’)은 제1 액티브층(ACT1)과 제2 액티브층(ACT2)에 의해 덮이지 않은 버퍼막(BF) 상에 형성될 수 있다. 제2 게이트 절연 물질층(132’)은 무기막, 예를 들어 실리콘 산화막으로 형성될 수 있다. 제2 게이트 절연 물질층(132’)은 PECVD법을 이용하여 형성될 수 있다.
그리고 나서, 도 14와 같이 산소 공급층(133)이 제2 게이트 절연 물질층(132’) 상에 형성될 수 있다. 산소 공급층(133) 증착 공정에서 산소 플라즈마에 의해 제2 게이트 절연 물질층(132’)에 산소가 공급되며, 산소 공급층(133) 증착 후 열처리 공정을 통해 제2 액티브층(ACT2)에 산소가 공급될 수 있다. 이로 인해, 제1 게이트 절연막(131)을 형성하기 위한 건식 식각 공정의 플라즈마에 노출되어 도체화된 제2 액티브층(ACT2)을 다시 반도체층으로 형성할 수 있다.
산소 공급층(133)은 제2 액티브층(ACT2)과 동일한 물질로 이루어질 수 있다. 산소 공급층(133)은 인듐(In), 갈륨(Ga), 및 산소(O)를 포함하는 산화물 반도체(oxide)일 수 있다. 예를 들어, 산소 공급층(133)은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))로 이루어질 수 있다. 산소 공급층(133)은 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
그리고 나서, 도 15와 같이 산소 공급층(133)을 습식 식각하여 제거한다.
그리고 나서, 도 16과 같이 제2 게이트 금속층(GM2)이 제2 게이트 절연 물질층(132’) 상에 형성될 수 있다. 제2 게이트 금속층(GM2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 게이트 금속층(GM2)은 스퍼터링법 또는 MOCVD법을 이용하여 형성될 수 있다.
그리고 나서, 포토 레지스트 패턴(PR2)이 제2 게이트 금속층(GM2) 상에 형성될 수 있다. 포토 레지스트 패턴(PR2)은 제1 방향(DR1)에서 제2 액티브층(ACT2)의 일부 영역과 중첩할 수 있다. 포토 레지스트 패턴(PR2)은 제1 방향(DR1)에서 제1 게이트 전극(G1)과 중첩할 수 있다.
그리고 나서, 도 17과 같이 포토 레지스트 패턴(PR2)에 의해 덮이지 않은 제2 게이트 금속층(GM2)을 습식 또는 건식 식각하여 제2 게이트 전극(G2)과 커패시터 전극(CE)을 형성할 수 있다. 그리고 나서, 제2 게이트 전극(G2)과 커패시터 전극(CE)을 마스크로 하여 제2 게이트 절연 물질층(132’)을 건식 식각함으로써 제2 게이트 절연막(132)을 형성할 수 있다. 이때, 제2 게이트 절연막(132)에 의해 덮이지 않은 제2 액티브층(ACT2)의 일부 영역은 건식 식각 공정의 플라즈마에 노출되어 제2 소스 영역(SP2)으로 도체화될 수 있다. 또한, 제2 게이트 절연막(132)에 의해 덮이지 않은 제2 액티브층(ACT2)의 다른 일부 영역은 건식 식각 공정의 플라즈마에 노출되어 제2 드레인 영역(DP2)으로 도체화될 수 있다.
그리고 나서, 도 18과 같이 스트립(strip) 공정으로 포토 레지스트 패턴(PR2)을 제거할 수 있다.
네 번째로, 도 19와 같이 제2 트랜지스터(T2)의 제2 게이트 전극(G2)과 커패시터 전극(CE) 상에 층간 절연막(140)을 형성하고, 층간 절연막(140)에 콘택홀들(CT1, CT2, CT3, CT4, CT5)을 형성한다. (도 9의 S104)
구체적으로, 도 19와 같이 층간 절연막(140)은 제2 트랜지스터(T2)의 제2 게이트 전극(G2)과 커패시터 전극(CE) 상에 형성된다. 또한, 층간 절연막(140)은 제2 게이트 절연막(132)의 측면들 상에 형성된다. 또한, 층간 절연막(140)은 제2 게이트 절연막(132)에 의해 덮이지 않은 제1 액티브층(ACT1)과 제2 액티브층(ACT2) 상에 형성된다. 또한, 층간 절연막(140)은 제1 액티브층(ACT1)과 제2 액티브층(ACT2)에 의해 덮이지 않은 버퍼막(BF) 상에 형성될 수 있다. 층간 절연막(140)은 무기막, 예를 들어 실리콘 산화막으로 형성될 수 있다. 층간 절연막(140)은 PECVD법을 이용하여 형성될 수 있다.
그리고 나서, 포토 레지스트 패턴이 층간 절연막(140) 상에 형성될 수 있다. 그리고 나서, 층간 절연막(140)을 식각하여 콘택홀들(CT1, CT2, CT3, CT4, CT5)을 형성하며, 스트립(strip) 공정으로 포토 레지스트 패턴(PR2)을 제거할 수 있다.
제1 콘택홀(CT1)은 층간 절연막(140)을 관통하여 제1 액티브층(ACT1)의 제1 소스 영역(SP1)을 노출하는 홀일 수 있다. 제2 콘택홀(CT2)은 층간 절연막(140)을 관통하여 제1 액티브층(ACT1)의 제1 드레인 영역(DP1)을 노출하는 홀일 수 있다. 제3 콘택홀(CT3)은 층간 절연막(140)을 관통하여 커패시터 전극(CE)을 노출하는 홀일 수 있다. 제4 콘택홀(CT4)은 층간 절연막(140)을 관통하여 제2 액티브층(ACT2)의 제2 소스 영역(SP2)을 노출하는 홀일 수 있다. 제5 콘택홀(CT5)은 층간 절연막(140)을 관통하여 제2 액티브층(ACT2)의 제2 드레인 영역(DP2)을 노출하는 홀일 수 있다.
다섯 번째로, 도 20과 같이 층간 절연막(140) 상에 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 제2 트랜지스터(T2)의 제2 소스 전극(S2)과 제2 드레인 전극(D2), 및 제1 구동 전압 배선(VDDL)을 형성한다. (도 9의 S105)
구체적으로, 층간 절연막(140) 상에 소스 드레인 금속층(SDM)을 형성한다. 소스 드레인 금속층(SDM)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 소스 드레인 금속층(SDM)은 스퍼터링법 또는 MOCVD법을 이용하여 형성될 수 있다.
그리고 나서, 포토 레지스트 패턴이 소스 드레인 금속층(SDM) 상에 형성될 수 있다. 포토 레지스트 패턴에 의해 덮이지 않은 소스 드레인 금속층(SDM)을 식각하여 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제1 구동 전압 배선(VDDL)을 형성하며, 스트립(strip) 공정으로 포토 레지스트 패턴을 제거할 수 있다. 제1 소스 전극(S1)은 제1 콘택홀(CT1)을 통해 제1 소스 영역(SP1)에 접속될 수 있다. 제1 드레인 전극(D1)은 제2 콘택홀(CT2)을 통해 제1 드레인 영역(DP1)에 접속될 수 있다. 제1 구동 전압 배선(VDDL)은 제3 콘택홀(CT3)을 통해 커패시터 전극(CE)에 접속될 수 있다. 제2 소스 전극(S2)은 제4 콘택홀(CT4)을 통해 제2 소스 영역(SP2)에 접속될 수 있다. 제2 드레인 전극(D2)은 제5 콘택홀(CT5)을 통해 제2 드레인 영역(DP2)에 접속될 수 있다.
여섯 번째로, 도 21과 같이 보호막(150)과 평탄화막(160)을 형성하고, 평탄화막(160) 상에 제1 전극(171), 화소 정의막(180), 발광층(172), 및 제2 전극(173)을 형성하며, 제2 전극(173) 상에 봉지막(190)을 형성한다. (도 9의 S106)
구체적으로, 도 21과 같이 보호막(150)은 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제1 구동 전압 배선(VDDL) 상에 형성될 수 있다. 또한, 보호막(150)은 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제1 구동 전압 배선(VDDL)에 의해 덮이지 않은 층간 절연막(140) 상에 형성될 수 있다. 보호막(150)은 PECVD법을 이용하여 형성될 수 있다.
그리고 나서, 평탄화막(160)이 보호막(150) 상에 형성되며, 평탄화막(160)과 보호막(150)을 관통하여 제1 드레인 전극(D1)을 노출하는 제6 콘택홀(CT6)이 형성될 수 있다.
그리고 나서, 평탄화막(160) 상에 제1 금속층(ML1)을 형성한다. 상부 발광 구조에서 제1 금속층(ML1)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)으로 형성될 수 있다. 또는, 제1 금속층(ML1)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성될 수도 있다. 제1 금속층(ML1)은 스퍼터링법 또는 MOCVD법을 이용하여 형성될 수 있다.
그리고 나서, 포토 레지스트 패턴이 제1 금속층(ML1) 상에 형성될 수 있다. 포토 레지스트 패턴에 의해 덮이지 않은 제1 금속층(ML1)을 식각하여 제1 전극(171)을 형성할 수 있다. 제1 전극(171)은 제6 콘택홀(CT6)을 통해 제5 트랜지스터(T5)의 제5 드레인 전극에 접속될 수 있다.
그리고 나서, 제1 전극(171)의 가장자리를 덮도록 화소 정의막(180)이 형성될 수 있다.
그리고 나서, 화소 정의막(180)에 의해 덮이지 않은 제1 전극(171)과 화소 정의막(180) 상에 발광층(172)이 형성될 수 있다. 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
그리고 나서, 발광층(172) 상에 제2 전극(173)이 형성될 수 있다.
그리고 나서, 제2 전극(173) 상에는 봉지막(190)이 형성될 수 있다. 봉지막(190)은 발광층(172)과 제2 전극(173)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지막(190)은 먼지와 같은 이물질로부터 발광층(172)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
또는, 제2 전극(173) 상에는 봉지막(190) 대신에 기판이 배치될 수 있으며, 제2 전극(173)과 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
도 22는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 23 내지 도 25는 도 22의 S201, S204 및 S205 단계들을 보여주는 제1 트랜지스터와 제2 트랜지스터의 단면도들이다.
이하에서는 도 22 내지 도 25를 결부하여 일 실시예에 따른 표시 장치의 제조 방법을 상세히 설명한다.
첫 번째로, 도 23과 같이 기판(SUB) 상에 차광층(BML)을 형성하고, 차광층(BML) 상에 버퍼막(BF)을 형성하며, 버퍼막(BF) 상에 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 형성한다. (도 22의 S201)
구체적으로, 차광 물질층(BML’)이 기판(SUB) 상에 형성될 수 있다. 차광 물질층(BML’)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 게이트 금속층(GM1)은 스퍼터링법 또는 MOCVD법을 이용하여 형성될 수 있다.
그리고 나서, 차광 물질층(BML’) 상에 포토 레지스트 패턴이 형성되며, 포토 레지스트 패턴에 의해 덮이지 않은 차광 물질층(BML’)을 식각하여 차광층(BML)을 형성할 수 있다.
그리고 나서, 버퍼막(BF)이 차광층(BML) 상에 형성될 수 있다. 버퍼막(BF)은 차광층(BML)에 의해 덮이지 않은 기판(SUB) 상에 형성될 수 있다.
한편, 도 22의 S201 단계의 버퍼막(BF) 상에 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 형성하는 것은 도 9의 S101 단계와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
또한, 도 22의 S202 및 S203 단계들은 도 9의 S102 및 S103 단계들과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
네 번째로, 도 24와 같이 제2 트랜지스터(T2)의 제2 게이트 전극(G2)과 커패시터 전극(CE) 상에 층간 절연막(140)을 형성하고, 층간 절연막(140)에 콘택홀들(CT1, CT2, CT3, CT4, CT5, CT7)을 형성한다. (도 22의 S204)
도 22의 S204 단계는 제7 콘택홀(CT7)을 제외하고는 도 9의 S104 단계와 실질적으로 동일하다.
제7 콘택홀(CT7)은 층간 절연막(140)과 버퍼막(BF)을 관통하여 차광층(BML)을 노출하는 홀일 수 있다.
다섯 번째로, 도 25와 같이 층간 절연막(140) 상에 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 제2 트랜지스터(T2)의 제2 소스 전극(S2)과 제2 드레인 전극(D2), 및 제1 구동 전압 배선(VDDL)을 형성한다. (도 22의 S205)
도 22의 S205 단계는 제1 소스 전극(S1)이 제7 콘택홀(CT7)을 통해 차광층(BML)에 접속되는 것을 도 9의 S105 단계와 실질적으로 동일하다.
또한, 도 22의 S206 단계는 도 9의 S106 단계와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
131: 제1 게이트 절연막 131’: 제1 게이트 절연 물질층
132: 제2 게이트 절연막 132’: 제2 게이트 절연 물질층
133: 산소 공급층 140: 층간 절연막
150: 보호막 160: 평탄화막
171: 제1 전극 172: 발광층
173: 제2 전극 180: 화소 정의막
190: 봉지막 SUB: 기판
BF: 버퍼막 G1: 제1 게이트 전극
G2: 제2 게이트 전극 ACT1: 제1 액티브층
ACT2: 제2 액티브층 S1: 제1 소스 전극
S2: 제2 소스 전극 D1: 제1 드레인 전극
D2: 제2 드레인 전극 T1: 제1 트랜지스터
T2: 제2 트랜지스터 CE: 커패시터 전극

Claims (26)

  1. 기판;
    상기 기판 상에 배치되는 제1 트랜지스터의 제1 액티브층과 제2 트랜지스터의 제2 액티브층;
    상기 제1 액티브층 상에 배치되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되는 제1 게이트 전극;
    상기 제2 액티브층 상에 배치되는 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 배치되는 제2 게이트 전극을 포함하며,
    상기 제1 게이트 절연막의 수소 농도는 상기 제2 게이트 절연막의 수소 농도보다 낮은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 절연막의 최소 두께는 상기 제2 게이트 절연막의 최소 두께보다 두꺼운 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 전극 상에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 전극의 상면과 측면들 상에 배치되는 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막의 측면들 상에 배치되는 표시 장치.
  6. 제3 항에 있어서,
    상기 제2 게이트 절연막 상에 배치되며, 상기 기판의 두께 방향인 제1 방향에서 상기 제1 게이트 전극과 중첩하는 커패시터 전극을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 커패시터 전극은 상기 제2 게이트 절연막의 상면 상에 배치되고, 상기 제2 게이트 절연막의 측면들 각각의 일부 영역에 배치되는 표시 장치.
  8. 제7 항에 있어서,
    상기 커패시터 전극은 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 게이트 전극과 중첩하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 액티브층은 제1 채널 영역, 상기 제1 채널 영역의 일 측에 배치되는 제1 소스 영역, 및 상기 제1 채널 영역의 타 측에 배치되는 제1 드레인 영역을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 채널 영역 상에 배치되고, 상기 제2 게이트 절연막은 상기 제1 소스 영역의 일부 영역과 상기 제1 드레인 영역의 일부 영역 상에 배치되는 표시 장치.
  11. 제9 항에 있어서,
    상기 커패시터 전극 상에 배치되는 층간 절연막;
    상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제1 콘택홀을 통해 상기 제1 소스 영역의 나머지 영역에 접속되는 제1 소스 전극; 및
    상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제2 콘택홀을 통해 상기 제1 드레인 영역의 나머지 영역에 접속되는 제1 드레인 전극을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 기판 상에 배치되며, 상기 제1 방향에서 상기 제1 채널 영역과 중첩하는 차광층; 및
    상기 차광층과 상기 제1 액티브층 사이에 배치되는 버퍼막을 더 포함하며,
    상기 제1 소스 전극은 상기 층간 절연막과 상기 버퍼막을 관통하는 콘택홀을 통해 상기 차광층과 접속되는 표시 장치.
  13. 제11 항에 있어서,
    상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제3 콘택홀을 통해 상기 커패시터 전극에 접속되는 전원 배선을 더 포함하는 표시 장치.
  14. 제9 항에 있어서,
    상기 제2 액티브층은 제2 채널 영역, 상기 제2 채널 영역의 일 측에 배치되는 제2 소스 영역, 및 상기 제2 채널 영역의 타 측에 배치되는 제2 드레인 영역을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 게이트 절연막은 상기 제2 채널 영역 상에 배치되는 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 게이트 전극 상에 배치되는 층간 절연막;
    상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제4 콘택홀을 통해 상기 제2 소스 영역의 나머지 영역에 접속되는 제2 소스 전극; 및
    상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 제5 콘택홀을 통해 상기 제2 드레인 영역의 나머지 영역에 접속되는 제2 드레인 전극을 더 포함하는 표시 장치.
  17. 제1 항에 있어서,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 실리콘 산화막을 포함하는 표시 장치.
  18. 제1 항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층은 인듐, 갈륨, 및 산소를 포함하는 산화물 반도체로 이루어진 표시 장치.
  19. 스캔 배선 및 상기 스캔 배선과 교차하는 데이터 배선에 접속되는 화소를 구비하고,
    상기 화소는 발광 소자, 게이트 전극에 인가되는 데이터 전압에 따라 상기 발광 소자로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 및 상기 스캔 배선의 스캔 신호에 의해 턴-온되어 상기 데이터 배선의 데이터 전압을 상기 제1 트랜지스터의 게이트 전극에 인가하는 제2 트랜지스터를 포함하며,
    상기 제1 트랜지스터의 구동 전압 범위는 상기 제2 트랜지스터의 구동 전압 범위보다 넓은 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 트랜지스터의 전자 이동도는 상기 제2 트랜지스터의 전자 이동도보다 낮은 표시 장치.
  21. 제19 항에 있어서,
    상기 제1 트랜지스터의 문턱 전압은 상기 제1 트랜지스터의 문턱전압보다 낮은 표시 장치.
  22. 제19 항에 있어서,
    상기 제1 트랜지스터의 액티브층과 게이트 전극 사이에 배치되는 제1 게이트 절연막의 수소 농도는 상기 제1 트랜지스터의 액티브층과 게이트 전극 사이에 배치되는 제2 게이트 절연막의 수소 농도보다 낮은 표시 장치.
  23. 기판 상에 제1 트랜지스터의 제1 액티브층과 제2 트랜지스터의 제2 액티브층을 형성하는 단계;
    상기 제1 액티브층의 제1 채널 영역 상에 제1 게이트 절연막을 형성하고, 상기 제1 게이트 절연막 상에 상기 기판의 두께 방향인 제1 방향에서 상기 제1 채널 영역과 중첩하는 상기 제1 트랜지스터의 제1 게이트 전극을 형성하는 단계; 및
    상기 제2 액티브층의 제2 채널 영역과 상기 제1 게이트 전극 상에 제2 게이트 절연막을 형성하고, 상기 제2 게이트 절연막 상에 상기 제1 방향에서 상기 제2 채널 영역과 중첩하는 상기 제2 트랜지스터의 제2 게이트 전극을 형성하는 단계를 포함하며,
    상기 제1 게이트 절연막의 수소 농도는 상기 제2 게이트 절연막의 수소 농도보다 낮은 표시 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 게이트 절연막의 최소 두께는 상기 제2 게이트 절연막의 최소 두께보다 두꺼운 표시 장치의 제조 방법.
  25. 제23 항에 있어서,
    상기 제2 게이트 절연막 상에 상기 제2 트랜지스터의 제2 게이트 전극을 형성하는 단계는,
    상기 제2 게이트 절연막 상에서 상기 제1 방향에서 상기 제1 게이트 전극과 중첩하는 커패시터 전극을 형성하는 표시 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 커패시터 전극은 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 게이트 전극과 중첩하는 표시 장치의 제조 방법.
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