KR20210053559A - 스트레쳐블 표시 장치 - Google Patents

스트레쳐블 표시 장치 Download PDF

Info

Publication number
KR20210053559A
KR20210053559A KR1020190139302A KR20190139302A KR20210053559A KR 20210053559 A KR20210053559 A KR 20210053559A KR 1020190139302 A KR1020190139302 A KR 1020190139302A KR 20190139302 A KR20190139302 A KR 20190139302A KR 20210053559 A KR20210053559 A KR 20210053559A
Authority
KR
South Korea
Prior art keywords
display device
substrates
sub
pattern
disposed
Prior art date
Application number
KR1020190139302A
Other languages
English (en)
Inventor
김은아
정현주
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190139302A priority Critical patent/KR20210053559A/ko
Priority to US17/031,567 priority patent/US11430773B2/en
Priority to CN202011155350.7A priority patent/CN112786638A/zh
Publication of KR20210053559A publication Critical patent/KR20210053559A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/301—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements flexible foldable or roll-able electronic displays, e.g. thin LCD, OLED
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G06F1/1652—Details related to the display arrangement, including those related to the mounting of the display in the housing the display being flexible, e.g. mimicking a sheet of paper, or rollable
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04102—Flexible digitiser, i.e. constructional details for allowing the whole digitising part of a device to be flexed or rolled like a sheet of paper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1426—Driver
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 스트레쳐블 표시 장치에 관한 발명으로, 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 하부 기판, 표시 영역 상에 배치되고, 하부 기판의 모듈러스보다 큰 모듈러스를 갖는 복수의 제1 기판, 복수의 제1 기판 각각에 형성되는 적어도 하나의 트랜지스터, 적어도 하나의 트랜지스터를 덮는 평탄화층, 적어도 하나의 트랜지스터와 전기적으로 연결되고, 평탄화층 상에 형성되는 적어도 하나의 발광 소자 및 적어도 하나의 발광 소자 각각에 부착되는 복수의 접착 패턴을 포함하고, 평탄화층은 적어도 하나의 발광 소자의 측부에 형성되는 적어도 하나의 제1 싱크 패턴을 포함하여, 연신율 저하를 방지할 수 있다.

Description

스트레쳐블 표시 장치{STRETCHABLE DISPLAY DEVICE}
본 발명은 스트레쳐블 표시 장치에 관한 것으로서, 보다 상세하게는 연신율 저하 방지 화소 구조가 적용된 스트레쳐블 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 표시부, 배선 등을 형성하여, 특정 방향으로 신축이 가능하고 다양한 형상으로 변화가 가능하게 제조되는 스트레쳐블 표시 장치가 차세대 표시 장치로 주목받고 있다.
본 발명이 해결하고자 하는 과제는 연신율 저하를 최소화할 수 있는 스트레쳐블 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 발광 소자의 구동 불량을 최소화하는 스트레쳐블 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 스트레쳐블 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 하부 기판, 표시 영역 상에 배치되고, 하부 기판의 모듈러스보다 큰 모듈러스를 갖는 복수의 제1 기판, 복수의 제1 기판 각각에 형성되는 적어도 하나의 트랜지스터, 적어도 하나의 트랜지스터를 덮는 평탄화층, 적어도 하나의 트랜지스터와 전기적으로 연결되고, 평탄화층 상에 형성되는 적어도 하나의 발광 소자 및 적어도 하나의 발광 소자 각각에 부착되는 복수의 접착 패턴을 포함하고, 평탄화층은 적어도 하나의 발광 소자의 측부에 형성되는 적어도 하나의 제1 싱크 패턴을 포함하여, 연신율 저하를 방지할 수 있다.
본 발명의 일 실시예에 따른 스트레쳐블 표시 장치는, 늘어날 수 있는 연성 기판, 연성 기판 상에 서로 이격되어 배치되는 복수의 강성 기판, 복수의 강성 기판에 정의되고, 접착층에 의해 부착되는 발광 소자를 포함하는 복수의 서브 화소, 복수의 서브 화소의 측부에 형성되는 복수의 제1 싱크 패턴, 복수의 제1 싱크 패턴을 연결하는 적어도 하나의 제2 싱크 패턴 및 복수의 서브 화소를 둘러싸는 제3 싱크 패턴을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 발광 소자를 형성할 때, 연신율을 저하시키는 접착 물질이 연성 기판 상으로 넘쳐흐르지 않도록 하여, 스트레쳐블 표시 장치의 연신율 저하를 방지할 수 있다.
본 발명은 발광 소자 측면에 접착 물질이 침투하지 못하도록 하여, 발광 소자의 불량을 방지할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치의 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치의 확대 평면도이다.
도 3은 도 2의 하나의 서브 화소에 대한 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ' 단면도이다.
도 6는 본 발명의 다른 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 7은 도 6의 Ⅶ-Ⅶ' 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 9는 도 8의 Ⅸ-Ⅸ' 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 11a 및 도 11b은 도 10의 XI-XI' 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 13는 도 12의 XIII-XIIII' 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
< 스트레쳐블 표시 장치>
스트레쳐블 표시 장치는 휘거나 늘어나도 화상 표시가 가능한 표시 장치로 지칭될 수 있다. 스트레쳐블 표시 장치는 종래의 일반적인 표시 장치와 비교하여 높은 플렉서빌리티를 가질 수 있다. 이에, 사용자가 스트레쳐블 표시 장치를 휘게 하거나 늘어나게 하는 등, 사용자의 조작에 따라 스트레쳐블 표시 장치의 형상이 자유롭게 변경될 수 있다. 예를 들어, 사용자가 스트레쳐블 표시 장치의 끝단을 잡고 잡아당기는 경우 스트레쳐블 표시 장치는 사용자의 힘에 의해 늘어날 수 있다. 또는, 사용자가 스트레쳐블 표시 장치를 평평하지 않은 벽면에 배치시키는 경우, 스트레쳐블 표시 장치는 벽면의 표면의 형상을 따라 휘어지도록 배치될 수 있다. 또한, 사용자에 의해 가해지는 힘이 제거되는 경우, 스트레쳐블 표시 장치는 다시 본래의 형태로 되돌아올 수 있다.
도 1은 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치의 분해 사시도이다.
도 1을 참조하면, 스트레쳐블 표시 장치(100)는 하부 기판(DS), 복수의 제1 기판(ST1), 복수의 제2 기판(ST2), 복수의 연결 기판(CS), COF(140)(Chip on Flim), 인쇄 회로 기판(PCB) 및 상부 기판(US)을 포함한다.
하부 기판(DS)은 스트레쳐블 표시 장치(100)의 여러 구성요소들을 지지하고 보호하기 위한 기판이다. 하부 기판(DS)은 연성(soft) 기판 또는 플렉서블 기판으로서 휘어지거나 늘어날 수 있는 절연 물질로 구성될 수 있다. 예를 들어, 하부 기판(DS)은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 폴리 우레탄(polyurethane; PU), PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 있으며, 이에, 유연한 성질을 가질 수 있다. 그러나, 하부 기판(DS)의 재질은 이에 제한되는 것은 아니다.
하부 기판(DS)은 플렉서블 기판으로서, 팽창 및 수축이 가역적으로 가능할 수 있다. 또한 탄성 계수(elastic modulus)가 수 MPa 내지 수 백 MPa일 수 있으며, 예를 들어, 0.5 MPa 내지 1 MPa일 수 있다. 그리고, 하부 기판(DS)는 연신 파괴율이 100% 이상일 수 있다. 여기서, 연신 파괴율이란 연신되는 객체가 파괴되거나 크랙되는 시점에서의 연신율을 의미한다. 하부 기판(DS)의 두께는 10㎛ 내지 1mm일 수 있으나, 이에 제한되는 것은 아니다.
하부 기판(DS)은 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)을 가질 수 있다.
표시 영역(AA)은 스트레쳐블 표시 장치(100)에서 영상이 표시되는 영역으로서, 표시 소자 및 표시 소자를 구동하기 위한 다양한 구동 소자들이 배치된다. 표시 영역(AA)은 복수의 서브 화소를 포함하는 복수의 화소를 포함한다. 복수의 화소는 표시 영역(AA)에 배치되며, 복수의 표시 소자를 포함한다. 복수의 서브 화소 각각은 다양한 배선과 연결될 수 있다. 예를 들어, 복수의 서브 화소 각각은 게이트 배선, 데이터 배선, 발광 신호 배선, 고전위 전원 배선, 저전위 전원 배선, 기준 전압 배선, 보상 신호 배선 등과 같은 다양한 배선과 연결될 수 있다.
비표시 영역(NA)은 표시 영역(AA)에 인접한 영역이다. 비표시 영역(NA)은 표시 영역(AA)에 인접하여 표시 영역(AA)을 둘러싸는 영역이다. 비표시 영역(NA)은 영상이 표시되지 않는 영역이며, 배선 및 회로부 등이 형성될 수 있다. 예를 들면, 비표시 영역(NA)에는 복수의 패드가 배치될 수 있으며, 각각의 패드는 표시 영역(AA)의 복수의 서브 화소 각각과 연결될 수 있다.
하부 기판(DS) 상에는 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)이 배치된다. 복수의 제1 기판(ST1)은 하부 기판(DS)의 표시 영역(AA)에 배치될 수 있고, 복수의 제2 기판(ST2)은 하부 기판(DS)의 비표시 영역(NA)에 배치될 수 있다. 도 1에서는 복수의 제2 기판(ST2)이 비표시 영역(NA)에서 표시 영역(AA)의 상측 및 좌측에 배치되는 것으로 도시되었으나, 이에 제한되지 않고 비표시 영역(NA)의 임의의 영역에 배치될 수 있다.
복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)은 강성 기판으로서, 하부 기판(DS) 상에 서로 이격되어 각각 독립적으로 배치된다. 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)은 하부 기판(DS)과 비교하여 강성일 수 있다. 즉, 하부 기판(DS)은 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)보다 플렉서블한 특성을 가질 수 있고, 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)은 하부 기판(DS)보다 강성 특성을 가질 수 있다.
복수의 강성 기판인 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)은 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 등으로 이루어질 수도 있다. 이때, 복수의 제1 기판(ST1)과 복수의 제2 기판(ST2)은 동일한 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니고, 서로 다른 물질로 이루어질 수도 있다.
복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)의 모듈러스는 하부 기판(DS)의 모듈러스 보다 높을 수 있다. 모듈러스는 기판에 가해지는 응력에 대하여 응력에 의해 변형되는 비율을 나타내는 탄성 계수로서 모듈러스가 상대적으로 높을 경우 경도가 상대적으로 높을 수 있다. 따라서, 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)은 하부 기판(DS)과 비교하여 강성을 갖는 복수의 강성 기판일 수 있다. 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)의 모듈러스는 하부 기판(DS)의 모듈러스보다 1000배 이상 클 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)의 탄성 계수(elastic modulus)는 투명도에 따라, 2 GPa 내지 9 GPa일 수 있다. 보다 구체적으로는, 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)이 투명할 경우에는 탄성 계수가 2GPa이고, 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)이 불투명할 경우에는 탄성 계수가 9GPa이다.
COF(140)는 플렉서빌리티를 가진 베이스 필름(141)에 각종 부품을 배치한 필름으로, 표시 영역(AA)의 복수의 서브 화소로 신호를 공급하기 위한 부품이다. COF(140)는 비표시 영역(NA)에 배치된 복수의 제2 기판(ST2)의 복수의 패드에 본딩될 수 있으며, 패드를 통하여 전원 전압, 데이터 전압, 게이트 전압 등을 표시 영역(AA)의 복수의 서브 화소 각각으로 공급한다. COF(140)는 베이스 필름(141) 및 구동 IC(142)를 포함하고, 이 이외에도 각종 부품이 배치될 수 있다.
베이스 필름(141)은 COF(140)의 구동 IC(142)를 지지하는 층이다. 베이스 필름(141)은 절연 물질로 이루어질 수 있고, 예를 들어, 플렉서빌리티를 갖는 절연 물질로 이루어질 수 있다.
구동 IC(142)는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 부품이다. 도 1에서는 구동 IC(142)가 COF(140) 방식으로 실장되는 것으로 도시하였으나, 이에 제한되지 않고, 구동 IC(142)는 COG(Chip On Glass), TCP (Tape Carrier Package) 등의 방식으로 실장될 수도 있다.
도 1에서는 표시 영역(AA)에 배치된 하나의 행의 제1 기판(ST1)에 대응하도록 하나의 제2 기판(ST2)이 표시 영역(AA) 상측의 비표시 영역(NA)에 배치되고, 하나의 제2 기판(ST2)에 하나의 COF(140)가 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 복수의 행의 제1 기판(ST1)에 대응하도록 하나의 제2 기판(ST2) 및 하나의 COF(140)가 배치될 수 있다.
인쇄 회로 기판(PCB)에는 IC 칩, 회로부 등과 같은 제어부가 장착될 수 있다. 또한, 인쇄 회로 기판(PCB)에는 메모리, 프로세서 등도 장착될 수 있다. 인쇄 회로 기판(PCB)은 표시 소자를 구동하기 위한 신호를 제어부로부터 표시 소자로 전달하는 구성이다. 도 1에서는 1개의 인쇄 회로 기판(PCB)이 사용되는 것으로 설명되었으나, 인쇄 회로 기판(PCB)의 개수는 이에 제한되지 않는다.
이하에서는, 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)에 대한 보다 상세한 설명을 위해 도 2 내지 도 3을 함께 참조한다.
<평면 및 단면 구조>
도 2는 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치의 확대 평면도이다. 도 3은 도 2의 하나의 서브 화소에 대한 개략적인 단면도이다. 설명의 편의를 위하여 도 1을 함께 참조하여 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)에 대하여 설명한다.
도 2 및 도 3을 참조하면, 스트레쳐블 표시 장치(100)는 하부 기판(DS), 복수의 제1 기판(ST1), 복수의 연결 기판(CS), 복수의 연결 배선(120), 복수의 패드(130), 트랜지스터(150) 및 LED(160)를 포함한다.
도 1 및 도 2를 참조하면, 표시 영역(AA)의 하부 기판(DS) 상에는 복수의 제1 기판(ST1)이 배치된다. 복수의 제1 기판(ST1)은 서로 이격되어 하부 기판(DS) 상에 배치된다. 예를 들어, 복수의 제1 기판(ST1)은 도 1 및 도 2에 도시된 바와 같이, 하부 기판(DS) 상에서 매트릭스 형태로 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 1 및 도 2를 참조하면, 복수의 제1 기판(ST1)에는 복수의 화소(PX)를 구성하는 복수의 서브 화소(SPX)가 배치될 수 있고, 복수의 제2 기판(ST2) 중 표시 영역(AA)의 좌측에 위치한 제2 기판(ST2)에는 게이트 구동부(GD)가 실장될 수 있다. 게이트 구동부(GD)는 제1 기판(ST1) 상의 다양한 구성요소 제조 시 게이트 인 패널(Gate In Panel; GIP) 방식으로 제2 기판(ST2)에 형성될 수 있다. 이에, 복수의 제2 기판(ST2) 상에는 다양한 트랜지스터, 커패시터, 배선 등과 같은 게이트 구동부(GD)를 구성하는 다양한 회로 구성이 배치될 수 있다. 다만, 이에 제한되지 않고 게이트 구동부(GD)는 COF(Chip on Film) 방식으로 실장될 수도 있다. 또한, 복수의 제2 기판(ST2)이 표시 영역(AA)의 우측에 위치한 비표시 영역(NA)에도 배치되고, 표시 영역(AA)의 우측에 위치한 복수의 제2 기판(ST2)에도 게이트 구동부(GD)가 실장될 수 있다.
도 1을 참조하면, 복수의 제2 기판(ST2)의 크기는 복수의 제1 기판(ST1)의 크기보다 클 수 있다. 구체적으로, 복수의 제2 기판(ST2) 각각의 크기는 복수의 제1 기판(ST1) 각각의 크기보다 클 수 있다. 상술한 바와 같이, 복수의 제2 기판(ST2) 각각에는 게이트 구동부(GD)가 배치되고, 예를 들어, 복수의 제2 기판(ST2) 각각에는 게이트 구동부(GD)의 하나의 스테이지가 배치될 수 있다. 이에, 게이트 구동부(GD)의 하나의 스테이지를 구성하는 다양한 회로 구성이 차지하는 면적이 화소(PX)가 배치되는 제1 기판(ST1)의 면적보다 상대적으로 더 크므로, 복수의 제2 기판(ST2) 각각의 크기는 복수의 제1 기판(ST1) 각각의 크기보다 클 수 있다.
도 1 및 도 2를 참조하면, 복수의 제1 기판(ST1) 사이, 복수의 제2 기판(ST2) 사이 또는 복수의 제1 기판(ST1)과 복수의 제2 기판(ST2) 사이에는 복수의 연결 기판(CS)이 배치된다. 복수의 연결 기판(CS)은 서로 인접하는 제1 기판(ST1), 서로 인접하는 제2 기판(ST2) 또는 서로 인접하는 제1 기판(ST1)과 제2 기판(ST2)을 연결하는 기판일 수 있다. 복수의 연결 기판(CS)은 제1 기판(ST1) 또는 제2 기판(ST2)과 동일한 물질로 동시에 일체로 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 2를 참조하면, 복수의 연결 기판(CS)은 평면 상에서 굴곡진 형상을 가진다. 예를 들면, 도 2에 도시된 것과 같이, 복수의 연결 기판(CS)은 사인파 형상을 가질 수 있다. 다만, 복수의 연결 기판(CS)의 형상은 이에 제한되지 않으며, 예를 들어, 복수의 연결 기판(CS)은 지그재그 형상으로 연장될 수도 있고, 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수 있다. 또한, 도 2에 도시된 복수의 연결 기판(CS)의 개수 및 형상은 예시적인 것이며, 복수의 연결 기판(CS)의 개수 및 형상은 설계에 따라 다양하게 변경될 수 있다.
도 3을 참조하면, 복수의 제1 기판(ST1) 상에 버퍼층(112)이 배치된다. 버퍼층(112)은 하부 기판(DS) 및 복수의 제1 기판(ST1) 외부로부터의 수분(H2O) 및 산소(O2) 등의 침투로부터 스트레쳐블 표시 장치(100)의 다양한 구성요소들을 보호하기 위해 복수의 제1 기판(ST1) 상에 형성된다. 버퍼층(112)은 절연 물질로 구성될 수 있으며, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화질화물(SiON) 등으로 이루어지는 무기층이 단층 또는 복층으로 구성될 수 있다. 다만, 버퍼층(112)은 스트레쳐블 표시 장치(100)의 구조나 특성에 따라 생략될 수도 있다.
버퍼층(112)은 하부 기판(DS)이 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)과 중첩되는 영역에만 형성될 수 있다. 상술한 바와 같이 버퍼층(112)은 무기물로 이루어질 수 있으므로, 스트레쳐블 표시 장치(100)를 연신하는 과정에서 쉽게 크랙(crack)이 발생되는 등 손상될 수 있다. 이에, 버퍼층(112)은 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2) 사이의 영역에는 형성되지 않고, 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)의 형상으로 패터닝되어 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2) 상부에만 형성될 수 있다. 다시 말해서, 버퍼층(112)은 복수의 연결 기판(CS)에는 형성되지 않을 수 있다. 이에, 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)는 버퍼층(112)을 강성 기판인 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2)과 중첩되는 영역에만 형성하여 스트레쳐블 표시 장치(100)가 휘거나 늘어나는 등 변형되는 경우에도 버퍼층(112)의 손상을 방지할 수 있다.
도 3을 참조하면, 버퍼층(112) 상에는 게이트 전극(151), 액티브층(152), 소스 전극(153) 및 드레인 전극(154)을 포함하는 트랜지스터(150)가 형성된다.
먼저, 도 3을 참조하면, 버퍼층(112) 상에는 액티브층(152)이 배치된다. 예를 들어, 액티브 층(152)은 산화물 반도체로 형성될 수도 있고, 비정질 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 유기물(organic) 반도체 등으로 형성될 수 있다.
액티브층(152) 상에는 게이트 절연층(113)이 배치된다. 게이트 절연층(113)은 게이트 전극(151)과 액티브층(152)을 전기적으로 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(113)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층(113) 상에는 게이트 전극(151)이 배치된다. 게이트 전극(151)은 액티브층(152)과 중첩하도록 배치된다. 게이트 전극(151)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(151) 상에는 층간 절연층(114)이 배치된다. 층간 절연층(114)은 게이트 전극(151)과 소스 전극(153) 및 드레인 전극(154)을 절연시키기 위한 층으로, 버퍼층(112)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 층간 절연층(114)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
층간 절연층(114) 상에는 액티브층(152)과 각각 접하는 소스 전극(153) 및 드레인 전극(154)이 배치된다. 소스 전극(153) 및 드레인 전극(154)은 동일 층에서 이격되어 배치된다. 소스 전극(153) 및 드레인 전극(154)은 액티브층(152)과 접하는 방식으로 액티브층(152)과 전기적으로 연결될 수 있다. 소스 전극(153) 및 드레인 전극(154)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
그리고, 게이트 절연층(113) 및 층간 절연층(114)은 패터닝되어 복수의 제1 기판(ST1)과 중첩되는 영역에만 형성될 수 있다. 게이트 절연층(113) 및 층간 절연층(114) 또한 버퍼층(112)와 동일하게 무기물로 이루어질 수 있으므로, 스트레쳐블 표시 장치(100)를 연신하는 과정에서 쉽게 크랙이 발생되는 등 손상될 수 있다. 이에, 게이트 절연층(113) 및 층간 절연층(114)은 복수의 제1 기판(ST1) 사이의 영역에는 형성되지 않고, 복수의 제1 기판(ST1)의 형상으로 패터닝되어 복수의 제1 기판(ST1) 상부에만 형성될 수 있다.
도 3에서는 설명의 편의를 위해, 스트레쳐블 표시 장치(100)에 포함될 수 있는 다양한 트랜지스터 중 구동 트랜지스터만을 도시하였으나, 스위칭 트랜지스터, 커패시터 등도 표시 장치에 포함될 수 있다. 또한, 본 명세서에서는 트랜지스터(150)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등의 다양한 트랜지스터도 사용될 수 있다.
도 3을 참조하면, 층간 절연층(114) 상에는 복수의 패드(130)가 배치된다. 도면에서는 복수의 패드(130)가 제1 기판(ST1) 상에 배치된 것으로 도시되었으나, 복수의 패드(130)는 제2 기판(ST2) 상에도 배치될 수 있다. 복수의 패드(130)는 게이트 신호, 데이터 신호, 발광 신호, 고전위 전원 신호, 저전위 전원 신호, 기준 전압 신호, 보상 신호 등의 다양한 신호 중 어느 하나를 복수의 서브 화소(SPX)에 전달하기 위한 패드일 수 있으나, 이에 제한되는 것은 아니다. 그리고, 복수의 패드(130)는 소스 전극(153) 및 드레인 전극(154)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 패드(130)는 제1 패드(131) 및 제2 패드(132)를 포함한다. 제1 패드(131)는 제1 연결 배선(121)에 연결될 수 있다. 그리고, 제2 패드(132)는 제2 연결 배선(122)에 연결될 수 있다.
도 3을 참조하면, 트랜지스터(150) 및 층간 절연층(114) 상에 평탄화층(115)이 형성된다. 평탄화층(115)은 트랜지스터(150) 상부를 평탄화한다. 평탄화층(115)은 단층 또는 복수의 층으로 구성될 수 있으며, 유기 물질로 이루어질 수 있다. 이에, 평탄화층(115)은 유기 절연층으로 지칭될 수도 있다. 예를 들어, 평탄화층(115)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
도 3을 참조하면, 평탄화층(115)은 복수의 제1 기판(ST1) 상에서 버퍼층(112), 게이트 절연층(113) 및 층간 절연층(114)의 상면 및 측면을 덮도록 배치되어, 복수의 제1 기판(ST1)과 함께 버퍼층(112), 게이트 절연층(113) 및 층간 절연층(114)을 둘러싼다. 구체적으로, 평탄화층(115)은 층간 절연층(114)의 상면 및 측면, 게이트 절연층(113)의 측면, 버퍼층(114)의 측면 및 복수의 제1 기판(ST1)의 상면의 일부를 덮도록 배치될 수 있다.
평탄화층(115)은 버퍼층(112), 게이트 절연층(113) 및 층간 절연층(114)의 측면에서의 단차를 보완할 수 있고, 평탄화층(115)과 평탄화층(115)의 측면에 배치되는 연결 배선(120)의 접착 강도를 증가시킬 수 있다. 예를 들어, 평탄화층(115)의 측면은 층간 절연층(112)의 및 측면, 게이트 절연층(113)의 측면 및 버퍼층(114)의 측면이 이루는 경사보다 완만한 경사를 가질 수 있다. 이에, 평탄화층(115)의 측면과 접하게 배치되는 연결 배선(120)이 완만한 경사를 가지고 배치되어, 스트레쳐블 표시 장치(100)의 연신 시, 연결 배선(120)에 발생하는 응력이 저감되고, 연결 배선(120)이 크랙되거나 평탄화층(115)의 측면에서 박리되는 현상을 억제할 수 있다.
몇몇 실시예에서, 트랜지스터(150)와 평탄화층(115) 사이에 패시베이션층이 형성될 수도 있다. 즉, 트랜지스터(150)를 수분 및 산소 등의 침투로부터 보호하기 위해, 트랜지스터(150)를 덮는 패시베이션층이 형성될 수 있다. 패시베이션층은 무기물로 이루어질 수 있고, 단층 또는 복층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3을 참조하면, 게이트 절연층(113) 상에는 공통 배선(CL)이 배치된다. 공통 배선(CL)은 복수의 서브 화소(SPX)에 공통 전압을 인가하는 배선이다. 공통 배선(CL)은 트랜지스터(150)의 게이트 전극(151)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참조하면, 평탄화층(115) 상에 제1 연결 패드(191) 및 제2 연결 패드(192)가 배치된다. 제1 연결 패드(191)는 후술하게 될 LED(160)와 트랜지스터(150)를 전기적으로 연결시키기 위한 전극이다. 예를 들어, 제1 연결 패드(191)는 평탄화층(115)에 형성된 컨택홀을 통해 트랜지스터(150)의 드레인 전극(154)과 LED(160)를 전기적으로 연결시킬 수 있다.
제2 연결 패드(192)는 LED(160)와 공통 배선(CL)을 전기적으로 연결시키기 위한 전극이다. 예를 들어, 제2 연결 패드(192)는 평탄화층(115)에 형성된 컨택홀을 통해 공통 배선(CL)과 LED(160)를 전기적으로 연결시킬 수 있다.
도 3을 참조하면, 제1 연결 패드(191)과 제2 연결 패드(192) 상에는 LED(160)가 배치된다. LED(160)는 n형층(161), 활성층(162), p형층(163), n전극(164) 및 p전극(165)을 포함한다. 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)의 LED(160)는 한쪽 면에 n전극(164)과 p전극(165)이 형성되는 플립 칩(filp-chip)의 구조를 가진다.
n형층(161)은 질화갈륨(GaN)에 n형 불순물을 주입하여 형성될 수 있다. n형층(161)은 발광될 수 있는 물질로 이루어지는 별도의 베이스 기판 상에 배치될 수도 있다.
n형층(161) 상에는 활성층(162)이 배치된다. 활성층(162)은 LED(160)에서 빛을 발하는 발광층으로, 질화물 반도체, 예를 들어, 인듐질화갈륨(InGaN)으로 이루어질 수 있다. 활성층(162) 상에는 p형층(163)이 배치된다. p형층(163)은 질화갈륨(GaN)에 p형 불순물을 주입하여 형성될 수 있다.
본 발명의 일 실시예에 따른 LED(160)는, 이상에서 설명한 바와 같이, n형층(161), 활성층(162) 및 p형층(163)을 차례대로 적층한 후, 소정 부분을 식각한 후, n전극(164)과 p전극(165)을 형성하는 방식으로 제조된다. 이때, 소정 부분은 n전극(164)과 p전극(165)을 이격시키기 위한 공간으로, n형층(161)의 일부가 노출되도록 소정 부분이 식각된다. 다시 말해, n전극(164)과 p전극(165)이 배치될 LED(160)의 면은 평탄화된 면이 아닌 서로 다른 높이 레벨을 가질 수 있다.
이와 같이, 식각된 영역, 다시 말해, 식각 공정으로 노출된 n형층(161) 상에는 n전극(164)이 배치된다. n전극(164)은 도전성 물질로 이루어질 수 있다. 한편, 식각되지 않은 영역, 다시 말해, p형층(163) 상에는 p전극(165)이 배치된다. p전극(165)도 도전성 물질로 이루어질 수 있고, 예를 들어, n전극(164)과 동일한 물질로 이루어질 수 있다. 상술한 p전극(165) 및 n전극(164) 각각은 LED(160)의 제1 전극 및 제2 전극으로 정의될 수 있다.
접착층(AD)은 제1 연결 패드(191) 및 제2 연결 패드(192)의 상면과 제1 연결 패드(191) 및 제2 연결 패드(192) 사이에 배치되어, LED(160)가 제1 연결 패드(191)와 제2 연결 패드(192) 상에 접착될 수 있다. 이때, n전극(164)은 제2 연결 패드(192) 상에 배치되고, p전극(165)은 제1 연결 패드(191) 상에 배치될 수 있다.
접착층(AD)은 절연성 베이스 부재에 도전볼이 분산된 도전성 접착층일 수 있다. 이에, 접착층(AD)에 열 또는 압력이 가해지는 경우, 열 또는 압력이 가해진 부분에서 도전볼이 전기적으로 연결되어 도전 특성을 갖고, 가압되지 않은 영역은 절연 특성을 가질 수 있다. 예를 들어, n전극(164)은 접착층(AD)를 통해 제2 연결 배선(122)과 전기적으로 연결되고, p전극(165)은 접착층(AD)를 통해 제1 연결 배선(121)과 전기적으로 연결된다. 즉, 접착층(AD)을 제1 연결 패드(191)와 제2 연결 패드(192) 상에 잉크젯 등의 방식으로 도포한 후, LED(160)를 접착층(AD) 상에 전사하고, LED(160)를 가압하고 열을 가하는 방식으로 제1 연결 패드(191)와 p전극(165) 및 제2 연결 패드(192)와 n전극(164)을 전기적으로 연결시킬 수 있다. 다만, n전극(164)과 제2 연결 패드(192) 사이에 배치된 접착층(AD)의 부분 및 p전극(165)과 제1 연결 패드(191) 사이에 배치된 접착층(AD)의 부분을 제외한 다른 접착층(AD)의 부분은 절연 특성을 가진다.
한편, 접착층(AD)은 분리된 형태로 제1 연결 패드(191)와 제2 연결 패드(192) 각각에 배치될 수도 있다. 즉, p전극(165)과 제1 연결 패드(191) 사이에 배치되는 접착층(AD)을 제1 접착 패턴으로 정의할 수 있고, n전극(164)과 제2 연결 패드(192) 사이에 배치되는 접착층(AD)을 제2 접착 패턴으로 정의할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)는 트랜지스터(150)가 배치된 하부 기판(DS) 상에 LED(160)가 배치되는 구조를 가짐으로써, 스트레쳐블 표시 장치(100)가 온(on)되면 제1 연결 패드(191)와 제2 연결 패드(192) 각각에 인가되는 서로 상이한 전압 레벨이 각각 n전극(164)과 p전극(165)으로 전달되어 LED(160)가 발광된다.
한편, 도 3에서는 뱅크가 사용되지 않는 것으로 도시되었으나, 제1 연결 패드(191), 제2 연결 패드(192), 연결 배선(120) 및 평탄화층(115) 상에 뱅크가 형성될 수도 있다. 뱅크는 LED(160)의 일측 및 타측에 배치되어 인접하는 서브 화소(SPX)를 구분할 수 있다. 뱅크는 절연 물질로 이루어질 수 있다. 또한, 뱅크는 블랙 물질을 포함하여 이루어질 수 있다. 뱅크는 블랙 물질을 포함함으로써 표시 영역(AA)을 통해 시인될 수 있는 배선들을 가리는 역할을 한다. 뱅크는, 예를 들어, 투명한 카본(carbon) 계열의 혼합물로 이루어질 수 있고, 구체적으로 카본 블랙(carbon black)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 뱅크는 투명한 절연 물질로 이루어질 수도 있다.
도 1 및 도 3을 참조하면, LED(160) 및 하부 기판(DS) 상에는 상부 기판(US)이 배치된다. 상부 기판(US)은 상부 기판(US)의 아래에 배치되는 다양한 구성요소들을 지지하는 기판이다. 구체적으로, 상부 기판(US)은 상부 기판(US)을 구성하는 물질을 하부 기판(DS) 상에 코팅한 후 경화시키는 방식으로 형성하여, 하부 기판(DS), 제1 기판(ST1), 제2 기판(ST2) 및 연결 기판(CS)에 접하도록 배치될 수 있다.
상부 기판(US)은 플렉서블 기판으로서 휘어지거나 늘어날 수 있는 절연 물질로 구성될 수 있다. 상부 기판(US)은 플렉서블 기판으로서, 팽창 및 수축이 가역적으로 가능할 수 있다. 또한 탄성 계수(elastic modulus)가 수 MPa 내지 수 백 MPa일 수 있으며, 연신 파괴율이 100% 이상일 수 있다. 상부 기판(US)의 두께는 10㎛ 내지 1mm일 수 있으나, 이에 제한되는 것은 아니다.
상부 기판(US)은 하부 기판(DS)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상부 기판(US)은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 폴리 우레탄(polyurethane; PU), PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 수 있으며, 이에, 유연한 성질을 가질 수 있다. 그러나, 상부 기판(US)의 재질은 이에 제한되는 것은 아니다.
한편, 도 3에는 도시되지 않았으나, 상부 기판(US) 상에는 편광층이 배치될 수도 있다. 편광층은 스트레쳐블 표시 장치(100)의 외부로부터 입사되는 광을 편광시켜, 외광 반사를 감소시키는 기능을 할 수 있다. 또한, 편광층이 아닌 다른 광학 필름 등이 상부 기판(US) 상에 배치될 수 있다.
도 2 및 도 3을 참조하면, 평탄화층(115) 및 복수의 연결 기판(CS) 상에는 복수의 연결 배선(120)이 배치된다. 복수의 연결 배선(120)은 서로 인접한 복수의 패드(130)를 전기적으로 연결하는 배선을 의미한다. 이때, 연결 배선(120)과 패드(130)는 평탄화층(115)에 형성된 컨택홀을 통해 서로 연결될 수 있다. 복수의 연결 배선(120)은 게이트 배선, 데이터 배선, 발광 신호 배선, 고전위 전원 배선, 저전위 전원 배선, 기준 전압 배선, 보상 신호 배선 등과 같은 다양한 배선 중 하나로 구성될 수 있으나, 이에 제한되는 것은 아니다.
복수의 연결 배선(120)은 서로 인접한 2개의 제1 기판(ST1) 사이에 배치되어, 2개의 제1 기판(ST1)을 전기적으로 연결할 수 있다. 구체적으로, 복수의 연결 배선(120)은 서로 인접한 2개의 제1 기판(ST1) 및 서로 인접한 2개의 제2 기판(ST2)을 연결하는 연결 기판(CS) 상에 배치될 수 있다. 또한, 복수의 연결 배선(120)은 서로 인접한 2개의 제2 기판(ST2) 및 서로 인접한 제1 기판(ST1)과 제2 기판(ST2) 사이에 배치될 수도 있다.
연결 기판(CS)과 대응되는 영역에서, 복수의 연결 배선(120)은 복수의 연결 기판(CS)과 동일한 형상으로 형성되어 서로 중첩될 수 있다. 즉, 복수의 연결 배선(120)은 복수의 연결 기판(CS) 상부에서 복수의 연결 기판(CS)과 동일하게 굴곡진 형상을 가질 수 있다.
복수의 연결 배선(120)은 제1 연결 배선(121) 및 제2 연결 배선(122)을 포함한다. 제1 연결 배선(121) 및 제2 연결 배선(122)은 복수의 제1 기판(ST1) 사이, 복수의 제2 기판(ST2) 사이 또는 복수의 제1 기판(ST1)과 복수의 제2 기판(ST2) 사이에 배치될 수 있다.
제1 연결 배선(121)은 제1 기판(ST1) 상에 배치된 평탄화층(115)의 상면 및 측면과 접하며 연결 기판(CS)의 상면으로 연장되어 형성될 수 있다. 또한, 제2 연결 배선(122)은 제1 기판(ST1) 상에 배치된 평탄화층(115)의 상면 및 측면과 접하며 연결 기판(CS)의 상면으로 연장되어 형성될 수 있다.
도 1 및 도 2에서, 제1 연결 배선(121)은 복수의 연결 배선(120) 중 X 축 방향으로 연장되는 배선을 의미하고, 제2 연결 배선(122)은 복수의 연결 배선(120) 중 Y 축 방향으로 연장되는 배선을 의미할 수 있다. 제1 연결 배선(121)과 제2 연결 배선(122)은 서로 다른 신호를 복수의 서브 화소(SPX)에 전달하도록 구성될 수 있다. 즉, 제1 연결 배선(121)이 전달하는 신호와, 제2 연결 배선(122)이 전달하는 신호는 서로 상이할 수 있다.
복수의 연결 배선(120)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo)과 같은 금속 재질 또는 구리/몰리브덴-티타늄(Cu/Moti), 티타늄/알루미늄/티타늄(Ti/Al/Ti) 등과 같은 금속 재질의 적층 구조로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
표시 장치는 게이트 배선, 데이터 배선, 발광 신호 배선, 고전위 전원 배선, 저전위 전원 배선, 기준 전압 배선, 보상 신호 배선 등과 같은 다양한 신호 배선을 포함한다. 일반적인 표시 장치의 경우, 다양한 신호 배선은 복수의 서브 화소 사이에서 직선 형상으로 연장되어 배치되며, 하나의 신호 배선에 복수의 서브 화소가 연결된다. 이에, 일반적인 표시 장치의 경우, 다양한 신호 배선은 기판 상에서 끊김 없이 표시 장치의 일 측에서 타 측으로 연장한다.
이와 달리, 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)의 경우, 일반적인 표시 장치에서 사용되는 것으로 볼 수 있는 직선 형상의 신호 배선은 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2) 상에만 배치된다. 즉, 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)에서 직선 형상의 신호 배선은 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2) 상에만 배치된다.
본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)에서는 제1 기판(ST1) 또는 제2 기판(ST2) 상에서의 불연속적인 배선들을 연결하기 위해, 서로 인접하는 기판들(ST1, ST2) 상의 패드(130)가 연결 배선(120)에 의해 연결될 수 있다. 즉, 연결 배선(120)은 인접하는 2개의 제1 기판(ST1), 2개의 제2 기판(ST2) 및 제1 기판(ST1)과 제2 기판(ST2) 상의 패드(130)를 전기적으로 연결한다. 따라서, 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치(100)는 복수의 연결 배선(120)에 의하여 복수의 제1 기판(ST1) 및 복수의 제2 기판(ST2) 상의 직선 형상의 신호 배선들이 서로 전기적으로 연결될 수 있다.
예를 들면, X축 방향으로 인접하여 배치된 복수의 제1 기판(ST1) 상에는 게이트 배선이 배치될 수 있고, 게이트 배선의 양 끝단에는 게이트 패드가 배치될 수 있다. 예를 들어, 제1 패드(131)는 서브 화소(SPX)의 게이트 배선의 양 끝단에 배치된 게이트 패드 중 하나일 수 있다. 제1 연결 배선(121)은 게이트 배선으로 기능할 수 있다. 그리고 X축 방향으로 인접하여 배치된 복수의 제1 기판(ST1) 상의 제1 패드(131)는 연결 기판(CS) 상의 제1 연결 배선(121)에 의해 서로 연결될 수 있다. 이에, 복수의 제1 기판(ST1) 상에 배치된 게이트 배선과 연결 기판(CS) 상에 배치된 제1 연결 배선(121)이 하나의 게이트 배선으로 기능할 수 있다. 따라서, 제1 패드(131), 제1 연결 배선(121) 및 복수의 제1 기판(ST1) 상에 각각 배치된 게이트 배선을 통해 하나의 게이트 신호가 복수의 서브 화소(SPX)의 게이트 전극(151)으로 전달될 수 있다.
또한, Y축 방향으로 인접하여 배치된 복수의 제1 기판(ST1) 상에는 데이터 배선이 배치될 수 있고, 데이터 배선의 양 끝단에는 데이터 패드가 배치될 수 있다. 예를 들어, 제2 패드(132)는 서브 화소(SPX)의 데이터 배선의 양 끝단에 배치된 데이터 패드 중 하나일 수 있다. 제2 연결 배선(122)은 데이터 배선으로 기능할 수 있다. 그리고 Y축 방향으로 인접하여 배치된 복수의 제1 기판(ST1) 상의 제2 패드(132) 및 또 다른 패드는 연결 기판(CS) 상의 제2 연결 배선(122)에 의해 서로 연결될 수 있다. 이에, 복수의 제1 기판(ST1) 상에 배치된 데이터 배선과 연결 기판(CS) 상에 배치된 제2 연결 배선(122)이 하나의 데이터 배선으로 기능할 수 있다. 따라서, 제2 패드(132), 또 다른 패드, 제2 연결 배선(122) 및 복수의 제1 기판(ST1) 상에 각각 배치된 데이터 배선을 통해 하나의 데이터 신호가 복수의 서브 화소(SPX)에 전달될 수 있다.
또한, 연결 배선(120)은 복수의 제1 기판(ST1)과 복수의 제2 기판(ST2) 상의 패드들을 서로 연결하거나, Y축 방향으로 인접하여 배치된 복수의 제2 기판(ST2) 상의 패드 중 나란히 배치된 2개의 제2 기판(ST2) 상의 패드들을 서로 연결하는 배선을 더 포함할 수도 있다.
<제1 싱크 패턴>
도 4는 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다. 도 5는 도 4의 Ⅴ-Ⅴ' 단면도이다. 설명의 편의를 위하여 도 4 및 도 5에서는 도 3에 도시된 연결 배선(120), 복수의 패드(131, 132), 복수의 연결 패드(191, 192)에 대한 표시는 생략한다.
도 4 를 참조하면, 스트레쳐블 표시 장치(100)는 복수의 서브 화소(SPX) 사이의 영역에 제1 싱크 패턴(SNK1)이 형성될 수 있다. 즉, 도 5를 참조하면, 평탄화층(115)은 복수의 서브 화소(SPX)에 배치되는 발광 소자인 LED(160)의 측부에 형성되는 적어도 하나의 제1 싱크 패턴(SNK1)을 포함할 수 있다.
도 4에서는 제1 싱크 패턴(SNK1)이 복수의 서브 화소(SPX) 사이에 하나씩만 배치되는 것을 도시하였다. 그러나, 이에 한정되지 않고, 스트레쳐블 표시 장치의 설계상의 필요에 따라 제1 싱크 패턴(SNK1)은 복수의 서브 화소(SPX) 사이에 복수 개가 배치될 수도 있고, 복수의 서브 화소(SPX) 사이에 배치되지 않는 경우도 있을 수 있다.
도 4 및 도 5에 도시된 바와 같이, 각각의 서브 화소(SPX)에 구비되는 LED(160)는 제1 전극인 p전극(165) 및 제2 전극인 n전극(164)을 포함한다. 그리고, 제1 전극(165)과 제2 전극(164)은 Y방향으로 배치된다. 이에, 도 4에 도시된 바와 같이, LED(160)는 일 방향(Y 방향)으로 연장된 형태일 수 있다. 즉, LED(160)는 Y 방향의 길이를 가질 수 있다.
그리고, 전술한 바와 같이, LED(160)의 p전극(165)은 제1 접착 패턴(AD1)에 의해 부착될 수 있고, LED(160)의 n전극(164)은 제2 접착 패턴(AD2)에 의해 부착될 수 있다. 그리고, 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2) 각각은 절연성 베이스 부재에 도전볼이 분산된 도전성 접착 패턴일 수 있다. LED(160)의 p전극(165)과 n전극(164)을 전기적으로 연결시키는 도전볼은 일반적으로 2μm 내지 3μm의 직경을 가질 수 있다.
상술한 내용에 기반하여, 제1 싱크 패턴(SNK1)의 일 방향(Y 방향)의 길이는 LED(160)의 길이보다 길 수 있다. 그리고, 제1 싱크 패턴(SNK1)의 일 방향에 수직되는 타 방향(X 방향)의 폭(W1)은 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 넓을 수 있다. 즉, 제1 싱크 패턴(SNK1)의 폭(W1)은 3μm이상일 수 있으나, 이는 하나의 예에 불과할 뿐, 제1 싱크 패턴(SNK1)의 폭(W1)은 도전볼의 직경에 따라 상이해질 수 있다.
상술한 바와 같이, LED(160)를 접착 패턴(AD1, AD2) 상에 전사하고, LED(160)를 가압한 뒤, 열을 가하는 방식으로 LED(160)의 p전극(165) 및 제2 연결 패드(192)와 n전극(164)을 전기적으로 연결시킬 수 있다. 본 발명의 일 실시예에 따른 스트레쳐블 표시 장치와 달리 평탄화층(115)에 복수의 제1 싱크 패턴(SNK1)이 형성되지 않는다면, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 인접하는 서브 화소(SPX)로 흘러 넘치게 되어, 서로 인접하는 서브 화소(SPX)와 전기적으로 연결되는 문제점이 발생할 수 있다. 또한, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)을 넘는 영역까지 넘쳐 흐르게 되어, 제1 기판(ST1)이 배치되지 않는 하부 기판(DS)까지 접착 패턴(AD1, AD2)이 침범할 수 있다. 이후 가열 과정을 거친 뒤, 제1 기판(ST1)이 배치되지 않는 하부 기판(DS)까지 침범한 접착 패턴(AD1, AD2)은 굳어져 일정 강성을 가지게 된다. 이에, 제1 기판(ST1)이 배치되지 않는 하부 기판(DS)은 휘어지거나 늘어날 수 있어야 하나, 침범한 접착 패턴(AD1, AD2)으로 인하여 늘어나지 않는 문제점이 발생하였다. 즉, 제1 기판(ST1)이 배치되지 않는 하부 기판(DS)까지 접착 패턴(AD1, AD2)이 침범함으로써, 스트레쳐블 표시 장치의 연신율은 현저히 감소되는 문제점이 발생하였다.
이에, 본 발명의 일 실시예에 따른 표시 장치는 평탄화층(115)에 서브 화소(SPX)의 측부에 복수의 제1 싱크 패턴(SNK1)을 형성하여, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)을 넘는 영역까지 넘쳐 흐르지 않도록 하는 역할을 한다. 즉, 제1 싱크 패턴(SNK1) 내부에 접착 패턴(AD1, AD2)이 트랩(trap)되도록 한다.
그리고, 제1 싱크 패턴(SNK1)의 일 방향(Y 방향)의 길이는 LED(160)의 길이보다 길게 형성함으로써, LED(160)의 하부에 배치되는 접착 패턴(AD1, AD2)이 제1 싱크 패턴(SNK1)의 상부 및 하부를 통해서 침범하지 못하도록 할 수 있다.
또한, 제1 싱크 패턴(SNK1)의 폭은 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 넓게 형성함으로써, 제1 싱크 패턴(SNK1) 내부에 접착 패턴(AD1, AD2)이 트랩(trap)될 수 있도록 한다.
만약, 제1 싱크 패턴(SNK1)의 폭은 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 좁을 경우, 도전볼이 제1 싱크 패턴(SNK1)의 상부를 막게 되어, 제1 싱크 패턴(SNK1)은 접착 패턴(AD1, AD2)을 트랩시키지 못하게 된다. 이에, 제1 싱크 패턴(SNK1)의 폭은 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 넓게 형성해야만, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)을 넘는 영역까지 넘쳐 흐르지 않도록 할 수 있다.
<본 발명의 다른 실시예 - 제2 싱크 패턴 내지 제4 싱크 패턴>
도 6는 본 발명의 다른 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다. 도 7은 도 6의 Ⅶ-Ⅶ' 단면도이다. 설명의 편의를 위하여 도 6 및 도 7에서는 도 3에 도시된 연결 배선(120), 복수의 패드(131, 132), 복수의 연결 패드(191, 192)에 대한 표시는 생략한다. 본 발명의 일 실시예와 본 발명의 다른 실시예는 제2 싱크 패턴(SNK2) 내지 제4 싱크 패턴(SNK4)이 추가되었을 뿐, 다른 구성요소는 동일하므로, 제2 싱크 패턴(SNK2) 내지 제4 싱크 패턴(SNK4)에 대해서 구체적으로 서술한다.
도 6 및 도 7을 참조하면, 본 발명의 다른 실시예에 따른 스트레쳐블 표시 장치는 복수의 서브 화소(SPX)를 관통하는 제2 싱크 패턴(SNK2), 화소(PX)의 외곽 영역을 둘러싸는 제3 싱크 패턴(SNK3) 및 평탄화층(115)의 경사면에 형성되는 제4 싱크 패턴(SNK4)을 더 포함할 수 있다.
보다 상세하게는, 제2 싱크 패턴(SNK2)은 제1 접착 패턴(AD1)과 제2 접착 패턴(AD2) 사이의 영역 혹은 제1 전극인 p전극(165)과 제2 전극인 n전극(164) 사이의 영역에서 평탄화층(115) 상에 형성된다. 그리고, 제2 싱크 패턴(SNK2)은 타 방향(X 방향)으로 연장되어, 일 방향으로 연장되는 제1 싱크 패턴(SNK1)과 연결될 수 있다.
이에, 제1 싱크 패턴(SNK1)과 연결되는 제2 싱크 패턴(SNK2)이 형성됨으로써, 제1 싱크 패턴(SNK1)에 트랩되는 접착 패턴(AD1, AD2)이 제2 싱크 패턴(SNK2)까지 흘러 들어가게 할 수 있다. 이에, 가압 과정에서 흘러나오는 접착 패턴(AD1, AD2)을 트랩할 수 있는 능력인 접착 패턴(AD1, AD2) 수용 능력이 향상되어, 접착 패턴(AD1, AD2)이 제1 싱크 패턴(SNK1) 및 제2 싱크 패턴(SNK2)에 보다 많이 트랩될 수 있도록 한다.
그리고, 제3 싱크 패턴(SNK3)은 화소(PX)의 외곽 영역을 둘러싸도록 제1 기판(ST1) 상에 형성된다. 즉, 제3 싱크 패턴(SNK3)은 평탄화층(115)이 배치되지 않는 제1 기판(ST1)의 외곽 영역에 배치된다.
다만, 도 6에서는 제3 싱크 패턴(SNK3)이 제1 기판(ST1)을 둘러싸는 하나의 띠 형태로 모두 연결되는 것으로 도시하였으나, 이에 한정되지 않고 제3 싱크 패턴(SNK3)은 복수개로 분리될 수 있다.
그리고, 제4 싱크 패턴(SNK4)은 평탄화층(115)의 경사면에 형성될 수 있다. 보다 상세하게는 제4 싱크 패턴(SNK4)은 평탄화층(115)의 경사면 상에 평탄화층(115)의 경사면이 연장되는 방향을 따라 연장되는 패턴으로 형성될 수 있다. 그리고 제4 싱크 패턴(SNK4)은 복수개로 형성될 수 있으며, 각각의 제4 싱크 패턴(SNK4)들은 평행하게 평탄화층(115)의 경사면이 연장되는 방향을 따라 연장될 수 있다.
상술한 바와 같이, 제3 싱크 패턴(SNK3)과 제4 싱크 패턴(SNK4)을 형성함으로써, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)을 넘는 영역까지 넘쳐 흐르지 않도록 하는 역할을 한다. 즉, 제3 싱크 패턴(SNK3)과 제4 싱크 패턴(SNK4)은 모두 접착 패턴(AD1, AD2)이 제1 기판(ST1)의 외부로 침범하는 경로에 모두 배치된다. 이에, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)의 외부로 넘쳐 흐르는 과정에서, 접착 패턴(AD1, AD2)은 제3 싱크 패턴(SNK3)과 제4 싱크 패턴(SNK4)에 트랩된다. 이에, 제1 기판(ST1)의 외부에 배치되는 하부 기판(DS) 상에는 접착 패턴(AD1, AD2)이 침범하지 못하게 된다. 이로 인하여 본 발명의 스트레쳐블 표시 장치는 가열 과정을 거치더라도, 연신율의 저하가 발생하지 않게 된다.
또한, 제2 싱크 패턴(SNK2)의 폭(W2), 제3 싱크 패턴(SNK3)의 폭(W2) 및 제4 싱크 패턴(SNK4)의 폭(W4) 각각은 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 넓을 수 있다. 즉, 제2 싱크 패턴(SNK2)의 폭(W2), 제3 싱크 패턴(SNK3)의 폭(W3) 및 제4 싱크 패턴(SNK4)의 폭(W4) 각각은 3μm이상일 수 있으나, 이는 하나의 예에 불과할 뿐, 제2 싱크 패턴(SNK2)의 폭(W2), 제3 싱크 패턴(SNK3)의 폭(W3) 및 제4 싱크 패턴(SNK4)의 폭(W4) 각각은 도전볼의 직경에 따라 상이할 수 있다.
만약, 제2 싱크 패턴(SNK2)의 폭(W2), 제3 싱크 패턴(SNK3)의 폭(W3) 및 제4 싱크 패턴(SNK4)의 폭(W4) 각각은 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 좁을 경우, 도전볼이 제2 싱크 패턴(SNK2), 제3 싱크 패턴(SNK3) 및 제4 싱크 패턴(SNK4) 각각의 상부를 막게 되어, 제2 싱크 패턴(SNK2), 제3 싱크 패턴(SNK3) 및 제4 싱크 패턴(SNK4) 각각은 접착 패턴(AD1, AD2)을 트랩시키지 못하게 된다. 이에, 제2 싱크 패턴(SNK2)의 폭(W2), 제3 싱크 패턴(SNK3)의 폭(W3) 및 제4 싱크 패턴(SNK4)의 폭(W4) 각각은 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 넓게 형성해야만, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)을 넘는 영역까지 넘쳐 흐르지 않도록 할 수 있다.
<본 발명의 또 다른 실시예 - 적어도 하나의 댐>
도 8은 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다. 도 9는 도 8의 Ⅸ-Ⅸ' 단면도이다. 도 10은 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다. 도 11a 및 도 11b은 도 10의 XI-XI' 단면도이다. 설명의 편의를 위하여 도 8 내지 도 11b에서는 도 3에 도시된 연결 배선(120), 복수의 패드(131, 132), 복수의 연결 패드(191, 192)에 대한 표시는 생략한다. 본 발명의 또 다른 실시예와 본 발명의 다른 실시예는 적어도 하나의 댐(DM)이 추가되었을 뿐, 다른 구성요소는 동일하므로, 적어도 하나의 댐(DM)에 대해서 구체적으로 서술한다.
도 8 및 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치는 화소(PX)의 외곽 영역을 둘러싸는 댐(DM)을 더 포함할 수 있다.
구체적으로, 댐(DM)은 화소의 외곽 영역을 둘러싸도록 평탄화층(115) 상에 형성된다. 그리고, 평탄화층(115)은 제1 기판(ST1)의 내측 영역에 형성되어 있으므로, 평탄화층(115) 상에 형성되는 댐(DM)은 제1 기판(ST1)의 외곽 영역에 배치되는 제3 싱크 패턴(SNK3)의 내측에 배치될 수 있다. 즉, 도 8에 도시된 바와 같이, 상면도를 기준으로, 댐(DM)은 복수의 서브 화소(SPX)를 둘러싸고, 제3 싱크 패턴(SNK3)은 댐(DM)을 둘러싸는 형태일 수 있다.
그리고, 댐(DM)의 높이(H1)는 LED(160)의 높이(H0)보다 낮을 수 있다.
전술한 바와 같이, LED(160)를 접착층(AD) 상에 전사하고, LED(160)를 가압하고 열을 가하는 방식으로 LED(160)를 전기적으로 연결시킬 수 있다.
이에, 댐(DM)의 높이(H1)가 전사된 LED(160)의 높이(H0)보다 높을 경우에는, 댐(DM)의 높이(H1)로 인하여 상측에서 LED(160)를 가압시킬 수 없어, LED(160)를 연결시킬 수 없다. 따라서, 댐(DM)의 높이(H1)는 LED(160)의 높이(H0)보다 낮아야 한다.
다만, 도 8에서는 댐(DM)이 하나의 띠 형태로 모두 연결되는 것으로 도시하였으나, 이에 한정되지 않고 댐(DM)은 복수개로 분리될 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치는 평탄화층(115) 상에 복수의 서브 화소(SPX)를 둘러싸는 댐(DM)을 포함함으로써, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 댐(DM)에 의해 제1 기판(ST1)까지 넘쳐 흐르지 않게 된다. 이에, 제1 기판(ST1)의 외부에 배치되는 하부 기판(DS) 상에는 접착 패턴(AD1, AD2)이 침범하지 못하게 된다. 이로 인하여 스트레쳐블 표시 장치는 가열 과정을 거치더라도, 연신율의 저하가 발생하지 않게 된다.
또한, 도 10, 도 11a 및 도 11b에 도시된 바와 같이, 댐(DM)은 복수의 서브 댐(SDM1, SDM2, SDM3)으로 구성될 수 있다.
즉, 댐(DM)은 제1 서브 댐(SDM1), 제2 서브 댐(SDM2), 제3 서브 댐(SDM3)을 포함할 수 있다.
구체적으로, 도 10에 도시된 바와 같이, 제1 서브 댐(SDM1)은 제2 서브 댐(SDM2)의 내측에 배치되고, 제2 서브 댐(SDM2)은 제3 서브 댐(SDM3)의 내측에 배치된다. 다시 말하면, 제2 서브 댐(SDM2)은 제1 서브 댐(SDM1)을 둘러싸고, 제3 서브 댐(SDM3)은 제2 서브 댐(SDM2)을 둘러싸도록 배치될 수 있다.
그리고 도 11a에 도시된 바와 같이, 제1 서브 댐(SDM1), 제2 서브 댐(SDM2) 및 제3 서브 댐(SDM3)의 높이(H1)는 각각 동일할 수 있다. 즉, 제1 서브 댐(SDM1), 제2 서브 댐(SDM2) 및 제3 서브 댐(SDM3)의 높이(H1)는 동일하여, 각각은 LED(160)의 높이(H0)보다 낮을 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치는 평탄화층(115) 상에 복수의 서브 화소(SPX)를 둘러싸는 복수의 서브 댐(SDM1, SDM2, SDM3)을 포함함으로써, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 흐르는 경로에 복수의 서브 댐(SDM1, SDM2, SDM3)을 배치하여, 보다 효과적으로 접착 패턴(AD1, AD2)이 흐르는 경로를 차단할 수 있다.
몇몇의 실시예에서는, 도 11b에 도시된 바와 같이, 복수의 서브 댐(SDM1, SDM2, SDM3) 중 외측에 배치되는 서브 댐의 높이(H1)가 높을 수 있다.
즉, 제1 서브 댐(SDM1)의 높이(H1-1)보다 제2 서브 댐(SDM2)의 높이(H1-2)가 높고, 제2 서브 댐(SDM2)의 높이(H1-2) 보다 제3 서브 댐(SDM3)의 높이(H1-3)가 높다. 그리고 전술한 바와 같이, 제3 서브 댐(SDM3)의 높이(H1-3)는 여전히 LED(160)의 높이(H0)보다 낮을 수 있다. 다시 말하면, LED(160)에 가장 인접한 제1 서브 댐(SDM1)의 높이(H1-1)가 가장 낮을 수 있다.
이와 같이, LED(160)에 가장 인접한 제1 서브 댐(SDM1)의 높이(H1-1)가 가장 낮음으로써, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 서브 댐(SDM1)을 넘어가 제1 서브 댐(SDM1)과 제2 서브 댐(SDM2) 사이에 트랩될 수 있고, 그 다음으로, 제2 서브 댐(SDM2)을 넘어가 제2 서브 댐(SDM2)과 제3 서브 댐(SDM3) 사이에 트랩될 수 있다.
만약, 제1 서브 댐(SDM1)의 높이(H1-1)가 높을 경우에는, 접착 패턴(AD1, AD2)이 제1 서브 댐(SDM1)을 넘어가지 못하여 제1 서브 댐(SDM1)과 제2 서브 댐(SDM2) 사이에 트랩될 수 없고, LED(160)의 측면을 따라 쌓이게 된다. 이에, LED(160)와 접착 패턴(AD1, AD2)의 측면이 전기적으로 모두 연결될 여지가 있어, LED(160)의 구동 불량이 발생할 가능성이 있다.
이에, 몇몇의 실시예에서는 복수의 서브 댐(DM) 중 내측에 배치되는 서브 댐(SDM1)의 높이(H1-1)를 낮게 설정함으로써, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 각각의 서브 댐(DM) 사이에 효과적으로 트랩될 수 있도록 한다.
<본 발명의 또 다른 실시예 - 제5 싱크 패턴>
도 12는 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치의 하나의 화소를 나타내는 평면도이다. 도 13는 도 12의 XIII-XIIII' 단면도이다. 본 발명의 또 다른 실시예와 본 발명의 다른 실시예는 제5 싱크 패턴이 형성되는 보조 버퍼층이 추가되었을 뿐, 다른 구성요소는 동일하므로, 제5 싱크 패턴이 형성되는 보조 버퍼층에 대해서 구체적으로 서술한다.
도 12 및 도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 스트레쳐블 표시 장치는 제5 싱크 패턴(SNK5)이 형성된 보조 버퍼층(116)을 더 포함할 수 있다.
구체적으로, 보조 버퍼층(116)은 버퍼층(112)과 제1 기판(ST1) 사이에 배치된다. 그리고, 보조 버퍼층(116)은 버퍼층(112) 측면을 덮는 평탄화층(115)과 제1 기판(ST1) 사이에도 배치될 수 있다. 즉, 보조 버퍼층(116)의 하면은 제1 기판(ST1)과 접촉하고, 보조 버퍼층(116)의 상면은 버퍼층(112) 및 평탄화층(115)과 접할 수 있다.
보조 버퍼층(116) 또한 버퍼층(112)과 같이 하부 기판(DS) 및 복수의 제1 기판(ST1) 외부로부터의 수분(H2O) 및 산소(O2) 등의 침투로부터 스트레쳐블 표시 장치(100)의 다양한 구성요소들을 보호하기 위해 복수의 제1 기판(ST1) 상에 형성된다. 보조 버퍼층(116)은 절연 물질로 구성될 수 있으며, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화질화물(SiON) 등으로 이루어지는 무기층이 단층 또는 복층으로 구성될 수 있다.
그리고, 보조 버퍼층(116)의 외곽 영역에는 제5 싱크 패턴(SNK5)이 형성될 수 있다. 즉, 버퍼층(112)과 평탄화층(115)이 배치되지 않는 보조 버퍼층(116)의 외곽 영역에 제5 싱크 패턴(SNK)이 배치된다.
다만, 도 6에서는 제5 싱크 패턴(SNK5)이 제1 기판(ST1)을 둘러싸는 하나의 띠 형태로 모두 연결되는 것으로 도시하였으나, 이에 한정되지 않고 제5 싱크 패턴(SNK5)은 복수개로 분리될 수 있다.
상술한 바와 같이, 제5 싱크 패턴(SNK5)을 형성함으로써, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)을 넘는 영역까지 넘쳐 흐르지 않도록 하는 역할을 한다. 즉, 제5 싱크 패턴(SNK5)은 접착 패턴(AD1, AD2)이 제1 기판(ST1)의 외부로 침범하는 경로에 모두 배치된다. 이에, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)의 외부로 넘쳐 흐르는 과정에서, 접착 패턴(AD1, AD2)은 제5 싱크 패턴(SNK5)에 트랩된다. 이에, 제1 기판(ST1)의 외부에 배치되는 하부 기판(DS) 상에는 접착 패턴(AD1, AD2)이 침범하지 못하게 된다. 이로 인하여 본 발명의 스트레쳐블 표시 장치는 가열 과정을 거치더라도, 연신율의 저하가 발생하지 않게 된다.
또한, 제5 싱크 패턴(SNK5)의 폭(W5) 또한 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 넓을 수 있다. 즉, 제5 싱크 패턴(SNK5)의 폭(W5)은 3μm이상일 수 있으나, 이는 하나의 예에 불과할 뿐, 제5 싱크 패턴(SNK5)의 폭(W5)은 도전볼의 직경에 따라 상이할 수 있다.
만약, 제5 싱크 패턴(SNK5)의 폭(W5)이 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 좁을 경우, 도전볼이 제5 싱크 패턴(SNK5)의 상부를 막게 되어, 제5 싱크 패턴(SNK5)은 접착 패턴(AD1, AD2)을 트랩시키지 못하게 된다. 이에, 제5 싱크 패턴(SNK5)의 폭(W5)은 제1 접착 패턴(AD1) 및 제2 접착 패턴(AD2)의 도전볼의 직경보다 넓게 형성해야만, LED(160)를 가압하는 과정에서 접착 패턴(AD1, AD2)이 제1 기판(ST1)을 넘는 영역까지 넘쳐 흐르지 않도록 할 수 있다.
본 발명의 다양한 실시예들에 따른 스트레쳐블 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 스트레쳐블 표시 장치는 표시 영역 및 비표시 영역을 포함하는 하부 기판, 표시 영역 상에 배치되고, 하부 기판의 모듈러스보다 큰 모듈러스를 갖는 복수의 제1 기판, 복수의 제1 기판 각각에 형성되는 적어도 하나의 트랜지스터, 적어도 하나의 트랜지스터를 덮는 평탄화층, 적어도 하나의 트랜지스터와 전기적으로 연결되고, 평탄화층 상에 형성되는 적어도 하나의 발광 소자 및 적어도 하나의 발광 소자 각각에 부착되는 복수의 접착 패턴을 포함하고, 평탄화층은 적어도 하나의 발광 소자의 측부에 형성되는 적어도 하나의 제1 싱크 패턴을 포함하여, 연신율 저하를 방지할 수 있다.
본 발명의 다른 특징에 따르면, 복수의 접착 패턴에는 도전볼이 분산되고, 적어도 하나의 제1 싱크 패턴 각각의 폭은 도전볼의 직경보다 넓을 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 발광 소자 각각은 제1 전극 및 제2 전극을 포함하고, 복수의 접착 패턴은 제1 전극에 부착되는 제1 접착 패턴 및 제2 전극에 부착되는 제2 접착 패턴을 포함하고, 평탄화층은 제1 접착 패턴 및 제2 접착 패턴 사이에 형성되는 적어도 하나의 제2 싱크 패턴을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제1 싱크 패턴은 적어도 하나의 제2 싱크 패턴과 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 접착 패턴에는 도전볼이 분산되고, 적어도 하나의 제2 싱크 패턴 각각의 폭은 도전볼의 직경보다 넓을 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 기판 각각은, 평탄화층이 배치되지 않는 영역에 형성되는 적어도 하나의 제3 싱크 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제3 싱크 패턴은 복수의 제1 기판 각각을 둘러싸는 띠 형태일 수 있다.
본 발명의 또 다른 특징에 따르면, 평탄화층의 측면은 경사가 있고, 평탄화층의 측면에는 적어도 하나의 제4 싱크 패턴이 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 평탄화층의 측면은 일 방향으로 연장되고, 적어도 하나의 제4 싱크 패턴은 일 방향으로 연장될 수 있다.
본 발명의 또 다른 특징에 따르면, 평탄화층 상에 적어도 하나의 발광 소자를 둘러싸는 적어도 하나의 댐을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 댐의 높이는 적어도 하나의 발광 소자의 높이보다 낮을 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 댐 각각은 높이가 동일한 복수의 서브 댐을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 댐 각각은 높이가 상이한 복수의 서브 댐을 포함하고, 복수의 서브 댐 중 외측에 배치되는 서브 댐의 높이가 높을 수 있다.
본 발명의 스트레쳐블 표시 장치는 복수의 제1 기판 각각과 평탄화층 사이에 형성되는 보조 버퍼층을 더 포함하고, 보조 버퍼층은 상기 평탄화층이 배치되지 않는 영역에 형성되는 적어도 하나의 제5 싱크 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제5 싱크 패턴은 상기 보조 버퍼층을 둘러싸는 띠 형태일 수 있다.
본 발명의 일 실시예에 따른 스트레쳐블 표시 장치는 늘어날 수 있는 연성 기판, 연성 기판 상에 서로 이격되어 배치되는 복수의 강성 기판, 복수의 강성 기판에 정의되고, 접착층에 의해 부착되는 발광 소자를 포함하는 복수의 서브 화소, 복수의 서브 화소의 측부에 형성되는 복수의 제1 싱크 패턴, 복수의 제1 싱크 패턴을 연결하는 적어도 하나의 제2 싱크 패턴 및 복수의 서브 화소를 둘러싸는 제3 싱크 패턴을 포함한다.
본 발명의 다른 특징에 따르면, 복수의 강성 기판 상에 배치되고, 상면에 발광 소자가 형성되는 평탄화층을 더 포함하고, 복수의 제1 싱크 패턴 및 적어도 하나의 제2 싱크 패턴은 평탄화층 상에 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 평탄화층의 측면은 경사가 있고, 평탄화층의 측면에는 적어도 하나의 제4 싱크 패턴이 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 제3 싱크 패턴은 복수의 강성 기판 상에 평탄화층이 배치되지 않는 영역에 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소를 둘러싸는 적어도 하나의 댐을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 댐의 높이는 발광 소자의 높이보다 낮을 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 댐 각각은 높이가 상이한 복수의 서브 댐을 포함하고, 복수의 서브 댐 중 복수의 서브 화소에 인접된 서브 댐의 높이가 낮을 수 있다.
본 발명의 일 실시예에 따른 스트레쳐블 표시 장치는 복수의 강성 기판 각각과 상기 평탄화층 사이에 형성되는 보조 버퍼층을 더 포함하고, 보조 버퍼층의 외곽 영역에는 제5 싱크 패턴이 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 스트레쳐블 표시 장치
112: 버퍼층
113: 게이트 절연층
114: 층간 절연층
115: 평탄화층
120: 연결 배선
121: 제1 연결 배선
122: 제2 연결 배선
130: 패드
131: 제1 패드
132: 제2 패드
140: COF
141: 베이스 필름
142: 구동 IC
150: 트랜지스터
151: 게이트 전극
152: 액티브층
153: 소스 전극
154: 드레인 전극
160: LED
161: n형층
162: 활성층
163: p형층
164: n저극
165: p전극
191, 192: 연결 패드
DS: 하부 기판
ST1, ST2: 기판
CS: 연결 기판
US: 상부 기판
AA: 표시 영역
NA: 비표시 영역
GD: 게이트 구동부
PCB: 인쇄 회로 기판
PX: 화소
SPX: 서브 화소
CL: 공통 배선
AD: 접착층
AD1, AD2: 접착 패턴
SNK1, SNK2, SNK3, SNK4: 싱크 패턴
DM: 댐
SDM1, SDM2, SDM3 : 서브 댐

Claims (23)

  1. 표시 영역 및 비표시 영역을 포함하는 하부 기판;
    상기 표시 영역 상에 배치되고, 상기 하부 기판의 모듈러스보다 큰 모듈러스를 갖는 복수의 제1 기판;
    상기 복수의 제1 기판 각각에 형성되는 적어도 하나의 트랜지스터;
    상기 적어도 하나의 트랜지스터를 덮는 평탄화층;
    상기 적어도 하나의 트랜지스터와 전기적으로 연결되고, 상기 평탄화층 상에 형성되는 적어도 하나의 발광 소자; 및
    상기 적어도 하나의 발광 소자 각각에 부착되는 복수의 접착 패턴을 포함하고,
    상기 평탄화층은 상기 적어도 하나의 발광 소자의 측부에 형성되는 적어도 하나의 제1 싱크 패턴을 포함하는, 스트레쳐블 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 접착 패턴에는 도전볼이 분산되고,
    상기 적어도 하나의 제1 싱크 패턴 각각의 폭은 상기 도전볼의 직경보다 넓은, 스트레쳐블 표시 장치.
  3. 제1항에 있어서,
    상기 적어도 하나의 발광 소자 각각은 제1 전극 및 제2 전극을 포함하고,
    상기 복수의 접착 패턴은 상기 제1 전극에 부착되는 제1 접착 패턴 및 상기 제2 전극에 부착되는 제2 접착 패턴을 포함하고,
    상기 평탄화층은 상기 제1 접착 패턴 및 상기 제2 접착 패턴 사이에 형성되는 적어도 하나의 제2 싱크 패턴을 더 포함하는, 스트레쳐블 표시 장치.
  4. 제3항에 있어서,
    상기 적어도 하나의 제1 싱크 패턴은 상기 적어도 하나의 제2 싱크 패턴과 연결되는, 스트레쳐블 표시 장치.
  5. 제3항에 있어서,
    상기 복수의 접착 패턴에는 도전볼이 분산되고,
    상기 적어도 하나의 제2 싱크 패턴 각각의 폭은 상기 도전볼의 직경보다 넓은, 스트레쳐블 표시 장치.
  6. 제1항에 있어서,
    상기 복수의 제1 기판 각각은,
    상기 평탄화층이 배치되지 않는 영역에 형성되는 적어도 하나의 제3 싱크 패턴을 포함하는, 스트레쳐블 표시 장치.
  7. 제6항에 있어서,
    상기 적어도 하나의 제3 싱크 패턴은 상기 복수의 제1 기판 각각을 둘러싸는 띠 형태인, 스트레쳐블 표시 장치.
  8. 제1항에 있어서,
    상기 평탄화층의 측면은 경사가 있고,
    상기 평탄화층의 측면에는 적어도 하나의 제4 싱크 패턴이 형성되는, 스트레쳐블 표시 장치.
  9. 제1항에 있어서,
    상기 평탄화층의 측면은 일 방향으로 연장되고,
    상기 적어도 하나의 제4 싱크 패턴은 상기 일 방향으로 연장되는, 스트레쳐블 표시 장치.
  10. 제1항에 있어서,
    상기 평탄화층 상에 상기 적어도 하나의 발광 소자를 둘러싸는 적어도 하나의 댐을 포함하는, 스트레쳐블 표시 장치.
  11. 제10항에 있어서,
    상기 적어도 하나의 댐의 높이는 상기 적어도 하나의 발광 소자의 높이보다 낮은, 스트레쳐블 표시 장치.
  12. 제10항에 있어서,
    상기 적어도 하나의 댐 각각은 높이가 동일한 복수의 서브 댐을 포함하는, 스트레쳐블 표시 장치.
  13. 제10항에 있어서,
    상기 적어도 하나의 댐 각각은 높이가 상이한 복수의 서브 댐을 포함하고,
    상기 복수의 서브 댐 중 외측에 배치되는 서브 댐의 높이가 높은, 스트레쳐블 표시 장치.
  14. 제1항에 있어서,
    상기 복수의 제1 기판 각각과 상기 평탄화층 사이에 형성되는 보조 버퍼층을 더 포함하고,
    상기 보조 버퍼층은 상기 평탄화층이 배치되지 않는 영역에 형성되는 적어도 하나의 제5 싱크 패턴을 포함하는, 스트레쳐블 표시 장치.
  15. 제14항에 있어서,
    상기 적어도 하나의 제5 싱크 패턴은 상기 보조 버퍼층을 둘러싸는 띠 형태인, 스트레쳐블 표시 장치.
  16. 늘어날 수 있는 연성 기판;
    상기 연성 기판 상에 서로 이격되어 배치되는 복수의 강성 기판;
    상기 복수의 강성 기판에 정의되고, 접착층에 의해 부착되는 발광 소자를 포함하는 복수의 서브 화소;
    상기 복수의 서브 화소의 측부에 형성되는 복수의 제1 싱크 패턴;
    상기 복수의 제1 싱크 패턴을 연결하는 적어도 하나의 제2 싱크 패턴; 및
    상기 복수의 서브 화소를 둘러싸는 제3 싱크 패턴을 포함하는, 스트레쳐블 표시 장치.
  17. 제16항에 있어서,
    상기 복수의 강성 기판 상에 배치되고, 상면에 상기 발광 소자가 형성되는 평탄화층을 더 포함하고,
    상기 복수의 제1 싱크 패턴 및 상기 적어도 하나의 제2 싱크 패턴은 상기 평탄화층 상에 형성되는, 스트레쳐블 표시 장치.
  18. 제17항에 있어서,
    상기 평탄화층의 측면은 경사가 있고,
    상기 평탄화층의 측면에는 적어도 하나의 제4 싱크 패턴이 형성되는, 스트레쳐블 표시 장치.
  19. 제17항에 있어서,
    상기 제3 싱크 패턴은 상기 복수의 강성 기판 상에 상기 평탄화층이 배치되지 않는 영역에 형성되는, 스트레쳐블 표시 장치.
  20. 제16항에 있어서,
    상기 복수의 서브 화소를 둘러싸는 적어도 하나의 댐을 더 포함하는, 스트레쳐블 표시 장치.
  21. 제20항에 있어서,
    상기 적어도 하나의 댐의 높이는 상기 발광 소자의 높이보다 낮은, 스트레쳐블 표시 장치.
  22. 제20항에 있어서,
    상기 적어도 하나의 댐 각각은 높이가 상이한 복수의 서브 댐을 포함하고,
    상기 복수의 서브 댐 중 상기 복수의 서브 화소에 인접된 서브 댐의 높이가 낮은, 스트레쳐블 표시 장치.
  23. 제17항에 있어서,
    상기 복수의 강성 기판 각각과 상기 평탄화층 사이에 형성되는 보조 버퍼층을 더 포함하고,
    상기 보조 버퍼층의 외곽 영역에는 제5 싱크 패턴이 배치되는, 스트레쳐블 표시 장치.
KR1020190139302A 2019-11-04 2019-11-04 스트레쳐블 표시 장치 KR20210053559A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190139302A KR20210053559A (ko) 2019-11-04 2019-11-04 스트레쳐블 표시 장치
US17/031,567 US11430773B2 (en) 2019-11-04 2020-09-24 Stretchable display device
CN202011155350.7A CN112786638A (zh) 2019-11-04 2020-10-26 可拉伸显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190139302A KR20210053559A (ko) 2019-11-04 2019-11-04 스트레쳐블 표시 장치

Publications (1)

Publication Number Publication Date
KR20210053559A true KR20210053559A (ko) 2021-05-12

Family

ID=75688825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190139302A KR20210053559A (ko) 2019-11-04 2019-11-04 스트레쳐블 표시 장치

Country Status (3)

Country Link
US (1) US11430773B2 (ko)
KR (1) KR20210053559A (ko)
CN (1) CN112786638A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022265139A1 (ko) * 2021-06-18 2022-12-22 엘지전자 주식회사 디스플레이 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210054323A (ko) * 2019-11-05 2021-05-13 엘지디스플레이 주식회사 스트레쳐블 표시 장치
KR20230101112A (ko) * 2021-12-29 2023-07-06 엘지디스플레이 주식회사 표시 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013367B2 (en) * 2008-01-04 2015-04-21 Nanolumens Acquisition Inc. Flexible display
KR102478223B1 (ko) * 2016-02-02 2022-12-19 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6608758B2 (ja) * 2016-04-11 2019-11-20 株式会社Ｊｏｌｅｄ 有機ｅｌ表示パネル、有機ｅｌ表示装置、及びその製造方法
KR20180036515A (ko) * 2016-09-30 2018-04-09 엘지디스플레이 주식회사 유기 발광 표시 장치
US10109563B2 (en) * 2017-01-05 2018-10-23 Stmicroelectronics, Inc. Modified leadframe design with adhesive overflow recesses
US10546842B2 (en) * 2017-05-31 2020-01-28 Innolux Corporation Display device and method for forming the same
KR102479964B1 (ko) 2017-08-30 2022-12-20 엘지디스플레이 주식회사 전계 발광 표시 장치
US20190181122A1 (en) * 2017-12-13 2019-06-13 Innolux Corporation Electronic device and method of manufacturing the same
CN110277424B (zh) * 2018-03-14 2021-08-17 昆山工研院新型平板显示技术中心有限公司 可拉伸显示装置及其制作方法、电子设备
CN109300948A (zh) * 2018-09-28 2019-02-01 昆山国显光电有限公司 一种显示装置及其柔性oled面板
CN109524441B (zh) * 2018-11-22 2021-01-19 京东方科技集团股份有限公司 Oled显示基板、显示面板
CN109786428B (zh) * 2019-01-28 2021-03-26 京东方科技集团股份有限公司 拉伸显示器件及制备方法
KR20220016422A (ko) * 2020-07-31 2022-02-09 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022265139A1 (ko) * 2021-06-18 2022-12-22 엘지전자 주식회사 디스플레이 장치

Also Published As

Publication number Publication date
CN112786638A (zh) 2021-05-11
US20210134772A1 (en) 2021-05-06
US11430773B2 (en) 2022-08-30

Similar Documents

Publication Publication Date Title
KR102638258B1 (ko) 스트레쳐블 표시장치
KR102706520B1 (ko) 스트레쳐블 표시 장치
KR102652324B1 (ko) 스트레쳐블 표시 장치
US11342520B2 (en) Stretchable display device
US11436950B2 (en) Stretchable display device
KR20210054323A (ko) 스트레쳐블 표시 장치
US11430773B2 (en) Stretchable display device
KR20210025417A (ko) 스트레쳐블 표시 장치
KR20210023550A (ko) 스트레쳐블 표시 장치
KR20210048807A (ko) 스트레쳐블 표시 장치
US20230255068A1 (en) Stretchable display apparatus
JP7100108B2 (ja) ストレッチャブル表示装置
KR20210082061A (ko) 스트레쳐블 표시 장치
CN114373385B (zh) 可伸展显示装置
KR20240092865A (ko) 표시 장치
KR20240107645A (ko) 표시 장치
KR20220066777A (ko) 표시 장치
KR20240047052A (ko) 표시 장치
KR20230100996A (ko) 표시 장치
KR20220057124A (ko) 표시 장치
KR20230102203A (ko) 표시 장치
KR20240005396A (ko) 표시 장치
KR20230103584A (ko) 표시 장치
KR20230102394A (ko) 표시 장치
KR20230103286A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination