KR20240005396A - 표시 장치 - Google Patents

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KR20240005396A
KR20240005396A KR1020220082437A KR20220082437A KR20240005396A KR 20240005396 A KR20240005396 A KR 20240005396A KR 1020220082437 A KR1020220082437 A KR 1020220082437A KR 20220082437 A KR20220082437 A KR 20220082437A KR 20240005396 A KR20240005396 A KR 20240005396A
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planarization layer
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disposed
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이정은
김남국
이환건
이태규
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 연신 가능한 하부 기판, 하부 기판 상에 배치되고, 복수의 하부 판 패턴과 복수의 하부 판 패턴으로부터 연장된 복수의 하부 배선 패턴을 포함하는 하부 패턴층, 복수의 하부 판 패턴 각각의 상부에 배치되는 복수의 화소 회로, 복수의 화소 회로 상에 배치되는 하부 평탄화층, 하부 평탄화층 상에 배치되고, 복수의 화소 회로 각각과 연결되는 복수의 발광 소자, 하부 평탄화층 상에서 하부 배선 패턴의 상부로 연장되고, 화소 회로와 전기적으로 연결되는 하부 연신 배선, 하부 평탄화층 상에서 복수의 발광 소자의 측면을 둘러싸도록 배치되는 제1 상부 평탄화층, 제1 상부 평탄화층 상에 배치되고, 제1 상부 평탄화층의 컨택홀을 통해 하부 연신 배선과 전기적으로 연결되는 보조 배선, 제1 상부 평탄화층 상에 배치되어, 발광 소자의 상부를 평탄화하는 제2 상부 평탄화층 및 제2 상부 평탄화층의 컨택홀을 통해 발광 소자와 보조 배선을 전기적으로 연결하고, 제1 상부 평탄화층 및 제2 상부 평탄화층의 컨택홀을 통해 발광 소자와 하부 연신 배선을 전기적으로 연결하는 연결 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 연신 가능한 스트레쳐블 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 표시부, 배선 등을 형성하여, 특정 방향으로 신축이 가능하고 다양한 형상으로 변화가 가능하게 제조되는 표시 장치가 차세대 표시 장치로 주목받고 있다.
본 발명에서 해결하고자 하는 과제는 평탄화층의 제조 과정에서 연신 배선이 손상되는 것을 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 연결 패턴과 연신 배선 사이의 컨택 저항을 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 연신 가능한 하부 기판, 하부 기판 상에 배치되고, 복수의 하부 판 패턴과 복수의 하부 판 패턴으로부터 연장된 복수의 하부 배선 패턴을 포함하는 하부 패턴층, 복수의 하부 판 패턴 각각의 상부에 배치되는 복수의 화소 회로, 복수의 화소 회로 상에 배치되는 하부 평탄화층, 하부 평탄화층 상에 배치되고, 복수의 화소 회로 각각과 연결되는 복수의 발광 소자, 하부 평탄화층 상에서 하부 배선 패턴의 상부 로 연장되고, 화소 회로와 전기적으로 연결되는 하부 연신 배선, 하부 평탄화층 상에서 복수의 발광 소자의 측면을 둘러싸도록 배치되는 제1 상부 평탄화층, 제1 상부 평탄화층 상에 배치되고, 제1 상부 평탄화층의 컨택홀을 통해 하부 연신 배선과 전기적으로 연결되는 보조 배선, 제1 상부 평탄화층 상에 배치되어, 발광 소자의 상부를 평탄화하는 제2 상부 평탄화층 및 제2 상부 평탄화층의 컨택홀을 통해 발광 소자와 보조 배선을 전기적으로 연결하고, 제1 상부 평탄화층 및 제2 상부 평탄화층의 컨택홀을 통해 발광 소자와 하부 연신 배선을 전기적으로 연결하는 연결 패턴을 포함한다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 연신 가능한 하부 기판 상에 복수의 하부 판 패턴과 복수의 하부 판 패턴으로부터 연장된 복수의 하부 배선 패턴을 형성하는 단계, 복수의 하부 판 패턴 각각의 상부에 복수의 화소 회로 및 복수의 화소 회로 상부를 덮는 하부 평탄화층을 형성하는 단계, 복수의 하부 판 패턴 각각의 상부에 형성된 하부 평탄화층에 복수의 화소 회로의 일부를 노출하는 컨택홀을 형성하고, 노출된 화소 회로의 일부의 상부로부터 복수의 하부 배선 패턴의 상부로 연장되는 복수의 하부 연신 배선을 형성하는 단계, 복수의 하부 판 패턴의 상부에 형성된 하부 평탄화층의 상에 복수의 발광 소자를 각각 배치하는 단계, 하부 평탄화층 상에 복수의 발광 소자의 측면을 둘러싸도록 제1 상부 평탄화층을 형성하는 단계, 제1 상부 평탄화층에 하부 연신 배선의 일부를 노출하는 컨택홀을 형성하여 제1 상부 평탄화층의 상부에서 하부 연신 배선과 전기적으로 연결되는 보조 배선을 형성하는 단계, 제1 상부 평탄화층, 복수의 발광소자 및 보조 배선의 상부를 덮는 제2 상부 평탄화층을 형성하는 단계, 복수의 발광 소자, 보조 배선 및 하부 연신 배선 각각의 상면을 노출하는 컨택홀을 형성하고, 복수의 발광 소자, 보조 배선 및 하부 연신 배선을 연결하는 연결 패턴을 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 연신 배선 상에 배치되는 평탄화층의 제조 공정에서 연신 배선이 산화되거나 손상되는 것을 개선할 수 있다.
본 발명은 고단차의 평탄화층 상에 배치되는 연결 패턴과 연신 배선의 전기적 연결 지점을 추가함으로써, 연결 패턴과 연신 배선 사이의 컨택 저항이 개선될 수 있다.
본 발명은 연신 배선을 다중 구조로 배치함으로써, 연신 배선의 저항을 낮추고, 연신 배선의 신뢰성을 개선할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 A 영역에 대한 확대 평면도이다.
도 3은 도 2에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 표시 장치의 제조 과정을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
그리고, '접속' 또는 '연결'되는 것으로 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두개의 구성 요소 사이에 위치한 하나 이상의 다른 구성 요소를 통하여 접속' 또는 '연결' 되는 것을 포함할 수 있다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
본 발명의 일 실시예에 따른 표시 장치는 휘거나 늘어나도 화상 표시가 가능한 표시 장치이며, 스트레쳐블 표시 장치, 신축성 표시 장치 및 연신가능한 표시 장치으로도 지칭될 수 있다. 표시 장치는 종래의 일반적인 표시 장치와 비교하여 높은 가요성(Flexibility)을 가질 뿐만 아니라, 연신성(Stretchability)를 가질 수 있다. 이에, 사용자가 표시 장치를 휘게 하거나 늘어나게 할 수 있을 뿐만 아니라, 사용자의 조작에 따라 표시 장치의 형상이 자유롭게 변경될 수 있다. 예를 들어, 사용자가 표시 장치의 끝 단을 잡고 잡아당기는 경우 표시 장치는 사용자가 잡아당기는 방향으로 늘어날 수 있다. 또는, 사용자가 표시 장치를 평평하지 않은 외면에 배치시키는 경우, 표시 장치는 벽면의 외면의 형상을 따라 휘어지도록 배치될 수 있다. 또한, 사용자에 의해 가해지는 힘이 제거되는 경우, 표시 장치는 다시 본래의 형태로 복원될 수 있다.
<스트레쳐블 기판 및 패턴층>
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 A 영역에 대한 확대 평면도이다.
도 3은 도 2에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.
구체적으로, 도 2는 도 1에 도시된 A 영역의 확대 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 하부 기판(111), 패턴층(120), 복수의 화소(PX), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 파워 서플라이(PS)를 포함할 수 있다. 그리고, 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 충진층(190) 및 상부 기판(112)을 더 포함할 수 있다.
하부 기판(111)은 표시 장치(100)의 여러 구성요소들을 지지하고 보호하기 위한 기판이다. 그리고, 상부 기판(112)은 표시 장치(100)의 여러 구성요소들을 커버하고 보호하기 위한 기판이다. 즉, 하부 기판(111)은 화소(PX), 게이트 드라이버(GD) 및 파워 서플라이(PS)이 형성된 패턴층(120)을 지지하는 기판이다. 그리고, 상부 기판(112)는 화소(PX), 게이트 드라이버(GD) 및 파워 서플라이(PS)를 덮는 기판이다.
하부 기판(111) 및 상부 기판(112) 각각은 연성 기판으로서 휘어지거나 늘어날 수 있는 절연 물질로 구성될 수 있다. 예를 들어, 하부 기판(111) 및 상부 기판(112) 각각은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 또는 폴리 우레탄(polyurethane; PU) 및 PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 있으며, 이에, 유연한 성질을 가질 수 있다. 그리고, 하부 기판(111) 및 상부 기판(112)의 재질은 동일할 수 있으나 이에 제한되지 않고 다양하게 변형될 수 있다.
하부 기판(111) 및 상부 기판(112) 각각은 연성 기판으로서, 팽창 및 수축이 가역적으로 가능할 수 있다. 이에, 하부 기판(111)은 하부 스트레쳐블 기판, 하부 신축 기판, 하부 연신 기판, 하부 연성 기판, 하부 가요성 기판, 제1 스트레쳐블 기판, 제1 신축 기판, 제1 연신 기판, 제1 연성 기판 또는 제1 가요성 기판으로도 지칭될 수 있고, 상부 기판(112)은 상부 스트레쳐블 기판, 상부 신축 기판, 상부 연신 기판, 상부 연성 기판, 상부 가요성 기판, 제2 스트레쳐블 기판, 제2 신축 기판 제2 연신 기판, 제2 연성 기판 또는 제2 가요성 기판으로도 지칭될 수 있다. 또한 하부 기판(111) 및 상부 기판(112)의 탄성 계수(Modulus of elasticity)가 수 MPa 내지 수 백 MPa일 수 있다. 그리고, 하부 기판(111) 및 상부 기판(112)의 연성 파괴율(ductile breaking rate)이 100% 이상일 수 있다. 여기서, 연성 파괴율이란 연신되는 객체가 파괴되거나 크랙되는 시점에서의 연신율을 의미한다. 하부 기판의 두께는 10um 내지 1mm일 수 있으나, 이에 제한되는 것은 아니다.
하부 기판(111)은 표시 영역(Active Area; AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(Non-active Area; NA)을 가질 수 있다. 다만, 표시 영역(AA) 및 비표시 영역(Non-active Area; NA)은 하부 기판(111)에만 국한되어 언급되는 것이 아니라 표시 장치 전반에 걸쳐서 언급될 수 있다.
표시 영역(AA)은 표시 장치(100)에서 영상이 표시되는 영역이다. 표시 영역(AA)에는 복수의 화소(PX)가 배치된다. 그리고, 각각의 화소(PX)는 표시 소자 및 표시 소자를 구동하기 위한 다양한 구동 소자들을 포함할 수 있다. 다양한 구동 소자들은 적어도 하나의 박막 트랜지스터(Thin Film Transistor; TFT) 및 커패시터(Capacitor)를 의미할 수 있으나, 이에 한정되지 않는다. 그리고, 복수의 화소(PX) 각각은 다양한 배선과 연결될 수 있다. 예를 들어, 복수의 화소(PX) 각각은 게이트 배선, 데이터 배선, 고전위 전압 배선, 저전위 전압 배선, 기준 배선 및 초기화 전압 배선 등과 같은 다양한 배선과 연결될 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역이다. 비표시 영역(NA)은 표시 영역(AA)에 인접한 영역일 수 있다. 그리고, 비표시 영역(NA)은 표시 영역(AA)에 인접하여 표시 영역(AA)을 둘러싸는 영역일 수 있다. 다만, 이에 한정되지 않고, 비표시 영역(NA)은 하부 기판(111) 중 표시 영역(AA)을 제외한 영역에 해당하고, 이는 다양한 형상으로 변형 및 분리될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소(PX)를 구동하기 위한 구성요소가 배치된다. 비표시 영역(NA)에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 배치될 수 있다. 그리고, 비표시 영역(NA)에는 게이트 드라이버(GD) 및 데이터 드라이버(DD)와 연결되는 복수의 패드(PAD)가 배치될 수 있으며, 각각의 패드(PAD)는 표시 영역(AA)의 복수의 화소(PX) 각각과 연결될 수 있다. 복수의 패드(PAD)는 후술할 복수의 하부 연신 배선과 전기적으로 연결되어 표시 영역(AA)의 복수의 화소(PX) 각각과 연결될 수 있으나, 복수의 패드(PAD)와 복수의 하부 연신 배선의 연결에 대한 구체적인 내용은 도 3을 참조하여 설명하도록 한다.
하부 기판(111) 상에는 표시 영역(AA)에 배치되는 복수의 하부 판(plate) 패턴(121) 및 복수의 하부 배선(line) 패턴(122)과 비표시 영역(NA)에 배치되는 복수의 외부 판(plate) 패턴(123) 및 복수의 외부 배선(line) 패턴(124)을 포함하는 패턴층(120)이 배치된다.
복수의 하부 판 패턴(121)은 하부 기판(111)의 표시 영역(AA)에 배치되어, 복수의 하부 판 패턴(121) 상에는 복수의 화소(PX)가 형성된다. 그리고, 복수의 외부 판 패턴(123)은 하부 기판(111)의 비표시 영역(NA)에 배치될 수 있다. 그리고, 복수의 외부 판 패턴(123) 상에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 형성된다.
상술한, 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)은 서로 이격되는 아일랜드 형태로 배치될 수 있다. 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123) 각각은 개별적으로 분리될 수 있다. 이에, 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)은 제1 아일랜드 패턴(first island pattern) 및 제2 아일랜드 패턴(second island pattern) 혹은 제1 개별 패턴(first individual pattern) 및 제2 개별 패턴(second individual pattern)으로 지칭될 수 있다.
구체적으로, 복수의 외부 판 패턴(123)에는 게이트 드라이버(GD)가 실장될 수 있다. 게이트 드라이버(GD)는 하부 판 패턴(121) 상의 다양한 구성요소 제조 시 게이트 인 패널(Gate In Panel; GIP) 방식으로 외부 판 패턴(123) 상에 형성될 수 있다. 이에, 복수의 외부 판 패턴(123) 상에는 다양한 트랜지스터, 커패시터, 배선 등과 같은 게이트 드라이버(GD)를 구성하는 다양한 회로 구성이 배치될 수 있다. 다만, 이에 제한되지 않고 게이트 드라이버(GD)는 COF(Chip on Film) 방식으로 실장될 수도 있다.
그리고, 복수의 외부 판 패턴(123)에는 파워 서플라이(PS)가 실장될 수 있다. 파워 서플라이(PS)는 하부 판 패턴(121) 상의 다양한 구성요소 제조 시 패터닝되는 복수의 파워 블록으로 외부 판 패턴(123) 상에 형성될 수 있다. 이에, 외부 판 패턴(123)에는 상에는 서로 다른층에 배치되는 파워 블록이 배치될 수 있다. 즉, 외부 판 패턴(123) 상에는 하부 파워 블록 및 상부 파워 블록이 순차적으로 배치될 수 있다. 그리고, 하부 파워 블록에는 저전위 전압이 인가될 수 있고, 상부 파워 블록에는 고전위 전압이 인가될 수 있다. 이에, 하부 파워 블록을 통해 저전위 전압이 복수의 화소(PX)에 공급될 수 있다. 그리고, 상부 파워 블록을 통해 고전위 전압이 복수의 화소(PX)에 공급될 수 있다.
도 1을 참조하면, 복수의 외부 판 패턴(123)의 크기는 복수의 하부 판 패턴(121)의 크기보다 클 수 있다. 구체적으로, 복수의 외부 판 패턴(123) 각각의 크기는 복수의 하부 판 패턴(121) 각각의 크기보다 클 수 있다. 상술한 바와 같이, 복수의 외부 판 패턴(123) 각각에는 게이트 드라이버(GD)가 배치되고, 복수의 외부 판 패턴(123) 각각에는 게이트 드라이버(GD)의 하나의 스테이지가 배치될 수 있다. 이에, 게이트 드라이버(GD)의 하나의 스테이지를 구성하는 다양한 회로 구성이 차지하는 면적이 화소(PX)가 차지 면적보다 상대적으로 더 크므로, 복수의 외부 판 패턴(123) 각각의 크기는 복수의 하부 판 패턴(121) 각각의 크기보다 클 수 있다.
도 1에서는 복수의 외부 판 패턴(123)이 비표시 영역(NA)에서 제1 방향(X)의 양측에 배치되는 것으로 도시되었으나, 이에 제한되지 않고 비표시 영역(NA)의 임의의 영역에 배치될 수 있다. 또한, 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)이 사각형의 형태로 도시되었으나, 이에 제한되지 않고, 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)은 다양한 형태로 변형가능하다.
도 1 및 도 3을 참조하면, 패턴층(120)은 표시 영역(AA)에 배치되는 복수의 하부 배선(line) 패턴(122)과 비표시 영역(NA)에 배치되는 복수의 외부 배선(line) 패턴(124)을 더 포함할 수 있다.
복수의 하부 배선 패턴(122)은 표시 영역(AA)에 배치되고 서로 인접하는 하부 판 패턴(121)을 연결하는 패턴으로, 내부 연결 패턴으로 지칭될 수 있다. 즉, 복수의 하부 판 패턴(121) 사이에는 복수의 하부 판 패턴으로부터 연장된 복수의 하부 배선 패턴(122)이 배치된다.
복수의 외부 배선 패턴(124)은 비표시 영역(NA)에 배치되고, 서로 인접하는 하부 판 패턴(121)과 외부 판 패턴(123)을 연결하거나, 서로 인접하는 복수의 외부 판 패턴(123)을 연결하는 패턴일 수 있다. 따라서, 복수의 외부 배선 패턴(124)은 외부 연결 패턴으로 지칭될 수 있다. 그리고, 복수의 외부 배선 패턴(124)은 서로 인접하는 하부 판 패턴(121)과 외부 판 패턴(123) 사이, 및 서로 인접한 복수의 외부 판 패턴(123) 사이에 배치될 수 있다. 도 1을 참조하면, 복수의 하부 배선 패턴(122) 및 외부 배선 패턴(124)은 굴곡진 형상을 가진다. 예를 들면, 복수의 하부 배선 패턴(122) 및 외부 배선 패턴(124)은 사인파 형상을 가질 수 있다. 다만, 복수의 하부 배선 패턴(122) 및 외부 배선 패턴(124)의 형상은 이에 제한되지 않으며, 예를 들어, 복수의 하부 배선 패턴(122) 및 외부 배선 패턴(124)은 지그재그 형상으로 연장될 수도 있다. 또는, 복수의 하부 배선 패턴(122) 및 외부 배선 패턴(124)의 형상은 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수 있다. 또한, 도 1에 도시된 복수의 하부 배선 패턴(122) 및 외부 배선 패턴(124)의 개수 및 형상은 예시적인 것이며, 복수의 하부 배선 패턴(122) 및 외부 배선 패턴(124)의 개수 및 형상은 설계에 따라 다양하게 변경될 수 있다.
그리고, 복수의 하부 판 패턴(121), 복수의 하부 배선 패턴(122), 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124)은 강성 패턴이다. 즉, 복수의 하부 판 패턴(121), 복수의 하부 배선 패턴(122), 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124)은 하부 기판(111) 및 상부 기판(112)과 비교하여 강성(Rigid)일 수 있다. 따라서, 복수의 하부 판 패턴(121), 복수의 하부 배선 패턴(122), 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124)의 탄성 계수(Modulus of elasticity)는 하부 기판(111)의 탄성 계수(Modulus of elasticity) 보다 높을 수 있다. 탄성 계수(Modulus of elasticity)는 기판에 가해지는 응력에 대하여 변형되는 비율을 나타내는 파라미터로서, 탄성 계수가 상대적으로 높을 경우 경도(Hardness)가 상대적으로 높을 수 있다. 이에, 복수의 하부 판 패턴(121) 및 복수의 하부 배선 패턴(122) 및 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124) 각각은 복수의 제1 강성 패턴, 복수의 제2 강성 패턴, 복수의 제3 강성 패턴 및 복수의 제4 강성 패턴으로 지칭될 수 있다. 복수의 하부 판 패턴(121), 복수의 하부 배선 패턴(122), 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124)의 탄성 계수는 하부 기판(111) 및 상부 기판(112)의 탄성 계수보다 1000배 이상 높을 수 있으나, 이에 제한되는 것은 아니다.
복수의 강성 기판인 복수의 하부 판 패턴(121), 복수의 하부 배선 패턴(122), 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124)은 하부 기판(111) 및 상부 기판(112)보다 낮은 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 예를 들어, 복수의 하부 판 패턴(121), 복수의 하부 배선 패턴(122), 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124)은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 및 폴리아세테이트(polyacetate)중 적어도 하나의 물질로 이루어질 수도 있다. 이때, 복수의 하부 판 패턴(121), 복수의 하부 배선 패턴(122), 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124)은 동일한 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니고, 서로 다른 물질로 이루어질 수도 있다. 복수의 하부 판 패턴(121), 복수의 하부 배선 패턴(122), 복수의 외부 판 패턴(123) 및 복수의 외부 배선 패턴(124)이 동일한 물질로 이루어지는 경우, 일체형으로 이루어질 수 있다.
몇몇 실시예에서, 하부 기판(111)은 복수의 제1 하부 패턴 및 제2 하부 패턴을 포함하는 것으로 정의될 수 있다. 복수의 제1 하부 패턴은 하부 기판(111) 중 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 중첩하는 영역일 수 있다. 제2 하부 패턴은 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 중첩하지 않는 영역일 수 있다.
또한, 상부 기판(112)은 복수의 제1 상부 패턴 및 제2 상부 패턴을 포함하는 것으로 정의될 수 있다. 복수의 제1 상부 패턴은 상부 기판(112) 중 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 중첩하는 영역일 수 있으며, 제2 상부 패턴은 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 중첩하지 중첩하지 않는 영역일 수 있다.
이때, 복수의 제1 하부 패턴 및 제1 상부 패턴의 탄성 계수는 제2 하부 패턴 및 제2 상부 패턴의 탄성 계수보다 클 수 있다. 예를 들어, 복수의 제1 하부 패턴 및 제1 상부 패턴은 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 동일한 물질로 이루어질 수 있으며, 제2 하부 패턴 및 제2 상부 패턴은 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)보다 낮은 탄성 계수를 갖는 물질로 이루어질 수 있다.
즉, 제1 하부 패턴 및 제1 상부 패턴은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 또는 폴리아세테이트(polyacetate) 등으로 이루어질 수도 있고, 제2 하부 패턴 및 제2 상부 패턴은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 폴리 우레탄(polyurethane; PU), 또는 PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 수 있다.
<비표시 영역 구동 소자>
게이트 드라이버(GD)는 표시 영역(AA)에 배치된 복수의 화소(PX)로 게이트 전압을 공급하는 구성요소이다. 게이트 드라이버(GD)는 복수의 외부 판 패턴(123) 상에 형성된 복수의 스테이지를 포함하고, 게이트 드라이버(GD)의 각각의 스테이지는 복수의 게이트 연결 배선을 통해 서로 전기적으로 연결될 수 있다. 따라서, 어느 하나의 스테이지에서 출력된 게이트 전압을 다른 스테이지에 전달할 수 있다. 그리고, 각각의 스테이지는 각각의 스테이지와 연결된 복수의 화소(PX)에 순차적으로 게이트 전압을 공급할 수 있다.
파워 서플라이(PS)는 게이트 드라이버(GD)에 연결되어, 게이트 구동 전압 및 게이트 클럭 전압을 공급할 수 있다. 그리고, 파워 서플라이(PS)는 복수의 화소(PX)에 연결되어, 복수의 화소(PX) 각각에 화소 구동 전압을 공급할 수 있다. 또한, 파워 서플라이(PS)는 복수의 외부 판 패턴(123) 상에 형성될 수 있다. 즉 파워 서플라이(PS)는 외부 판 패턴(123)상에서 게이트 드라이버(GD)에 인접되게 형성될 수 있다. 그리고, 복수의 외부 판 패턴(123)에 형성된 파워 서플라이(PS) 각각은 게이트 드라이버(GD) 및 복수의 화소(PX)에 전기적으로 연결될 수 있다. 즉, 복수의 외부 판 패턴(123)에 형성된 복수의 파워 서플라이(PS)는 게이트 전원 연결 배선 및 화소 전원 연결 배선에 의해 연결될 수 있다. 이에, 복수의 파워 서플라이(PS) 각각은 게이트 구동 전압, 게이트 클럭 전압 및 화소 구동 전압을 공급할 수 있다.
인쇄 회로 기판(PCB)은 표시 소자를 구동하기 위한 신호 및 전압을 제어부로부터 표시 소자로 전달하는 구성이다. 이에, 인쇄 회로 기판(PCB)은 구동 기판으로도 지칭될 수 있다. 인쇄 회로 기판(PCB)에는 IC 칩, 회로부 등과 같은 제어부가 장착될 수 있다. 또한, 인쇄 회로 기판(PCB)에는 메모리, 프로세서 등도 장착될 수 있다. 그리고, 표시 장치(100)에 구비되는 인쇄 회로 기판(PCB)은 연신성(stretchability)을 확보하기 위하여, 연신 영역과 비연신 영역을 포함할 수 있다. 그리고 비연신 영역에는 IC 칩, 회로부, 메모리, 프로세서 등도 장착될 수 있고, 연신 영역에는 IC 칩, 회로부, 메모리, 프로세서와 전기적으로 연결되는 배선들이 배치될 수 있다.
데이터 드라이버(DD)는 표시 영역(AA)에 배치된 복수의 화소(PX)로 데이터 전압을 공급하는 구성요소이다. 데이터 드라이버(DD)는 IC칩 형태로 구성될 수 있어 데이터 집적 회로(D-IC)로도 지칭될 수 있다. 그리고, 데이터 드라이버(DD)는 인쇄 회로 기판(PCB)의 비연신 영역에 탑재될 수 있다. 즉, 데이터 드라이버(DD)는 COB(Chip On Board)의 형태로 인쇄 회로 기판(PCB)에 실장될 수 있다. 다만, 도 1에서는 데이터 드라이버(DD)가 COF(Chip On Film) 방식으로 실장되는 것으로 도시하였으나, 이에 제한되지 않고, 데이터 드라이버(DD)는 COF(Chip on Board), COG(Chip On Glass), TCP (Tape Carrier Package) 등의 방식으로 실장될 수도 있다.
또한, 도 1에서는 표시 영역(AA)에 배치된 일렬의 하부 판 패턴(121)에 대응하도록 하나의 데이터 드라이버(DD)가 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 복수 열의 하부 판 패턴(121)에 대응하도록 하나의 데이터 드라이버(DD)가 배치될 수 있다.
도 2 및 도 3을 참조하면, 복수의 하부 판 패턴(121) 상에는 복수의 서브 화소(SPX)를 포함하는 화소(PX)가 배치된다. 그리고, 서브 화소(SPX) 각각은 발광 소자(160) 및 발광 소자(160)를 구동하기 위한 구동 트랜지스터(150) 및 스위칭 트랜지스터 등을 포함하는 화소 회로를 포함할 수 있다. 즉, 하부 판 패턴(121) 상부에는 각각 복수의 화소 회로가 배치될 수 있고, 복수의 화소 회로는 복수의 발광 소자(160)와 각각 연결될 수 있다. 다만, 서브 화소(SPX)에서 발광 소자(160)는 LED로 제한되는 것이 아니라, 유기 발광 다이오드로 변경될 수 있다. 그리고, 복수의 서브 화소(SPX)는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소를 포함할 수 있으나, 이에 제한되지 않고, 복수의 서브 화소(SPX)의 색상은 필요에 따라 다양하게 변형될 수 있다. 또한, 도 3에 도시되지는 않았으나, 화소 회로는 스위칭 트랜지스터를 더 포함할 수 있다.
복수의 서브 화소(SPX)는 복수의 하부 연신 배선(131)과 연결될 수 있다. 보다 구체적으로, 복수의 하부 연신 배선(131)은 제1 하부 연신 배선(131a) 및 제2 하부 연신 배선(131b)을 포함할 수 있다. 복수의 서브 화소(SPX)는 제1 방향(X)으로 연장되는 제1 하부 연신 배선(131a)과 전기적으로 연결될 수 있다. 그리고, 복수의 서브 화소(SPX)는 제2 방향(Y)으로 연장되는 제2 하부 연신 배선(132b)과 전기적으로 연결될 수 있다.
이하에서는 도 3을 참조하여, 표시 영역(AA)의 단면 구조에 대해서 구체적으로 설명한다.
도 3을 참조하면, 복수의 하부 판 패턴(121) 상에는 복수의 무기 절연층이 배치된다. 예를 들어, 복수의 무기 절연층은 버퍼층(141), 액티브 버퍼층(142), 게이트 절연층(143), 제1 층간 절연층(144), 제2 층간 절연층(145) 및 패시베이션층(146)을 포함할 수 있지만, 이에 제한되지 않고, 복수의 하부 판 패턴(121) 상에는 다양한 무기 절연층이 추가적으로 배치되거나 무기 절연층인 버퍼층(141), 액티브 버퍼층(142) 게이트 절연층(143), 제1 층간 절연층(144), 제2 층간 절연층(145) 및 패시베이션층(146) 중 하나 이상이 생략될 수도 있다.
구체적으로, 복수의 하부 판 패턴(121) 상에 버퍼층(141)이 배치된다. 버퍼층(141)은 하부 기판(111) 및 복수의 하부 판 패턴(121) 외부로부터의 수분(H2O) 및 산소(O2) 등의 침투로부터 표시 장치(100)의 다양한 구성요소들을 보호하기 위해 복수의 하부 판 패턴(121) 상에 형성된다. 버퍼층(141)은 절연 물질로 구성될 수 있다. 예를 들어, 버퍼층(141)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 및 실리콘 산화질화물(SiON)중 적어도 하나로 이루어지는 단층 또는 복층으로 구성될 수 있다. 다만, 버퍼층(141)은 표시 장치(100)의 구조나 특성에 따라 생략될 수도 있다.
이때, 버퍼층(141)은 하부 기판(111)이 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 중첩되는 영역에만 형성될 수 있다. 상술한 바와 같이 버퍼층(141)은 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙(crack)이 발생되는 등 손상될 수 있다. 이에, 버퍼층(141)은 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123) 사이의 영역에는 형성되지 않고, 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)의 형상으로 패터닝되어 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123) 상부에만 형성될 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 버퍼층(141)을 강성 패턴인 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 중첩되는 영역에만 형성하여 표시 장치(100)가 휘거나 늘어나는 등 변형되는 경우에도 표시 장치(100)의 다양한 구성요소들의 손상을 방지할 수 있다.
도 3을 참조하면, 버퍼층(141) 상에는 배리어 금속층(BSM)이 배치된다. 배리어 금속층(BSM)은 액티브층(152)을 보호하는 역할을 수행하는 층이다. 배리어 금속층(BSM)은 버퍼층(113) 상에서 구동 트랜지스터(150)의 액티브층(152)과 중첩하도록 배치될 수 있고, 단면 상에서 배리어 금속층(BSM)의 폭은 액티브층(152)의 폭 이상일 수 있다.
배리어 금속층(BSM)은 다양한 금속 물질로 이루어질 수 있고, 도 3과 같이, 소스 전극(153)과 연결되어 정전압이 인가될 수 있으나, 전압이 인가되지 않은 플로팅(floating) 상태일 수도 있으며, 이에 제한되는 것은 아니다.
도 3을 참조하면, 배리어 금속층(BSM) 및 버퍼층(141) 상에는 액티브 버퍼층(142)이 배치된다. 액티브 버퍼층(142)은 배리어 금속층(BSM)과 구동 트랜지스터(150)의 액티브층(152)을 절연시키기 위한 절연층이다. 액티브 버퍼층(142)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 액티브 버퍼층(142)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참조하면, 액티브 버퍼층(142) 상에는 게이트 전극(151), 액티브층(152), 소스 전극(153) 및 드레인 전극(154)을 포함하는 구동 트랜지스터(150)가 형성된다.
먼저, 도 1을 참조하면, 액티브 버퍼층(142) 상에는 구동 트랜지스터(150)의 액티브층(152)이 배치된다. 예를 들어, 구동 트랜지스터(150)의 액티브층(152) 각각은 산화물 반도체로 형성될 수도 있다. 구동 트랜지스터(150)의 액티브층(152)은 비정질 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 유기물(organic) 반도체 등으로 형성될 수 있다.
구동 트랜지스터(150)의 액티브층(152) 상에는 게이트 절연층(143)이 배치된다. 게이트 절연층(143)은 구동 트랜지스터(150)의 게이트 전극(151)과 구동 트랜지스터(150)의 액티브층(152)을 전기적으로 절연시키기 위한 층이다. 그리고, 게이트 절연층(143)은 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(143)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층(143) 상에는 구동 트랜지스터(150)의 게이트 전극(151)이 배치된다. 및 구동 트랜지스터(150)의 게이트 전극(151)은 게이트 절연층(143) 상에서 서로 이격되도록 배치된다. 그리고, 구동 트랜지스터(150)의 게이트 전극(151)은 구동 트랜지스터(150)의 액티브층(152)과 중첩한다.
구동 트랜지스터(150)의 게이트 전극(151) 각각은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
구동 트랜지스터(150)의 게이트 전극(151) 상에는 제1 층간 절연층(144)이 배치된다. 제1 층간 절연층(144)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 제1 층간 절연층(144)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연층(144) 상에는 제2 층간 절연층(145)이 배치된다. 제2 층간 절연층(145)은 구동 트랜지스터(150)의 게이트 전극(151)과 구동 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)을 절연시킨다. 제2 층간 절연층(145)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 제2 층간 절연층(145)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연층(145) 상에는 구동 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)이 배치된다. 구동 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)은 동일 층에서 이격되어 배치된다. 소스 전극(153) 및 드레인 전극(154)은 액티브층(152)과 접하는 방식으로 액티브층(152)과 전기적으로 연결될 수 있다.
소스 전극(153) 및 드레인 전극(154)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
또한, 본 명세서에서는 구동 트랜지스터(150)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등의 다양한 트랜지스터도 사용될 수 있다. 그리고, 본 명세서에서 트랜지스터는 탑 게이트 구조뿐만 아니라 바텀 게이트 구조로도 형성될 수 있다.
한편, 도 3을 참조하면, 제2 층간 절연층(144) 상에는 복수의 패드(PAD)가 배치될 수 있다. 복수의 패드(PAD)는 소스 전극(153) 또는 드레인 전극(154)과 동일층에 형성될 수 있다. 복수의 패드(PAD)는 패시베이션층(146) 및 하부 평탄화층(147)에 형성된 컨택홀을 통해 노출될 수 있다. 그리고, 복수의 패드(PAD) 상에는 후술할 하부 연신 배선(131)이 배치되어, 복수의 패드(PAD)는 하부 연신 배선(131)과 연결될 수 있다.
도 2 및 도 3을 참조하면, 복수의 패드(PAD)는 비표시 영역(NA)에서 제2 층간 절연층(144) 상에는 배치될 수 있다. 한편, 복수의 패드(PAD)는 복수의 서브 화소(SPX)에 신호를 전달하기 위해 배치되는 하부 판 패턴(121) 상에 각각 배치될 수 있다. 이 경우, 복수의 패드(PAD)는, 게이트 패드, 데이터 패드 및 전압 패드 중 하나일 수 있으나, 이에 제한하지 않는다.
게이트 패드는 게이트 전압을 복수의 서브 화소(SPX)에 전달하기 위한 패드이다. 예를 들어, 게이트 패드는 제1 하부 연신 배선(131a)과 컨택홀을 통해 연결될 수 있다. 그리고, 제1 하부 연신 배선(131a)으로부터 공급된 게이트 전압은 게이트 패드로부터 하부 판 패턴(121) 상에 형성된 배선을 통해 스위칭 트랜지스터의 게이트 전극으로 전달될 수 있다.
데이터 패드는 데이터 전압을 복수의 서브 화소(SPX)에 전달하기 위한 패드이다. 예를 들어, 데이터 패드는 제2 하부 연신 배선(131b)과 컨택홀을 통해 연결될 수 있다. 그리고, 제2 하부 연신 배선(131b)으로부터 공급된 데이터 전압은 데이터 패드로부터 하부 판 패턴(121) 상에 형성된 비 연신 배선을 통해 구동 트랜지스터(150)의 소스 전극(153)으로 전달될 수 있다.
전압 패드는 저전위 전압 또는 고전위 전압을 복수의 서브 화소(SPX)에 전달하기 위한 패드이다. 예를 들어, 전압 패드로부터 공급된 저전위 전압은 발광 소자의 제1 전극(164)으로 전달될 수 있다. 그리고, 전압 패드로부터 공급된 고전위 전압은 구동 트랜지스터(150)의 소스 전극(153)으로 전달될 수 있다.
전압 패드, 게이트 패드 및 데이터 패드는 소스 전극(153) 및 드레인 전극(154, 164)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참조하면, 구동 트랜지스터(150) 상에 패시베이션층(146)이 형성된다. 즉, 패시베이션층(145)는 구동 트랜지스터(150)를 수분 및 산소 등의 침투로부터 보호하기 위해, 구동 트랜지스터(150)를 덮는다. 패시베이션층(145)은 무기물로 이루어질 수 있고, 단층 또는 복층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
그리고, 액티브 버퍼층(142), 게이트 절연층(143), 제1 층간 절연층(144), 제2 층간 절연층(145) 및 패시베이션층(146)은 패터닝되어 복수의 하부 판 패턴(121)과 중첩되는 영역에만 형성될 수 있다. 액티브 버퍼층(142), 게이트 절연층(143), 제1 층간 절연층(144), 제2 층간 절연층(145) 및 패시베이션층(146) 또한 버퍼층(141)와 동일하게 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙이 발생되는 등 손상될 수 있다. 이에, 액티브 버퍼층(142), 게이트 절연층(143), 제1 층간 절연층(144), 제2 층간 절연층(145) 및 패시베이션층(146)은 복수의 하부 판 패턴(121) 사이의 영역에는 형성되지 않고, 복수의 하부 판 패턴(121)의 형상으로 패터닝되어 복수의 하부 판 패턴(121) 상부에만 형성될 수 있다.
패시베이션층(146) 상에 하부 평탄화층(147)이 형성된다. 하부 평탄화층(147)은 구동 트랜지스터(150) 상부를 평탄화한다. 하부 평탄화층(147)은 단층 또는 복수의 층으로 구성될 수 있으며, 유기 물질로 이루어질 수 있다. 이에, 하부 평탄화층(147)은 유기 절연층으로 지칭될 수도 있다. 예를 들어, 하부 평탄화층(147)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
도 3을 참조하면, 하부 평탄화층(147)은 복수의 하부 판 패턴(121) 상에서 버퍼층(141), 액티브 버퍼층(142), 게이트 절연층(143), 제1 층간 절연층(144), 제2 층간 절연층(145) 및 패시베이션층(146)의 상면 및 측면을 덮도록 배치될 수 있다. 그리고, 하부 평탄화층(147)은 복수의 하부 판 패턴(121)과 함께 버퍼층(141), 액티브 버퍼층(142), 게이트 절연층(143), 제1 층간 절연층(144), 제2 층간 절연층(145) 및 패시베이션층(146)을 둘러싼다. 구체적으로, 하부 평탄화층(147)은 패시베이션층(146)의 상면 및 측면, 제1 층간 절연층(144)의 측면, 제2 층간 절연층(145)의 측면, 게이트 절연층(143)의 측면, 액티브 버퍼층(142)의 측면, 버퍼층(141)의 측면 및 복수의 하부 판 패턴(121)의 상면의 일부를 덮도록 배치될 수 있다. 이에, 하부 평탄화층(147)은 버퍼층(141), 액티브 버퍼층(142), 게이트 절연층(143), 제1 층간 절연층(144), 제2 층간 절연층(145) 및 패시베이션층(146)의 측면에서의 단차를 보완할 수 있고, 하부 평탄화층(147)의 상면과 하부 평탄화층(147)의 측면에 배치되는 하부 연신 배선(131)의 접착 강도를 증가시킬 수 있다.
도 2 내지 도 3을 참조하면, 하부 연신 배선(131)은 복수의 하부 판 패턴(121) 상의 복수의 화소(PX)를 전기적으로 연결하는 배선을 의미한다. 복수의 하부 연신 배선(131)은 복수의 외부 배선 패턴(124) 상에 배치된다. 그리고, 하부 연신 배선(131)은 복수의 패드(PAD)에 전기적으로 연결되기 위하여, 상기 하부 평탄화층(147) 상에서 복수의 외부 배선 패턴(124) 상 및 상기 복수의 패드(PAD) 상으로 연장될 수 있다. 이에, 하부 연신 배선(131)은 화소 회로와 복수의 패드(PAD)를 전기적으로 연결할 수 있다.
한편, 하부 연신 배선(131)은 표시 영역(AA)에서 복수의 하부 판 패턴(121) 사이 영역에 배치된 복수의 하부 배선 패턴(122) 상에도 배치될 수 있다. 이때, 도 2를 참조하면, 복수의 하부 판 패턴(121) 사이의 영역 중 하부 연신 배선(131)이 배치되지 않는 영역에는 하부 배선 패턴(122)이 배치되지 않는다.
도 2를 참조하면, 하부 연신 배선(131)은 제1 하부 연신 배선(131a), 제2 하부 연신 배선(131b)을 포함한다. 제1 하부 연신 배선(131a) 및 제2 하부 연신 배선(131b)은 복수의 하부 판 패턴(121) 사이에 배치된다. 구체적으로, 제1 하부 연신 배선(131a)은 하부 연신 배선(131) 중 복수의 하부 판 패턴(121) 사이에서 X 축 방향으로 연장되는 배선을 의미하고, 제2 하부 연신 배선(131b)은 하부 연신 배선(131) 중 복수의 하부 판 패턴(121) 사이에서 Y 축 방향으로 연장되는 배선을 의미한다.
하부 연신 배선(131)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo)과 같은 금속 재질 또는 구리/몰리브덴-티타늄(Cu/Moti), 티타늄/알루미늄/티타늄(Ti/Al/Ti) 등과 같은 금속 재질의 적층 구조로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
일반적인 표시 장치의 표시 패널의 경우, 복수의 게이트 배선, 복수의 데이터 배선 등과 같은 다양한 배선은 복수의 서브 화소 사이에서 직선 형상으로 연장되어 배치되며, 하나의 신호 배선에 복수의 서브 화소가 연결된다. 이에, 일반적인 표시 장치의 표시 패널의 경우, 게이트 배선, 데이터 배선, 고전위 전압 배선, 기준 배선 등과 같은 다양한 배선은 기판 상에서 끊김 없이 유기 발광 표시 장치의 표시 패널의 일 측에서 타 측으로 연장한다.
이와 달리, 본 발명의 일 실시예에 따른 표시 장치(100)의 경우, 일반적인 표시 장치의 표시 패널에서 사용되는 것으로 볼 수 있는 직선 형상의 비연신 배선인 게이트 배선, 데이터 배선, 고전위 전압 배선, 기준 배선, 초기화 전압 배선 등과 같은 다양한 배선은 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123) 상에만 배치된다. 즉, 본 발명의 일 실시에에 따른 표시 장치(100)에서 직선 형상의 비연신 배선은 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)상에만 배치된다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 서로 인접하는 2개의 하부 판 패턴(121) 상의 패드 또는 비표시 영역(NA)에 배치된 패드(PAD)가 하부 연신 배선(131)에 의해 연결될 수 있다. 따라서, 하부 연신 배선(131)은 인접하는 2개의 하부 판 패턴(121) 상의 게이트 패드 혹은 데이터 패드와 같은 다양한 패드(PAD)를 전기적으로 연결한다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 게이트 배선, 데이터 배선, 고전위 전압 배선, 기준 배선 등과 같은 다양한 비연신 배선을 복수의 하부 판 패턴(121) 사이에서 전기적으로 연결하도록 복수의 하부 연신 배선(131)을 포함할 수 있다. 예를 들면, 제1 방향(X)으로 인접하여 배치된 복수의 하부 판 패턴(121) 상에는 비연신 배선인 게이트 배선이 배치될 수 있고, 게이트 배선의 양 끝단에는 게이트 패드가 배치될 수 있다. 이때, 제1 방향(X)으로 인접하여 배치된 복수의 하부 판 패턴(121) 상의 복수의 게이트 패드 각각은 게이트 배선으로 기능하는 제1 하부 연신 배선(131a)에 의해 서로 연결될 수 있다. 이에, 복수의 하부 판 패턴(121) 상에 배치된 게이트 배선과 하부 배선 패턴(122)상에 배치된 제1 하부 연신 배선(131a)이 하나의 게이트 배선으로 기능할 수 있다. 상술한 게이트 배선은 스캔 신호 배선으로 명명될 수 있다. 또한, 표시 장치(100)에 포함될 수 있는 모든 다양한 배선 중 제1 방향(X)으로 연장하는 배선, 예를 들어, 발광 신호 배선, 저전위 전압 배선, 고전위 전압 배선 또한 상술한 바와 같이 제1 하부 연신 배선(131a)에 의해 전기적으로 연결될 수 있다.
도 2를 참조하면, 제1 하부 연신 배선(131a)은 제1 방향(X)으로 인접하여 배치된 복수의 하부 판 패턴(121) 상의 게이트 패드 중 나란히 배치된 2개의 하부 판 패턴(121) 상의 게이트 패드들 혹은 비연신 배선을 서로 연결할 수 있다. 또는 제1 하부 연신 배선(131a)은 게이트 배선, 발광 신호 배선, 고전위 전압 배선 또는 저전위 전압 배선으로 기능할 수 있으나, 이에 제한되지는 않는다. 제1 방향(X)으로 배치된 복수의 하부 판 패턴(121) 상의 게이트 패드는 게이트 배선으로 기능하는 제1 하부 연신 배선(131a)에 의하여 연결될 수 있고, 하나의 게이트 전압이 전달될 수 있다.
그리고, 도 2를 참조하면, 제2 하부 연신 배선(131b)은 제2 방향(Y)으로 인접하여 배치된 복수의 하부 판 패턴(121) 상의 데이터 패드 중 나란히 배치된 2개의 하부 판 패턴(121) 상의 데이터 패드들 혹은 비연신 배선을 서로 연결할 수 있다. 제2 하부 연신 배선(131b)은 데이터 배선, 고전위 전압 배선, 저전위 전압 배선 또는 기준 배선으로 기능할 수 있으나, 이에 제한되지는 않는다. 제2 방향(Y)으로 배치된 복수의 하부 판 패턴(121) 상의 배선은 데이터 배선으로 기능하는 복수의 제2 하부 연신 배선(131b)에 의하여 연결될 수 있고, 하나의 데이터 전압이 전달될 수 있다.
도 3에 도시된 바와 같이, 하부 연신 배선(131)은 하부 판 패턴(121) 상에 배치된 하부 평탄화층(147)의 상면 및 측면과 접하도록 배치될 수 있다. 그리고, 하부 연신 배선(131)은 외부 배선 패턴(124)의 상면으로 연장되어 형성될 수 있다. 즉, 하부 연신 배선(131)은 하부 평탄화층(147) 상에서 외부 배선 패턴(124)의 상부로 연장될 수 있다.
도 3를 참조하면, 하부 평탄화층(147) 상에는 반사층(RF)이 배치된다. 반사층(RF)은 발광 소자(160)에서 발광된 광 중 하부 기판(111) 측을 향해 발광된 광을 표시 장치(100) 상부로 반사시켜 외부로 출광시키기 위한 층이다. 반사층(RF)은 높은 반사율을 갖는 금속 물질로 이루어질 수 있다.
반사층(RF) 상에는 접착층(AD)이 배치된다. 접착층(AD)은 반사층(RF) 상에 발광 소자(160)를 접착시키기 위한 층으로, 금속 물질로 이루어지는 반사층(RF)과 발광 소자(160)를 절연시킬 수도 있다. 접착층(AD)은 열 경화 물질 또는 광 경화 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 도 3에서는 접착층(AD)이 반사층(RF)의 상면만을 덮도록 배치된 것으로 도시되었으나, 접착층(AD)은 반사층(RF)의 상면 및 측면 모두를 덮도록 배치될 수도 있으며, 접착층(AD)의 배치 위치는 이에 제한되는 것은 아니다.
접착층(AD) 상에는 발광 소자(160)가 배치된다. 발광 소자(160)는 반사층(RF)과 중첩되어 배치된다. 발광 소자(160)는 제1 반도체층(161), 활성층(162), 제2 반도체층(163), 제1 전극(164), 제2 전극(165) 및 언도프드(undoped) 반도체층(166)을 포함한다. 본 발명의 일 실시예에 따른 표시 장치(100)의 발광 소자(170)는 제1 반도체층(161) 상부에 제1 전극(164)과 활성층(162)이 위치하고, 활성층(162) 상부에 제2 반도체층(163)과 제2 전극(165)이 순차적으로 위치하는 구조로, 레터럴(lateral)의 구조를 가진다.
언도프드 반도체층(166)은 도핑되지 않은 질화갈륨(un-GaN)으로 형성된 층이다. 언도프드 반도체층(166)은 발광 소자(160)의 형성 시 성장 기판과 제1 반도체층(161) 사이에 배치되어 제1 반도체층(161)의 버퍼층으로써 기능할 수 있다.
제1 반도체층(161)은 n형 반도체 물질로 이루어진 n형층일 수 있다. 제1 반도체층(161)은 우수한 결정성을 갖는 질화갈륨(GaN)에 n형 불순물을 주입하여 형성될 수 있다.
제1 반도체층(161) 상에는 활성층(162)이 배치된다. 활성층(162)은 발광 소자(160)에서 빛을 발하는 발광층으로, 질화물 반도체, 예를 들어, 인듐질화갈륨(InGaN)으로 이루어질 수 있다.
활성층(162) 상에는 제2 반도체층(163)이 배치된다. p형 반도체 물질로 이루어진 p형층일 수 있다. 제2 반도체층(163)은 질화갈륨(GaN)에 p형 불순물을 주입하여 형성될 수 있다.
본 발명의 일 실시예에 따른 발광 소자(160)는, 이상에서 설명한 바와 같이, 제1 반도체층(161) 상부에 제1 전극(164)과 활성층(162)을 각각 적층한 후, 활성층(162) 상부에 제2 반도체층(163) 및 제2 전극(165)을 순차적으로 형성하는 방식으로 제조된다.
구체적으로, 발광 소자(160)는, 제1 반도체층(161), 활성층(162) 및 제2 반도체층(163)이 차례대로 적층되고, 활성층(162) 및 제2 반도체층(163)의 소정 부분이 식각되고, 제1 전극(164)과 제2 전극(165)을 형성하는 방식으로 제조될 수 있다. 이때, 소정 부분은 제1 전극(164)과 제2 전극(165)을 이격시키기 위한 공간으로, 제1 반도체층(161)의 일부가 노출되도록 소정 부분이 식각될 수 있다. 다시 말해, 제1 전극(164)과 제2 전극(165)이 배치될 발광 소자(160)의 면은 평탄화된 면이 아닌 서로 다른 높이 레벨을 가질 수 있다. 이에, 제2 전극(165)은 제2 반도체층(163) 상에 배치되고, 제1 전극(164)은 제1 반도체층(161) 상에 배치되며, 제1 전극(164)과 제2 전극(165)은 서로 다른 높이 레벨에서 서로 이격되어 배치된다. 이에, 제1 전극(164)은 제2 전극(165)에 비하여 반사층(RF)에 인접하게 배치될 수 있다.
제1 전극(164)과 제2 전극(165)은 도전성 물질로 이루어질 수 있고, 예를 들어, 투명 도전성 산화물로 이루어질 수 있다. 또한, 제1 전극(164)과 제2 전극(165)은 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참조하면, 하부 평탄화층(147) 및 발광 소자(160) 상에는 상부 평탄화층이 배치된다. 상부 평탄화층은 발광 소자(160)의 상부 표면을 평탄화하는 층이다. 즉, 상부 평탄화층은 하부 평탄화층(147) 상부에 배치된 발광 소자(160)의 상부 표면을 평탄화하며 배치될 수 있다. 이때, 상부 평탄화층은 제1 상부 평탄화층(148) 및 제2 상부 평탄화층(149)의 2개 이상의 층으로 구성된다.
구체적으로, 하부 평탄화층(147) 상에는 제1 상부 평탄화층(148)이 배치된다. 제1 상부 평탄화층(148)은 하부 평탄화층(147) 상에서 발광 소자(160)의 측면을 둘러싸도록 배치된다. 즉, 제1 상부 평탄화층(148)은 발광 소자(160)의 상면과 측면 일부를 노출시키도록 배치될 수 있다. 또한, 제1 상부 평탄화층(148)은 하부 평탄화층(147)에 배치된 하부 연신 배선(131)의 일부를 덮도록 배치될 수 있다.
제1 상부 평탄화층(148)은 유기 물질로 이루어질 수 있다. 이에, 제1 상부 평탄화층(148)은 유기 절연층으로 지칭될 수도 있다. 제1 상부 평탄화층(148)은 하부 평탄화층(147)과 동일 물질로 이루어질 수 있으며, 예를 들어, 제1 상부 평탄화층(148)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 상부 평탄화층(148) 상에는 보조 배선(132)이 형성될 수 있다. 보조 배선(132)은 제1 상부 평탄화층(148) 상에서 발광 소자(160)와 이격되어 형성될 수 있다. 보조 배선(132)은 하부 연신 배선(131)과 전기적으로 연결될 수 있다. 구체적으로, 보조 배선(132)은 제1 상부 평탄화층(148) 상에 배치되고, 제1 상부 평탄화층(148)의 컨택홀을 통해 하부 연신 배선(131)과 전기적으로 연결될 수 있다. 이에, 보조 배선(132)은 하부 연신 배선(131)과 다른 평면 상에 배치될 수 있다.
보조 배선(132)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo)과 같은 금속 재질 또는 구리/몰리브덴-티타늄(Cu/Moti), 티타늄/알루미늄/티타늄(Ti/Al/Ti) 등과 같은 금속 재질의 적층 구조로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 상부 평탄화층(148)의 상부, 발광 소자(160)의 상부 및 보조 배선(132)의 상부에는 제2 상부 평탄화층(149)이 형성될 수 있다. 구체적으로, 제2 상부 평탄화층(149)은 제1 상부 평탄화층(148)으로부터 노출된 발광 소자(160)의 상면과 측면 일부 및 보조 배선(132)의 상면과 측면을 덮도록 배치될 수 있다. 이에, 제2 상부 평탄화층(149)은 발광 소자(160)와 보조 배선(132)의 상부를 평탄화할 수 있다.
제2 상부 평탄화층(149)은 유기 물질로 이루어질 수 있다. 이에, 제2 상부 평탄화층(149)은 유기 절연층으로 지칭될 수도 있다. 제2 상부 평탄화층(149)은 하부 평탄화층(147)과 동일 물질로 이루어질 수 있으며, 예를 들어, 제2 상부 평탄화층(149)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 상부 평탄화층(149) 상에는 제1 연결 패턴(171) 및 제2 연결 패턴(172)이 배치된다.
제1 연결 패턴(171)은 복수의 발광 소자(160)들이 공유하는 배선인 공통 배선과 발광 소자(160)를 전기적으로 연결한다. 구체적으로, 제1 연결 패턴(171)은 제2 상부 평탄화층(149) 및 제1 상부 평탄화층(148)에 형성된 컨택홀을 통해 공통 배선과 연결되고, 제2 상부 평탄화층(149)에 형성된 컨택홀을 통해 발광 소자(160)의 제1 전극(164)과 연결된다. 이에, 공통 배선과 발광 소자(160)의 제1 전극(164)은 전기적으로 연결된다.
제2 연결 패턴(172)은 구동 트랜지스터(150)와 발광 소자(160)를 전기적으로 연결한다. 제2 연결 패턴(172)은 제2 상부 평탄화층(149)의 컨택홀을 통해 발광 소자(160)와 보조 배선(132)을 전기적으로 연결하고, 제1 상부 평탄화층(148) 및 제2 상부 평탄화층(149)의 컨택홀을 통해 발광 소자(160)와 하부 연신 배선(131)을 전기적으로 연결한다. 즉, 제2 연결 패턴(172)은 발광 소자(160)의 제2 전극(165)과 보조 배선(132) 및 하부 연신 배선(131)을 전기적으로 연결한다.
구체적으로, 제2 연결 패턴(172)은 제2 상부 평탄화층(149)의 컨택홀을 통해 발광 소자(160)의 제2 전극(165)과 전기적으로 연결되고, 제2 상부 평탄화층(149)에 형성된 다른 컨택홀을 통해 보조 배선(132)과 전기적으로 연결되며, 제1 상부 평탄화층(148) 및 제2 상부 평탄화층(149)의 컨택홀을 통해 하부 연신 배선(131)과 전기적으로 연결된다. 이때, 상술한 바와 같이, 하부 연신 배선(131)은 제1 층간 절연층(144) 및 제2 층간 절연층(145)에 형성된 컨택홀을 통해 구동 트랜지스터(150)의 드레인 전극(154)과 연결된다. 이에, 하부 연신 배선(131)과 연결된 제2 연결 패턴(172) 또한 구동 트랜지스터(160)의 드레인 전극(154)과 연결된다. 따라서, 제2 연결 패턴(172)은 구동 트랜지스터(150)와 발광 소자(160)를 전기적으로 연결할 수 있다. 다만, 이에 제한되지 않고, 구동 트랜지스터(150)의 타입에 따라 제2 연결 패턴(172)은 구동 트랜지스터(150)의 소스 전극(153)과 연결될 수도 있다.
한편, 도면에 도시되지는 않았으나, 제2 상부 평탄화층(149), 제1 연결 패턴(171) 및 제2 연결 패턴(172) 상에는 뱅크가 배치될 수 있다. 뱅크는 유기 절연 물질로 이루어질 수 있으며, 하부 평탄화층(147)과 동일한 물질로 이루어질 수 있다. 또한, 뱅크는 발광 소자(160)에서 발광된 광이 인접 서브 화소(SPX)로 전달되어 혼색 현상이 발생하는 것을 방지하기 위해, 블랙 물질을 포함하도록 구성될 수도 있다.
상부 기판(112)은 상부 기판(112)의 아래에 배치되는 다양한 구성요소들을 지지하는 기판이다. 구체적으로, 상부 기판(112)은 상부 기판(112)을 구성하는 물질을 하부 기판(111) 및 하부 판 패턴(121) 상에 코팅한 후 경화시키는 방식으로 형성하여, 하부 기판(111), 하부 판 패턴(121), 하부 배선 패턴(122) 및 연신 배선(181, 182)에 접하도록 배치될 수 있다.
상부 기판(112)은 하부 기판(111)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상부 기판(112)은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 또는 폴리 우레탄(polyurethane; PU) 및 PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 수 있으며, 이에, 유연한 성질을 가질 수 있다. 그러나, 상부 기판(112)의 재질은 이에 제한되는 것은 아니다.
한편, 도 3에는 도시되지 않았으나, 상부 기판(112) 상에는 편광층이 배치될 수도 있다. 편광층은 표시 장치(100)의 외부로부터 입사되는 광을 편광시켜, 외광 반사를 감소시키는 기능을 할 수 있다. 또한, 편광층이 아닌 다른 광학 필름 등이 상부 기판(112) 상에 배치될 수 있다.
또한, 하부 기판(111) 전면에 배치되어, 상부 기판(112)과 하부 기판(111) 상에 배치되는 구성요소 사이를 충진시키는 충진층(190)이 배치될 수 있다. 충진층(190)은 경화성 접착제로 구성될 수 있다. 구체적으로, 충진층(190)을 구성하는 물질을 하부 기판(111) 전면에 코팅한 후 경화시키는 방식으로 형성하여, 상부 기판(112)과 하부 기판(111) 상에 배치되는 구성요소 사이에 충진층(190)을 배치시킬 수 있다. 예를 들어, 충진층(190)은 OCA (optically clear adhesive)일 수 있으며, 아크릴계 접착제, 실리콘계 접착제 및 우레탄계 접착제등으로 구성될 수 있다.
이하에서는 상술한 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법에 대한 설명을 위해 도 4a 내지 도 4f를 함께 참조한다.
<본 발명의 일 실시예에 따른 표시 장치의 제조 방법>
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다. 이때, 도 4a 내지 도 4f는 도 1 내지 도 3에 도시된 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법을 설명하기 위한 공정 단면도들이다.
먼저, 도 4a를 참조하면, 연신 가능한 하부 기판(111) 상에 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 복수의 하부 판 패턴(121)으로부터 연장된 복수의 외부 배선 패턴(124)을 형성한다. 이때, 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 복수의 외부 배선 패턴(124)은 하부 기판(111)과 비교하여 강성일 수 있다.
그리고, 복수의 하부 판 패턴(121) 각각의 상부에 복수의 화소 회로를 형성한다. 회소 회로는 발광 소자(160)를 구동 하기 위한 구성으로, 구동 트랜지스터(150)를 포함할 수 있다. 복수의 화소 회로를 형성한 후 복수의 화소 회로 상부를 덮는 하부 평탄화층(147)을 형성한다. 하부 평탄화층(147)은 복수의 화소 회로 상부를 덮음으로써, 화소 회로의 상부를 평탄화할 수 있다.
다음으로, 하부 평탄화층(147)의 상부 및 외부 배선 패턴(124)의 상부에 화소 회로와 전기적으로 연결되는 하부 연신 배선(131)을 형성한다. 구체적으로, 복수의 하부 판 패턴(121) 각각의 상부에 형성된 하부 평탄화층(147)에 복수의 화소 회로의 일부를 노출하는 컨택홀을 형성하고, 노출된 화소 회로의 일부의 상부로부터 복수의 외부 배선 패턴(124)의 상부로 연장되는 복수의 하부 연신 배선(131)을 형성한다. 이에, 복수의 하부 연신 배선(131)은 화소 회로와 전기적으로 연결될 수 있다.
이어서, 도 4b를 참조하면, 복수의 하부 판 패턴(121)의 상부에 형성된 하부 평탄화층(147)의 상에 복수의 발광 소자(160)를 각각 배치한다. 이때, 발광 소자(160)는 제1 반도체층(161) 상부에 제1 전극(164)과 활성층(162)이 위치하고, 활성층(162) 상부에 제2 반도체층(163)과 제2 전극(165)이 순차적으로 위치하는 구조로, 레터럴 구조일 수 있다.
이어서, 도 4c 및 도 4d를 참조하면, 하부 평탄화층(147) 상에 복수의 발광 소자(160)의 측면을 둘러싸도록 제1 상부 평탄화층(148)을 형성한다. 그리고, 제1 상부 평탄화층(148)에 하부 연신 배선(131)의 일부를 노출하는 컨택홀을 형성하여 제1 상부 평탄화층(148)의 상부에서 하부 연신 배선(131)과 전기적으로 연결되는 보조 배선(132)을 형성한다. 이에, 보조 배선(132)은 하부 연신 배선(131)과 다른 평면 상에 배치될 수 있고, 이와 동시에 하부 연신 배선(131)과 전기적으로 연결될 수 있다.
이어서, 도 4e 및 4f를 참조하면, 제1 상부 평탄화층(148), 복수의 발광 소자(160) 및 보조 배선(132)의 상부를 덮는 제2 상부 평탄화층(149)을 형성한다. 그리고, 복수의 발광 소자(160), 보조 배선(132) 및 하부 연신 배선(131) 각각의 상면을 노출하는 컨택홀을 형성하고, 복수의 발광 소자(160), 보조 배선(132) 및 하부 연신 배선(131)을 연결하는 연결 패턴(172)을 형성한다. 이에, 연결 패턴(172)은 발광 소자(160)의 제2 전극(165), 보조 배선(132) 및 하부 연신 배선(131)과 전기적으로 연결될 수 있다.
도 1 내지 도 4f를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 연신 배선(131)과 다른 평면 상에 보조 배선(132)이 더 배치됨으로써, 고단차의 평탄화층에 배치되는 연신 배선의 컨택 저항을 개선할 수 있다.
일반적으로, 제1 전극 및 제2 전극이 서로 상이한 높이에 배치되는 구조인 레터럴 구조의 발광 소자는 다른 구조의 발광 소자와 비교하여 발광 소자의 상부를 평탄화하기 위한 평탄화층의 높이가 상대적으로 높을 수 있다. 이에, 구동 트랜지스터의 드레인 전극과 연결되는 하부 연신 배선과 발광 소자의 제2 전극을 연결하는 연결 패턴을 배치하기 위해 발광 소자 상부의 평탄화층에 컨택홀을 형성할 경우, 평탄화층의 높은 높이에 의해 평탄화층의 컨택홀은 고단차를 갖게 될 수 있다. 이에 따라, 고단차의 평탄화층에 의해 연신 배선과 발광 소자를 연결하는 연결 패턴의 컨택 저항이 증가하는 문제가 발생할 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 발광 소자(160)의 상부를 평탄화하는 상부 평탄화층을 제1 상부 평탄화층(148) 및 제2 상부 평탄화층(149)으로 이루어진 복층으로 형성하고, 제1 상부 평탄화층(148) 상에 하부 연신 배선(131)과 전기적으로 연결되는 보조 배선(132)을 추가한다. 그리고, 하부 연신 배선(131)과 발광 소자(160)의 제2 전극(165)을 연결하는 연결 패턴(172)이 하부 연신 배선(131)과 다른 층에 배치되는 보조 배선(132)과도 추가적으로 연결되도록 배치함으로써, 연결 패턴(172)과 하부 연신 배선(131)의 컨택 지점을 추가할 수 있고, 고단차의 평탄화층에 의한 컨택 저항이 감소할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 연신 배선(131)과 다른 평면 상에 보조 배선(132)이 더 배치됨으로써, 고단차의 평탄화층에 배치되는 연결 패턴(172)의 컨택 저항을 개선할 수 있고, 표시 장치(100)의 신뢰성을 향상시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 연신 배선(131)보다 상층에 보조 배선(132)이 더 배치됨으로써, 고단차의 평탄화층에 배치되는 하부 연신 배선(131)의 산화 및 부식에 따른 불량을 최소화할 수 있다.
일반적으로, 발광 소자의 상부를 평탄화하기 상대적으로 높은 고단차의 평탄화층을 형성해야할 경우, 표시 장치의 제조 과정에서 1회에 형성 가능한 평탄화층의 두께는 제한될 수 있다. 이에 따라, 부족한 평탄화층의 높이를 보상하기 위해 평탄화층을 형성하는 과정은 다회로 반복되어 복층의 평탄화층이 형성될 수 있다. 이 과정에서 연신 배선이 광 경화 등의 다회의 평탄화층 형성 과정에 의해 부식 및 산화되는 문제가 발생할 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 연신 배선(131)보다 상층에 배치되는 보조 배선(132)을 추가함으로써, 다회의 평탄화층 형성 과정에서 보조 배선(132)이 하부 연신 배선(131)의 상부에서 하부 연신 배선(131)을 보호할 수 있고, 이에 따라, 하부 연신 배선(131)의 부식 및 산화가 최소화될 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 연신 배선(131)보다 상층에 보조 배선(132)이 더 배치됨으로써, 고단차의 평탄화층에 배치되는 하부 연신 배선(131)의 부식에 따른 불량을 최소화할 수 있다.
<본 발명의 다른 실시예>
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 5의 표시 장치(500)는 도 1 내지 도 4f의 표시 장치(100)와 비교하여, 상부 연신 배선(533) 및 중간층(ML)이 추가된 것만이 상이할 뿐이므로, 중복 설명은 생략하도록 한다.
도 5를 참조하면, 제1 상부 평탄화층(148) 상에는 상부 연신 배선(533)이 더 배치될 수 있다. 상부 연신 배선(533)은 제1 상부 평탄화층(148) 상에서 하부 연신 배선(131)을 따라 연장되고 하부 연신 배선(131)과 전기적(131)으로 연결될 수 있다. 구체적으로, 상부 연신 배선(533)은 하부 연신 배선(131)을 따라 외부 배선 패턴(124)의 상부에 배치될 수 있다. 그리고, 상부 연신 배선(533)은 하부 판 패턴(121)의 상부에서 제1 상부 평탄화층(148)에 형성된 컨택홀을 통해 하부 연신 배선(131)과 전기적으로 연결될 수 있다. 이에, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 연신 배선이 하부 연신 배선(131)과 하부 연신 배선(131)의 다중 구조를 이룰 수 있다.
한편, 도 3을 참조하면, 상부 연신 배선(533)은 비표시 영역에 배치된 패드(PAD)의 상부에서 제1 상부 평탄화층(148)과 동일층에 배치되는 절연층에 형성된 컨택홀을 통해 하부 연신 배선(131) 패턴과 한번 더 전기적으로 연결될 수 있으나, 상부 연신 배선(533)과 하부 연신 배선(131)이 전기적으로 연결되는 형상은 이에 제한하지 않는다.
도 5를 참조하면, 외부 배선 패턴(124)의 상부에서, 하부 연신 배선(131)과 상부 연신 배선(533) 사이에는 중간층(ML)이 배치될 수 있다. 중간층(ML)은 제1 상부 평탄화층(148)과 동일 물질로 이루어질 수 있다. 즉, 중간층(ML)은 제1 상부 평탄화층(148)과 동일 공정에 의해 형성될 수 있으나, 중간층(ML)은 제1 상부 평탄화층(148)과 별도로 폴리이미드(polyimide; PI) 또는 기타 유기물 등의 연신에 유리한 물질로 형성될 수도 있으며, 이에 제한하지 않는다.
이하에서는 상술한 본 발명의 다른 실시예에 따른 표시 장치(500)의 제조 방법에 대한 설명을 위해 도 6a 내지 도 6f를 함께 참조한다.
<본 발명의 일 실시예에 따른 표시 장치의 제조 방법>
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다. 이때, 도 6a 내지 도 6f는 도 1 내지 도 5에 도시된 본 발명의 다른 실시예에 따른 표시 장치(500)의 제조 방법을 설명하기 위한 공정 단면도들이다.
먼저, 도 6a를 참조하면, 연신 가능한 하부 기판(111) 상에 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 복수의 하부 판 패턴(121)으로부터 연장된 복수의 외부 배선 패턴(124)을 형성한다. 이때, 복수의 하부 판 패턴(121) 및 복수의 외부 판 패턴(123)과 복수의 하부 배선 패턴(124)은 하부 기판(111)과 비교하여 강성일 수 있다.
그리고, 복수의 하부 판 패턴(121) 각각의 상부에 복수의 화소 회로를 형성한다. 회소 회로는 발광 소자(160)를 구동 하기 위한 구성으로, 구동 트랜지스터(150)를 포함할 수 있다. 복수의 화소 회로를 형성한 후 복수의 화소 회로 상부를 덮는 하부 평탄화층(147)을 형성한다. 하부 평탄화층(147)은 복수의 화소 회로 상부를 덮음으로써, 화소 회소의 상부를 평탄화할 수 있다.
다음으로, 하부 평탄화층(147)의 상부 및 외부 배선 패턴(124)의 상부에 화소 회로와 전기적으로 연결되는 하부 연신 배선(131)을 형성한다. 구체적으로, 복수의 하부 판 패턴(121) 각각의 상부에 형성된 하부 평탄화층(147)에 복수의 화소 회로의 일부를 노출하는 컨택홀을 형성하고, 노출된 화소 회로의 일부의 상부로부터 복수의 외부 배선 패턴(124)의 상부로 연장되는 복수의 하부 연신 배선(131)을 형성한다. 이에, 복수의 하부 연신 배선(131)은 화소 회로와 전기적으로 연결될 수 있다.
이어서, 도 6b를 참조하면, 복수의 하부 판 패턴(121)의 상부에 형성된 하부 평탄화층(147)의 상에 복수의 발광 소자(160)를 각각 배치한다. 이때, 발광 소자(160)는 제1 반도체층(161) 상부에 제1 전극(166)과 활성층(162)이 위치하고, 활성층(162) 상부에 제2 반도체층(163)과 제2 전극(165)이 순차적으로 위치하는 구조로, 레터럴 구조일 수 있다.
이어서, 도 6c 및 도 6d를 참조하면, 하부 평탄화층(147) 상에 복수의 발광 소자(160)의 측면을 둘러싸도록 제1 상부 평탄화층(148)을 형성한다. 그리고, 제1 상부 평탄화층(148)에 하부 연신 배선(131)의 일부를 노출하는 컨택홀을 형성하여 제1 상부 평탄화층(148)의 상부에서 하부 연신 배선(131)과 전기적으로 연결되는 보조 배선(132)을 형성한다. 이때, 보조 배선(132)의 형성과 동시에, 하부 연신 배선(131)을 따라 배치되는 상부 연신 배선(533)을 형성한다. 연신 배선은 제1 상부 평탄화층(148)에 하부 연신 배선(131)의 일부를 노출하는 컨택홀을 형성하여 제1 상부 평탄화층(147)의 상부에서 하부 연신 배선(131)과 전기적으로 연결된다. 이에, 보조 배선(132)과 상부 연신 배선(533)은 동일 공정에 의해 동일 층 상에 배치될 수 있다. 따라서, 보조 배선(132) 및 상부 연신 배선(533)은 하부 연신 배선(131)과 다른 평면 상에 배치될 수 있고, 이와 동시에 하부 연신 배선(131)과 전기적으로 연결될 수 있다.
이어서, 도 6e 및 6f를 참조하면, 제1 상부 평탄화층(148)의 상부, 복수의 발광 소자(160)의 상부 및 보조 배선(132)의 상부 및 상부 연신 배선(533)의 상부를 덮는 제2 상부 평탄화층(149)을 형성한다. 그리고, 복수의 발광 소자(160), 보조 배선(132) 및 하부 연신 배선(131) 각각의 상면을 노출하는 컨택홀을 형성하고, 복수의 발광 소자(160), 보조 배선(132) 및 하부 연신 배선(131)을 연결하는 연결 패턴(172)을 형성한다. 이에, 연결 패턴(172)은 발광 소자(160)의 제2 전극(165), 보조 배선(132) 및 하부 연신 배선(131)과 전기적으로 연결될 수 있다.
도 5 내지 도 6f를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 하부 연신 배선(131)과 다른 층에 상부 연신 배선(533)을 더 배치하여 연신 배선을 다중 구조로 배치함으로써, 연신 배선의 저항을 낮출 수 있다.
구체적으로, 도 5를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 하부 연신 배선(131)과 다른 층에 상부 연신 배선(533)을 더 배치하여 연신 배선을 다중 구조로 배치한다. 그리고, 도 5와 같이, 하부 연신 배선(131)은 상부 연신 배선(533)과 전기적으로 연결되며, 하부 연신 배선(131)의 저항이 낮아질 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 하부 연신 배선(131)과 다른 층에 상부 연신 배선(533)을 더 배치하여 연신 배선을 다중 구조로 배치함으로써, 연신 배선의 저항을 낮추고, 연신 배선의 신뢰성을 개선할 수 있다.
또한, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 하부 연신 배선(131)과 상부 연신 배선(533)의 사이에 중간층(ML)을 배치함으로써, 표시 장치(500)의 연신 동작시 하부 연신 배선(131) 및 상부 연신 배선(533)을 완충할 수 있다.
구체적으로, 도 5를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 상부 하부 연신 배선(131)과 상부 연신 배선(533)의 사이에 연신에 유리한 물질로 이루어진 중간층(ML)이 배치된다. 이에, 표시 장치(500)의 연신 동작시 중간층(ML)은 하부 연신 배선(131) 및 상부 연신 배선(533)과 함께 연신할 수 있고, 하부 연신 배선(131) 및 상부 연신 배선(533) 사이에 가해지는 충격을 완충할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 하부 연신 배선(131)과 상부 연신 배선(533)의 사이에 중간층(ML)을 배치함으로써, 연신 동작시 하부 연신 배선(131) 및 상부 연신 배선(533)을 완충할 수 있고, 하부 연신 배선(131) 및 상부 연신 배선(533)에 가해지는 데미지를 최소화할 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 연신 가능한 하부 기판, 하부 기판 상에 배치되고, 복수의 하부 판 패턴과 복수의 하부 판 패턴으로부터 연장된 복수의 하부 배선 패턴을 포함하는 하부 패턴층, 복수의 하부 판 패턴 각각의 상부에 배치되는 복수의 화소 회로, 복수의 화소 회로 상에 배치되는 하부 평탄화층, 하부 평탄화층 상에 배치되고, 복수의 화소 회로 각각과 연결되는 복수의 발광 소자, 하부 평탄화층 상에서 하부 배선 패턴의 상부로 연장되고, 화소 회로와 전기적으로 연결되는 하부 연신 배선, 하부 평탄화층 상에서 복수의 발광 소자의 측면을 둘러싸도록 배치되는 제1 상부 평탄화층, 제1 상부 평탄화층 상에 배치되고, 제1 상부 평탄화층의 컨택홀을 통해 하부 연신 배선과 전기적으로 연결되는 보조 배선, 제1 상부 평탄화층 상에 배치되어, 발광 소자의 상부를 평탄화하는 제2 상부 평탄화층 및 제2 상부 평탄화층의 컨택홀을 통해 발광 소자와 보조 배선을 전기적으로 연결하고, 제1 상부 평탄화층 및 제2 상부 평탄화층의 컨택홀을 통해 발광 소자와 하부 연신 배선을 전기적으로 연결하는 연결 패턴을 포함한다.
본 발명의 다른 특징에 따르면, 발광 소자는, 제1 반도체층, 제1 반도체층 상에 배치되는 활성층, 제1 반도체층 상에서 활성층과 이격되어 배치되는 제1 전극, 활성층 상에 배치되는 제2 반도체층 및 제2 반도체층 상에 배치되는 제2 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결 패턴은 제2 전극과 보조 배선 및 하부 연신 배선을 전기적으로 연결하는, 표시 장치.
발광 소자는, 제1 반도체층, 제1 반도체층 상에 배치되는 활성층, 제1 반도체층 상에서 활성층과 이격되어 배치되는 제1 전극, 활성층 상에 배치되는 제2 반도체층 및 제2 반도체층 상에 배치되는 제2 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결 패턴은 제2 전극과 보조 배선 및 하부 연신 배선을 전기적으로 연결할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 반도체층의 하부에 배치되는 반사층 및 반사층과 제1 반도체층 사이를 접착시키는 접착층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 하부 기판은 표시 영역 및 복수의 패드가 배치된 비표시 영역을 더 포함하고, 복수의 하부 연신 패턴은 복수의 패드와 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 상부 평탄화층 상에서 하부 연신 배선을 따라 연장되고 하부 연신 배선과 전기적으로 연결되는 상부 연신 배선을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상부 연신 배선은 제1 상부 평탄화층의 컨택홀을 통해 하부 연신 배선과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 하부 배선 패턴의 상부에서, 하부 연신 배선과 상부 연신 배선 사이에 배치되는 중간층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 중간층은 제1 상부 평탄화층과 동일 물질로 이루어질 수 있다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 연신 가능한 하부 기판 상에 복수의 하부 판 패턴과 복수의 하부 판 패턴으로부터 연장된 복수의 하부 배선 패턴을 형성하는 단계, 복수의 하부 판 패턴 각각의 상부에 복수의 화소 회로 및 복수의 화소 회로 상부를 덮는 하부 평탄화층을 형성하는 단계, 복수의 하부 판 패턴 각각의 상부에 형성된 하부 평탄화층에 복수의 화소 회로의 일부를 노출하는 컨택홀을 형성하고, 노출된 화소 회로의 일부의 상부로부터 복수의 하부 배선 패턴의 상부로 연장되는 복수의 하부 연신 배선을 형성하는 단계, 복수의 하부 판 패턴의 상부에 형성된 하부 평탄화층의 상에 복수의 발광 소자를 각각 배치하는 단계, 하부 평탄화층 상에 복수의 발광 소자의 측면을 둘러싸도록 제1 상부 평탄화층을 형성하는 단계, 제1 상부 평탄화층에 하부 연신 배선의 일부를 노출하는 컨택홀을 형성하여 제1 상부 평탄화층의 상부에서 하부 연신 배선과 전기적으로 연결되는 보조 배선을 형성하는 단계, 제1 상부 평탄화층, 복수의 발광소자 및 보조 배선의 상부를 덮는 제2 상부 평탄화층을 형성하는 단계, 복수의 발광 소자, 보조 배선 및 하부 연신 배선 각각의 상면을 노출하는 컨택홀을 형성하고, 복수의 발광 소자, 보조 배선 및 하부 연신 배선을 연결하는 연결 패턴을 형성하는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 보조 배선을 형성하는 단계는, 보조 배선과 동시에 하부 연신 배선을 따라 배치되는 상부 연신 배선을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 500: 표시 장치
111: 하부 기판
112: 상부 기판
120: 패턴층
121: 하부 판 패턴
122: 하부 배선 패턴
123: 외부 판 패턴
124: 외부 배선 패턴
131: 하부 연신 배선
131a: 제2 하부 연신 배선
131b: 제1 하부 연신 배선
132: 보조 배선
533: 상부 연신 배선
141: 버퍼층
142: 액티브 버퍼층
143: 게이트 절연층
144: 제1 층간 절연층
145: 제2 층간 절연층
146: 패시베이션층
147: 하부 평탄화층
148: 제1 상부 평탄화층
149: 제2 상부 평탄화층
ML: 중간층
BSM: 배리어 금속층
150: 구동 트랜지스터
151: 게이트 전극
152: 액티브층
153: 소스 전극
154: 드레인 전극
RF: 반사층
AD: 접착층
160: 발광 소자
161: 제1 반도체층
162: 활성층
163: 제2 반도체층
164: 제1 전극
165: 제2 전극
166: 언도프드 반도체층
171: 제1 연결 패턴
172: 제2 연결 패턴
PAD: 패드
190: 충진층
PX: 화소
SPX: 서브 화소
GD: 게이트 드라이버
DD: 데이터 드라이버
PCB: 인쇄 회로 기판
PS: 파워 서플라이
AA: 표시 영역
NA: 비표시 영역

Claims (11)

  1. 연신 가능한 하부 기판;
    상기 하부 기판 상에 배치되고, 복수의 하부 판 패턴과 상기 복수의 하부 판 패턴으로부터 연장된 복수의 하부 배선 패턴을 포함하는 하부 패턴층;
    상기 복수의 하부 판 패턴 각각의 상부에 배치되는 복수의 화소 회로;
    상기 복수의 화소 회로 상에 배치되는 하부 평탄화층;
    상기 하부 평탄화층 상에 배치되고, 상기 복수의 화소 회로 각각과 연결되는 복수의 발광 소자;
    상기 하부 평탄화층 상에서 상기 하부 배선 패턴의 상부로 연장되고, 상기 화소 회로와 전기적으로 연결되는 하부 연신 배선;
    상기 하부 평탄화층 상에서 상기 복수의 발광 소자의 측면을 둘러싸도록 배치되는 제1 상부 평탄화층;
    상기 제1 상부 평탄화층 상에 배치되고, 상기 제1 상부 평탄화층의 컨택홀을 통해 상기 하부 연신 배선과 전기적으로 연결되는 보조 배선;
    상기 제1 상부 평탄화층 상에 배치되어, 상기 발광 소자의 상부를 평탄화하는 제2 상부 평탄화층; 및
    상기 제2 상부 평탄화층의 컨택홀을 통해 상기 발광 소자와 상기 보조 배선을 전기적으로 연결하고, 상기 제1 상부 평탄화층 및 상기 제2 상부 평탄화층의 컨택홀을 통해 상기 발광 소자와 상기 하부 연신 배선을 전기적으로 연결하는 연결 패턴을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는,
    제1 반도체층;
    상기 제1 반도체층 상에 배치되는 활성층;
    상기 제1 반도체층 상에서 상기 활성층과 이격되어 배치되는 제1 전극;
    상기 활성층 상에 배치되는 제2 반도체층; 및
    상기 제2 반도체층 상에 배치되는 제2 전극을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 연결 패턴은 상기 제2 전극과 상기 보조 배선 및 상기 하부 연신 배선을 전기적으로 연결하는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 반도체층의 하부에 배치되는 반사층 및 상기 반사층과 상기 제1 반도체층 사이를 접착시키는 접착층을 더 포함하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 하부 기판은 표시 영역 및 복수의 패드가 배치된 비표시 영역을 더 포함하고,
    상기 복수의 하부 연신 패턴은 상기 복수의 패드와 전기적으로 연결되는, 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 상부 평탄화층 상에서 상기 하부 연신 배선을 따라 연장되고 상기 하부 연신 배선과 전기적으로 연결되는 상부 연신 배선을 더 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 상부 연신 배선은 상기 제1 상부 평탄화층의 컨택홀을 통해 상기 하부 연신 배선과 전기적으로 연결되는, 표시 장치.
  8. 제6 항에 있어서,
    상기 하부 배선 패턴의 상부에서, 상기 하부 연신 배선과 상기 상부 연신 배선 사이에 배치되는 중간층을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 중간층은 상기 제1 상부 평탄화층과 동일 물질로 이루어지는, 표시 장치.
  10. 연신 가능한 하부 기판 상에 복수의 하부 판 패턴과 상기 복수의 하부 판 패턴으로부터 연장된 복수의 하부 배선 패턴을 형성하는 단계;
    상기 복수의 하부 판 패턴 각각의 상부에 복수의 화소 회로 및 상기 복수의 화소 회로 상부를 덮는 하부 평탄화층을 형성하는 단계;
    상기 복수의 하부 판 패턴 각각의 상부에 형성된 상기 하부 평탄화층에 상기 복수의 화소 회로의 일부를 노출하는 컨택홀을 형성하고, 노출된 상기 화소 회로의 일부의 상부로부터 상기 복수의 하부 배선 패턴의 상부로 연장되는 복수의 하부 연신 배선을 형성하는 단계;
    상기 복수의 하부 판 패턴의 상부에 형성된 상기 하부 평탄화층의 상에 복수의 발광 소자를 각각 배치하는 단계;
    상기 하부 평탄화층 상에 상기 복수의 발광 소자의 측면을 둘러싸도록 제1 상부 평탄화층을 형성하는 단계;
    상기 제1 상부 평탄화층에 상기 하부 연신 배선의 일부를 노출하는 컨택홀을 형성하여 상기 제1 상부 평탄화층의 상부에서 상기 하부 연신 배선과 전기적으로 연결되는 보조 배선을 형성하는 단계;
    상기 제1 상부 평탄화층, 상기 복수의 발광소자 및 상기 보조 배선의 상부를 덮는 제2 상부 평탄화층을 형성하는 단계;
    상기 복수의 발광 소자, 상기 보조 배선 및 상기 하부 연신 배선 각각의 상면을 노출하는 컨택홀을 형성하고, 상기 복수의 발광 소자, 상기 보조 배선 및 상기 하부 연신 배선을 연결하는 연결 패턴을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 보조 배선을 형성하는 단계는,
    상기 보조 배선과 동시에 상기 하부 연신 배선을 따라 배치되는 상부 연신 배선을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
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