KR20230120199A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230120199A
KR20230120199A KR1020220016005A KR20220016005A KR20230120199A KR 20230120199 A KR20230120199 A KR 20230120199A KR 1020220016005 A KR1020220016005 A KR 1020220016005A KR 20220016005 A KR20220016005 A KR 20220016005A KR 20230120199 A KR20230120199 A KR 20230120199A
Authority
KR
South Korea
Prior art keywords
sub
disposed
line
power
light emitting
Prior art date
Application number
KR1020220016005A
Other languages
English (en)
Inventor
구본용
이선화
이수진
장재용
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220016005A priority Critical patent/KR20230120199A/ko
Priority to US17/978,323 priority patent/US20230253536A1/en
Priority to CN202310124854.XA priority patent/CN116581230A/zh
Publication of KR20230120199A publication Critical patent/KR20230120199A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 절연막, 상기 절연막 상에 배치되며, 제1 전원 전압이 인가되는 제1 서브 전원 배선, 상기 제1 서브 전원 배선 상에 배치되는 제1 유기막, 상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제1 전원 홀을 통해 상기 제1 서브 전원 배선에 연결되는 제2 서브 전원 배선, 상기 제2 서브 전원 배선 상에 배치되는 제3 서브 전원 배선, 상기 제1 유기막 상에 배치되는 화소 전극, 상기 화소 전극 상에 배치되는 발광 소자, 상기 발광 소자의 측면 상에 배치되는 평탄화막, 및 상기 발광 소자와 상기 평탄화막 상에 배치되는 공통 전극을 구비한다. 상기 평탄화막은 상기 제3 서브 전원 배선 상에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함하는 초소형 발광 다이오드 표시 장치로 구현될 수 있다. 이때, 초소형 발광 다이오드 표시 장치에서는 초소형 발광 다이오드 소자가 화소 전극에 접합되므로, 화소 전극의 저항을 줄일 필요가 있다.
본 발명이 해결하고자 하는 과제는 초소형 발광 다이오드 소자와 접합되는 화소 전극의 저항을 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 절연막, 상기 절연막 상에 배치되며, 제1 전원 전압이 인가되는 제1 서브 전원 배선, 상기 제1 서브 전원 배선 상에 배치되는 제1 유기막, 상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제1 전원 홀을 통해 상기 제1 서브 전원 배선에 연결되는 제2 서브 전원 배선, 상기 제2 서브 전원 배선 상에 배치되는 제3 서브 전원 배선, 상기 제1 유기막 상에 배치되는 화소 전극, 상기 화소 전극 상에 배치되는 발광 소자, 상기 발광 소자의 측면 상에 배치되는 평탄화막, 및 상기 발광 소자와 상기 평탄화막 상에 배치되는 공통 전극을 구비한다. 상기 평탄화막은 상기 제3 서브 전원 배선 상에 배치된다.
상기 화소 전극과 상기 제3 서브 전원 배선은 동일한 물질로 이루어질 수 있다.
상기 화소 전극과 상기 제3 서브 전원 배선은 상기 제1 서브 전원 배선과 상이한 물질로 이루어지고, 상기 화소 전극과 상기 제3 서브 전원 배선은 상기 제2 서브 전원 배선과 상이한 물질로 이루어질 수 있다.
상기 화소 전극과 상기 제3 서브 전원 배선은 구리로 이루어지고, 상기 제1 서브 전원 배선과 상기 제2 서브 전원 배선은 티타늄으로 이루어진 제1 층, 알루미늄으로 이루어진 제2 층, 및 상기 티타늄으로 이루어진 제3 층을 포함할 수 있다.
상기 제2 서브 전원 배선의 상면은 상기 제3 서브 전원 배선의 하면과 접촉할 수 있다.
상기 절연막 상에 배치되며, 제2 전원 전압이 인가되는 제4 서브 전원 배선, 상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제2 전원 홀을 통해 상기 제4 서브 전원 배선에 연결되는 제5 서브 전원 배선, 및 상기 제5 서브 전원 배선 상에 배치되는 제6 서브 전원 배선을 더 구비할 수 있다.
상기 제1 전원 전압은 상기 공통 전극에 공급될 수 있다.
상기 평탄화막은 상기 제6 서브 전원 배선 상에 배치될 수 있다.
상기 화소 전극과 상기 제6 서브 전원 배선은 동일한 물질로 이루어질 수 있다.
상기 제6 서브 전원 배선은 상기 제4 서브 전원 배선과 상이한 물질로 이루어지고, 상기 제6 서브 전원 배선은 상기 제5 서브 전원 배선과 상이한 물질로 이루어질 수 있다.
상기 제3 서브 전원 배선과 상기 제6 서브 전원 배선은 동일한 물질로 이루어질 수 있다.
상기 제1 서브 전원 배선과 상기 제4 서브 전원 배선은 동일한 물질로 이루어지고, 상기 제2 서브 전원 배선과 상기 제5 서브 전원 배선은 동일한 물질로 이루어질 수 있다.
상기 제5 서브 전원 배선의 상면은 상기 제6 서브 전원 배선의 하면과 접촉할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 스캔 배선, 상기 스캔 배선들 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 배치되며, 클럭 신호가 인가되는 제1 서브 클럭 배선, 상기 클럭 배선 상에 배치되는 제1 유기막, 상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제1 콘택 홀을 통해 상기 제1 서브 클럭 배선에 연결되는 제2 서브 클럭 배선, 상기 제2 서브 클럭 배선 상에 배치되는 제3 서브 클럭 배선, 상기 제1 유기막 상에 배치되는 화소 전극, 상기 화소 전극 상에 배치되는 발광 소자, 상기 발광 소자의 측면 상에 배치되는 평탄화막, 및 상기 발광 소자와 상기 평탄화막 상에 배치되는 공통 전극을 구비한다. 상기 평탄화막은 상기 제3 서브 클럭 배선 상에 배치된다.
상기 클럭 신호에 따라 스캔 배선에 스캔 신호를 인가하는 스캔 구동부를 더 구비할 수 있다.
상기 화소 전극과 상기 제3 서브 클럭 배선은 동일한 물질로 이루어질 수 있다.
상기 화소 전극과 상기 제3 서브 클럭 배선은 상기 제1 서브 클럭 배선과 상이한 물질로 이루어지고, 상기 화소 전극과 상기 제3 서브 클럭 배선은 상기 제2 서브 클럭 배선과 상이한 물질로 이루어질 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 절연막, 상기 절연막 상에 배치되는 패드, 상기 패드 상에 배치되는 제1 유기막, 상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 패드 홀을 통해 상기 패드에 연결되는 패드 보호 전극, 상기 제1 유기막 상에 배치되는 화소 전극, 상기 화소 전극 상에 배치되는 발광 소자, 상기 발광 소자의 측면 상에 배치되는 평탄화막, 및 상기 발광 소자와 상기 평탄화막 상에 배치되는 공통 전극을 구비한다.
상기 절연막 상에 배치되며, 제1 전원 전압이 인가되는 제1 서브 전원 배선, 상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제1 전원 홀을 통해 상기 제1 서브 전원 배선에 연결되는 제2 서브 전원 배선, 및 상기 제2 서브 전원 배선 상에 배치되는 제3 서브 전원 배선을 더 구비할 수 있다. 상기 제1 서브 전원 배선은 상기 패드와 동일한 물질로 이루어질 수 있다.
상기 패드 보호 전극은 투명한 도전성 산화물로 이루어질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 화소 전극들은 제1 발광 소자, 제2 발광 소자 또는 제3 발광 소자와 접합되는 역할을 하므로, 면 저항이 낮은 구리(Cu)로 이루어질 수 있다. 이로 인해, 화소 전극과 제1 발광 소자, 제2 발광 소자 또는 제3 발광 소자 간의 접촉 저항을 줄일 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 제1 전원 배선은 3 개의 층에 각각 배치되는 제1 서브 전원 배선, 제2 서브 전원 배선, 및 제3 서브 전원 배선을 포함함으로써 제1 전원 배선의 면적이 증가한다. 또한, 제3 서브 전원 배선이 면 저항이 낮은 금속 물질, 예를 들어 구리(Cu)로 이루어진다. 그러므로, 제1 전원 배선의 저항을 낮출 수 있다. 따라서, 비표시 영역의 배치되는 제1 전원 배선의 폭을 줄일 수 있으므로, 비표시 영역의 폭이 줄어들 수 있다. 또한, 제1 전원 배선이 그와 중첩하는 다른 배선의 전압 변화에 의해 영향을 받아 발생하는 리플(ripple)을 최소화할 수 있다.
나아가, 실시예들에 따른 표시 장치에 의하면, 클럭 연결 배선들 각각은 복수의 층에 각각 배치되는 제1 서브 클럭 배선, 제2 서브 클럭 배선, 및 제3 서브 클럭 배선을 포함함으로써 클럭 연결 배선들 각각의 면적이 증가한다. 또한, 제3 서브 클럭 배선은 면 저항이 낮은 금속 물질, 예를 들어 구리(Cu)로 이루어진다. 그러므로, 스캔 클럭 배선들 각각의 저항을 낮출 수 있으므로, 스캔 배선들에 출력되는 스캔 신호의 로드, 즉 RC 지연(RC delay)이 감소될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2와 도 3은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 4는 일 실시예에 따른 표시 패널의 서브 화소를 보여주는 회로도이다.
도 5는 또 다른 실시예에 따른 표시 패널의 서브 화소를 보여주는 회로도이다.
도 6은 일 실시예에 따른 표시 패널의 표시 영역의 서브 화소들을 보여주는 레이아웃 도이다.
도 7은 도 6의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 8은 일 실시예에 따른 화소 전극, 발광 소자, 공통 전극, 및 제3 평탄화막을 보여주는 예시 도면이다.
도 9는 일 실시예에 따른 표시 패널의 비표시 영역의 제1 전원 배선과 제2 전원 배선을 보여주는 레이아웃 도이다.
도 10은 도 9의 B 영역을 상세히 보여주는 레이아웃 도이다.
도 11은 도 9의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12는 도 9의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 13은 도 8의 표시 패널의 패드의 일 예를 보여주는 단면도이다.
도 14는 또 다른 실시예에 따른 표시 패널의 비표시 영역의 제1 전원 배선과 제2 전원 배선을 보여주는 레이아웃 도이다.
도 15는 도 14의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16은 도 14의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17은 일 실시예에 따른 표시 패널의 비표시 영역의 제1 스캔 구동부의 일 예를 보여주는 레이아웃 도이다.
도 18은 도 17의 J-J'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 19는 일 실시예에 따른 표시 패널의 비표시 영역의 제1 스캔 구동부의 일 예를 보여주는 레이아웃 도이다.
도 20은 도 19의 K-K'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 21은 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 22는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 23은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 24는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
도 25는 또 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 26은 또 다른 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 초소형 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 한편, 이하에서는 설명의 편의를 위해, 초소형 발광 다이오드를 마이크로 발광 다이오드로 기재하였다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)의 기판(SUB)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화상을 표시하는 복수의 서브 화소들(도 6의 SPX1, SPX2, SPX3)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은 제1 광을 발광하는 제1 서브 화소(SPX1), 제2 광을 발광하는 제2 서브 화소(SPX2), 및 제3 광을 발광하는 제3 서브 화소(SPX3)를 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 도 1에서는 서브 영역(SBA)이 펼쳐진 것을 예시하였으나, 서브 영역(SBA)은 구부러질 수 있으며, 이 경우 표시 패널(100)의 하면 상에 배치될 수 있다. 서브 영역(SBA)이 구부러지는 경우, 표시 패널(100)의 두께 방향인 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SBA)에는 표시 구동 회로(200)가 배치될 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(200)는 회로 보드(300)를 통해 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 2와 도 3은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 2에서는 서브 영역(SBA)이 구부러지지 않고 펼쳐진 것을 예시하였다. 도 3에서는 서브 영역(SBA)이 구부러진 것을 예시하였다.
도 2와 도 3을 참조하면, 표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)는 비표시 영역(NDA)에 배치될 수 있다. 제1 스캔 구동부(SDC1)는 표시 패널(100)의 일 측(예를 들어, 좌측)에 배치되고, 제2 스캔 구동부(SDC2)는 표시 패널의 타 측(예를 들어, 우측)에 배치될 수 있으나, 이에 한정되지 않는다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 스캔 팬 아웃 배선(도 10의 SFL)들을 통해 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 표시 구동 회로(200)로부터 스캔 제어 신호를 입력 받고, 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 배선들에 출력할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(DR2)의 길이는 메인 영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작거나 메인 영역(MA)의 제1 방향(DR1)의 길이와 실질적으로 동일할 수 있다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(100)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다.
서브 영역(SBA)은 연결 영역(CA), 패드 영역(PA), 및 벤딩 영역(BA)을 포함할 수 있다.
연결 영역(CA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출된 영역이다. 연결 영역(CA)의 일 측은 메인 영역(MA)의 비표시 영역(NDA)과 접하며, 연결 영역(CA)의 타 측은 벤딩 영역(BA)에 접할 수 있다.
패드 영역(PA)은 패드(PD)들과 표시 구동 회로(200)가 배치되는 영역이다. 표시 구동 회로(200)는 이방성 도전 필름(anisotropic conductive film)과 같은 도전성 접착 부재를 이용하여 패드 영역(PA)의 구동 패드들에 부착될 수 있다. 회로 보드(300)는 이방성 도전 필름과 같은 도전성 접착 부재를 이용하여 패드 영역(PA)의 패드(PD)들에 부착될 수 있다. 패드 영역(PA)의 일 측은 벤딩 영역(BA)과 접할 수 있다.
벤딩 영역(BA)은 구부러지는 영역이다. 벤딩 영역(BA)이 구부러지는 경우, 패드 영역(PA)은 연결 영역(CA)의 하부와 메인 영역(MA)의 하부에 배치될 수 있다. 벤딩 영역(BA)은 연결 영역(CA)과 패드 영역(PA) 사이에 배치될 수 있다. 벤딩 영역(BA)의 일 측은 연결 영역(CA)과 접하며, 벤딩 영역(BA)의 타 측은 패드 영역(PA)과 접할 수 있다.
도 4는 일 실시예에 따른 표시 패널의 제1 서브 화소를 보여주는 회로도이다.
도 4를 참조하면, 일 실시예에 따른 제1 서브 화소(SPX1)는 스캔 배선들(GWL, GIL, GCL, GBL), 발광 배선(EL), 및 데이터 배선(DL)에 연결될 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 기입 스캔 배선(GWL), 초기화 스캔 배선(GIL), 제어 스캔 배선(GCL), 바이어스 스캔 배선(GBL), 발광 배선(EL), 및 데이터 배선(DL)에 연결될 수 있다.
일 실시예에 따른 제1 서브 화소(SPX1)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 커패시터(C1), 및 제1 발광 소자(LE1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
제1 발광 소자(LE1)는 애노드 전극(또는 화소 전극), 캐소드 전극(또는 공통 전극), 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 제1 발광 소자(LE1)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 제1 발광 소자(LE1)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 제1 발광 소자(LE1)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다. 이하에서는, 설명의 편의를 위해 발광 소자(LE)가 마이크로 발광 다이오드인 것을 중심으로 설명하였다.
제1 발광 소자(LE1)는 구동 전류(Ids)에 따라 발광한다. 제1 발광 소자(LE1)의 발광량은 구동 전류(Ids)에 비례할 수 있다 제1 발광 소자(LE1)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 연결되며, 캐소드 전극은 제2 전원 전압이 인가되는 제2 전원 배선(VSL)에 접속될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제1 전원 전압이 인가되는 제1 전원 배선(VDL) 사이에 형성된다. 제1 전원 전압은 제2 전원 전압보다 높은 레벨의 전압일 수 있다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 연결되고, 타 전극은 제1 전원 배선(VDL)에 연결될 수 있다.
도 4와 같이 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 p 타입 MOSFET으로 형성될 수 있다. 이 경우, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘 또는 산화물 반도체로 형성될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극은 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극은 제어 스캔 배선(GCL)에 연결될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 초기화 스캔 배선(GIL)에 연결되고, 제4 트랜지스터(ST4)의 게이트 전극은 바이어스 스캔 배선(GBL)에 연결될 수 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)은 p 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL), 초기화 스캔 배선(GIL), 기입 스캔 배선(GWL), 바이어스 스캔 배선(GBL), 및 발광 배선(EL)에 각각 게이트 로우 전압의 스캔 신호와 발광 신호가 인가되는 경우 턴-온될 수 있다. 제3 트랜지스터(ST3)의 일 전극과 제4 트랜지스터(ST4)의 일 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
도 5는 또 다른 실시예에 따른 표시 패널의 제1 서브 화소를 보여주는 회로도이다.
도 5를 참조하면, 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 p 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 n 타입 MOSFET으로 형성될 수 있다. p 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, n 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 이 경우, 폴리 실리콘으로 형성되는 트랜지스터들과 산화물 반도체로 형성되는 트랜지스터들이 서로 다른 층에 배치될 수 있다.
제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)는 n 타입 MOSFET으로 형성되므로, 제1 트랜지스터(ST1)는 제어 스캔 배선(GCL)에 게이트 하이 전압의 제어 스캔 신호가 인가되는 경우 턴-온되고, 제3 트랜지스터(ST3)는 초기화 스캔 배선(GIL)에 초기화 스캔 신호가 인가되는 경우 턴-온될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)는 p 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL), 바이어스 스캔 배선(GBL), 및 발광 배선(EL)에 각각 게이트 로우 전압의 스캔 신호와 발광 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 4에서 제4 트랜지스터(ST4)는 n 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(ST4) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 제4 트랜지스터(ST4)가 n 타입 MOSFET으로 형성되는 경우, 바이어스 스캔 배선(GBL)에 게이트 하이 전압의 바이어스 스캔 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 4와 도 5에는 도시하지 않았지만, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 n 타입 MOSFET으로 형성될 수도 있다.
한편, 일 실시예에 따른 제2 서브 화소(도 6의 SPX2)의 회로도와 제3 서브 화소(도 6의 SPX3)의 회로도는 도 4와 도 5를 결부하여 설명한 제1 서브 화소(SPX1)의 회로도와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 6은 일 실시예에 따른 표시 패널의 표시 영역의 서브 화소들을 보여주는 레이아웃 도이다.
도 6을 참조하면, 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 복수의 화소(PX)들 각각은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)을 포함할 수 있다.
제1 서브 화소(SPX1)는 화소 전극(PXE)과 제1 광을 발광하는 제1 발광 소자(LE1)들을 포함할 수 있다. 제1 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 서브 화소(SPX2)는 화소 전극(PXE)과 제2 광을 발광하는 제2 발광 소자(LE2)들을 포함할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 녹색 파장 대역은 대략 480㎚ 내지 560㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 서브 화소(SPX3)는 화소 전극(PXE)과 제3 광을 발광하는 제3 발광 소자(LE3)들을 포함할 수 있다. 제3 광은 청색 파장 대역의 광일 수 있다. 청색 파장 대역은 대략 370㎚ 내지 460㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
화소(PX)들 각각에서 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열될 수 있다. 또한, 제1 서브 화소(SPX1)들은 제2 방향(DR2)으로 배열되고, 제2 서브 화소(SPX2)들은 제2 방향(DR2)으로 배열되며, 제3 서브 화소(SPX3)들은 제2 방향(DR2)으로 배열될 수 있다.
화소 전극(PXE)은 직사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 발광 소자(LE1)들은 제1 서브 화소(SPX1)의 화소 전극(PXE) 상에서 제1 방향(DR1)과 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 제1 발광 소자(LE1)들은 제1 서브 화소(SPX1)의 화소 전극(PXE) 상에서 5 개의 행과 2 개의 열에 매트릭스 형태로 배열될 수 있다. 즉, 10 개의 제1 발광 소자(LE1)들이 제1 서브 화소(SPX1)의 화소 전극(PXE) 상에 배치될 수 있다.
제2 발광 소자(LE2)들은 제2 서브 화소(SPX2)의 화소 전극(PXE) 상에서 제1 방향(DR1)과 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 제2 발광 소자(LE2)들은 제2 서브 화소(SPX1)의 화소 전극(PXE) 상에서 5 개의 행과 2 개의 열에 매트릭스 형태로 배열될 수 있다. 즉, 10 개의 제2 발광 소자(LE2)들이 제2 서브 화소(SPX2)의 화소 전극(PXE) 상에 배치될 수 있다.
제3 발광 소자(LE3)들은 제3 서브 화소(SPX3)의 화소 전극(PXE) 상에서 제1 방향(DR1)과 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 제3 발광 소자(LE3)들은 제3 서브 화소(SPX3)의 화소 전극(PXE) 상에서 5 개의 행과 2 개의 열에 매트릭스 형태로 배열될 수 있다. 즉, 10 개의 제3 발광 소자(LE3)들이 제2 서브 화소(SPX2)의 화소 전극(PXE) 상에 배치될 수 있다.
도 7은 도 6의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 8은 일 실시예에 따른 화소 전극, 발광 소자, 공통 전극, 및 제3 평탄화막을 보여주는 예시 도면이다. 도 8에는 도 7의 B 영역의 확대 단면도가 나타나 있다.
도 7과 도 8을 참조하면, 기판(SUB) 상에는 배리어막(BR)이 배치될 수 있다. 기판(SUB)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
배리어막(BR)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 배리어막(BR)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
배리어막(BR) 상에는 제1 박막 트랜지스터(TFT1)가 배치될 수 있다. 제1 박막 트랜지스터(TFT1)는 도 5에 도시된 제4 트랜지스터(ST4)와 제6 트랜지스터(ST6) 중 어느 하나일 수 있다. 제1 박막 트랜지스터(TFT1)는 제1 액티브층(ACT1)과 제1 게이트 전극(G1)을 포함할 수 있다.
배리어막(BR) 상에는 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)이 배치될 수 있다. 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다.
제1 액티브층(ACT1)은 제1 채널 영역(CHA1), 제1 소스 영역(S1), 및 제1 드레인 영역(D1)을 포함할 수 있다. 제1 채널 영역(CHA1)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하는 영역일 수 있다. 제1 소스 영역(S1)은 제1 채널 영역(CHA1)의 일 측에 배치되고, 제1 드레인 영역(D1)은 제1 채널 영역(CHA1)의 타 측에 배치될 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않는 영역일 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 실리콘 반도체 또는 산화물 반도체에 이온이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1) 상에는 제1 게이트 절연막(131)이 배치될 수 있다. 제1 게이트 절연막(131)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트 절연막(131) 상에는 제1 게이트 금속층(GTL1)이 배치될 수 있다. 제1 게이트 금속층(GTL1)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)을 포함할 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 도 7에서는 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 서로 떨어져 배치된 것으로 도시하였지만, 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 서로 연결될 수 있다. 제1 게이트 금속층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1) 상에는 제2 게이트 절연막(132)이 배치될 수 있다. 제2 게이트 절연막(132)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 게이트 절연막(132) 상에는 제2 게이트 금속층(GTL2)이 배치될 수 있다. 제2 게이트 금속층(GTL2)은 제2 커패시터 전극(CAE2)을 포함할 수 있다. 제2 커패시터 전극(CAE2)은 제3 방향(DR3)에서 제1 박막 트랜지스터(TFT1)의 제1 커패시터 전극(CAE1)과 중첩할 수 있다. 제2 게이트 절연막(132)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 그들 사이에 배치된 제2 게이트 절연막(132)에 의해 커패시터(도 5의 C1)가 형성될 수 있다. 제2 게이트 금속층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 박막 트랜지스터(TFT2)가 배치될 수 있다. 제2 박막 트랜지스터(TFT2)는 도 5에 도시된 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 중 어느 하나일 수 있다. 제2 박막 트랜지스터(TFT2)는 제2 액티브층(ACT2)과 제2 게이트 전극(G2)을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2)이 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 액티브층(ACT2)은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))를 포함할 수 있다.
제2 액티브층(ACT2)은 제2 채널 영역(CHA2), 제2 소스 영역(S2), 및 제2 드레인 영역(D2)을 포함할 수 있다. 제2 채널 영역(CHA2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하는 영역일 수 있다. 제2 소스 영역(S2)은 제2 채널 영역(CHA2)의 일 측에 배치되고, 제2 드레인 영역(D2)은 제2 채널 영역(CHA2)의 타 측에 배치될 수 있다. 제2 소스 영역(S2)과 제2 드레인 영역(D2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하지 않는 영역일 수 있다. 제2 소스 영역(S2)과 제2 드레인 영역(D2)은 산화물 반도체에 이온이 도핑되어 도전성을 갖는 영역일 수 있다.
제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2) 상에는 제3 게이트 절연막(133)이 배치될 수 있다. 제3 게이트 절연막(133)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제3 게이트 절연막(133) 상에는 제3 게이트 금속층(GTL3)이 배치될 수 있다. 제3 게이트 금속층(GTL3)은 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제2 게이트 전극(G2)은 제3 방향(DR3)에서 제2 액티브층(ACT2)과 중첩할 수 있다. 제3 게이트 금속층(GTL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 층간 절연막(142) 상에는 제1 데이터 금속층(DTL1)이 배치될 수 있다. 제1 데이터 금속층(DTL1)은 제1 화소 연결 전극(CE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)을 포함할 수 있다. 제1 화소 연결 전극(CE1)은 제1 게이트 절연막(131), 제2 게이트 절연막(132), 제1 층간 절연막(141), 제3 게이트 절연막(133), 및 제2 층간 절연막(142)을 관통하는 제1 화소 연결 홀(PCT1)을 통해 제1 액티브층(ACT1)의 제1 드레인 영역(D)에 연결될 수 있다. 제1 연결 전극(BE1)은 제2 층간 절연막(142)을 관통하는 제1 연결 콘택홀(BCT1)을 통해 제2 액티브층(ACT2)의 제2 소스 영역(S2)에 연결될 수 있다. 제2 연결 전극(BE2)은 제2 층간 절연막(142)을 관통하는 제2 연결 콘택홀(BCT2)을 통해 제2 액티브층(ACT2)의 제2 드레인 영역(D2)에 연결될 수 있다. 제1 데이터 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제1 데이터 금속층(DTL1)은 티타늄(Ti)으로 이루어진 제1 층, 알루미늄(Al)으로 이루어진 제2 층, 및 티타늄(Ti)으로 이루어진 제3 층을 포함할 수 있다.
제1 화소 연결 전극(CE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2) 상에는 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)로 인한 단차를 평탄화하기 위한 제1 유기막(160)이 배치될 수 있다. 제1 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(160) 상에는 제2 데이터 금속층(DTL2)이 배치될 수 있다. 제2 데이터 금속층(DTL2)은 제2 화소 연결 전극(CE2)을 포함할 수 있다. 제2 화소 연결 전극(CE2)은 제1 유기막(160)을 관통하는 제2 화소 연결 홀(PCT2)을 통해 제1 화소 연결 전극(CE1)에 연결될 수 있다. 제2 데이터 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제2 데이터 금속층(DTL2)은 티타늄(Ti)으로 이루어진 제1 층, 알루미늄(Al)으로 이루어진 제2 층, 및 티타늄(Ti)으로 이루어진 제3 층을 포함할 수 있다.
제2 화소 연결 전극(CE2) 상에는 제2 유기막(180)이 배치될 수 있다. 제2 유기막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 유기막(180) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 화소 전극(PXE)들, 발광 소자들(LE1, LE2, LE3), 공통 전극(CE), 및 평탄화막(190)을 포함할 수 있다.
제2 유기막(180) 상에는 화소 전극층(PXL)이 배치될 수 있다. 화소 전극층(PXL)은 화소 전극(PXE)들을 포함할 수 있다. 화소 전극(PXE)들 각각은 제2 유기막(180)을 관통하는 제3 화소 연결 홀(CT3)을 통해 제2 화소 연결 전극(PCE2)에 연결될 수 있다. 이로 인해, 화소 전극(PXE)들 각각은 제1 화소 연결 전극(PCE1)과 제2 화소 연결 전극(PCE2)을 통해 박막 트랜지스터(TFT)의 제1 전극(S1) 또는 제2 전극(D1)에 연결될 수 있다. 그러므로, 박막 트랜지스터(TFT)에 의해 제어되는 화소 전압 또는 애노드 전압이 화소 전극(PXE)에 인가될 수 있다.
화소 전극층(PXL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 화소 전극(PXE)들은 제1 발광 소자(LE1), 제2 발광 소자(LE2) 또는 제3 발광 소자(LE3)와 접합되는 역할을 하므로, 화소 전극(PXE)과 제1 발광 소자(LE1), 제2 발광 소자(LE2) 또는 제3 발광 소자(LE3) 간의 접촉 저항을 줄이기 위해서, 화소 전극(PXE)들의 면 저항을 낮추는 것이 바람직하다. 예를 들어, 화소 전극층(PXL)은 면 저항이 낮은 구리(Cu)로 이루어질 수 있다.
제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 화소 전극(PXE) 상에 배치될 수 있다. 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 제3 방향(DR3)으로 연장된 수직형 마이크로 LED인 것을 예시하였다.
제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 GaN와 같은 무기 물질로 형성될 수 있다. 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 수 내지 수백 μm일 수 있다. 예를 들어, 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 대략 100μm 이하일 수 있다.
제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 실리콘 웨이퍼에서 바로 기판(SUB)의 화소 전극(PXE) 상에 옮겨질 수 있다. 또는, 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 기판(SUB)의 화소 전극(PXE)들 상에 옮겨질 수 있다.
제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3) 각각은 각각은 컨택 전극(CTE), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함할 수 있다.
컨택 전극(CTE)은 화소 전극(PXE) 상에 배치될 수 있다. 컨택 전극(CTE)과 화소 전극(PXE)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접합될 수 있다. 또는, 컨택 전극(CTE)과 화소 전극(PXE)은 솔더링(soldering) 공정을 통해 서로 접합될 수 있다. 예를 들어, 컨택 전극(CTE)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다.
제1 반도체층(SEM1)은 컨택 전극(CTE) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층(MQW)이 InGaN를 포함하는 경우, 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 활성층이 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 그러므로, 적색 파장 대역의 광인 제1 광을 발광하는 제1 발광 소자(LE1)의 활성층(MQW)의 인듐(In)의 함량은 제2 발광 소자(LE2)의 활성층(MQW)의 인듐(In)의 함량보다 높고, 제2 발광 소자(LE2)의 활성층(MQW)의 인듐(In)의 함량은 제3 발광 소자(LE3)의 활성층(MQW)의 인듐(In)의 함량보다 높을 수 있다. 예를 들어, 제1 발광 소자(LE1)의 활성층(MQW)의 인듐(In)의 함량은 대략 30wt% 내지 40wt%이고, 제2 발광 소자(LE2)의 활성층(MQW)의 인듐(In)의 함량은 대략 20wt% 내지 30wt%이며, 제3 발광 소자(LE3)의 인듐(In)의 함량은 대략 10wt% 내지 20wt%일 수 있다. 이 경우, 제1 발광 소자(LE1)의 활성층(MQW)은 제1 광을 발광하고, 제2 발광 소자(LE2)의 활성층(MQW)은 제2 광을 발광하며, 제3 발광 소자(LE3)의 활성층(MQW)은 제3 광을 발광할 수 있다.
초격자층(SLT)은 활성층(MQW) 상에 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다.
제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 및 제3 발광 소자(LE3)들 각각의 측면 상에는 평탄화막(190)이 배치될 수 있다. 평탄화막(190)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 및 제3 발광 소자(LE3)들로 인한 단차를 평탄화하기 위한 층일 수 있다. 제1 발광 소자(LE1)들의 상면들, 제2 발광 소자(LE2)들의 상면들, 제3 발광 소자(LE3)들의 상면들, 및 평탄화막(190)의 상면은 평탄하게 이어질 수 있다. 평탄화막(190)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
공통 전극(CE)은 제1 발광 소자(LE1)들의 상면들, 제2 발광 소자(LE2)들의 상면들, 제3 발광 소자(LE3)들의 상면들, 및 평탄화막(190)의 상면 상에 배치될 수 있다. 공통 전극(CE)은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에 공통적으로 형성되는 공통층일 수 있다. 공통 전극(CE)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 금속 물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
도 7 및 도 8과 같이, 화소 전극(PXE)들은 제1 발광 소자(LE1), 제2 발광 소자(LE2) 또는 제3 발광 소자(LE3)와 접합되는 역할을 하므로, 면 저항이 낮은 구리(Cu)로 이루어지는 경우, 화소 전극(PXE)과 제1 발광 소자(LE1), 제2 발광 소자(LE2) 또는 제3 발광 소자(LE3) 간의 접촉 저항을 줄일 수 있다.
도 9는 일 실시예에 따른 표시 패널의 비표시 영역의 제1 전원 배선과 제2 전원 배선을 보여주는 레이아웃 도이다.
도 9를 참조하면, 제1 전원 배선(VDL), 제2 전원 배선(VSL), 제1 전원 연결 배선(VDCL)들, 제2 전원 연결 배선(VSCL)들, 제1 전원 패드 배선(VDPL), 및 제2 전원 패드 배선(VSPL)을 예시하였다.
제1 전원 배선(VDL)은 비표시 영역(NDA)과 연결 영역(CA)에 배치될 수 있다. 제1 전원 배선(VDL)은 표시 패널(100)의 좌측, 하측, 및 우측에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 제1 전원 배선(VDL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장될 수 있다. 제1 전원 배선(VDL)은 연결 영역(CA)에서 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 배선(VDL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제2 방향(DR2)에서 제1 방향(DR1)으로 절곡될 수 있다.
또한, 제1 전원 배선(VDL)은 표시 패널(100)의 하측, 좌측, 및 하측과 좌측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다. 또한, 제1 전원 배선(VDL)은 표시 패널(100)의 하측, 우측, 및 하측과 우측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다. 또한, 제1 전원 배선(VDL)은 표시 패널(100)의 상측, 상측과 좌측이 만나는 코너, 및 상측과 우측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다.
제2 전원 배선(VSL)은 비표시 영역(NDA)과 연결 영역(CA)에 배치될 수 있다. 제2 전원 배선(VSL)은 표시 패널(100)의 좌측, 하측, 및 우측에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 제2 전원 배선(VSL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장될 수 있다. 제2 전원 배선(VSL)은 연결 영역(CA)에서 제2 방향(DR2)으로 연장될 수 있다. 제2 전원 배선(VSL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제2 방향(DR2)에서 제1 방향(DR1)으로 절곡될 수 있다.
또한, 제2 전원 배선(VSL)은 표시 패널(100)의 하측, 좌측, 및 하측과 좌측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다. 또한, 제2 전원 배선(VSL)은 표시 패널(100)의 하측, 우측, 및 하측과 우측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다. 또한, 제2 전원 배선(VSL)은 표시 패널(100)의 상측, 상측과 좌측이 만나는 코너, 및 상측과 우측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다.
비표시 영역(NDA)에서 제2 전원 배선(VSL)은 제1 전원 배선(VDL)에 비해 표시 패널(100)의 가장자리에 인접하게 배치될 수 있다. 비표시 영역(NDA)에서 제2 전원 배선(VSL)의 폭은 제1 전원 배선(VDL)의 폭보다 넓을 수 있다.
제1 전원 연결 배선(VDCL)들은 벤딩 영역(BA)에 배치될 수 있다. 제1 전원 연결 배선(VDCL)들 각각은 연결 영역(CA)에서 제1 전원 배선(VDL)에 연결될 수 있다. 제1 전원 연결 배선(VDCL)들 각각은 패드 영역(PA)에서 제1 전원 패드 배선(VDPL)에 연결될 수 있다. 즉, 벤딩 영역(BA)의 벤딩시 배선의 크랙 발생을 방지하기 위해, 제1 전원 배선(VDL)과 제1 전원 패드 배선(VDPL)은 벤딩 영역(BA)에서 얇은 폭을 갖는 제1 전원 연결 배선(VDCL)들에 연결될 수 있다.
제2 전원 연결 배선(VSCL)들은 벤딩 영역(BA)에 배치될 수 있다. 제2 전원 연결 배선(VSCL)들 각각은 연결 영역(CA)에서 제2 전원 배선(VSL)에 연결될 수 있다. 제2 전원 연결 배선(VSCL)들 각각은 패드 영역(PA)에서 제2 전원 패드 배선(VSPL)에 연결될 수 있다. 즉, 벤딩 영역(BA)의 벤딩시 배선의 크랙 발생을 방지하기 위해, 제2 전원 배선(VSL)과 제2 전원 패드 배선(VSPL)은 벤딩 영역(BA)에서 얇은 폭을 갖는 제2 전원 연결 배선(VSCL)들에 연결될 수 있다.
제1 전원 패드 배선(VDPL)은 패드 영역(PA)에 배치될 수 있다. 제1 전원 패드 배선(VDPL)은 패드 영역(PA)의 하측 가장자리에서 패드(PD)들에 연결될 수 있다.
제2 전원 패드 배선(VSPL)은 패드 영역(PA)에 배치될 수 있다. 제2 전원 패드 배선(VSPL)은 패드 영역(PA)의 하측 가장자리에서 패드(PD)들에 연결될 수 있다. 제2 전원 패드 배선(VSPL)은 제1 전원 패드 배선(VDPL)에 비해 표시 패널(100)의 좌측 가장자리에 인접하게 배치될 수 있다. 제2 전원 패드 배선(VSPL)은 표시 구동 회로(200)를 우회하도록 배치될 수 있다.
도 10은 도 9의 B 영역을 상세히 보여주는 레이아웃 도이다.
도 10을 참조하면, 스캔 팬 아웃 배선(SFL)들, 데이터 팬 아웃 배선(DFL)들, 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)은 연결 영역(CA)에 배치될 수 있다. 스캔 연결 배선(SCL)들, 데이터 연결 배선(DCL)들, 제1 전원 연결 배선(VDCL)들, 및 제2 전원 연결 배선(VSCL)들은 벤딩 영역(BA)에 배치될 수 있다. 스캔 패드 배선(SPL)들, 데이터 패드 배선(DPL)들, 제1 전원 패드 배선(VSPL), 및 제2 전원 패드 배선(VDPL)은 패드 영역(PA)에 배치될 수 있다.
제1 전원 배선(VDL)은 제1 내지 제3 서브 전원 배선들(VDL1, VDL2, VDL3)을 포함할 수 있다. 제1 내지 제3 서브 전원 배선들(VDL1, VDL2, VDL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다. 제2 서브 전원 배선(VDL2)은 제1 전원 콘택홀(VPH1)을 통해 제1 서브 전원 배선(VDL1)에 연결될 수 있다. 제3 서브 전원 배선(VDL3)은 제2 서브 전원 배선(VDL2) 상에 배치될 수 있다.
제1 전원 패드 배선(VDPL)은 제1 내지 제3 서브 전원 패드 배선들(VDPL1, VDPL2, VDPL3)을 포함할 수 있다. 제1 내지 제3 서브 전원 패드 배선들(VDPL1, VDPL2, VDPL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다. 제2 서브 전원 패드 배선(VDPL2)은 제1 패드 콘택홀(VPT1)을 통해 제1 서브 전원 패드 배선(VDPL1)에 연결될 수 있다. 제3 서브 전원 패드 배선(VDPL3)은 제2 서브 전원 패드 배선(VDPL2) 상에 배치될 수 있다.
제1 전원 연결 배선(VDCL)들은 연결 영역(CA)에서 제1 전원 배선(VDL)의 제2 서브 전원 배선(VDL2)의 일 단으로부터 연장될 수 있다. 제1 전원 연결 배선(VDCL)들은 패드 영역(PA)에서 제1 전원 패드 배선(VDPL)의 제2 서브 전원 패드 배선(VDPL2)의 일 단으로부터 연장될 수 있다. 즉, 제1 전원 연결 배선(VDCL)들, 제2 서브 전원 배선(VDL2), 및 제2 서브 전원 패드 배선(VDPL2)은 일체로 형성될 수 있다.
제2 전원 배선(VDL)은 제4 내지 제6 서브 전원 배선들(VSL1, VSL2, VSL3)을 포함할 수 있다. 제4 내지 제6 서브 전원 배선들(VSL1, VSL2, VSL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다. 제5 서브 전원 배선(VSL2)은 제2 전원 콘택홀(VPH2)을 통해 제4 서브 전원 배선(VSL1)에 연결될 수 있다. 제6 서브 전원 배선(VSL3)은 제5 서브 전원 배선(VSL2) 상에 배치될 수 있다.
제2 전원 패드 배선(VSPL)은 제4 내지 제6 서브 전원 패드 배선들(VSPL1, VSPL2, VSPL3)을 포함할 수 있다. 제4 내지 제6 서브 전원 패드 배선들(VSPL1, VSPL2, VSPL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다. 제5 서브 전원 패드 배선(VSPL2)은 제1 패드 콘택홀(VPT1)을 통해 제4 서브 전원 패드 배선(VSPL1)에 연결될 수 있다. 제6 서브 전원 패드 배선(VSPL3)은 제5 서브 전원 패드 배선(VSPL2) 상에 배치될 수 있다.
제2 전원 연결 배선(VSCL)들은 연결 영역(CA)에서 제2 전원 배선(VSL)의 제5 서브 전원 배선(VSL2)의 일 단으로부터 연장될 수 있다. 제2 전원 연결 배선(VSCL)들은 패드 영역(PA)에서 제2 전원 패드 배선(VSPL)의 제5 서브 전원 패드 배선(VSPL2)의 일 단으로부터 연장될 수 있다. 즉, 제2 전원 연결 배선(VSCL)들, 제5 서브 전원 배선(VSL2), 및 제2 서브 전원 패드 배선(VSPL2)은 일체로 형성될 수 있다.
스캔 팬 아웃 배선(SFL)들은 연결 영역(CA)에서 제2 전원 배선(VSL)과 중첩할 수 있다. 데이터 팬 아웃 배선(DFL)들은 연결 영역(CA)에서 제1 전원 배선(VDL) 및 제2 전원 배선(VSL)과 중첩하지 않을 수 있다.
스캔 팬 아웃 배선(SFL)들 각각은 제3 방향(Z축 방향)에서 서로 중첩하는 제1 스캔 팬 아웃 배선(SFL1)과 제2 스캔 팬 아웃 배선(SFL2)을 포함할 수 있다. 제2 스캔 팬 아웃 배선(SFL2)은 제1 스캔 연결 홀(SCH1)을 통해 제1 스캔 팬 아웃 배선(SFL1)에 연결될 수 있다.
스캔 패드 배선(SPL)들 각각은 제3 방향(Z축 방향)에서 서로 중첩하는 제1 스캔 패드 배선(SPL1)과 제2 스캔 패드 배선(SPL2)을 포함할 수 있다. 제2 스캔 패드 배선(SPL2)은 제2 스캔 연결 홀(SCH2)을 통해 제2 스캔 팬 아웃 배선(SFL2)에 연결될 수 있다.
스캔 연결 배선(SCL)은 연결 영역(CA)에서 제3 스캔 연결 홀(SCH3)을 통해 제1 스캔 팬 아웃 배선(SFL1)에 연결될 수 있다. 스캔 연결 배선(SCL)은 패드 영역(PA)에서 제4 스캔 연결 홀(SCH4)을 통해 제1 스캔 패드 배선(SPL1)에 연결될 수 있다.
데이터 연결 배선(DCL)은 연결 영역(CA)에서 제1 데이터 연결 홀(DCH1)을 통해 데이터 팬 아웃 배선(DFL)에 연결될 수 있다. 데이터 연결 배선(DCL)은 패드 영역(PA)에서 제2 데이터 연결 홀(DCH2)을 통해 데이터 패드 배선(DPL)에 연결될 수 있다.
도 11은 도 9의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11을 참조하면, 제1 전원 배선(VDL)의 제1 서브 전원 배선(VDL1)은 제2 층간 절연막(142) 상에 배치되고, 제2 서브 전원 배선(VDL2)은 제1 유기막(160) 상에 배치되며, 제3 서브 전원 배선(VDL3)은 제2 서브 전원 배선(VDL2) 상에 배치될 수 있다. 제2 서브 전원 배선(VDL2)은 제1 유기막(160)을 관통하는 제1 전원 홀(VPH1)을 통해 제1 서브 전원 배선(VDL1)에 연결될 수 있다. 제1 서브 전원 배선(VDL1), 제2 서브 전원 배선(VDL2), 및 제3 서브 전원 배선(VDL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다.
제1 전원 패드 배선(VDPL)의 제1 서브 전원 패드 배선(VDPL1)은 제2 층간 절연막(142) 상에 배치되고, 제2 서브 전원 패드 배선(VDPL2)은 제1 유기막(160) 상에 배치되며, 제3 서브 전원 패드 배선(VDPL3)은 제2 서브 전원 패드 배선(VDPL2) 상에 배치될 수 있다. 제2 서브 전원 패드 배선(VDPL2)은 제1 유기막(160)을 관통하는 제3 전원 홀(VPH3)을 통해 제1 서브 전원 패드 배선(VDPL1)에 연결될 수 있다. 제1 서브 전원 패드 배선(VDPL1), 제2 서브 전원 패드 배선(VDPL2), 및 제3 서브 전원 배선(VDPL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다.
제1 전원 연결 배선(VDCL)은 제1 유기막(160) 상에 배치될 수 있다. 제1 전원 연결 배선(VDCL)은 제2 서브 전원 배선(VDL2) 및 제2 서브 전원 패드 배선(VDPL2)와 일체로 형성될 수 있다.
즉, 제1 데이터 금속층(DTL1)은 제1 서브 전원 배선(VDL1)과 제1 서브 전원 패드 배선(VDPL1)을 포함할 수 있다. 제2 데이터 금속층(DTL2)은 제2 서브 전원 배선(VDL2), 제2 서브 전원 패드 배선(VDPL2), 및 제1 전원 연결 배선(VDCL)을 포함할 수 있다. 화소 전극층(PXL)은 제3 서브 전원 배선(VDL3)과 제3 서브 전원 패드 배선(VDPL3)을 포함할 수 있다.
마이크로 발광 다이오드 표시 장치의 마이크로 발광 소자는 무기 물질로 이루어지므로, 유기 발광 표시 장치에서 유기 발광층을 봉지하기 위한 봉지막이 필요 없다. 그러므로, 마이크로 발광 다이오드 표시 장치에서는 봉지막의 유기막의 넘침을 방지하기 위한 댐이 필요 없다. 이로 인해, 마이크로 발광 다이오드 표시 장치에서 표시 영역(DA)에는 제2 유기막(180)이 배치되나, 비표시 영역(NDA)에는 제2 유기막(180)이 배치되지 않을 수 있다. 따라서, 제3 서브 전원 배선(VDL3)은 제2 서브 전원 배선(VDL2) 상에 배치되며, 제2 서브 전원 배선(VDL2)의 상면과 제3 서브 전원 배선(VDL3)의 하면은 서로 접촉할 수 있다. 또한, 제3 서브 전원 패드 배선(VDPL3)은 제2 서브 전원 패드 배선(VDPL2) 상에 배치되며, 제2 서브 전원 패드 배선(VDPL2)의 상면과 제3 서브 전원 패드 배선(VDPL3)의 하면은 서로 접촉할 수 있다. 또한, 평탄화막(190)은 표시 영역(DA)과 비표시 영역(NDA)에 모두 배치되므로, 제3 서브 전원 배선(VDL3)와 제3 서브 전원 패드 배선(VDPL3) 상에 배치될 수 있다. 평탄화막(190)은 벤딩 영역(BA)에서 제거될 수 있다.
도 11과 같이, 제1 전원 배선(VDL)은 3 개의 층에 각각 배치되는 제1 서브 전원 배선(VDL1), 제2 서브 전원 배선(VDL2), 및 제3 서브 전원 배선(VDL3)을 포함함으로써 제1 전원 배선(VDL)의 면적이 증가한다. 또한, 제3 서브 전원 배선(VDL3)이 면 저항이 낮은 금속 물질, 예를 들어 구리(Cu)로 이루어진다. 그러므로, 제1 전원 배선(VDL)의 저항을 낮출 수 있으므로, 비표시 영역(NDA)에 배치되는 제1 전원 배선(VDL)의 폭을 줄일 수 있으며, 이로 인해 비표시 영역(NDA)의 폭이 줄어들 수 있다. 또한, 제1 전원 배선(VDL)이 그와 중첩하는 다른 배선의 전압 변화에 의해 영향을 받아 발생하는 리플(ripple)을 최소화할 수 있다.
또한, 제1 전원 패드 배선(VDPL)은 3 개의 층에 각각 배치되는 제1 서브 전원 패드 배선(VDPL1), 제2 서브 전원 패드 배선(VDPL2), 및 제3 서브 전원 패드 배선(VDPL3)을 포함함으로써 제1 전원 패드 배선(VDPL)의 면적이 증가할 뿐만 아니라, 제3 서브 전원 패드 배선(VDPL3)은 면 저항이 낮은 금속 물질, 예를 들어 구리(Cu)로 이루어질 수 있다. 그러므로, 제1 전원 패드 배선(VDPL)의 저항을 낮출 수 있으므로, 비표시 영역(NDA)에 배치되는 제1 전원 패드 배선(VDPL)의 폭을 줄일 수 있으며, 이로 인해 비표시 영역(NDA)의 폭이 줄어들 수 있다. 또한, 제1 전원 패드 배선(VDPL)이 그와 중첩하는 다른 배선의 전압 변화에 의해 영향을 받아 발생하는 리플을 최소화할 수 있다.
도 12는 도 9의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12를 참조하면, 제2 전원 배선(VSL)의 제4 서브 전원 배선(VSL1)은 제2 층간 절연막(142) 상에 배치되고, 제5 서브 전원 배선(VSL2)은 제1 유기막(160) 상에 배치되며, 제6 서브 전원 배선(VSL3)은 제5 서브 전원 배선(VSL2) 상에 배치될 수 있다. 제5 서브 전원 배선(VSL2)은 제1 유기막(160)을 관통하는 제2 전원 홀(VPH2)을 통해 제4 서브 전원 배선(VSL1)에 연결될 수 있다. 제4 서브 전원 배선(VSL1), 제5 서브 전원 배선(VSL2), 및 제6 서브 전원 배선(VSL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다.
제2 전원 패드 배선(VSPL)의 제4 서브 전원 패드 배선(VSPL1)은 제2 층간 절연막(142) 상에 배치되고, 제5 서브 전원 패드 배선(VSPL2)은 제1 유기막(160) 상에 배치되며, 제6 서브 전원 패드 배선(VSPL3)은 제5 서브 전원 패드 배선(VSPL2) 상에 배치될 수 있다. 제5 서브 전원 패드 배선(VSPL2)은 제1 유기막(160)을 관통하는 제4 전원 홀(VPH4)을 통해 제4 서브 전원 패드 배선(VSPL1)에 연결될 수 있다. 제4 서브 전원 패드 배선(VSPL1), 제2 서브 전원 패드 배선(VSPL2), 및 제3 서브 전원 배선(VSPL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다.
제2 전원 연결 배선(VSCL)은 제1 유기막(160) 상에 배치될 수 있다. 제2 전원 연결 배선(VSCL)은 제2 서브 전원 배선(VDL2) 및 제2 서브 전원 패드 배선(VDPL2)와 일체로 형성될 수 있다.
즉, 제1 데이터 금속층(DTL1)은 제4 서브 전원 배선(VSL1)과 제4 서브 전원 패드 배선(VSPL1)을 포함할 수 있다. 제2 데이터 금속층(DTL2)은 제5 서브 전원 배선(VSL2), 제5 서브 전원 패드 배선(VSPL2), 및 제2 전원 연결 배선(VSCL)을 포함할 수 있다. 화소 전극층(PXL)은 제6 서브 전원 배선(VSL3)과 제6 서브 전원 패드 배선(VSPL3)을 포함할 수 있다.
마이크로 발광 다이오드 표시 장치에서 표시 영역(DA)에는 제2 유기막(180)이 배치되나, 비표시 영역(NDA)에는 제2 유기막(180)이 배치되지 않을 수 있다. 그러므로, 제6 서브 전원 배선(VSL3)은 제5 서브 전원 배선(VSL2) 상에 배치되며, 제5 서브 전원 배선(VSL2)의 상면과 제6 서브 전원 배선(VSL3)의 하면은 서로 접촉할 수 있다. 또한, 제6 서브 전원 패드 배선(VSPL3)은 제5 서브 전원 패드 배선(VSPL2) 상에 배치되며, 제5 서브 전원 패드 배선(VSPL2)의 상면과 제6 서브 전원 패드 배선(VSPL3)의 하면은 서로 접촉할 수 있다. 또한, 평탄화막(190)은 표시 영역(DA)과 비표시 영역(NDA)에 모두 배치되므로, 제6 서브 전원 배선(VSL3)와 제6 서브 전원 패드 배선(VSPL3) 상에 배치될 수 있다. 평탄화막(190)은 벤딩 영역(BA)에서 제거될 수 있다.
도 12와 같이, 제2 전원 배선(VSL)은 3 개의 층에 각각 배치되는 제4 서브 전원 배선(VSL1), 제5 서브 전원 배선(VSL2), 및 제6 서브 전원 배선(VSL3)을 포함함으로써 제2 전원 배선(VSL)의 면적이 증가한다. 제6 서브 전원 배선(VSL3)은 면 저항이 낮은 금속 물질, 예를 들어 구리(Cu)로 이루어진다. 그러므로, 제2 전원 배선(VSL)의 저항을 낮출 수 있으므로, 비표시 영역(NDA)에 배치되는 제2 전원 배선(VSL)의 폭을 줄일 수 있으며, 이로 인해 비표시 영역(NDA)의 폭이 줄어들 수 있다. 또한, 제2 전원 배선(VSL)이 그와 중첩하는 다른 배선의 전압 변화에 의해 영향을 받아 발생하는 리플(ripple)을 최소화할 수 있다.
또한, 제2 전원 패드 배선(VSPL)은 3 개의 층에 각각 배치되는 제4 서브 전원 패드 배선(VSPL1), 제5 서브 전원 패드 배선(VSPL2), 및 제6 서브 전원 패드 배선(VSPL3)을 포함함으로써 제2 전원 패드 배선(VSPL)의 면적이 증가할 뿐만 아니라, 제6 서브 전원 패드 배선(VSPL3)이 면 저항이 낮은 금속 물질, 예를 들어 구리(Cu)로 이루어질 수 있다. 그러므로, 제2 전원 패드 배선(VSPL)의 저항을 낮출 수 있으므로, 비표시 영역(NDA)에 배치되는 제2 전원 패드 배선(VSPL)의 폭을 줄일 수 있으며, 이로 인해 비표시 영역(NDA)의 폭이 줄어들 수 있다. 또한, 제2 전원 패드 배선(VSPL)이 그와 중첩하는 다른 배선의 전압 변화에 의해 영향을 받아 발생하는 리플을 최소화할 수 있다.
도 13은 도 8의 표시 패널의 패드의 일 예를 보여주는 단면도이다.
도 13을 참조하면, 패드(PD)는 제1 유기막(160) 상에 배치될 수 있다. 즉, 제2 데이터 금속층(DTL2)은 패드(PD)를 포함할 수 있다.
패드 보호 전극(PPE)은 제1 유기막(160) 상에 배치될 수 있다. 패드 보호 전극(PPE)은 제1 유기막(160)을 관통하는 패드 콘택홀(PDH)을 통해 패드(PD)에 연결될 수 있다.
패드 보호 전극(PPE)은 패드 콘택홀(PDH)에 의해 노출된 패드(PD)가 화소 전극(PXE)들을 형성하기 위한 습식 식각 공정에서 습식 식각액에 의해 식각 또는 제거되는 것을 방지하기 위한 층이다. 그러므로, 패드 보호 전극(PPE)은 화소 전극(PXE)들을 형성하기 위한 습식 식각 공정에서 습식 식각액에 반응하지 않는 물질로 이루어질 수 있다. 예를 들어, 패드 보호 전극(PPE)은 ITO(Indium Tin Oxide)와 같은 투명한 도전성 산화물(transparent conductive oxide)일 수 있다. 이때, 패드 보호 전극(PPE)은 poly-ITO로 이루어질 수 있으나, 습식 식각액에 의해 반응하지 않는다면, 비정질 ITO로 이루어질 수도 있다.
도 14는 또 다른 실시예에 따른 표시 패널의 비표시 영역의 제1 전원 배선과 제2 전원 배선을 보여주는 레이아웃 도이다.
도 14의 실시예는 비표시 영역(NDA)에서 제1 전원 배선(VDL)이 제1 병목 구간(bottleneck area)(VDL_BN)을 포함하고, 제2 전원 배선(VSL)이 제2 병목 구간(VSL_BN)을 포함하는 것에서 도 9의 실시예와 차이가 있다. 도 14에서는 도 9의 실시예와 차이점 위주로 설명한다.
도 14를 참조하면, 제1 전원 배선(VDL)과 제2 전원 배선(VSL)의 설계에 따라, 제1 전원 배선(VDL)은 제1 전원 배선(VDL)의 폭이 줄어드는 제1 병목 구간(VDL_BN)을 포함하고, 제2 전원 배선(VSL)은 제2 전원 배선(VSL)의 폭이 줄어드는 제2 병목 구간(VSL_BN)을 포함할 수 있다. 제1 병목 구간(VDL_BN)은 비표시 영역(NDA)에서 제1 전원 배선(VDL)이 제1 방향(DR1)에서 제2 방향(DR2)으로 절곡되는 영역일 수 있다. 제2 병목 구간(VSL_BN)은 비표시 영역(NDA)에서 제2 전원 배선(VSL)이 제1 방향(DR1)에서 제2 방향(DR2)으로 절곡되는 영역일 수 있다.
도 15는 도 14의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 16은 도 14의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15와 도 16을 참조하면, 일 실시예에 따른 제1 전원 배선(VDL)은 제1 병목 구간(VDL_BN)에서 제1 전원 배선(VDL)의 폭이 줄어듦에 따라 저항이 감소하는 것을 방지하기 위해 제1 내지 제3 서브 전원 배선들(VDL1~VDL3)을 포함하고, 제1 병목 구간(VDL_BN)이 아닌 다른 영역에서는 제1 및 제2 서브 전원 배선들(VDL1, VDL2)을 포함할 수 있다. 제1 내지 제3 서브 전원 배선들(VDL1~VDL3)은 도 11을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
또한, 일 실시예에 따른 제2 전원 배선(VSL)은 제2 병목 구간(VSL_BN)에서 제2 전원 배선(VSL)의 폭이 줄어듦에 따라 저항이 감소하는 것을 방지하기 위해 제4 내지 제6 서브 전원 배선들(VSL1~VSL3)을 포함하고, 제2 병목 구간(VSL_BN)이 아닌 다른 영역에서는 제4 및 제5 서브 전원 배선들(VSL1, VSL2)을 포함할 수 있다. 제4 내지 제6 서브 전원 배선들(VSL1~VSL3)은 도 12를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 17은 일 실시예에 따른 표시 패널의 비표시 영역의 제1 스캔 구동부의 일 예를 보여주는 레이아웃 도이다.
도 17을 참조하면, 제1 스캔 구동부(SDC1)는 복수의 스테이지들(STAk~STAk+3)을 포함할 수 있다. 도 17에서는 제k 내지 제k+3 기입 스캔 배선들(GWLk~GWLk+3)에 연결되는 제k 내지 제k+3 스테이지들(STAk~STAk+3)을 예시하였다.
제k 내지 제k+3 스테이지들(STAk~STAk+3)은 종속적으로 연결되어 제k 내지 제k+3 기입 스캔 배선들(GWLk~GWLk+3)에 기입 스캔 신호들을 순차적으로 출력할 수 있다. 제k 내지 제k+3 스테이지들(STAk~STAk+3) 각각은 스캔 클럭 배선들(CKL1, CKL2)로부터 입력되는 스캔 클럭 신호들에 따라 기입 스캔 신호를 출력할 수 있다.
제1 스캔 클럭 배선(CKL1)과 제2 스캔 클럭 배선(CKL2) 각각은 제1 서브 클럭 배선(SCKL1)과 제2 서브 클럭 배선(SCKL2)을 포함할 수 있다. 제1 서브 클럭 배선(SCKL1)과 제2 서브 클럭 배선(SCKL2)은 제3 방향(DR3)에서 서로 중첩할 수 있다. 제2 서브 클럭 배선(SCKL2)은 연결 홀(CCT)을 통해 제1 서브 클럭 배선(SCKL1)에 연결될 수 있다. 제1 스캔 클럭 배선(CKL1)과 제2 스캔 클럭 배선(CKL2)은 도 10에 도시된 스캔 팬 아웃 배선(SFL)들 중에서 일부일 수 있다.
제k 내지 제k+3 스테이지들(STAk~STAk+3) 각각은 제1 클럭 연결 배선(CKC1)과 제2 클럭 연결 배선(CKC2)을 통해 제1 스캔 클럭 배선(CKL1)과 제2 스캔 클럭 배선(CKL2)에 교번하여 연결될 수 있다. 예를 들어, 제k 스테이지(STAk)는 제1 클럭 연결 배선(CKC1)을 통해 제1 스캔 클럭 배선(CKL1)에 연결되고, 제2 클럭 연결 배선(CKC2)을 통해 제2 스캔 클럭 배선(CKL2)에 연결될 수 있다. 제k+1 스테이지(STAk+1)는 제1 클럭 연결 배선(CKC1)을 통해 제2 스캔 클럭 배선(CKL2)에 연결되고, 제2 클럭 연결 배선(CKC2)을 통해 제1 스캔 클럭 배선(CKL1)에 연결될 수 있다. 제k+2 스테이지(STAk+2)는 제1 클럭 연결 배선(CKC1)을 통해 제1 스캔 클럭 배선(CKL1)에 연결되고, 제2 클럭 연결 배선(CKC2)을 통해 제2 스캔 클럭 배선(CKL2)에 연결될 수 있다. 제k+3 스테이지(STAk+3)는 제1 클럭 연결 배선(CKC1)을 통해 제2 스캔 클럭 배선(CKL2)에 연결되고, 제2 클럭 연결 배선(CKC2)을 통해 제1 스캔 클럭 배선(CKL1)에 연결될 수 있다.
제1 클럭 연결 배선(CKC1)은 제1 클럭 연결 홀(CKCT1)을 통해 제1 스캔 클럭 배선(CKL1) 또는 제2 스캔 클럭 배선(CKL2)에 연결될 수 있다. 제2 클럭 연결 배선(CKC2)은 제2 클럭 연결 홀(CKCT2)을 통해 제1 스캔 클럭 배선(CKL1) 또는 제2 스캔 클럭 배선(CKL2)에 연결될 수 있다.
도 18은 도 17의 J-J'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 18을 참조하면, 제1 서브 클럭 배선(SCKL1)은 제2 층간 절연막(142) 상에 배치되고, 제2 서브 클럭 배선(SCKL2)은 제1 유기막(160) 상에 배치될 수 있다. 제2 서브 클럭 배선(SCKL2)은 제1 유기막(160)을 관통하는 연결 홀(CCT)을 통해 제1 서브 클럭 배선(SCKL1)에 연결될 수 있다.
제1 클럭 연결 배선(CKC1)은 제1 게이트 절연막(131) 상에 배치될 수 있다. 제1 서브 클럭 배선(SCKL1)은 제2 게이트 절연막(132), 제1 층간 절연막(141), 제3 게이트 절연막(133), 및 제2 층간 절연막(142)을 관통하는 제1 클럭 연결 홀(CKCT1)을 통해 제1 클럭 연결 배선(CKC1)에 연결될 수 있다.
제1 게이트 금속층(GTL1)은 제1 클럭 연결 배선(CKC1)을 포함할 수 있다. 제1 데이터 금속층(DTL1)은 제1 서브 클럭 배선(SCKL1)을 포함할 수 있다. 화소 전극층(PXL)은 제2 서브 클럭 배선(SCKL2)을 포함할 수 있다.
마이크로 발광 다이오드 표시 장치에서 표시 영역(DA)에는 제2 유기막(180)이 배치되나, 비표시 영역(NDA)에는 제2 유기막(180)이 배치되지 않을 수 있다. 따라서, 제2 서브 클럭 배선(SCKL2)은 제1 유기막(160) 상에 배치될 수 있다. 또한, 평탄화막(190)은 표시 영역(DA)과 비표시 영역(NDA)에 모두 배치되므로, 제2 서브 클럭 배선(SCKL2) 상에 배치될 수 있다.
도 18과 같이, 제1 클럭 연결 배선(CKC1)과 제2 클럭 연결 배선(CKC2) 각각은 2 개의 층에 각각 배치되는 제1 서브 클럭 배선(SCKL1)과 제2 서브 클럭 배선(SCKL2)을 포함함으로써 제1 클럭 연결 배선(CKC1)과 제2 클럭 연결 배선(CKC2) 각각의 면적이 증가한다. 또한, 제2 서브 전원 배선(SCKL2)이 면 저항이 낮은 금속 물질, 예를 들어 구리(Cu)로 이루어진다. 그러므로, 제1 스캔 클럭 배선(CKL1)과 제2 스캔 클럭 배선(CKL2) 각각의 저항을 낮출 수 있으므로, 기입 스캔 배선들(GWLk~GWLk+3)에 출력되는 기입 스캔 신호의 로드, 즉 RC 지연(RC delay)이 감소될 수 있다.
도 19는 일 실시예에 따른 표시 패널의 비표시 영역의 제1 스캔 구동부의 일 예를 보여주는 레이아웃 도이다. 도 20은 도 19의 K-K'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 19와 도 20의 실시예는 제1 스캔 클럭 배선(CKL1)과 제2 스캔 클럭 배선(CKL2) 각각이 제1 내지 제3 서브 클럭 배선들(SCKL1, SCKL2, SCKL3)을 포함하는 것에서 도 17과 도 18의 실시예와 차이가 있다.
도 19와 도 20을 참조하면, 제1 스캔 클럭 배선(CKL1)과 제2 스캔 클럭 배선(CKL2) 각각은 제1 서브 클럭 배선(SCKL1), 제2 서브 클럭 배선(SCKL2), 및 제3 서브 클럭 배선(SCKL3)을 포함할 수 있다. 제1 서브 클럭 배선(SCKL1), 제2 서브 클럭 배선(SCKL2), 및 제3 서브 클럭 배선(SCKL3)은 제3 방향(DR3)에서 서로 중첩할 수 있다. 제2 서브 클럭 배선(SCKL2)은 연결 홀(CCT)을 통해 제1 서브 클럭 배선(SCKL1)에 연결될 수 있다. 제3 서브 클럭 배선(SCKL3)은 제2 서브 클럭 배선(SCKL1) 상에 배치될 수 있다.
제1 서브 클럭 배선(SCKL1)은 제2 층간 절연막(142) 상에 배치되고, 제2 서브 클럭 배선(SCKL2)은 제1 유기막(160) 상에 배치되며, 제3 서브 클럭 배선(SCKL3)은 제2 서브 클럭 배선(SCKL2) 상에 배치될 수 있다. 제2 서브 클럭 배선(SCKL2)은 제1 유기막(160)을 관통하는 연결 홀(CCT)을 통해 제1 서브 클럭 배선(SCKL1)에 연결될 수 있다.
제1 데이터 금속층(DTL1)은 제1 서브 클럭 배선(SCKL1)을 포함할 수 있다. 제2 데이터 금속층(DTL2)은 제2 서브 클럭 배선(SCKL2)을 포함할 수 있다. 화소 전극층(PXL)은 제3 서브 클럭 배선(SCKL3)을 포함할 수 있다.
마이크로 발광 다이오드 표시 장치에서 표시 영역(DA)에는 제2 유기막(180)이 배치되나, 비표시 영역(NDA)에는 제2 유기막(180)이 배치되지 않을 수 있다. 따라서, 제3 서브 클럭 배선(SCKL3)은 제1 유기막(160) 상에 배치되며, 제2 서브 클럭 배선(SCKL2)의 상면과 제3 서브 클럭 배선(SCKL3)의 하면은 서로 접촉할 수 있다. 또한, 평탄화막(190)은 표시 영역(DA)과 비표시 영역(NDA)에 모두 배치되므로, 제3 서브 클럭 배선(SCKL3) 상에 배치될 수 있다.
도 19 및 도 20과 같이, 제1 클럭 연결 배선(CKC1)과 제2 클럭 연결 배선(CKC2) 각각은 3 개의 층에 각각 배치되는 제1 서브 클럭 배선(SCKL1), 제2 서브 클럭 배선(SCKL2), 및 제3 서브 클럭 배선(SCKL3)을 포함함으로써 제1 클럭 연결 배선(CKC1)과 제2 클럭 연결 배선(CKC2) 각각의 면적이 증가한다. 또한, 제3 서브 클럭 배선(SCKL3)은 면 저항이 낮은 금속 물질, 예를 들어 구리(Cu)로 이루어진다. 그러므로, 제1 스캔 클럭 배선(CKL1)과 제2 스캔 클럭 배선(CKL2) 각각의 저항을 낮출 수 있으므로, 기입 스캔 배선들(GWLk~GWLk+3)에 출력되는 기입 스캔 신호의 로드, 즉 RC 지연(RC delay)이 감소될 수 있다.
도 21은 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다. 도 21에서는 스마트 워치(2)가 손목 시계줄을 제외하고, 평면 상 사각형의 형태를 갖는 것을 예시하였다. 즉, 스마트 워치(2)의 시계 표시부의 평면 형태는 표시 장치(10_2)의 평면 형태를 추종할 수 있다.
도 22는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 22에는 일 실시예에 따른 표시 장치(10_1)가 적용된 가상 현실 장치(1)가 나타나 있다.
도 22를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10_1), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 22에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(1)는 도 22에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10_1)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 22에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 23은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다. 도 23에는 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c, 10_d, 10_e)이 적용된 자동차가 나타나 있다.
도 23을 참조하면, 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(10_d, 10_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 24는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_3)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_3)가 투명 표시 장치에 적용되는 경우, 표시 장치(10_3)의 기판(SUB)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 25의 실시예는 표시 패널(100)의 표시 영역(DA)과 메인 영역(MA)이 평면 상 원형의 평면 형태를 갖는 것에서 도 1의 실시예와 차이가 있을 뿐이므로, 도 25의 실시예에 대한 설명은 생략한다.
도 26은 또 다른 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 26을 참조하면, 스마트 워치(2)가 손목 시계줄을 제외하고, 평면 상 원형의 형태를 갖는 것을 예시하였다. 즉, 스마트 워치(2)의 시계 표시부의 평면 형태는 표시 장치(10_2)의 평면 형태를 추종할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 절연막;
    상기 절연막 상에 배치되며, 제1 전원 전압이 인가되는 제1 서브 전원 배선;
    상기 제1 서브 전원 배선 상에 배치되는 제1 유기막;
    상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제1 전원 홀을 통해 상기 제1 서브 전원 배선에 연결되는 제2 서브 전원 배선;
    상기 제2 서브 전원 배선 상에 배치되는 제3 서브 전원 배선;
    상기 제1 유기막 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광 소자;
    상기 발광 소자의 측면 상에 배치되는 평탄화막; 및
    상기 발광 소자와 상기 평탄화막 상에 배치되는 공통 전극을 구비하고,
    상기 평탄화막은 상기 제3 서브 전원 배선 상에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 화소 전극과 상기 제3 서브 전원 배선은 동일한 물질로 이루어진 표시 장치.
  3. 제1 항에 있어서,
    상기 화소 전극과 상기 제3 서브 전원 배선은 상기 제1 서브 전원 배선과 상이한 물질로 이루어지고, 상기 화소 전극과 상기 제3 서브 전원 배선은 상기 제2 서브 전원 배선과 상이한 물질로 이루어진 표시 장치.
  4. 제3 항에 있어서,
    상기 화소 전극과 상기 제3 서브 전원 배선은 구리로 이루어지고, 상기 제1 서브 전원 배선과 상기 제2 서브 전원 배선은 티타늄으로 이루어진 제1 층, 알루미늄으로 이루어진 제2 층, 및 상기 티타늄으로 이루어진 제3 층을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 서브 전원 배선의 상면은 상기 제3 서브 전원 배선의 하면과 접촉하는 표시 장치.
  6. 제1 항에 있어서,
    상기 절연막 상에 배치되며, 제2 전원 전압이 인가되는 제4 서브 전원 배선;
    상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제2 전원 홀을 통해 상기 제4 서브 전원 배선에 연결되는 제5 서브 전원 배선; 및
    상기 제5 서브 전원 배선 상에 배치되는 제6 서브 전원 배선을 더 구비하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 전원 전압은 상기 공통 전극에 공급되는 표시 장치.
  8. 제6 항에 있어서,
    상기 평탄화막은 상기 제6 서브 전원 배선 상에 배치되는 표시 장치.
  9. 제6 항에 있어서,
    상기 화소 전극과 상기 제6 서브 전원 배선은 동일한 물질로 이루어진 표시 장치.
  10. 제6 항에 있어서,
    상기 제6 서브 전원 배선은 상기 제4 서브 전원 배선과 상이한 물질로 이루어지고, 상기 제6 서브 전원 배선은 상기 제5 서브 전원 배선과 상이한 물질로 이루어진 표시 장치.
  11. 제6 항에 있어서,
    상기 제3 서브 전원 배선과 상기 제6 서브 전원 배선은 동일한 물질로 이루어진 표시 장치.
  12. 제6 항에 있어서,
    상기 제1 서브 전원 배선과 상기 제4 서브 전원 배선은 동일한 물질로 이루어지고, 상기 제2 서브 전원 배선과 상기 제5 서브 전원 배선은 동일한 물질로 이루어진 표시 장치.
  13. 제6 항에 있어서,
    상기 제5 서브 전원 배선의 상면은 상기 제6 서브 전원 배선의 하면과 접촉하는 표시 장치.
  14. 기판;
    상기 기판 상에 배치되는 스캔 배선;
    상기 스캔 배선들 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되며, 클럭 신호가 인가되는 제1 서브 클럭 배선;
    상기 클럭 배선 상에 배치되는 제1 유기막;
    상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제1 콘택 홀을 통해 상기 제1 서브 클럭 배선에 연결되는 제2 서브 클럭 배선;
    상기 제2 서브 클럭 배선 상에 배치되는 제3 서브 클럭 배선;
    상기 제1 유기막 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광 소자;
    상기 발광 소자의 측면 상에 배치되는 평탄화막; 및
    상기 발광 소자와 상기 평탄화막 상에 배치되는 공통 전극을 구비하고,
    상기 평탄화막은 상기 제3 서브 클럭 배선 상에 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 클럭 신호에 따라 스캔 배선에 스캔 신호를 인가하는 스캔 구동부를 더 구비하는 표시 장치.
  16. 제14 항에 있어서,
    상기 화소 전극과 상기 제3 서브 클럭 배선은 동일한 물질로 이루어진 표시 장치.
  17. 제14 항에 있어서,
    상기 화소 전극과 상기 제3 서브 클럭 배선은 상기 제1 서브 클럭 배선과 상이한 물질로 이루어지고, 상기 화소 전극과 상기 제3 서브 클럭 배선은 상기 제2 서브 클럭 배선과 상이한 물질로 이루어진 표시 장치.
  18. 기판;
    상기 기판 상에 배치되는 절연막;
    상기 절연막 상에 배치되는 패드;
    상기 패드 상에 배치되는 제1 유기막;
    상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 패드 홀을 통해 상기 패드에 연결되는 패드 보호 전극;
    상기 제1 유기막 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광 소자;
    상기 발광 소자의 측면 상에 배치되는 평탄화막; 및
    상기 발광 소자와 상기 평탄화막 상에 배치되는 공통 전극을 구비하는 표시 장치.
  19. 제18 항에 있어서,
    상기 절연막 상에 배치되며, 제1 전원 전압이 인가되는 제1 서브 전원 배선;
    상기 제1 유기막 상에 배치되며, 상기 제1 유기막을 관통하는 제1 전원 홀을 통해 상기 제1 서브 전원 배선에 연결되는 제2 서브 전원 배선; 및
    상기 제2 서브 전원 배선 상에 배치되는 제3 서브 전원 배선을 더 구비하고,
    상기 제1 서브 전원 배선은 상기 패드와 동일한 물질로 이루어진 표시 장치.
  20. 제19 항에 있어서,
    상기 패드 보호 전극은 투명한 도전성 산화물로 이루어진 표시 장치.
KR1020220016005A 2022-02-08 2022-02-08 표시 장치 KR20230120199A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220016005A KR20230120199A (ko) 2022-02-08 2022-02-08 표시 장치
US17/978,323 US20230253536A1 (en) 2022-02-08 2022-11-01 Display device
CN202310124854.XA CN116581230A (zh) 2022-02-08 2023-02-03 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220016005A KR20230120199A (ko) 2022-02-08 2022-02-08 표시 장치

Publications (1)

Publication Number Publication Date
KR20230120199A true KR20230120199A (ko) 2023-08-17

Family

ID=87520348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220016005A KR20230120199A (ko) 2022-02-08 2022-02-08 표시 장치

Country Status (3)

Country Link
US (1) US20230253536A1 (ko)
KR (1) KR20230120199A (ko)
CN (1) CN116581230A (ko)

Also Published As

Publication number Publication date
US20230253536A1 (en) 2023-08-10
CN116581230A (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
US11227875B2 (en) Display device
CN112397550A (zh) 显示设备及其制造方法
US11087696B2 (en) Display device and method of manufacturing the same
CN112117309A (zh) 显示装置
US20230165091A1 (en) Display substrate, preparation method thereof, and display device
KR20220023891A (ko) 표시 장치
US20230411577A1 (en) Display device and method of fabricating the same
KR20210043771A (ko) 표시 장치와 그의 제조 방법
KR20210057280A (ko) 표시 장치
KR20210030542A (ko) 표시 장치
US20210384284A1 (en) Display device including a lower metal line
US20210399077A1 (en) Display device
KR20230120199A (ko) 표시 장치
KR20220007756A (ko) 표시 장치와 그의 제조 방법
KR20210147142A (ko) 표시 장치
US11862088B2 (en) Display device
CN220774374U (zh) 显示设备
US20230238371A1 (en) Display device
EP4109225A1 (en) Display device
US20230274685A1 (en) Display device for reducing deterioration of light-emitting elements
US20230117174A1 (en) Display device
US20220238628A1 (en) Display device
US20240054948A1 (en) Display device
KR20240068851A (ko) 표시 장치
KR20220000444A (ko) 표시 장치와 그의 제조 방법