KR20220007756A - 표시 장치와 그의 제조 방법 - Google Patents

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KR20220007756A
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박준석
오새룬터
임준형
김수현
최영준
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치되는 구동 트랜지스터의 차광층과 스위칭 트랜지스터의 액티브층; 상기 차광층 상의 상기 차광층과 중첩 배치된 버퍼막; 상기 버퍼막 상에 배치된 상기 구동 트랜지스터의 액티브층; 상기 구동 트랜지스터의 액티브층, 및 상기 스위칭 트랜지스터의 액티브층 상의 제1 게이트 절연막; 및 상기 제1 게이트 절연막 상에 배치된, 상기 구동 트랜지스터의 액티브층과 중첩 배치된 제1 게이트 전극과 상기 스위칭 트랜지스터의 액티브층과 중첩 배치된 제2 게이트 전극을 포함하고, 상기 차광층과 상기 스위칭 트랜지스터의 액티브층은 동일층에 배치된다.

Description

표시 장치와 그의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에 표시 장치는 액정 표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기 발광 표시 장치(OLED: Organic Light Emitting Display) 및 초소형 발광 다이오드 표시 장치(Micro Light Emitting Diode Display)를 포함한다.
유기 발광 표시 장치와 초소형 발광 다이오드 표시 장치는 발광 다이오드, 게이트 전극의 전압에 따라 전원 배선으로부터 발광 소자에 공급되는 구동 전류의 양을 조절하는 제1 트랜지스터, 및 스캔 배선의 스캔 신호에 응답하여 데이터 배선의 데이터 전압을 제1 트랜지스터의 게이트 전극에 인가하기 위한 스캔 트랜지스터를 포함할 수 있다.
제1 트랜지스터의 구동 전압은 구동 전류를 흐르게 하기 위해 제1 트랜지스터의 게이트 전극에 인가되는 전압을 가리킨다. 제1 트랜지스터의 구동 전압 범위는 미리 정해진 최소 구동 전류를 흐르게 하는 제1 전압부터 미리 정해진 최대 구동 전류를 흐르게 하는 제2 전압까지의 전압 범위를 가리킨다.
본 발명이 해결하고자 하는 과제는 화소들 각각의 구동 트랜지스터와 스위칭 트랜지스터의 소자 특성이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 화소들 각각의 구동 트랜지스터와 스위칭 트랜지스터의 소자 특성이 개선된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치되는 구동 트랜지스터의 차광층과 스위칭 트랜지스터의 액티브층; 상기 차광층 상의 상기 차광층과 중첩 배치된 버퍼막; 상기 버퍼막 상에 배치된 상기 구동 트랜지스터의 액티브층; 상기 구동 트랜지스터의 액티브층, 및 상기 스위칭 트랜지스터의 액티브층 상의 제1 게이트 절연막; 및 상기 제1 게이트 절연막 상에 배치된, 상기 구동 트랜지스터의 액티브층과 중첩 배치된 제1 게이트 전극과 상기 스위칭 트랜지스터의 액티브층과 중첩 배치된 제2 게이트 전극을 포함하고, 상기 차광층과 상기 스위칭 트랜지스터의 액티브층은 동일층에 배치된다.
상기 차광층과 상기 스위칭 트랜지스터의 액티브층은 동일 물질을 포함할 수 있다.
상기 버퍼막의 측면들은 상기 차광층의 측면들보다 각각 내측에 위치할 수 있다.
상기 구동 트랜지스터의 액티브층의 측면은 상기 버퍼막의 측면과 두께 방향에서 정렬될 수 있다.
상기 구동 트랜지스터의 액티브층과 중첩 배치된 상기 제1 게이트 절연막의 측면은 상기 제1 게이트 전극의 측면과 두께 방향에서 정렬될 수 있다.
상기 버퍼막은 상기 차광층 상의 제1 버퍼막, 및 상기 제1 버퍼막 상의 제2 버퍼막을 포함하되, 상기 제1 버퍼막의 수소 농도는 상기 제2 버퍼막의 수소 농도보다 더 클 수 있다.
상기 제2 버퍼막은 산화 규소를 포함하고, 상기 제1 버퍼막은 질화 규소, 또는 산화 질화 규소를 포함할 수 있다.
상기 기판과 상기 차광층의 사이, 및 상기 기판과 상기 스위칭 트랜지스터의 액티브층 사이에 배치된 배리어막을 더 포함할 수 있다.
상기 배리어막의 수소 농도는 상기 제1 버퍼막의 수소 농도보다 작을 수 있다.
상기 배리어막은 산화 규소를 포함할 수 있다.
상기 제1 게이트 절연막의 수소 농도는 상기 제1 버퍼막의 수소 농도보다 더 작을 수 있다.
상기 제1 게이트 전극, 및 상기 제2 게이트 전극 상의 층간 절연막을 더 포함하되, 상기 층간 절연막의 수소 농도는 상기 제2 버퍼막의 수소 농도보다 더 클 수 있다.
상기 층간 절연막 상에 배치된, 상기 구동 트랜지스터의 액티브층의 제1 소스 영역과 연결된 제1 소스 전극, 상기 구동 트랜지스터의 액티브층의 제1 드레인 영역과 연결된 제1 드레인 전극, 상기 스위칭 트랜지스터의 액티브층의 제2 소스 영역과 연결된 제2 소스 전극, 및 상기 스위칭 트랜지스터의 액티브층의 제2 드레인 영역과 연결된 제2 드레인 전극을 더 포함할 수 있다.
상기 제1 소스 전극은 상기 차광층과 연결될 수 있다.
상기 구동 트랜지스터, 및 상기 스위칭 트랜지스터의 액티브층들은 각각 인듐, 갈륨, 아연, 주석 중 한 가지 이상의 금속을 포함하는 산화물 반도체로 이루어질 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은제1 트랜지스터 영역, 및 상기 제1 트랜지스터 영역과 분리된 제2 트랜지스터 영역이 정의된 기판 상에 액티브층, 및 제1 버퍼막을 순차 적층하는 단계; 각 트랜지스터 영역에 맞추어 순차 적층된 상기 액티브층, 및 상기 제1 버퍼막을 에칭하여 차광층과 상기 제2 트랜지스터의 액티브층을 형성하는 단계; 및 상기 제1 버퍼막 상에 제2 버퍼막을 형성하는 단계를 포함하되, 상기 제1 버퍼막의 수소 농도는 상기 제2 버퍼막의 수소 농도보다 더 크다.
상기 제2 버퍼막을 형성한 후, 상기 제2 버퍼막 상에 상기 차광층과 중첩하도록 상기 제1 트랜지스터의 액티브층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 트랜지스터의 액티브층 상의 포토 레지스트를 이용하여 상기 제1 트랜지스터 영역에서 상기 제2 버퍼막의 측면이 상기 차광층의 측면보다 내측에 위치하고, 상기 제2 트랜지스터 영역에서 상기 제1 버퍼막, 및 상기 제2 버퍼막을 제거하는 단계를 더 포함할 수 있다.
상기 각 트랜지스터의 액티브층 상에 순차 적층된 제1 게이트 절연막, 및 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 각 트랜지스터의 게이트 전극 상에 층간 절연막을 형성하고 열처리하여 상기 차광층, 및 상기 제2 트랜지스터의 액티브층을 도전화시키는 단계를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치, 및 그의 제조 방법에 의하면, 화소들 각각의 구동 트랜지스터와 스위칭 트랜지스터의 소자 특성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 4는 일 실시예에 따른 도 3의 제1 트랜지스터와 제2 트랜지스터를 보여주는 단면도이다.
도 5, 및 도 6은 제1 버퍼막과 제2 버퍼막의 물질, 및 수소 농도를 보여주는 표들이다.
도 7은 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다.
도 8 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 17은 다른 실시예에 따른 제1 트랜지스터와 제2 트랜지스터를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 직각으로 형성될 수 있다. 몇몇 실시예에서, 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성될 수도 있다.
표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 서브 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(100)의 영상이 보일 수 있다.
표시 영역(DA)에는 서브 화소(PX)들 뿐만 아니라, 서브 화소(PX)들에 접속되는 스캔 배선(SL)들, 센싱 신호 배선(SEK)들, 데이터 배선(DL)들, 기준 전압 배선들(RuL), 및 제1 구동 전압 배선(VDDL)들이 배치될 수 있다. 스캔 배선(SL)들과 센싱 신호 배선(SEK)들은 제2 방향(Y축 방향)으로 나란하게 형성되고, 데이터 배선(DL), 및 기준 전압 배선들(RuL)들은 제2 방향(Y축 방향)과 교차하는 제1 방향(X축 방향)으로 나란하게 형성될 수 있다. 제1 구동 전압 배선(VDDL)들은 표시 영역(DA)에서 제1 방향(X축 방향)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제1 방향(X축 방향)으로 나란하게 형성된 제1 구동 전압 배선(VDDL)들은 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소(PX)들 각각은 스캔 배선(SL)들 중 적어도 어느 하나, 데이터 배선(DL)들 중 어느 하나, 센싱 신호 배선(SEK)들 중 적어도 하나, 기준 전압 배선들(RuL)들 중 어느 하나, 제1 구동 전압 배선(VDDL)들 중 어느 하나에 접속될 수 있다. 도 2에서는 설명의 편의를 위해 서브 화소(PX)들 각각이 1 개의 스캔 배선(SL)들, 1 개의 데이터 배선(DL), 1 개의 센싱 신호 배선(SEK), 1개의 기준 전압 배선(RuL), 및 제1 구동 전압 배선(VDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(PX)들 각각은 2 개의 스캔 배선(SL)들이 아닌 3 개의 스캔 배선(SL)들에 접속될 수도 있다.
서브 화소(PX)들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 배선(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(410), 및 데이터 배선(DL)들에 접속되는 패드(DP)들이 배치될 수 있다. 패드(DP)들 상에는 회로 보드(300)가 부착되므로, 패드(DP)들은 표시 패널(100)의 일 측 가장자리, 예를 들어 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 표시 구동부(200)에 연결될 수 있다. 스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 패드(DP)들로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(410)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 배선(SL)들에 순차적으로 출력할 수 있다. 스캔 구동부(410)의 스캔 신호들에 의해 데이터 전압들이 공급될 서브 화소(PX)들이 선택되며, 선택된 서브 화소(PX)들에 데이터 전압들이 공급된다.
도 2에서는 스캔 구동부(410)가 표시 영역(DA)의 일 측 바깥쪽에 배치된 것으로, 예시하였으나, 이에 한정되지 않는다.
표시 구동부(200)는 외부로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동부(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 데이터 배선(DL)들에 공급한다. 표시 구동부(200)는 제1 스캔 제어 배선(SCL1)들을 통해 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 또한, 표시 구동부(200)는 제1 구동 전압 배선(VDDL)에 제1 구동 전압을 공급할 수 있다.
표시 구동부(200)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다. 또는, 표시 구동부(200)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 직접 부착될 수도 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 배선들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 3에서는 제k 스캔 배선(Sk), 제k 센싱 신호 배선(SEk), 기준 전압 배선(RL), 및 제j 데이터 배선(Dj)에 접속된 서브 화소(PX)를 예시하였다.
도 3을 참조하면, 서브 화소(PX)는 제k 스캔 배선(Sk), 제k 센싱 신호 배선(SEk), 기준 전압 배선(RL), 및 제j 데이터 배선(Dj)과 중첩할 수 있다. 또한, 서브 화소(PX)는 제1 구동 전압이 인가되는 제1 구동 전압 배선(VDDL), 초기화 전압이 인가되는 초기화 전압 배선(VIL), 및 제1 구동 전압보다 낮은 제2 구동 전압이 인가되는 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
서브 화소(PX)는 구동 트랜지스터(transistor), 발광 소자(Light Emitting Element, LE), 스위치 소자들, 및 제1 커패시터(Cst)를 포함한다. 예를 들어, 서브 화소(PX)는 구동 트랜지스터(DT)로서 제1 트랜지스터(T1)를 포함하며, 스위치 소자들로서 제2 및 제3 트랜지스터들(T2, T3)을 포함할 수 있다. 하지만, 본 명세서의 서브 화소(PX)는 도 3에 도시된 바에 한정되지 않는다.
제1 트랜지스터(T1)는 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 게이트 전극에 인가되는 데이터 전압에 따라 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다. 제1 트랜지스터(T1)의 채널을 통해 흐르는 구동 전류(Ids)는 수학식 1과 같이 제1 트랜지스터(T1)의 게이트 전극과 제1 소스 전극 간의 전압(Vgs)과 문턱전압(threshold voltage)의 차이의 제곱에 비례한다.
Figure pat00001
수학식 1에서, k'는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 제1 트랜지스터(T1)의 게이트-소스간 전압, Vth는 제1 트랜지스터(T1)의 문턱전압을 의미한다.
발광 소자(EML)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(EML)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(EML)는 초소형 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(EML)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 접속되며, 제2 전극은 제2 구동 전압 배선(VSSL)에 접속될 수 있다. 발광 소자(EML)의 애노드 전극과 캐소드 전극 사이에는 기생 용량이 형성될 수 있다.
제2 트랜지스터(T2)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 게이트 전극과 제j 데이터 배선(Dj)을 접속시킨다. 제2 트랜지스터(T2)는 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함할 수 있다. 제2 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제2 소스 전극은 제1 트랜지스터(T1)의 제1 게이트 전극에 접속되며, 제2 드레인 전극은 데이터 배선(Dj)에 접속될 수 있다.
제3 트랜지스터(ST3)는 제k 센싱 신호 배선(SEk)의 제k 센싱 신호에 의해 턴-온되어 기준 전압 배선(RL)을 제1 트랜지스터(T1)의 제1 소스 전극에 접속시킨다. 제3 트랜지스터(T3)는 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함할 수 있다. 제3 트랜지스터(T3)의 제3 게이트 전극은 제k 센싱 신호 배선(SEk)에 접속되고, 제3 소스 전극은 기준 전압 배선(RL)에 접속되며, 제3 드레인 전극은 제1 트랜지스터(T1)의
소스 전극에 접속될 수 있다. 제3 트랜지스터(T3)는 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함할 수 있다. 제3 게이트 전극은 제k 센싱 신호 배선(SEk)에 접속되고, 제3 소스 전극은 제1 트랜지스터(T1)의 제1 게이트 전극에 접속되며, 제3 드레인 전극은 기준 전압 배선(RL)에 접속될 수 있다.
제1 커패시터(Cst)는 제1 트랜지스터(T1)의 제1 게이트 전극과 발광 소자(EML)의 제1 전극 사이에 형성될 수 있다. 제1 커패시터(Cst)의 일 전극은 제1 트랜지스터(T1)의 제1 게이트 전극에 접속되고, 타 전극은 발광 소자(EML)의 제1 전극에 접속될 수 있다.
제1 내지 제3 트랜지스터들(T1, T2, T3) 각각의 액티브층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중 한 가지 이상의 금속과 산소(O)를 포함하는 산화물 반도체(oxide)로 이루어질 수 있다.
또한, 도 3에서는 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, P 타입 MOSFET으로 형성될 수도 있다.
도 4는 도 3의 제1 트랜지스터와 제2 트랜지스터의 일 예를 보여주는 단면도이다.
도 4를 참조하면, 기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다.
기판(SUB) 상에는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 형성될 수 있다. 제1 트랜지스터(T1)는 제1 액티브 전극(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제2 트랜지스터(T2)는 제2 액티브 전극(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다.
한편, 일 실시예에 따른 표시 장치(10)는 제1 트랜지스터(T1)와 중첩 배치된 차광층(BML)을 더 포함할 수 있다.
차광층(BML)은 제1 액티브층(ACT1)과 중첩 배치될 수 있다. 차광층(BML)으로 인해 기판(SUB)으로부터 입사되는 광이 제1 액티브층(ACT1)의 제1 채널 영역(CP1)에 입사되는 것을 방지할 수 있다. 그러므로, 제1 액티브층(ACT1)의 제1 채널 영역(CP1)에 광으로 인한 누설 전류가 흐르는 것을 방지할 수 있다.
차광층(BML)은 구동 트랜지스터인 제1 트랜지스터(T1)와는 중첩 배치되지만, 스위칭 트랜지스터인 제2 트랜지스터(T2)와는 중첩 배치되지 않을 수 있다. 스위칭 트랜지스터의 경우, 고속화된 구동 충전율 확보를 위해 표시 패널(100) 내에 기생 용량이 최소화되는 것이 바람직하고, 반면 구동 트랜지스터의 경우, 구동 범위(Driving range)가 넓은 것이 바람직하므로, 차광층(BML)을 제1 트랜지스터(T1)에는 중첩 배치되고, 제2 트랜지스터(T2)에는 비중첩 배치되도록 설계할 수 있다.
차광층(BML)과 제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 동일층에 위치할 수 있다. 차광층(BML)과 제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 동일한 물질을 포함할 수 있고, 동일 공정을 통해 형성될 수 있다.
제1 액티브층(ACT1)은 제1 채널 영역(CP1), 제1 채널 영역(CP1)의 일측의 제1 소스 영역(SP1), 및 제1 채널 영역(CP1)의 타측의 제1 드레인 영역(DP1)을 포함할 수 있고, 제2 액티브층(ACT2)은 제2 채널 영역(CP2), 제2 채널 영역(CP2)의 일측의 제2 소스 영역(SP2), 및 제2 채널 영역(CP2)의 타측의 제2 드레인 영역(DP2)을 포함할 수 있다.
제2 액티브층(ACT2), 및 차광층(BML)은 인듐(In), 갈륨(Ga), 및 산소(O)를 포함하는 산화물 반도체(oxide)로 이루어질 수 있다. 예를 들어, 제2 액티브층(ACT2), 및 차광층(BML) 각각은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))로 이루어질 수 있다.
차광층(BML) 상에는 버퍼막(BF1, BF2)이 배치될 수 있다. 버퍼막(BF1, BF2)은 제1 버퍼막(BF1)과 제1 버퍼막(BF1) 상의 제2 버퍼막(BF2)을 포함할 수 있다. 제1 버퍼막(BF1)과 제1 버퍼막(BF1) 상의 제2 버퍼막(BF2)은 측면에서 두께 방향으로 정렬될 수 있다. 버퍼막(BF1, BF2)은 차광층(BML)의 중앙부에 위치하고, 차광층(BML)의 측면부를 노출할 수 있다. 예를 들어, 버퍼막(BF1, BF2)은 차광층(BML)의 중앙부(제1 액티브층(ACT1)이 배치된 부분)에 배치될 수 있고, 차광층(BML)의 중앙부를 기준으로, 일측 측면부, 및 타측 측면부를 각각 노출할 수 있다. 다시 말하면, 버퍼막(BF1, BF2)의 측면들은 각각 차광층(BML)의 측면들보다 내측에 위치할 수 있다.
제1 버퍼막(BF1)은 차광층(BML)의 상면에 직접 배치될 수 있고, 제2 버퍼막(BF2)은 제1 버퍼막(BF1)의 상면, 및 제1 액티브층(ACT1)의 하면에 직접 배치될 수 있다.
제1 버퍼막(BF1)과 제2 버퍼막(BF2)의 수소 농도는 서로 상이할 수 있다. 일 실시예에서, 제1 버퍼막(BF1)의 수소 농도는 제2 버퍼막(BF2)의 수소 농도보다 클 수 있다. 제1 버퍼막(BF1)의 수소 농도는 제2 버퍼막(BF2)의 수소 농도보다 큼으로써, 차광층(BML)에 수소를 보다 많이 유입시킬 수 있다. 이로 인해, 차광층(BML)은 후술되는 바와 같이, 제2 액티브층(ACT2)과 마찬가지로, 도체화(예컨대, n+)될 수 있다.
또한, 제2 버퍼막(BF2)의 수소 농도는 제1 버퍼막(BF1)의 수소 농도보다 작음으로써, 제1 액티브층(ACT1)에 많은 수소가 유입되는 것을 방지하여 제1 액티브층(ACT1)의 쇼트(제1 소스 영역(SP1)과 제1 드레인 영역(DP1) 간의 단락)를 방지할 수 있다. 다시 말하면, 제2 버퍼막(BF2)의 수소 농도는 제1 버퍼막(BF1)의 수소 농도보다 작음으로써, 제1 액티브층(ACT1)에 많은 수소가 유입되는 것을 방지하여 제1 액티브층(ACT1)의 제1 채널 영역(CP1)의 길이(Length)를 늘일 수 있다. 제1 액티브층(ACT1)은 제1 길이(L1)를 가질 수 있고, 차광층(BML)은 제2 길이(L2)를 가질 수 있고, 제2 액티브층(ACT2)은 제3 길이(L3)를 가질 수 있다. 제1 길이(L1)는 제1 액티브층(ACT1)의 제1 소스 영역(SP1)의 일 측면(제1 채널 영역(CP1)과 접하는 측면의 반대 측면) 또는 제1 액티브층(ACT1)의 일 단부로부터 제1 액티브층(ACT1)의 제1 드레인 영역(DP1)의 일 측면(제1 채널 영역(CP1)과 접하는 측면의 반대 측면) 또는 제1 액티브층(ACT1)의 타 단부까지의 길이로 정의된다. 제2 길이(L2)는 차광층(BML)의 인접한 제2 액티브층(ACT2)을 바라보는 일 측면(또는 일 단부)로부터 차광층(BML)의 상기 일 측면(또는 일 단부)의 반대면인 타 측면(또는 타 단부)까지의 길이로 정의된다. 나아가, 제3 길이(L3)는 제2 액티브층(ACT2)의 제2 소스 영역(SP2)의 일 측면(제2 채널 영역(CP2)과 접하는 측면의 반대 측면) 또는 제2 액티브층(ACT2)의 일 단부로부터 제2 액티브층(ACT2)의 제2 드레인 영역(DP2)의 일 측면(제2 채널 영역(CP2)과 접하는 측면의 반대 측면) 또는 제2 액티브층(ACT2)의 타 단부까지의 길이로 정의된다. 일 실시예에 의하면, 제1 길이(L1)는 제2 길이(L2)보다 작고, 제3 길이(L3)보다 클 수 있다. 제2 길이(L2)는 제1 길이(L1)보다 큼으로써, 제1 액티브층(ACT1)을 하부에서 보호할 수 있다.
제1 버퍼막(BF1)과 제2 버퍼막(BF2)의 서로 상이한 수소 농도는 제1 버퍼막(BF1)과 제2 버퍼막(BF2)의 물질이 서로 상이함에 기인할 수 있다.
일 실시예에서, 제2 버퍼막(BF2)은 산화 규소를 포함할 수 있고, 제1 버퍼막(BF1)은 질화 규소, 또는 산화 질화 규소를 포함할 수 있다.
예를 들어, 제2 버퍼막(BF2)의 수소 농도는 약 10^21(개수/cm3)이하일 수 있고, 제1 버퍼막(BF1)의 수소 농도는 제2 버퍼막(BF2)의 수소 농도보다 약 2배 내지 100배 이상일 수 있다. 예를 들어, 제1 버퍼막(BF1)의 수소 농도는 약 10^21(개수/cm3)보다 클 수 있다.
제1 버퍼막(BF1)과 제2 버퍼막(BF2)의 구체적인 수소 농도는 도 5, 및 도 6에 예시되어 있다.
도 5, 및 도 6은 제1 버퍼막과 제2 버퍼막의 물질, 및 수소 농도를 보여주는 표들이다. 도 5는 제1 버퍼막(BF1)으로서, 질화 규소가 적용되고, 제2 버퍼막(BF2)으로서, 산화 규소가 적용된 것을 예시하고, 도 6은 제1 버퍼막(BF1)으로서, 산화 질화 규소가 적용된 것을 예시하고, 제2 버퍼막(BF2)으로서, 산화 규소가 적용된 것을 예시한다.
다시 도 4를 참조하면, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 상에는 게이트 절연막(131, 132)이 형성될 수 있다. 게이트 절연막(131, 132)은 제1 액티브층(ACT1)의 일부 영역 상의 제1 게이트 절연막(131)과 제2 액티브층(ACT2)의 일부 영역 상의 제2 게이트 절연막(132)을 포함할 수 있다. 제1 게이트 절연막(131) 및 제2 게이트 절연막(132)은 동일층에 배치되고 동일 물질로 이루어지며 동일 공정을 통해 형성될 수 있다. 게이트 절연막(131, 132)은 무기막, 예를 들어 산화 규소로 형성될 수 있다.
게이트 절연막(131, 132)은 각각 액티브층(ACT1, ACT2)의 채널 영역(CP1, CP2)에 중첩 배치될 수 있다.
게이트 절연막(131, 132)의 수소 농도는 제1 버퍼막(BF1)의 수소 농도보다 작을 수 있다. 예를 들어, 게이트 절연막(131, 132)은 산화 규소를 포함할 수 있다. 다른 예에서, 게이트 절연막(131, 132)은 산화 질화 규소를 포함할 수도 있다.
게이트 절연막(131, 132) 상에는 게이트 전극(G1, G2)이 배치될 수 있다. 게이트 전극(G1, G2)은 제1 게이트 절연막(131) 상에 배치된 제1 게이트 전극(G1), 및 제2 게이트 절연막(132) 상에 배치된 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 제1 채널 영역(CP1)에 중첩 배치될 수 있고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 제2 채널 영역(CP2)에 중첩 배치될 수 있다. 게이트 전극(G1, G2)의 측면들은 게이트 절연막(131, 132)의 측면들과 두께 방향에서 정렬될 수 있다.
게이트 전극(G1, G2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(G1, G2) 상에는 층간 절연막(140)이 배치될 수 있다. 층간 절연막(140)은 무기막, 예를 들어 산화 규소, 질화 규소, 산화 질화 규소, 산화 티타늄, 또는 산화 알루미늄으로 형성될 수 있다.
층간 절연막(140)의 수소 농도는 일 실시예에 따른 제2 버퍼막(BF2)의 수소 농도보다 클 수 있다. 층간 절연막(140)은 후술될 표시 장치의 제조 방법에서 증착된 후, 열처리 공정을 통해 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)에 수소를 공급하는 역할을 할 수 있다. 층간 절연막(140)이 증착된 후, 열처리 공정을 통해 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)에 수소를 공급하면, 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)이 도전화(예컨대, n+)될 수 있다.
한편, 차광층(BML)도, 층간 절연막(140)의 증착 후, 열처리 공정을 통해 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)에 수소가 공급될 때, 함께 수소가 공급될 수 있다. 다만, 층간 절연막(140)에 접하는 차광층(BML)의 상면, 및 측면(제1 버퍼막(BF1)에 의해 노출된 차광층(BML)의 상면, 및 측면)은 층간 절연막(140)에 직접 접해 수소 공급이 용이하지만, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에는 층간 절연막(140)에 의한 수소 공급이 용이하지 않을 수 있다.
다만, 일 실시예에 따른 표시 장치(10)에 의하면, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부가 제1 버퍼막(BF1)에 접하고, 제1 버퍼막(BF1)의 수소 농도가 제2 버퍼막(BF2)의 수소 농도보다 큼으로써, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에 수소 공급을 용이하게 할 수 있다. 이로 인해, 차광층(BML)의 층간 절연막(140)에 접하는 차광층(BML)의 상면, 및 측면(제1 버퍼막(BF1)에 의해 노출된 차광층(BML)의 상면, 및 측면)뿐만 아니라, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에도 도전화(예컨대, n+)를 용이하게 시킬 수 있다.
층간 절연막(140) 상에는 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)이 형성될 수 있다. 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 콘택홀(CT1)은 층간 절연막(140)을 관통하여 차광층(BML)을 노출하는 홀일 수 있다. 제1 소스 전극(S1)은 제1 콘택홀(CT1)을 통해 차광층(BML)에 접속될 수 있다.
제2 콘택홀(CT2)은 층간 절연막(140)을 관통하여 제1 액티브층(ACT1)의 제1 소스 영역(SP1)을 노출하는 홀일 수 있다. 제1 소스 전극(S1)은 제2 콘택홀(CT2)을 통해 제1 소스 영역(SP1)에 접속될 수 있다.
제3 콘택홀(CT2)은 층간 절연막(140)을 관통하여 제1 액티브층(ACT1)의 제1 드레인 영역(DP1)을 노출하는 홀일 수 있다. 제1 드레인 전극(D1)은 제3 콘택홀(CT3)을 통해 제1 드레인 영역(DP1)에 접속될 수 있다.
제4 콘택홀(CT4)은 층간 절연막(140)을 관통하여 제2 액티브층(ACT2)의 제2 소스 영역(SP2)을 노출하는 홀일 수 있다. 제2 소스 전극(S2)은 제4 콘택홀(CT4)을 통해 제2 소스 영역(SP2)에 접속될 수 있다.
제5 콘택홀(CT5)은 층간 절연막(140)을 관통하여 제2 액티브층(ACT2)의 제2 드레인 영역(DP2)을 노출하는 홀일 수 있다. 제2 드레인 전극(D2)은 제5 콘택홀(CT5)을 통해 제2 드레인 영역(DP2)에 접속될 수 있다.
몇몇 실시예에서, 제1 소스 전극(S1)이 차광층(BML)에 연결되는 것이 아니라, 제1 게이트 전극(G1)이 차광층(BML)에 연결될 수도 있다.
제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 및 제2 드레인 전극(D2) 상에는 보호막(150)이 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 산화 규소, 질화 규소, 산화 질화 규소, 산화 티타늄, 또는 산화 알루미늄으로 형성될 수 있다.
보호막(150) 상에는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)로 인한 높낮이 차이를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 4에서는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
평탄화막(160) 상에는 발광 소자(EML)의 제1 전극(171)과 화소 정의막(180)이 형성된다.
평탄화막(160)을 관통하여 제1 소스 전극(S1)을 노출하는 제6 콘택홀(CT6)이 형성될 수 있다. 제1 전극(171)은 제6 콘택홀(CT6)을 통해 제1 소스 전극(S1)에 접속될 수 있다. 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 반사율이 높은 금속물질로 형성될 수 있다. 예를 들어, 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO) 로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 또는, 제1 전극(171)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성될 수도 있다.
화소 정의막(180)은 서브 화소(PX)들 각각의 발광 영역(EA)을 정의하는 역할을 하기 위해 평탄화막(160) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 이를 위해, 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 서브 화소(PX)들 각각의 발광 영역(EA)은 제1 전극(171), 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 전극(171)과 화소 정의막(180) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 전극(173)은 발광층(172) 상에 형성된다. 제2 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 서브 화소(PX)들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 전극(173) 상에는 봉지막(190)이 형성될 수 있다. 봉지막(190)은 발광층(172)과 제2 전극(173)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지막(190)은 먼지와 같은 이물질로부터 발광층(172)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
또는, 제2 전극(173) 상에는 봉지막(190) 대신에 기판이 배치될 수 있으며, 제2 전극(173)과 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
본 실시예에 의하면, 스위칭 트랜지스터의 경우, 고속화된 구동 충전율 확보를 위해 표시 패널(100) 내에 기생 용량이 최소화되는 것이 바람직하고, 반면 구동 트랜지스터의 경우, 구동 범위(Driving range)가 넓은 것이 바람직하므로, 차광층(BML)을 제1 트랜지스터(T1)에는 중첩 배치되고, 제2 트랜지스터(T2)에는 비중첩 배치되도록 설계될 수 있다.
나아가, 차광층(BML)과 제2 액티브층(ACT2)을 하나의 마스크(Mask)로써 동시에 형성함으로써, 차광층(BML)을 제조하기 위한 별도의 마스크를 생략할 수 있다.
또한, 차광층(BML)도, 층간 절연막(140)의 증착 후, 열처리 공정을 통해 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)에 수소가 공급될 때, 함께 수소가 공급되지만 층간 절연막(140)에 접하는 차광층(BML)의 상면, 및 측면(제1 버퍼막(BF1)에 의해 노출된 차광층(BML)의 상면, 및 측면)은 층간 절연막(140)에 직접 접해 수소 공급이 용이하지만, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에는 층간 절연막(140)에 의한 수소 공급이 용이하지 않을 수 있다.
다만, 일 실시예에 따른 표시 장치(10)에 의하면, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부가 제1 버퍼막(BF1)에 접하고, 제1 버퍼막(BF1)의 수소 농도가 제2 버퍼막(BF2)의 수소 농도보다 큼으로써, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에 수소 공급을 용이하게 할 수 있다. 이로 인해, 차광층(BML)의 층간 절연막(140)에 접하는 차광층(BML)의 상면, 및 측면(제1 버퍼막(BF1)에 의해 노출된 차광층(BML)의 상면, 및 측면)뿐만 아니라, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에도 도전화(예컨대, n+)를 용이하게 시킬 수 있다.
이하, 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 7은 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다. 도 8 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 7, 및 도 8을 참조하면, 제1 트랜지스터 영역, 및 상기 제1 트랜지스터 영역과 분리된 제2 트랜지스터 영역이 정의된 기판(SUB) 상에 액티브층, 및 제1 버퍼막을 순차 적층(S10)한다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다.
제1 트랜지스터 영역은 도 4에서 상술된 제1 트랜지스터(T1)가 배치될 영역일 수 있고, 제2 트랜지스터 영역은 도 4에서 상술된 제2 트랜지스터(T2)가 배치될 영역일 수 있다.
액티브층은 기판(SUB) 상에 직접 형성될 수 있다.
액티브층은 인듐(In), 갈륨(Ga), 및 산소(O)를 포함하는 산화물 반도체(oxide)로 이루어질 수 있다. 예를 들어, 액티브층은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))로 이루어질 수 있다.
기판(SUB) 상에 형성된 액티브층 상에 제1 버퍼막을 형성한다. 제1 버퍼막은 액티브층 상에 직접 형성될 수 있다.
제1 버퍼막은 질화 규소, 또는 산화 질화 규소를 포함할 수 있다.
제1 버퍼막은 후술될 제2 버퍼막의 수소 농도보다 클 수 있다.
이어서, 각 트랜지스터 영역에 맞추어 순차 적층된 상기 액티브층, 및 상기 제1 버퍼막을 에칭(Etching)하여 차광층(BMLa)과 상기 제2 트랜지스터의 제2 액티브층(ACT2a)을 형성(S20)한다.
더욱 구체적으로 설명하면, 제1 버퍼막을 형성한 후, 도 8에 도시된 바와 같이, 에칭(Etching)을 통해 제2 액티브층(ACT2a)과 적층된 제1 버퍼막(BF1a), 및 차광층(BMLa)과 적층된 제1 버퍼막(BF1a)을 형성한다. 적층된 제2 액티브층(ACT2a), 및 제1 버퍼막(BF1a)과 적층된 차광층(BMLa), 및 제1 버퍼막(BF1a)은 서로 분리되어 배치될 수 있다. 적층된 제2 액티브층(ACT2a), 및 제1 버퍼막(BF1a)의 측면은 두께 방향에서 정렬될 수 있고, 적층된 차광층(BMLa), 및 제1 버퍼막(BF1a)의 측면은 두께 방향에서 정렬될 수 있다.
에칭은 건식 에칭을 포함할 수 있다.
몇몇 실시예에서 에칭은 습식 에칭을 포함할 수 있다.
다른 몇몇 실시예에서, 에칭은 건식 에칭과 습식 에칭을 포함하는 연속 공정을 포함할 수 있다.
적층된 제2 액티브층(ACT2a), 및 제1 버퍼막(BF1a)은 제2 트랜지스터 영역에 배치될 수 있고, 적층된 차광층(BMLa), 및 제1 버퍼막(BF1a)은 제1 트랜지스터 영역에 배치될 수 있다.
일 실시예에 따른 표시 장치의 제조 방법에 의하면, 차광층(BMLa)과 제2 액티브층(ACT2a)은 동일층에 형성된 후, 동일한 마스크를 이용하여 동시에 형성되기 때문에, 차광층(BMLa)을 형성하기 위한 별도의 마스크를 생략할 수 있다.
이어서, 도 7, 및 도 9를 참조하면, 적층된 제2 액티브층(ACT2a), 및 제1 버퍼막(BF1a)과 적층된 차광층(BMLa), 및 제1 버퍼막(BF1a) 상에 제2 버퍼막(BF2a)을 형성(S30)한다.
제2 버퍼막(BF2a)은 적층된 제2 액티브층(ACT2a), 및 제1 버퍼막(BF1a)의 측면, 및 제1 버퍼막(BF1a)의 상면과 적층된 차광층(BMLa), 및 제1 버퍼막(BF1a)의 측면, 및 제1 버퍼막(BF1a)의 상면에 직접 형성될 수 있다.
제2 버퍼막(BF2a)은 산화 규소를 포함할 수 있다.
상술된 바와 같이, 제1 버퍼막(BF1a)의 수소 농도는 제2 버퍼막(BF2a)의 수소 농도보다 클 수 있다. 제1 버퍼막(BF1a)의 수소 농도는 제2 버퍼막(BF2a)의 수소 농도보다 큼으로써, 차광층(도 4의 BML 참조)은 후술되는 바와 같이, 제2 액티브층(도 4의 ACT2 참조)과 마찬가지로, 도체화(예컨대, n+)될 수 있다.
이어서, 도 7, 및 도 10을 참조하면, 제2 버퍼막(BF2a) 상에 차광층(BMLa)과 중첩하도록 제1 트랜지스터의 제1 액티브층(ACT1a)을 형성(S40)한다.
제1 액티브층(ACT1a)은 인듐(In), 갈륨(Ga), 및 산소(O)를 포함하는 산화물 반도체(oxide)로 이루어질 수 있다. 예를 들어, 제1 액티브층(ACT1a)은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))로 이루어질 수 있다.
제1 액티브층(ACT1a)은 차광층(BMLa)의 중앙부와 중첩 배치되고, 차광층(BMLa)의 측면부와는 중첩 배치되지 않고, 노출시킬 수 있다.
제1 액티브층(ACT1a)을 형성한 후, 제1 액티브층(ACT1a)과 중첩하도록 포토 레지스트(PR)를 형성한다. 포토 레지스트(PR)의 측면은 제1 액티브층(ACT1a)의 측면과 두께 방향에서 정렬될 수 있다.
이어서, 도 7, 및 도 11을 참조하면, 제1 트랜지스터의 제1 액티브층(ACT1a) 상의 포토 레지스트(PR)를 이용하여 상기 제1 트랜지스터 영역에서 제2 버퍼막(BF2)의 측면이 차광층(BMLa)의 측면보다 내측에 위치하고, 상기 제2 트랜지스터 영역에서 제1 버퍼막(도 10의 BF1a), 및 상기 제2 버퍼막(도 10의 BF2a)을 제거(S50)한다.
공정 S50은 건식 에칭을 통해 수행될 수 있다. 공정 S50 수행 시, 에칭 가스는 CF4, 또는 C4F8 등을 이용할 수 있다.
에칭 가스는 버퍼막(BF1a, BF2a)에 대한 에칭 레이트(Etching rate)가 차광층(BMLa), 및 기판(SUB)에 대한 에칭 레이트보다 월등히 클 수 있다. 다시 말하면, 에칭 가스의 버퍼막(BF1a, BF2a)에 대한 에칭 선택비가 차광층(BMLa), 및 기판(SUB)에 대한 에칭 선택비 대비 월등히 클 수 있다. 이로 인해, 에칭 가스를 이용하여 공정 S50을 수행할 때, 포토 레지스트(PR)와 중첩 배치된 버퍼막(BF1a, BF2a), 상기 제2 트랜지스터 영역에서 제1 버퍼막(BF1a), 및 상기 제2 버퍼막(BF2a)은 쉽게 에칭되지만, 차광층(BMLa)과 기판(SUB)은 에칭되지 않거나 실질적으로 에칭되지 않을 수 있다.
공정 S50을 통해, 도 4, 및 도 5에 도시된 버퍼막(BF1, BF2)이 형성된다.
이어서, 도 4, 도 7, 및 도 12에 도시된 바와 같이, 상기 각 트랜지스터의 액티브층(ACT1a, ACT2a) 상에 순차 적층된 게이트 절연막(131, 132) 및 게이트 전극(G1, G2)을 형성(S60)한다.
게이트 절연막(131, 132)은 제1 액티브층(ACT1a)의 일부 영역 상의 제1 게이트 절연막(131)과 제2 액티브층(ACT2a)의 일부 영역 상의 제2 게이트 절연막(132)을 포함할 수 있다. 제1 게이트 절연막(131) 및 제2 게이트 절연막(132)은 동일층에 배치되고 동일 물질로 이루어지며 동일 공정을 통해 형성될 수 있다. 게이트 절연막(131, 132)은 무기막, 예를 들어 산화 규소로 형성될 수 있다.
게이트 절연막(131, 132)은 각각 액티브층(ACT1a, ACT2a)의 중앙부(도 4의 액티브층(ACT1a, ACT2a)의 채널 영역(CP1, CP2))에 중첩 배치될 수 있다.
게이트 절연막(131, 132)의 수소 농도는 제1 버퍼막(BF1a)의 수소 농도보다 작을 수 있다.
게이트 절연막(131, 132) 상에 게이트 전극(G1, G2)을 형성한다.
게이트 전극(G1, G2)은 제1 게이트 절연막(131) 상에 배치된 제1 게이트 전극(G1), 및 제2 게이트 절연막(132) 상에 배치된 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1a)의 중앙부(도 4의 제1 채널 영역(CP1))에 중첩 배치될 수 있고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2a)의 중앙부(도 4의 제2 채널 영역(CP2))에 중첩 배치될 수 있다. 게이트 전극(G1, G2)의 측면들은 게이트 절연막(131, 132)의 측면들과 두께 방향에서 정렬될 수 있다.
게이트 전극(G1, G2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
이어서, 도 4, 도 7, 도 13 내지 도 14를 참조하면, 상기 각 트랜지스터의 게이트 전극(G1, G2) 상에 층간 절연막(140)을 형성하고 열처리하여 차광층(BML), 및 상기 제2 트랜지스터의 제2 액티브층(ACT2)을 도전화(S70)한다.
층간 절연막(140)은 무기막, 예를 들어 산화 규소, 질화 규소, 산화 질화 규소, 산화 티타늄, 또는 산화 알루미늄으로 형성될 수 있다.
층간 절연막(140)의 수소 농도는 일 실시예에 따른 제2 버퍼막(BF2)의 수소 농도보다 클 수 있다. 층간 절연막(140)은 표시 장치의 제조 방법에서 증착된 후, 열처리 공정을 통해 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)에 수소를 공급하는 역할을 할 수 있다.
열처리 공정은 약 250℃의 챔버(Chamber)에서, 약 30분 동안 진행될 수 있다. 열처리 공정의 온도, 및 시간은 이에 제한되는 것은 아니다.
층간 절연막(140)이 증착된 후, 열처리 공정을 통해 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)에 수소를 공급하면, 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)이 도전화(예컨대, n+)될 수 있다.
한편, 차광층(BML)도, 층간 절연막(140)의 증착 후, 열처리 공정을 통해 각 액티브층(ACT1, ACT2)의 소스/드레인 영역(SP1, SP2, DP1, DP2)에 수소가 공급될 때, 함께 수소가 공급될 수 있다. 다만, 층간 절연막(140)에 접하는 차광층(BML)의 상면, 및 측면(제1 버퍼막(BF1)에 의해 노출된 차광층(BML)의 상면, 및 측면)은 층간 절연막(140)에 직접 접해 수소 공급이 용이하지만, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에는 층간 절연막(140)에 의한 수소 공급이 용이하지 않을 수 있다.
다만, 일 실시예에 따른 표시 장치의 제조 방법에 의하면, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부가 제1 버퍼막(BF1)에 접하고, 제1 버퍼막(BF1)의 수소 농도가 제2 버퍼막(BF2)의 수소 농도보다 큼으로써, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에 수소 공급을 용이하게 할 수 있다. 이로 인해, 차광층(BML)의 층간 절연막(140)에 접하는 차광층(BML)의 상면, 및 측면(제1 버퍼막(BF1)에 의해 노출된 차광층(BML)의 상면, 및 측면)뿐만 아니라, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에도 도전화(예컨대, n+)를 용이하게 시킬 수 있다.
이어서, 도 4, 도 7, 및 도 15 내지 도 16을 참조하면, 도 4에서 상술된 콘택홀(CT1~CT5)을 형성하고, 소스/드레인 전극(S1, S2, D1, D2)을 형성한다. 이후 공정에 대해서는 도 4에서 상술된 바 중복 설명은 이하 생략하기로 한다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 17은 다른 실시예에 따른 제1 트랜지스터와 제2 트랜지스터를 보여주는 단면도이다.
도 17을 참조하면, 본 실시예에 따른 표시 장치(11)는 기판(SUB)과 차광층(BML)의 사이, 및 기판(SUB)과 제2 트랜지스터(T2)의 제2 액티브층(ACT2) 사이에 배치된 배리어막(BL)을 더 포함한다는 점에서, 일 실시예에 따른 표시 장치(10)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(11)는 기판(SUB)과 차광층(BML)의 사이, 및 기판(SUB)과 제2 트랜지스터(T2)의 제2 액티브층(ACT2) 사이에 배치된 배리어막(BL)을 더 포함할 수 있다.
배리어막(BL)은 기판(SUB), 차광층(BML), 및 제2 액티브층(ACT2)과 직접 접할 수 있다. 배리어막(BL)은 산화 규소를 포함할 수 있다. 몇몇 실시예에서, 배리어막(BL)은 산화 질화 규소를 포함할 수도 있다.
배리어막(BL)의 수소 농도는 제1 버퍼막(BF1)의 수소 농도보다 작을 수 있다. 본 실시예에 따른 표시 장치(11)에 의하면, 배리어막(BL)의 수소 농도가 제1 버퍼막(BF1)의 수소 농도보다 작음으로써, 제2 액티브층(ACT2)으로 유입되는 수소 농도를 최소화할 수 있다.
이로 인해, 제2 액티브층(ACT2)에 많은 수소가 유입되는 것을 방지하여 제2 액티브층(ACT2)의 쇼트(제2 소스 영역(SP2)과 제2 드레인 영역(DP2) 간의 단락)를 방지할 수 있다.
본 실시예의 경우에도, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부가 제1 버퍼막(BF1)에 접하고, 제1 버퍼막(BF1)의 수소 농도가 제2 버퍼막(BF2)의 수소 농도보다 큼으로써, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에 수소 공급을 용이하게 할 수 있다. 이로 인해, 차광층(BML)의 층간 절연막(140)에 접하는 차광층(BML)의 상면, 및 측면(제1 버퍼막(BF1)에 의해 노출된 차광층(BML)의 상면, 및 측면)뿐만 아니라, 층간 절연막(140)에 접하지 않는 차광층(BML)의 상면의 중앙부에도 도전화(예컨대, n+)를 용이하게 시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 패널
131: 제1 게이트 절연막
132: 제2 게이트 절연막
140: 층간 절연막
150: 보호막
160: 평탄화막
171: 제1 전극
172: 발광층
173: 제2 전극
180: 화소 정의막
190: 봉지막
SUB: 기판

Claims (22)

  1. 기판;
    상기 기판 상에 배치되는 구동 트랜지스터의 차광층과 스위칭 트랜지스터의 액티브층;
    상기 차광층 상의 상기 차광층과 중첩 배치된 버퍼막;
    상기 버퍼막 상에 배치된 상기 구동 트랜지스터의 액티브층;
    상기 구동 트랜지스터의 액티브층, 및 상기 스위칭 트랜지스터의 액티브층 상의 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 배치된, 상기 구동 트랜지스터의 액티브층과 중첩 배치된 제1 게이트 전극과 상기 스위칭 트랜지스터의 액티브층과 중첩 배치된 제2 게이트 전극을 포함하고,
    상기 차광층과 상기 스위칭 트랜지스터의 액티브층은 동일층에 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 차광층과 상기 스위칭 트랜지스터의 액티브층은 동일 물질을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 버퍼막의 측면들은 상기 차광층의 측면들보다 각각 내측에 위치하는 표시 장치.
  4. 제3 항에 있어서,
    상기 구동 트랜지스터의 액티브층의 측면은 상기 버퍼막의 측면과 두께 방향에서 정렬된 표시 장치.
  5. 제4 항에 있어서,
    상기 구동 트랜지스터의 액티브층과 중첩 배치된 상기 제1 게이트 절연막의 측면은 상기 제1 게이트 전극의 측면과 두께 방향에서 정렬된 표시 장치.
  6. 제1 항에 있어서,
    상기 버퍼막은 상기 차광층 상의 제1 버퍼막, 및 상기 제1 버퍼막 상의 제2 버퍼막을 포함하되,
    상기 제1 버퍼막의 수소 농도는 상기 제2 버퍼막의 수소 농도보다 더 큰 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 버퍼막은 산화 규소를 포함하고, 상기 제1 버퍼막은 질화 규소, 또는 산화 질화 규소를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 기판과 상기 차광층의 사이, 및 상기 기판과 상기 스위칭 트랜지스터의 액티브층 사이에 배치된 배리어막을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 배리어막의 수소 농도는 상기 제1 버퍼막의 수소 농도보다 작은 표시 장치.
  10. 제9 항에 있어서,
    상기 배리어막은 산화 규소를 포함하는 표시 장치.
  11. 제6 항에 있어서,
    상기 제1 게이트 절연막의 수소 농도는 상기 제1 버퍼막의 수소 농도보다 더 작은 표시 장치.
  12. 제6 항에 있어서,
    상기 제1 게이트 전극, 및 상기 제2 게이트 전극 상의 층간 절연막을 더 포함하되,
    상기 층간 절연막의 수소 농도는 상기 제2 버퍼막의 수소 농도보다 더 큰 표시 장치.
  13. 제12 항에 있어서,
    상기 층간 절연막 상에 배치된, 상기 구동 트랜지스터의 액티브층의 제1 소스 영역과 연결된 제1 소스 전극, 상기 구동 트랜지스터의 액티브층의 제1 드레인 영역과 연결된 제1 드레인 전극, 상기 스위칭 트랜지스터의 액티브층의 제2 소스 영역과 연결된 제2 소스 전극, 및 상기 스위칭 트랜지스터의 액티브층의 제2 드레인 영역과 연결된 제2 드레인 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 소스 전극은 상기 차광층과 연결된 표시 장치.
  15. 제1 항에 있어서,
    상기 구동 트랜지스터, 및 상기 스위칭 트랜지스터의 액티브층들은 각각 인듐, 갈륨, 아연, 주석 중 한 가지 이상의 금속을 포함하는 산화물 반도체로 이루어진 표시 장치.
  16. 제1 항에 있어서,
    상기 구동 트랜지스터의 액티브층의 길이는 상기 스위칭 트랜지스터의 액티브층의 길이보다 큰 표시 장치.
  17. 제16 항에 있어서,
    상기 차광층의 길이는 상기 구동 트랜지스터의 액티브층의 길이보다 큰 표시 장치.
  18. 제1 트랜지스터 영역, 및 상기 제1 트랜지스터 영역과 분리된 제2 트랜지스터 영역이 정의된 기판 상에 액티브층, 및 제1 버퍼막을 순차 적층하는 단계;
    각 트랜지스터 영역에 맞추어 순차 적층된 상기 액티브층, 및 상기 제1 버퍼막을 에칭하여 차광층과 상기 제2 트랜지스터의 액티브층을 형성하는 단계; 및
    상기 제1 버퍼막 상에 제2 버퍼막을 형성하는 단계를 포함하되,
    상기 제1 버퍼막의 수소 농도는 상기 제2 버퍼막의 수소 농도보다 더 큰 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제2 버퍼막을 형성한 후,
    상기 제2 버퍼막 상에 상기 차광층과 중첩하도록 상기 제1 트랜지스터의 액티브층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 제1 트랜지스터의 액티브층 상의 포토 레지스트를 이용하여 상기 제1 트랜지스터 영역에서 상기 제2 버퍼막의 측면이 상기 차광층의 측면보다 내측에 위치하고, 상기 제2 트랜지스터 영역에서 상기 제1 버퍼막, 및 상기 제2 버퍼막을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 각 트랜지스터의 액티브층 상에 순차 적층된 제1 게이트 절연막, 및 게이트 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 각 트랜지스터의 게이트 전극 상에 층간 절연막을 형성하고 열처리하여 상기 차광층, 및 상기 제2 트랜지스터의 액티브층을 도전화시키는 단계를 더 포함하는 표시 장치의 제조 방법.
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