CN117855286A - 薄膜晶体管以及晶体管阵列基板和其制造方法 - Google Patents

Abstract

本申请公开一种薄膜晶体管以及晶体管阵列基板和其制造方法。晶体管阵列基板包括：基板；有源层，设置在基板上并且包括沟道区、源区和漏区；栅绝缘层，设置在有源层的一部分上；栅电极，与有源层的沟道区重叠，并且包括在设置在栅绝缘层上的电极导电层中；源电极，包括在电极导电层中并且与有源层的源区的一部分接触；以及漏电极，包括在电极导电层中并且与有源层的漏区的一部分接触。有源层包括包含晶体的氧化物半导体，并且被设置为在平面图中不包括孔的岛状。

Description

薄膜晶体管以及晶体管阵列基板和其制造方法

本申请要求于2022年10月6日递交的韩国专利申请第10-2022-0128194号和于2022年12月15日递交的韩国专利申请第10-2022-0175981号的优先权以及从其获得的所有权益，其内容通过引用整体并入本文。

技术领域

本公开涉及薄膜晶体管、晶体管阵列基板和用于制造晶体管阵列基板的方法。

背景技术

随着信息化社会的发展，显示装置被广泛用于各种领域中。例如，显示装置正被诸如智能电话、数码相机、膝上型计算机、导航装置和智能电视的各种电子装置采用。

显示装置可以包括发射用于显示图像的光的显示面板以及供应用于驱动显示面板的信号或电力的驱动器。

显示面板可以包括其中输出用于显示图像的光的显示区域，并且可以包括设置在显示区域中的偏振构件或发光构件。

以相应亮度和颜色输出光的子像素可以布置在显示区域中。

另外，显示面板可以包括晶体管阵列基板，晶体管阵列基板包括基板和设置在基板上并且包括分别与子像素相关联的像素驱动器的电路层。利用这种晶体管阵列基板，能够从显示区域中的子像素以相应亮度和颜色输出光。

晶体管阵列基板的像素驱动器中的每一个可以包括至少一个薄膜晶体管。

薄膜晶体管包括栅电极、源电极、漏电极和有源层。这种薄膜晶体管可以是其中如果栅电极与源电极之间的电压差由于传输到栅电极的驱动信号而比阈值电压大则电流流过有源层的沟道区的开关元件。

发明内容

在制造包括薄膜晶体管的晶体管阵列基板的过程中，随着掩模工艺的数量增加，制造成本可能增加，同时产量可能降低。

在掩模工艺的数量减少的情况下，薄膜晶体管的元件可能无法经由适合其自身特性的掩模工艺制造。结果，薄膜晶体管的元件可能无法根据设计来制造，并且相应地薄膜晶体管的电流特性的可靠性和一致性可能劣化。

本公开的实施例提供能够在不损害电流特性的可靠性和一致性的情况下经由较少数量的掩模工艺制造的薄膜晶体管、包括薄膜晶体管的晶体管阵列基板和制造晶体管阵列基板的方法。

根据实施例，薄膜晶体管包括：有源层，设置在基板上并且包括沟道区、连接到沟道区的一侧的源区以及连接到沟道区的对侧的漏区；栅绝缘层，设置在有源层的一部分上；栅电极，与有源层的沟道区重叠，并且包括在设置在栅绝缘层上的电极导电层中；源电极，包括在电极导电层中并且与有源层的源区的一部分接触；以及漏电极，包括在电极导电层中并且与有源层的漏区的一部分接触。在这样的实施例中，有源层包括包含晶体的氧化物半导体，并且被设置为在平面图中不包括孔的岛状。

在实施例中，有源层包括位于源电极与栅电极之间的第一间隙区域以及位于漏电极与栅电极之间的第二间隙区域。在这样的实施例中，第一间隙区域和第二间隙区域可以与沟道区一体地形成为单个整体且不可分割的部分。

在实施例中，有源层可以设置在覆盖基板的缓冲层上，并且栅电极、源电极和漏电极可以被层间介电层覆盖。在这样的实施例中，整个第一间隙区域和整个第二间隙区域可以与层间介电层接触，并且设置在层间介电层与缓冲层之间。

在实施例中，有源层的除了沟道区之外的至少一部分可以具有导电性。

在实施例中，第一间隙区域和第二间隙区域中的每一个可以具有导电性。

在实施例中，电极导电层可以包括：第一金属层，设置在栅绝缘层上并且包括钛(Ti)；第二金属层，设置在第一金属层上并且包括具有比第一金属层的电阻低的电阻的金属材料；以及第三金属层，设置在第二金属层上并且包括氧化铟锡(ITO)。

根据实施例，晶体管阵列基板可以包括：基板，包括子像素布置在其中的显示区域以及位于显示区域周围的非显示区域；以及电路层，设置在基板上并且包括分别与子像素相关联的像素驱动器。在这样的实施例中，像素驱动器中的每一个包括位于电路层中的薄膜晶体管，并且薄膜晶体管包括：有源层，设置在基板上并且包括沟道区、连接到沟道区的一侧的源区以及连接到沟道区的对侧的漏区；栅绝缘层，设置在有源层的一部分上；栅电极，与有源层的沟道区重叠，并且包括在设置在栅绝缘层上的电极导电层中；源电极，包括在电极导电层中并且与有源层的源区的一部分接触；以及漏电极，包括在电极导电层中并且与有源层的漏区的一部分接触。在这样的实施例中，有源层包括包含晶体的氧化物半导体，并且被设置为在平面图中不包括孔的岛状。

在实施例中，有源层包括位于源电极与栅电极之间的第一间隙区域以及位于漏电极与栅电极之间的第二间隙区域。在这样的实施例中，第一间隙区域和第二间隙区域可以与沟道区一体地形成为单个整体且不可分割的部分。

在实施例中，电路层可以进一步包括：遮光电极，至少与有源层的沟道区重叠，并且包括在设置在基板上的遮光导电层中；缓冲层，设置在基板上并且覆盖遮光导电层；层间介电层，设置在缓冲层上并且覆盖薄膜晶体管；以及平坦化层，设置在层间介电层上。在这样的实施例中，整个第一间隙区域和整个第二间隙区域可以与层间介电层接触，并且设置在层间介电层与缓冲层之间。

在实施例中，有源层的除了沟道区之外的至少一部分具有导电性。

在实施例中，第一间隙区域和第二间隙区域中的每一个具有导电性。

在实施例中，电极导电层可以包括：第一金属层，设置在栅绝缘层上并且包括钛(Ti)；第二金属层，设置在第一金属层上并且包括具有比第一金属层的电阻低的电阻的金属材料；以及第三金属层，设置在第二金属层上并且包括氧化铟锡(ITO)。

在实施例中，电路层可以进一步包括设置在非显示区域的一部分中的信号焊盘。在这样的实施例中，信号焊盘可以包括：第一焊盘层，与遮光导电层设置在同一层中；以及第二焊盘层，与电极导电层设置在同一层中并且电连接到第一焊盘层。

在实施例中，晶体管阵列基板可以进一步包括设置在电路层上并且包括分别电连接到像素驱动器的发光元件的发光元件层。在这样的实施例中，电路层可以进一步包括：扫描栅线，将扫描信号传输到像素驱动器；数据线，将数据信号传输到像素驱动器；以及初始化电压线，将初始化电压传输到像素驱动器。在这样的实施例中，薄膜晶体管可以包括：第一薄膜晶体管，与发光元件中的一个串联连接在第一电源电压线与第二电源电压线之间，第一电源电压线和第二电源电压线分别传输用于驱动发光元件的第一电源电压和第二电源电压；第二薄膜晶体管，电连接在数据线与第一薄膜晶体管的栅电极之间，并且响应于通过扫描栅线传输的扫描信号而导通；像素电容器，电连接在第一节点与第二节点之间，其中，第一节点连接在第一薄膜晶体管的栅电极与第二薄膜晶体管之间，并且第二节点连接在第一薄膜晶体管与发光元件之间；以及第三薄膜晶体管，电连接在初始化电压线与第二节点之间，并且响应于通过初始化栅线传输的初始化控制信号而导通。

在实施例中，第一电源电压线可以包括在遮光导电层中。在这样的实施例中，第一薄膜晶体管的源电极和漏电极中的一个可以通过穿过栅绝缘层和缓冲层限定的第一电极连接孔电连接到第一电源电压线，并且第一薄膜晶体管的源电极和漏电极中的另一个可以通过穿过栅绝缘层和缓冲层限定的第二电极连接孔电连接到遮光电极。

在实施例中，发光元件可以包括设置在平坦化层上并且通过穿过平坦化层和层间介电层限定的阳极接触孔电连接到第一薄膜晶体管的阳极电极。

在实施例中，电路层可以进一步包括与有源层设置在同一层中并且电连接到第一薄膜晶体管的栅电极的电容器电极，并且电容器电极和遮光电极彼此重叠的部分可以限定像素电容器。

根据实施例，制造晶体管阵列基板的方法包括：在基板上设置包括处于非晶相的氧化物半导体的第一半导体材料层；对第一半导体材料层执行热处理，以通过热处理形成处于结晶相的第二半导体材料层；在基板上设置覆盖第二半导体材料层的栅绝缘层；部分地去除栅绝缘层，以形成分别与第二半导体材料层的相反端邻近的第一辅助孔和第二辅助孔；在栅绝缘层上设置电极导电层；以及通过使用电极导电层作为掩模部分地去除栅绝缘层并且使第二半导体材料层的一部分导电来形成有源层。

在实施例中，对第一半导体材料层执行热处理可以包括：在大约300摄氏度与大约450摄氏度之间的温度下执行热处理。

在实施例中，部分地去除栅绝缘层可以包括：使用包括氟(F)的蚀刻材料。在这样的实施例中，对于包括氟(F)的蚀刻材料，第二半导体材料层的蚀刻速率可以低于第一半导体材料层的蚀刻速率，并且在形成有源层之后，有源层可以被设置为在平面图中不包括孔的岛状。

在实施例中，设置电极导电层可以包括：在栅绝缘层上顺序设置包括钛(Ti)的第一金属层、包括具有比第一金属层的电阻低的电阻的金属材料的第二金属层以及包括氧化铟锡(ITO)的第三金属层；以及通过部分地去除第一金属层、第二金属层和第三金属层的堆叠来形成电极导电层。在这样的实施例中，部分地去除第一金属层、第二金属层和第三金属层的堆叠可以包括：使用包括氟(F)的蚀刻材料。

在实施例中，在形成第一辅助孔和第二辅助孔之后，第二半导体材料层的分别通过第一辅助孔和第二辅助孔暴露的第一接触辅助部分和第二接触辅助部分可以与蚀刻材料接触并且变得导电。

在实施例中，电极导电层可以包括与第二半导体材料层的中心部分的一部分重叠的栅电极、与第二半导体材料层的一侧重叠的源电极以及与第二半导体材料层的对侧重叠的漏电极。在这样的实施例中，源电极可以通过第一辅助孔与第二半导体材料层的第一接触辅助部分接触，并且漏电极可以通过第二辅助孔与第二半导体材料层的第二接触辅助部分接触。

在实施例中，形成有源层可以包括：使第二半导体材料层的不被栅绝缘层覆盖的剩余部分导电。在这样的实施例中，有源层可以包括与栅电极重叠的沟道区、与沟道区的一侧接触的源区以及与沟道区的对侧接触的漏区，源区可以包括第一接触辅助部分，并且漏区可以包括第二接触辅助部分。

在实施例中，该方法可以进一步包括：在设置第一半导体材料层之前，在基板上设置覆盖遮光导电层的缓冲层；以及在形成有源层之后，设置覆盖电极导电层和有源层的层间介电层。在这样的实施例中，有源层包括位于源电极与栅电极之间的第一间隙区域以及位于漏电极与栅电极之间的第二间隙区域。在这样的实施例中，在设置层间介电层之后，整个第一间隙区域和整个第二间隙区域可以与层间介电层接触，并且设置在层间介电层与缓冲层之间。

根据本公开的实施例，薄膜晶体管包括位于基板上的有源层、设置在有源层的一部分上的栅绝缘层以及各自包括在位于栅绝缘层上的电极导电层中或由位于栅绝缘层上的电极导电层限定的栅电极、源电极和漏电极。

在这样的实施例中，由于栅电极、源电极和漏电极被形成为同一层或由同一层限定，因此能够减少用于制造薄膜晶体管的掩模工艺的数量。

另外，根据实施例，有源层包括通过热处理而处于结晶相的氧化物半导体或由处于结晶相的氧化物半导体制成。对于包含氟(F)的蚀刻材料，处于结晶相的氧化物半导体具有比处于非晶相的氧化物半导体的蚀刻速率低的蚀刻速率。

根据本公开的实施例，制造晶体管阵列基板的方法包括：通过对包括处于非晶相的氧化物半导体或由处于非晶相的氧化物半导体制成的第一半导体材料层执行热处理，来形成处于结晶相的第二半导体材料层；设置电极导电层；以及通过使第二半导体材料层的一部分导电来形成有源层。

因此，即使当第二半导体材料层的一部分被暴露于在设置电极导电层的过程中使用的包含氟(F)的蚀刻材料时，第二半导体材料层的该部分也不会被去除，而是保持原样。

因此，根据本公开的实施例，薄膜晶体管和包括薄膜晶体管的晶体管阵列基板能够在不损害电流特性的可靠性和一致性的情况下，以相对少量的掩模工艺制造。

另外，按照根据实施例的制造晶体管阵列基板的方法，能够通过相对少量的掩模工艺来制备包括呈现出相对高的电流特性的可靠性和相对高的电流特性的一致性的薄膜晶体管的晶体管阵列基板。

然而，本公开的实施例的特征不限于上述效果，并且各种其他效果包括在说明书中。

附图说明

通过参考附图详细描述本公开的实施例，本公开的实施例的上述及其他特征将变得更加明显。

图1是根据本公开的实施例的显示装置的透视图。

图2是示出图1的显示装置的平面图。

图3是沿着图1的线A-A’截取的示意性截面图。

图4是示出图3的电路层的实施例的视图。

图5是示出图4的一个子像素的实施例的等效电路图。

图6是示出图5的像素驱动器的第一薄膜晶体管和像素电容器的实施例的平面图。

图7是沿着图6的线B-B’截取的截面图。

图8是用于图示根据本公开的实施例的制造晶体管阵列基板的方法的流程图。

图9至图27是用于示出图8的过程的视图。

具体实施方式

现在将在下文中参考附图更充分地描述本发明，在附图中示出各种实施例。然而，本发明可以以许多不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例，使得本公开将是全面和完整的，并将向本领域技术人员充分传达本发明的范围。在整个说明书中，相同的附图标记指代相同的元件。在附图中，为了清楚起见，可能夸大了层和区域的厚度。

为了描述本公开的实施例，可以不提供与描述不相关联的部分中的一些部分。

还将理解，当层被称为“在”另一层或基板“上”时，它可以直接在该另一层或基板上，或者也可以存在居间层。比较而言，当元件被称为“直接在”另一元件“上”时，可以不存在居间元件。

进一步，术语“在平面图中”是指当从上方观察物体部分时，并且术语“在示意性截面图中”是指当从侧面观察通过垂直切割物体部分所截取的示意性截面时。术语“重叠”或“重叠的”是指第一物体可以在第二物体的上方或下方或旁边，反之亦然。另外，术语“重叠”可包括层叠、堆叠、面对及其变型、在……之上延伸、覆盖或部分覆盖或者本领域普通技术人员所了解和理解的任何其他合适的术语。表述“不重叠”可以包括诸如“与……分开”或“在……旁边”或“从……偏移”以及本领域普通技术人员将了解和理解的任何其他合适的等同的含义。术语“面对”及其变型可以是指第一物体可以直接或间接地与第二物体相对。在第三物体介于第一物体与第二物体之间的情况下，第一物体和第二物体可以被理解为彼此间接地相对，尽管仍然彼此面对。

为了便于描述，在本文中可以使用空间相对术语“下面”、“下方”、“下”、“上方”或“上”等，来描述如附图中所图示的一个元件或部件与另一元件或部件之间的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还旨在涵盖在使用或操作中的装置的不同方位。例如，在附图中所图示的装置被翻转的情况下，定位于另一装置“下面”或“下方”的装置可以被设置在另一装置“上方”。因此，说明性术语“下面”可以包括下位置和上位置两者。装置也可以以其他方位定向，并且因此可以根据方位对空间相对术语进行不同的解释。

当元件被称为“连接”或“耦接”到另一元件时，该元件可以“直接连接”或“直接耦接”到另一元件，或者“电连接”或“电耦接”到另一元件，其中其间插入一个或多个居间元件。将进一步理解的是，当使用术语“包括”及其变型、“具有”及其变型和/或“包含”及其变型时，它们可以指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除其他特征、整体、步骤、操作、元件、部件和/或其任何组合的存在或添加。

将理解的是，尽管在本文中可以使用术语“第一”、“第二”或“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一元件区分开或者为了便于描述和解释。例如，当在描述中讨论“第一元件”时，它可以被称为“第二元件”或“第三元件”，并且可以以类似的方式来称呼“第二元件”和“第三元件”，而不脱离本文中的教导。

考虑到所讨论的测量以及与特定量的测量相关联的误差(例如，测量系统的限制)，如在本文中所使用的术语“大约”或“约”包括所陈述的值并且意味着在由本领域普通技术人员所确定的特定值的可接受偏差范围内。例如，“大约”可以意味着在一个或多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％、±5％内。

本文中使用的术语仅仅是为了描述具体实施例的目的，而不旨在限制。如本文中使用的，“一”、“该(所述)”和“至少一个”不表示数量的限制，并且旨在包括单数和复数两者，除非上下文另外清楚地指示。例如，“元件”与“至少一个元件”具有相同的含义，除非上下文另外清楚地指示。“至少一个”不被解释为限于“一”。“或”指“和/或”。在说明书和权利要求书中，术语“和/或”旨在包括术语“和”和“或”的任何组合，以达到其含义和解释的目的。例如，“A和/或B”可以理解为是指“A、B或者A和B”。术语“和”和“或”可以以结合或分离的意义来使用，并且可以理解为等同于“和/或”。在说明书和权利要求书中，术语“中的至少一个”旨在包括“选自……中的至少一个”的含义，以达到其含义和解释的目的。例如，“A和B中的至少一个”可以理解为是指“A、B或者A和B”。

除非另有限定或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的技术人员通常理解的含义相同的含义。还将理解，术语，例如在常用词典中限定的术语，应当被解释为具有与其在相关领域的情境中的含义一致的含义，并且将不以理想或过于正式的意义来解释，除非在说明书中明确如此限定。

本文中参考是理想实施例的示意图示的截面图示来描述实施例。正因如此，将预料到由于例如制造技术和/或公差而导致的图示形状的变化。因此，本文中描述的实施例不应该被解释为限于本文中所示的区域的特定形状，而是包括例如由制造产生的形状的偏差。例如，示出或描述为平坦的区域通常可能具有粗糙和/或非线性特征。此外，示出的尖角可能被倒圆。因此，附图中示出的区域本质上是示意性的，并且它们的形状并不旨在图示区域的精确形状，且不旨在限制本公开的范围。

在下文中，将参考附图详细描述本公开的实施例。

图1是根据本公开的实施例的显示装置的透视图。图2是示出图1的显示装置的平面图。图3是沿着图1的线A-A’截取的示意性截面图。

参考图1和图2，显示装置1的实施例用于显示运动图像或静止图像。显示装置1可以用作诸如移动电话、智能电话、平板个人计算机(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航装置和超移动PC(UMPC)的便携式电子装置的显示屏以及诸如电视机、笔记本、监示器、广告牌和物联网(IoT)装置的各种产品的显示屏。

显示装置1可以是诸如使用有机发光二极管的有机发光显示装置、包括无机半导体的无机发光显示装置或使用微米或纳米发光二极管(LED)的微型发光显示装置的发光显示装置。在下文中，为了便于描述，将详细描述显示装置1是有机发光显示装置的实施例。然而，应当理解，本公开不限于此。可替代地，包括有机绝缘材料、有机发光材料和金属材料的显示装置可以用作显示装置1。

显示装置1可以被形成得平坦，但是不限于此。在可替代实施例中，例如，显示装置1可以包括形成在左端和右端并且具有恒定曲率或变化曲率的弯曲部分。另外，显示装置1可以是柔性的，使得显示装置1能够被弯曲、弯折、折叠或卷曲。

显示装置1可以包括晶体管阵列基板10。

显示装置1可以进一步包括面对晶体管阵列基板10并且覆盖发光元件层13(见图3)的覆盖基板20。

另外，显示装置1可以进一步包括用于将数据信号供应给晶体管阵列基板10的电路层12(见图3)的数据线DL(见图4)的显示驱动电路31以及用于将各种信号和电压供应给晶体管阵列基板10和显示驱动电路31的电路板32。

参考图3，在实施例中，晶体管阵列基板10可以包括基板11和设置在基板11上的电路层12。

晶体管阵列基板10可以进一步包括设置在电路层12上的发光元件层13。

在这样的实施例中，发光元件层13设置在基板11与覆盖基板20之间。

电路层12将用于子像素的与图像信号相关联的驱动信号供应给发光元件层13。发光元件层13可以根据驱动信号从子像素中的每一个发光。来自发光元件层13的光可以通过基板11和覆盖基板20中的至少一个出射到外部，使得显示装置1能够显示图像。

另外，显示装置1可以进一步包括感测由用户在输出用于显示图像的光的显示表面上触摸的点的坐标的触摸感测单元(未示出)。

触摸感测单元可以附接到覆盖基板20的一个表面，或可以设置在晶体管阵列基板10与覆盖基板20之间。

触摸感测单元可以包括布置在与显示表面相对应的触摸感测区域中并且由透明导电材料制成的触摸电极(未示出)。

这样的触摸感测单元可以在触摸驱动信号被施加到触摸电极时，周期性地感测触摸电极的电容值的变化，以检测是否输入触摸以及触摸点(如果有的话)的坐标。

覆盖基板20可以面对晶体管阵列基板10，并且可以附接到晶体管阵列基板10。

覆盖基板20可以是用于提供刚性以防止外部物理冲击和电冲击的元件。覆盖基板20可以包括具有绝缘特性和刚性的透明材料，或者由具有绝缘特性和刚性的透明材料制成。

在实施例中，显示装置1可以进一步包括设置在晶体管阵列基板10与覆盖基板20之间的边缘处并且将晶体管阵列基板10和覆盖基板20附接在一起或彼此附接的密封层30。

另外，显示装置1可以进一步包括被设置为填充在晶体管阵列基板10与覆盖基板20之间的填充层(未示出)。

在实施例中，如图1和图2中所示，显示装置1的显示表面可以具有矩形形状，该矩形形状具有沿第一方向DR1的短边以及沿与第一方向DR1交叉的第二方向DR2的长边。然而，应该理解，这仅仅是说明性的。显示装置1的显示表面可以以多种形状实现。

在实施例中，例如，沿第一方向DR1的短边与沿第二方向DR2的长边相交的拐角中的每一个可以以预定曲率被倒圆。可替代地，显示表面可以具有其他多边形形状、圆形形状、椭圆形形状等。

在实施例中，如图1中所示，晶体管阵列基板10呈平板的形式，但是本公开不限于此。可替代地，晶体管阵列基板10可以具有其中第二方向DR2上的相反端被弯折的形状。可替代地，晶体管阵列基板10可以是柔性的，使得晶体管阵列基板10能够被弯曲、弯折、折叠或卷曲。

显示驱动电路31输出用于驱动晶体管阵列基板10的信号和电压。

在实施例中，例如，显示驱动电路31可以将数据信号供应给晶体管阵列基板10的数据线DL(见图4)，并且可以将第一电源电压供应给晶体管阵列基板10的第一电源电压线VDL(见图4)。另外，显示驱动电路31可以将扫描控制信号供应给包含在晶体管阵列基板10中的栅驱动器33(见图4)。

显示驱动电路31可以被实现为集成电路(IC)。

显示驱动电路31的IC芯片可以通过玻璃上芯片(COG)技术、塑料上芯片(COP)技术或超声波焊接直接安装在晶体管阵列基板10上。如图2中所示，显示驱动电路31的IC芯片可以设置在晶体管阵列基板10的未被覆盖基板20覆盖的一部分上。

可替代地，显示驱动电路31的IC芯片可以安装在电路板32上。

电路板32可以包括各向异性导电膜。电路板32可以是柔性印刷电路板、印刷电路板或诸如膜上芯片的柔性膜。

电路板32可以附接到晶体管阵列基板10的电极焊盘。相应地，电路板32的引线可以电连接到晶体管阵列基板10的电极焊盘。

图4是示出图3的电路层的实施例的视图。

参考图4，晶体管阵列基板10可以包括输出光以显示图像的显示区域DA以及在显示区域DA周围的非显示区域NDA。非显示区域NDA可以被限定在显示区域DA的边界与基板11(见图3)的边界之间。

晶体管阵列基板10包括在垂直方向和水平方向上以矩阵图案布置在显示区域DA中的子像素PX。子像素PX中的每一个可以是单独显示亮度和颜色的单元。

非显示区域NDA可以包括与基板11的边缘邻近设置的显示焊盘区域DPA。晶体管阵列基板10可以进一步包括设置在非显示区域NDA的显示焊盘区域DPA中的信号焊盘SPD。

电路板32可以附接到晶体管阵列基板10的显示焊盘区域DPA，并且电连接到信号焊盘SPD。

晶体管阵列基板10进一步包括设置在显示区域DA中且包括在电路层12(见图3)中的将信号或电力供应给多个子像素PX的线。晶体管阵列基板10的线可以包括扫描栅线SGL、数据线DL和第一电源电压线VDL。

扫描栅线SGL可以在第一方向DR1(图4的水平方向)上延伸。

数据线DL可以在第二方向DR2(图4的垂直方向)上延伸。

第一电源电压线VDL可以在第一方向DR1和第二方向DR2中的一个方向上延伸。在实施例中，例如，第一电源电压线VDL可以像数据线DL一样在第二方向DR2上延伸。这里，第一方向DR1和第二方向DR2可以是垂直于第三方向DR3或晶体管阵列基板10的厚度方向的平面上的方向。

可替代地，电路层12可以进一步包括第一辅助电压线(未示出)，第一辅助电压线在与第一电源电压线VDL交叉的方向上延伸并且电连接到第一电源电压线VDL，以减小由第一电源电压线VDL的电阻导致的第一电源电压的RC延迟。

扫描栅线SGL传送用于控制是否要将数据信号传输到子像素PX的扫描信号。

扫描栅线SGL可以连接到设置在晶体管阵列基板10的非显示区域NDA的一部分中的栅驱动器33。

栅驱动器33可以通过至少一条栅控制供应线GCSPL电连接到显示驱动电路31或信号焊盘SPD当中的至少一个信号焊盘SPD。

栅驱动器33可以基于通过至少一条栅控制供应线GCSPL供应的栅控制信号和栅电平电力，将扫描信号施加到扫描栅线SGL。

在实施例中，如图4中所示，栅驱动器33设置在非显示区域NDA的与显示区域DA的在第一方向DR1上的一侧邻近的部分(例如，图4的左侧部分)中。然而，应该理解，这仅仅是说明性的。栅驱动器33可以设置在非显示区域NDA的另一部分(例如，图4的右侧部分)中。可替代地，栅驱动器33可以与显示区域DA的在水平方向上的相反侧邻近设置。

数据线DL电连接在显示驱动电路31与子像素PX之间，并且将从显示驱动电路31输出的数据信号传送到子像素PX。

显示驱动电路31可以通过数据连接线DLL电连接到信号焊盘SPD中的一些。也就是说，显示驱动电路31可以通过数据连接线DLL和一些信号焊盘SPD电连接到电路板32。

电路板32可以将与视频信号相关联的数字视频数据以及时序信号供应给显示驱动电路31。

电路层12可以进一步包括从非显示区域NDA延伸到显示区域DA并且分别传送第一电源电压ELVDD(见图5)和第二电源电压ELVSS(见图5)以驱动发光元件EMD(见图5)的第一电源电压线VDL和第二电源电压线VSL(见图5)。第二电源电压ELVSS可以具有比第一电源电压ELVDD的电压电平低的电压电平。

第一电源电压线VDL和第二电源电压线VSL中的每一条可以电连接到显示驱动电路31或信号焊盘SPD当中的至少一个信号焊盘SPD。

电路层12进一步包括与子像素PX相关联并且电连接到扫描栅线SGL、数据线DL和第一电源电压线VDL的像素驱动器PXD(见图5)。

图5是示出图4的一个子像素的实施例的等效电路图。

参考图5，分别与子像素PX相关联的像素驱动器PXD中的一个包括一个或多个薄膜晶体管T1、T2和T3。

在实施例中，例如，一个像素驱动器PXD可以包括第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3。另外，一个像素驱动器PXD可以进一步包括像素电容器PC。

一个像素驱动器PXD电连接到发光元件层13的发光元件EMD中的一个。在实施例中，一个像素驱动器PXD电连接到一个发光元件EMD的阳极电极AND(见图6和图7)，并且将驱动电流供应给发光元件EMD。

一个发光元件EMD可以是包括包含有机材料或由有机材料制成的发射层的有机发光二极管。可替代地，一个发光元件EMD可以包括包含无机材料或由无机材料制成的发射层。可替代地，发光元件EMD可以是具有量子点发射层的量子点发光元件。可替代地，发光元件EMD可以是微米LED。

第一薄膜晶体管T1与发光元件EMD串联连接在第一电源电压线VDL与第二电源电压线VSL之间。在实施例中，第一薄膜晶体管T1的第一电极(例如，源电极)可以电连接到第一电源电压线VDL，并且第一薄膜晶体管T1的第二电极(例如，漏电极)可以电连接到发光元件EMD的阳极电极AND。

应当理解，取决于第一薄膜晶体管T1的结构类型，第一薄膜晶体管T1的源电极和漏电极可以与图5中示出的实施例不同地被改变。

发光元件EMD的阴极电极CTD(见图7)可以电连接到第二电源电压线VSL。

另外，第一薄膜晶体管T1的栅电极可以电连接到第二薄膜晶体管T2。

像素电容器PC可以电连接到第一节点ND1与第二节点ND2之间。第一节点ND1是第一薄膜晶体管T1的栅电极与第二薄膜晶体管T2之间的接触点。第二节点ND2是第一薄膜晶体管T1的漏电极与发光元件EMD之间的接触点。

第二薄膜晶体管T2可以电连接在数据线DL与第一薄膜晶体管T1的栅电极之间，并且可以响应于通过扫描栅线SGL传输的扫描信号SCS而导通。

在这样的实施例中，当通过扫描栅线SGL施加扫描信号SCS时，第二薄膜晶体管T2导通，并且数据线DL和第一薄膜晶体管T1的栅电极彼此电连接，使得通过数据线DL传输的数据信号VDATA通过导通的第二薄膜晶体管T2和第一节点ND1被传输到像素电容器PC和第一薄膜晶体管T1的栅电极。

当第一薄膜晶体管T1的栅电极与源电极之间的电压差变得大于阈值电压时，第一薄膜晶体管T1可以导通。也就是说，当通过第一节点ND1施加数据信号VDATA时，由于第一电源电压ELVDD和数据信号VDATA，第一薄膜晶体管T1的栅电极与源电极之间的电压差变得比阈值电压大，使得第一薄膜晶体管T1可以导通，并且相应地，供应第一薄膜晶体管T1的源电极与漏电极之间的电流Ids作为发光元件EMD的驱动电流。另外，第一薄膜晶体管T1的源电极与漏电极之间的电流Ids的大小与数据信号VDATA成比例。具体地，与数据信号VDATA成比例的电流Ids被供应给发光元件EMD，并且发光元件EMD可以发射具有与数据信号VDATA相对应的亮度的光。

像素电容器PC电连接在第一节点ND1与第二节点ND2之间。因此，第一薄膜晶体管T1的栅电极与漏电极之间的电位差可以由像素电容器PC保持或维持，直到第一节点ND1的电位被数据信号VDATA改变。

第三薄膜晶体管T3可以电连接在初始化电压线VIL与第二节点ND2之间。第三薄膜晶体管T3的栅电极可以电连接到初始化栅线IGL。

在实施例中，当通过初始化栅线IGL施加初始化控制信号ICS时，第三薄膜晶体管T3导通，并且初始化电压线VIL和第二节点ND2彼此电连接，使得初始化电压线VIL的初始化电压VINT可以通过导通的第三薄膜晶体管T3和第二节点ND2被供应给发光元件EMD的阳极电极AND。相应地，阳极电极AND的电位可以被初始化为初始化电压VINT。

尽管在图5中示出的示例中，像素驱动器PXD具有包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和单个像素电容器PC的三个晶体管一个电容器(3T1C)结构，但是将理解，本公开不限于此。也就是说，根据实施例的像素驱动器PXD不限于图5中示出的3T1C结构，而是可以根据需要与图5中示出的结构不同地被改变。在可替代实施例中，例如，像素驱动器PXD可以进一步包括用于初始化第一节点ND1的电位的薄膜晶体管。

尽管在图5中示出的实施例中，薄膜晶体管T1、T2和T3中的每一个被实现为n型金属氧化物半导体场效应晶体管(MOSFET)，但是这仅仅是说明性的。在实施例中，例如，选自像素驱动器PXD中的薄膜晶体管T1、T2和T3中的至少一个可以是p型MOSFET。

图6是示出图5的像素驱动器的第一薄膜晶体管和像素电容器的实施例的平面图。图7是沿着图6的线B-B’截取的截面图。

参考图6，根据实施例的第一薄膜晶体管T1包括有源层ACT、栅电极GE、源电极SE和漏电极DE。

虽然未详细示出，但是像素驱动器PXD的第二薄膜晶体管T2和第三薄膜晶体管T3的结构与图6和图7中示出的第一薄膜晶体管T1的结构基本上相同；并且因此，将省略其任何重复的详细描述。在下面描述中，图6和图7的第一薄膜晶体管T1可以被简称为薄膜晶体管T1。

参考图7，有源层ACT设置在基板11上。有源层ACT包括位于中心部分的沟道区CA、连接到沟道区CA的一侧的源区SA和连接到沟道区CA的对侧的漏区DA。

根据实施例，有源层ACT包括通过热处理而包含晶体的氧化物半导体SEL，或由通过热处理而包含晶体的氧化物半导体SEL制成。

在这样的实施例中，有源层ACT不是由处于非晶相的氧化物半导体制成，而是由经由热处理工艺而处于结晶相的氧化物半导体制成。热处理工艺可以在大约350摄氏度与大约450摄氏度之间的温度下执行。

在有源层ACT如上所述包括处于结晶相的氧化物半导体或由处于结晶相的氧化物半导体制成的这种实施例中，与处于非晶相的有源层ACT相比，对包含氟(F)的蚀刻材料的耐化学性提高。结果，即使有源层ACT被暴露于蚀刻材料，它也不容易被去除。也就是说，即使没有用于保护有源层ACT的蚀刻停止层、掩模等以减少掩模工艺的数量，有源层ACT也能够被设置为在平面图中具有完整形状，也就是说，即使当有源层ACT的一部分被暴露于蚀刻材料时，有源层ACT也包括在其中没有形成不希望的孔的完整形状。

相应地，在这样的实施例中，有源层ACT中的电流路径没有被孔缩短，使得能够提高薄膜晶体管T1的电流特性的可靠性和一致性。

有源层ACT的除沟道区CA之外的至少一部分可以处于导电状态，以具有比沟道区CA的导电性高的导电性。换句话说，源区SA的至少一部分和漏区DA的至少一部分可以处于导电状态。特别地，有源层ACT的位于源电极SE和漏电极DE中的每一个与栅电极GE之间的间隙区域GA(即，源电极SE与栅电极GE之间的间隙区域GA以及漏电极DE与栅电极GE之间的间隙区域GA)可以处于导电状态。

导电状态可以指其中与沟道区CA相比通过降低氧含量或提高氢含量来提高导电性的状态。

有源层ACT的被栅绝缘层GI覆盖的部分包括沟道区CA，并且可以保持半导体特性而不会变得导电。另一方面，有源层ACT的不被栅绝缘层GI覆盖的部分可以在栅绝缘层GI被部分地去除时与蚀刻材料接触，并且可以与蚀刻材料反应以变得导电。

以这种方式，当源区SA的至少一部分和漏区DA的至少一部分变得导电时，薄膜晶体管T1的电阻降低，并且因此薄膜晶体管T1的源-漏电流的大小可以增大，使得能够改善薄膜晶体管T1的电流特性。

根据实施例，栅电极GE、源电极SE和漏电极DE都可以包括在位于覆盖有源层ACT的一部分的栅绝缘层GI上的电极导电层ECDL中，或由电极导电层ECDL限定。在这样的实施例中，能够减少用于设置薄膜晶体管T1的掩模工艺的数量。

在实施例中，如图6和图7中所示，栅电极GE由栅绝缘层GI上的电极导电层ECDL形成或限定，并且与有源层ACT的沟道区CA重叠。

源电极SE可以由栅绝缘层GI上的电极导电层ECDL形成或限定，可以延伸到有源层ACT的源区SA，并且可以与源区SA的一部分接触。相应地，源电极SE可以电连接到有源层ACT的源区SA。在实施例中，源电极SE可以与源区SA的导电部分接触或邻近，以降低源电极SE与有源层ACT之间的电阻。

漏电极DE可以由栅绝缘层GI上的电极导电层ECDL形成或限定，可以延伸到有源层ACT的漏区DA，并且可以与漏区DA的一部分接触。因此，漏电极DE可以电连接到有源层ACT的漏区DA。在实施例中，漏电极DE可以与漏区DA的导电部分接触或邻近，以降低漏电极DE与有源层ACT之间的电阻。

如上所述，根据实施例，薄膜晶体管T1的栅电极GE、源电极SE和漏电极DE都由栅绝缘层GI上的电极导电层ECDL形成或限定，并且相应地，能够减少用于设置薄膜晶体管T1的掩模工艺的数量。

另外，根据实施例，薄膜晶体管T1的有源层ACT包括通过热处理而结晶的氧化物半导体SEL，或由通过热处理而结晶的氧化物半导体SEL制成。与处于非晶相的氧化物半导体相比，通过热处理而结晶的氧化物半导体SEL可以具有对包含氟(F)的蚀刻材料的增强的耐化学性。相应地，在这样的实施例中，即使当有源层ACT的一部分被暴露于蚀刻材料以通过减少掩模工艺的数量来设置电极导电层ECDL时，有源层ACT的该部分也不会容易地被损失，并且能够保持原样。

因此，如图6和图7中所示，有源层ACT能够被设置为在平面图中具有完整形状，也就是说，有源层ACT包括在其中没有限定或形成孔的完整形状。

在这样的实施例中，除了有源层ACT的与栅电极GE、源电极SE和漏电极DE重叠的区域之外，有源层ACT的不与栅电极GE、源电极SE和漏电极DE重叠的间隙区域也可以被设置为在平面图中具有完整形状(即，没有孔的完整形状)。

也就是说，有源层ACT的位于源电极SE和漏电极DE中的每一个与栅电极GE之间的间隙区域GA可以与沟道区CA齐平，或与沟道区CA一体地形成为单个整体且不可分割的部分。

根据实施例的晶体管阵列基板10的电路层12可以进一步包括设置在基板11与有源层ACT之间的缓冲层121以及覆盖薄膜晶体管T1的栅电极GE、源电极SE和漏电极DE的层间介电层122。

另外，根据实施例的晶体管阵列基板10的电路层12可以进一步包括均匀地设置在层间介电层122上的平坦化层123。

在这样的实施例中，有源层ACT可以设置在覆盖基板11的缓冲层121上。另外，薄膜晶体管T1的栅电极GE、源电极SE和漏电极DE可以被层间介电层122覆盖。

如上所述，根据实施例，有源层ACT包括结晶的氧化物半导体SEL或者由结晶的氧化物半导体SEL制成，并且因此被设置为在平面图中具有完整形状，也就是说，有源层ACT包括没有孔的完整形状。相应地，有源层ACT的位于源电极SE和漏电极DE中的每一个与栅电极GE之间的间隙区域GA可以与层间介电层122接触，并且可以设置在层间介电层122与缓冲层121之间，以将层间介电层122与缓冲层121分离。在这样的实施例中，缓冲层121和层间介电层122通过有源层ACT不彼此直接接触。

因此，可以避免有源层ACT中的电流路径被其中的孔改变，并且因此可以提高薄膜晶体管T1的电流特性的可靠性和一致性。

如图6和图7中所示，根据实施例的晶体管阵列基板10的电路层12可以进一步包括由基板11上的遮光导电层BCDL形成或限定并且至少与有源层ACT的沟道区CA重叠的遮光电极LSL。在这样的实施例中，遮光电极LSL可以有效地防止由于穿过基板11入射的外部光而导致的有源层ACT的泄漏电流。

根据实施例的晶体管阵列基板10的电路层12可以进一步包括将扫描信号SCS(图5中所示)传输到像素驱动器PXD(图5中所示)的扫描栅线SGL(图4和图5中所示)、将数据信号VDATA(图5中所示)传送到像素驱动器PXD的数据线DL(图4和图5中所示)以及将初始化电压VINT(图5中所示)传送到像素驱动器PXD的初始化电压线VIL(图5中所示)。

另外，晶体管阵列基板10的电路层12可以进一步包括用于将第一电源电压ELVDD(图5中所示)传输到像素驱动器PXD的第一电源电压线VDL。

另外，晶体管阵列基板10的电路层12可以进一步包括用于将初始化控制信号ICS(图5中所示)传输到像素驱动器PXD的初始化栅线IGL(图5中所示)。

扫描栅线SGL和初始化栅线IGL可以在第一方向DR1上延伸，并且可以在第二方向DR2上彼此间隔开。

数据线DL、第一电源电压线VDL和初始化电压线VIL可以在第二方向DR2上延伸，并且在第一方向DR1上彼此间隔开。

沿第一方向DR1的包括扫描栅线SGL和初始化栅线IGL的线可以与沿第二方向DR2的包括(或限定)数据线DL、第一电源电压线VDL和初始化电压线VIL的线由不同的导电层形成或限定，并且可以通过缓冲层121彼此绝缘。

在实施例中，例如，沿第二方向DR2的包括数据线DL、第一电源电压线VDL和初始化电压线VIL的线可以由遮光导电层BCDL形成或限定，并且沿第一方向DR1的包括扫描栅线SGL和初始化栅线IGL的线可以由电极导电层ECDL形成或限定。

根据实施例的晶体管阵列基板10的电路层12可以进一步包括设置在显示焊盘区域DPA中的信号焊盘SPD。

如图7中所示，信号焊盘SPD中的一个可以包括第一焊盘层PDL1和第二焊盘层PDL2，第一焊盘层PDL1与基板11上的遮光导电层BCDL形成为同一层(或设置在同一层中或直接设置在同一层)，第二焊盘层PDL2与栅绝缘层GI上的电极导电层ECDL形成为同一层并且电连接到第一焊盘层PDL1。

第二焊盘层PDL2可以通过穿过栅绝缘层GI和缓冲层121限定的至少一个孔电连接到第一焊盘层PDL1。

层间介电层122可以覆盖第二焊盘层PDL2的边缘(和侧表面)。

在实施例中，第二焊盘层PDL2的顶表面的中心部分可以被暴露，而不被层间介电层122覆盖，以与电路板32结合。另外，第二焊盘层PDL2的侧表面以及顶表面的边缘部分可以被层间介电层122覆盖，以被保护免受腐蚀或物理冲击。另外，电极导电层ECDL的顶层(或最上层)可以包括氧化铟锡(ITO)或由氧化铟锡(ITO)制成，以防止第二焊盘层PDL2的腐蚀。

基板11可以包括诸如聚合物树脂的绝缘材料或由诸如聚合物树脂的绝缘材料制成。在实施例中，例如，基板11可以包括聚酰亚胺或由聚酰亚胺制成。基板11可以是能够被弯折、折叠或卷曲的柔性基板。

可替代地，基板11可以包括诸如玻璃的刚性绝缘材料或由诸如玻璃的刚性绝缘材料制成。

缓冲层121、栅绝缘层GI和层间介电层122中的每一个可以由至少一个无机膜形成或限定。在实施例中，例如，缓冲层121、栅绝缘层GI和层间介电层122中的每一个可以包括其中氮化硅、氮氧化硅、氧化硅、氧化钛和氧化铝的一个或多个无机膜交替堆叠的多个膜，或由该多个膜组成。

基板11上的遮光导电层BCDL可以由单个层或多个层组成或限定，每个层包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金。

如图6中所示，遮光导电层BCDL可以包括第一电源电压线VDL和遮光电极LSL。

遮光导电层BCDL可以进一步包括在第二方向DR2上延伸的数据线DL和初始化电压线VIL。

在实施例中，遮光导电层BCDL可以进一步包括信号焊盘SPD的第一焊盘层PDL1。

第一薄膜晶体管T1的源电极SE和漏电极DE中的一个(例如，图6中示出的源电极SE)可以通过穿过栅绝缘层GI和缓冲层121限定的第一电极连接孔ECH1电连接到第一电源电压线VDL。

第一薄膜晶体管T1的源电极SE和漏电极DE中的另一个(例如，图6中示出的漏电极DE)可以通过穿过栅绝缘层GI和缓冲层121限定的第二电极连接孔ECH2电连接到遮光电极LSL。

在这样的实施例中，遮光电极LSL可以不是浮置状态，而是可以电连接到第一薄膜晶体管T1的漏电极DE。因此，能够稳定地保持第一薄膜晶体管T1与发光元件EMD之间的第二节点ND2的电位。

发光元件层13包括分别与子像素PX相关联的发光元件EMD(图5中所示)。发光元件EMD中的一个可以包括彼此面对的阳极电极AND和阴极电极CTD以及设置在阳极电极AND与阴极电极CTD之间的发射层EML，并且包括光电转换材料或由光电转换材料制成。

阳极电极AND可以设置在平坦化层123上，并且可以通过穿过平坦化层123和层间介电层122限定的阳极接触孔ANCH电连接到第一薄膜晶体管T1的漏电极DE。

在实施例中，发光元件层13可以进一步包括覆盖阳极电极AND的边缘的像素限定层PDL。

根据实施例的晶体管阵列基板10的电路层12可以进一步包括用于形成像素电容器PC的电容器电极CPE。

电容器电极CPE与有源层ACT由同一层形成或限定(设置在同一层中或直接设置在同一层)。在实施例中，电容器电极CPE可以包括通过热处理而结晶并处于导电状态的氧化物半导体，或由该氧化物半导体制成。

电容器电极CPE可以通过穿过栅绝缘层GI限定的电容器连接孔CPCH电连接到第一薄膜晶体管T1的栅电极GE。在这样的实施例中，第一薄膜晶体管T1的栅电极GE可以延伸到电容器连接孔CPCH，并且可以通过电容器连接孔CPCH与电容器电极CPE的一部分接触。第一薄膜晶体管T1的栅电极GE可以与电容器连接孔CPCH的一部分重叠。

可替代地，尽管未在附图中示出，但是电容器电极CPE可以被暴露而没有被栅绝缘层GI覆盖。具体地，根据实施例，电容器电极CPE包括结晶的氧化物半导体或由结晶的氧化物半导体制成，并且因此蚀刻材料的蚀刻速率相对低。因此，在将电极导电层ECDL形成在栅绝缘层GI上的过程中，电容器电极CPE可以不被栅绝缘层GI覆盖。在这样的实施例中，第一薄膜晶体管T1的栅电极GE朝向电容器电极CPE延伸，并且与电容器电极CPE接触，以在没有任何电容器连接孔CPCH的情况下，电连接到电容器电极CPE。

相应地，在这样的实施例中，可以在电容器电极CPE和遮光电极LSL彼此重叠处形成像素电容器PC。

遮光电极LSL的一部分可以与电容器电极CPE重叠，从而形成像素电容器PC。

如图7中所示，遮光导电层BCDL可以具有包括扩散阻挡层和低电阻层的双层结构。在实施例中，例如，遮光导电层BCDL的扩散阻挡层可以包括钛(Ti)或由钛(Ti)制成，并且遮光导电层BCDL的低电阻层可以包括铜(Cu)或由铜(Cu)制成。

栅绝缘层GI上的电极导电层ECDL可以具有三层结构。

在实施例中，如图6中所示，电极导电层ECDL包括薄膜晶体管T1的栅电极GE、源电极SE和漏电极DE。

电极导电层ECDL可以进一步包括在第一方向DR1上延伸的扫描栅线SGL和初始化栅线IGL。

电极导电层ECDL可以进一步包括信号焊盘SPD的第二焊盘层PDL2。

在实施例中，如图7中所示，电极导电层ECDL可以包括设置在栅绝缘层GI上的第一金属层ML1、设置在第一金属层ML1上的第二金属层ML2和设置在第二金属层ML2上的第三金属层ML3。

第一金属层ML1被提供为阻挡第二金属层ML2的金属材料扩散到第一金属层ML1周围的层。第一金属层ML1可以包括钛(Ti)或者由钛(Ti)制成。

第二金属层ML2被提供为降低电极导电层ECDL的电阻，并且可以包括具有相对低的电阻的金属材料或由具有相对低的电阻的金属材料制成。在实施例中，第二金属层ML2可以包括选自铝(Al)、铬(Cr)、金(Au)、镍(Ni)、钕(Nd)和铜(Cu)中的至少一种，或者由选自铝(Al)、铬(Cr)、金(Au)、镍(Ni)、钕(Nd)和铜(Cu)中的至少一种制成。在实施例中，例如，第二金属层ML2可以包括铜(Cu)或者由铜(Cu)制成。

第三金属层ML3可以包括ITO或由ITO制成，以防止信号焊盘SPD的腐蚀并且有助于结合。

根据实施例的晶体管阵列基板10可以进一步包括设置在发光元件层13上的封装层14。

封装层14可以具有其中至少一个无机膜和至少一个有机膜交替堆叠的结构。在实施例中，例如，封装层14可以包括设置在发光元件层13上并由无机绝缘材料制成的第一无机层141、设置在第一无机层141上并由有机绝缘材料制成的有机层142以及设置在第一无机层141上、覆盖有机层142并由无机绝缘材料制成的第二无机层143。

在下文中，将描述根据本公开的实施例的制造晶体管阵列基板10的方法。

图8是用于图示根据本公开的实施例的制造晶体管阵列基板的方法的流程图。图9至图27是用于示出图8的过程的视图。

参考图8，根据实施例的制造晶体管阵列基板10的方法包括：在基板11上设置(即，提供或形成)第一半导体材料层(过程S13)；对第一半导体材料层执行热处理，以通过热处理形成处于结晶相的第二半导体材料层(过程S14)；在基板11上设置覆盖第二半导体材料层的栅绝缘层GI(过程S15)；部分地去除栅绝缘层GI以形成第一辅助孔和第二辅助孔(过程S16)；在栅绝缘层GI上设置电极导电层ECDL(过程S17)；以及通过使用电极导电层ECDL作为掩模部分地去除栅绝缘层GI并使第二半导体材料层的一部分导电来形成有源层ACT(过程S18)。

另外，根据实施例的制造晶体管阵列基板10的方法可以进一步包括：在设置第一半导体材料层的过程S13之前，在基板11上设置遮光导电层BCDL(过程S11)；以及在基板11上设置覆盖遮光导电层BCDL的缓冲层121(过程S12)。

根据实施例的制造晶体管阵列基板10的方法可以进一步包括：在形成有源层ACT的过程S18之后，设置覆盖电极导电层ECDL和有源层ACT的层间介电层122；以及设置覆盖层间介电层122的平坦化层123(过程S19)。

另外，根据实施例的制造晶体管阵列基板10的方法可以进一步包括：在设置层间介电层122和平坦化层123的过程S19之后，形成穿过层间介电层122和平坦化层123的阳极接触孔ANCH(过程S21)；在平坦化层123上设置发光元件层13(过程S22)；以及在发光元件层13上设置封装层14(过程S23)。

参考图9和图10，可以制备包括显示区域DA和非显示区域NDA(在其上限定显示区域DA和非显示区域NDA)的基板11，并且然后可以在基板11上设置(即，提供或形成)遮光导电层BCDL(第一电源电压线VDL和遮光电极LSL)(过程S11)。

遮光导电层BCDL可以包括设置在每个子像素PX中的遮光电极LSL。

另外，遮光导电层BCDL可以进一步包括设置在显示区域DA中并且在第二方向DR2上延伸的沿第二方向DR2的线。沿第二方向DR2的线可以包括数据线DL、第一电源电压线VDL和初始化电压线VIL。

随后，如图10中所示，可以通过在基板11上堆叠覆盖遮光导电层BCDL的无机绝缘材料来设置缓冲层121(过程S12)。

参考图11和图12，可以通过在缓冲层121上堆叠处于非晶相的氧化物半导体并部分地去除处于非晶相的氧化物半导体，来在子像素PX中的每一个中设置第一半导体材料层211(过程S13)。

第一半导体材料层211的氧化物半导体可以包括选自铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、铝(Al)和钼(Mo)中的至少一种金属材料的氧化物。

在此过程中，可以在子像素PX中的每一个中进一步设置第一电容器电极材料层212。

参考图13，可以对第一半导体材料层211执行热处理，以通过热处理提供包括晶体的第二半导体材料层221(过程S14)。

在此过程中，由于第一电容器电极材料层212也被暴露于热处理，因此可以一起形成包括通过热处理获得的晶体的第二电容器电极材料层222。

对第一半导体材料层211和第一电容器电极材料层212的热处理可以在大约300摄氏度与大约450摄氏度之间的温度下进行。可以进行热处理少于1小时的处理时间。

取决于热处理的处理温度和处理时间，第一半导体材料层211和第一电容器电极材料层212中的每一个的至少一部分可以转变成结晶相。

在这样的实施例中，例如，随着处理温度升高或处理时间增加，第一半导体材料层211和第一电容器电极材料层212中的每一个的更多部分可以转变成结晶相。

在实施例中，例如，仅第一半导体材料层211和第一电容器电极材料层212中的每一个的上部可以转变成结晶相。在这样的实施例中，第一半导体材料层211的上部的一部分和第一电容器电极材料层212的上部的一部分可以转变成结晶相，以分别形成第二半导体材料层221和第二电容器电极材料层222，而剩余的下部可以被保持在非晶相。

参考图14，可以通过提供覆盖第二半导体材料层221的无机绝缘材料，来在缓冲层121上设置栅绝缘层GI(过程S15)。

栅绝缘层GI可以进一步覆盖第二电容器电极材料层222。

参考图15和图16，通过部分地去除栅绝缘层GI，可以形成分别与第二半导体材料层221的相反端邻近的第一辅助孔ASH1和第二辅助孔ASH2(过程S16)。

在实施例中，通过对栅绝缘层GI执行蚀刻工艺以部分地去除栅绝缘层GI，可以形成第一辅助孔ASH1和第二辅助孔ASH2。

在栅绝缘层GI的蚀刻过程中，第二半导体材料层221的分别与第一辅助孔ASH1和第二辅助孔ASH2对齐的部分可以在用于部分地去除栅绝缘层GI的蚀刻过程期间通过第一辅助孔ASH1和第二辅助孔ASH2被暴露，并且可以变得导电。结果，可以形成第一接触辅助部分CTA1和第二接触辅助部分CTA2。

在这样的实施例中，在过程S16中形成第一辅助孔ASH1和第二辅助孔ASH2之后，第二半导体材料层221的分别通过第一辅助孔ASH1和第二辅助孔ASH2暴露的第一接触辅助部分CTA1和第二接触辅助部分CTA2可以与用于部分地去除栅绝缘层GI的蚀刻材料接触，并且可以变得导电。

另外，在形成第一辅助孔ASH1和第二辅助孔ASH2的过程S16中，可以进一步提供穿过栅绝缘层GI形成并暴露第二电容器电极材料层222的一部分的电容器连接孔CPCH。在此过程中，第二电容器电极材料层222的一部分可以在蚀刻工艺期间通过电容器连接孔CPCH被暴露，以变得导电。

可替代地，尽管未在附图中示出，但是在形成第一辅助孔ASH1和第二辅助孔ASH2的过程S16中，可以去除栅绝缘层GI的覆盖第二电容器电极材料层222的部分。在这样的实施例中，在蚀刻过程期间，整个第二电容器电极材料层222可以被暴露。此时，第二电容器电极材料层222与用于部分地去除栅绝缘层GI的蚀刻材料接触并且变得导电，从而形成电容器电极CPE。

另外，在形成第一辅助孔ASH1和第二辅助孔ASH2的过程S16中，可以进一步形成穿过栅绝缘层GI和缓冲层121限定并暴露第一电源电压线VDL的一部分的第一电极连接孔ECH1以及穿透栅绝缘层GI和缓冲层121并暴露遮光电极LSL的一部分的第二电极连接孔ECH2。

另外，如图16中所示，在形成第一辅助孔ASH1和第二辅助孔ASH2的过程S16中，可以进一步形成穿过栅绝缘层GI和缓冲层121限定并暴露第一焊盘层PDL1的一部分的至少一个焊盘连接孔PDCH。

在实施例中，例如，可以使用包含氟(F)的蚀刻材料进行部分地去除栅绝缘层GI以布置第一辅助孔ASH1和第二辅助孔ASH2的过程。

由于第二半导体材料层221和第二电容器电极材料层222通过热处理被结晶，因此包含氟(F)的蚀刻材料对第二半导体材料层221和第二电容器电极材料层222的蚀刻速率低于对处于非晶相的第一半导体材料层211和第一电容器电极材料层212的蚀刻速率。因此，即使当处于结晶相的第二半导体材料层221和第二电容器电极材料层222被暴露于包含氟(F)的蚀刻材料时，第二半导体材料层221和第二电容器电极材料层222也不与包含氟(F)的蚀刻材料反应，并且保留而不被去除。

如图17和图18中所示，第一金属层ML1、第二金属层ML2和第三金属层ML3的堆叠设置在栅绝缘层GI上并且被部分地去除，使得可以设置电极导电层ECDL(过程S17)。

具体地，设置电极导电层ECDL的过程S17可以包括：在栅绝缘层GI上顺序设置第一金属层ML1、第二金属层ML2和第三金属层ML3；以及通过部分地去除第一金属层ML1、第二金属层ML2和第三金属层ML3的堆叠来形成电极导电层ECDL。

第一金属层ML1可以包括钛(Ti)。

第二金属层ML2可以包括具有比第一金属层ML1的电阻低的电阻的金属材料。在实施例中，第二金属层ML2可以包括选自铝(Al)、铬(Cr)、金(Au)、镍(Ni)、钕(Nd)和铜(Cu)中的至少一种。在实施例中，例如，第二金属层ML2可以包括铜(Cu)。

在实施例中，第三金属层ML3可以包括ITO。

相应地，可以使用包含氟(F)的蚀刻材料进行部分地去除第一金属层ML1、第二金属层ML2和第三金属层ML3的堆叠的过程。

在实施例中，例如，除了氟(F)之外，部分地去除第一金属层ML1、第二金属层ML2和第三金属层ML3的堆叠的过程中的蚀刻材料还可以包括或包含选自过氧化氢(H₂O₂)、硫酸(H₂SO₄)、磷酸(H₃O₄P)、硝酸(HNO₃)和乙酸(CH₃COOH)中的至少一种。

蚀刻材料中的氟的含量可以是大约5％以下。在蚀刻材料中，过氧化氢的含量可以是大约30％以下，硫酸的含量可以是大约10％以下，磷酸的含量可以是大约60％以下，硝酸的含量可以是大约30％以下，并且乙酸的含量可以是大约10％以下。然而，应当理解，本公开不限于此。根据实施例的蚀刻材料的成分和组成比不限于此。

在实施例中，如上所述，对于包含氟(F)的蚀刻材料，第二半导体材料层221和第二电容器电极材料层222的蚀刻速率低于处于非晶相的第一半导体材料层211和第一电容器电极材料层212的蚀刻速率。因此，即使在用于部分地去除第一金属层ML1、第二金属层ML2和第三金属层ML3的堆叠的蚀刻材料包含氟(F)的情况下，第二半导体材料层221和第二电容器电极材料层222(或电容器电极CPE)也可以保留而不与蚀刻材料反应。

电极导电层ECDL可以包括与第二半导体材料层221的中心部分的一部分重叠的栅电极GE、与第二半导体材料层221的一侧重叠的源电极SE以及与第二半导体材料层221的对侧重叠的漏电极DE。

源电极SE可以延伸到第一辅助孔ASH1，并且可以通过第一辅助孔ASH1与第二半导体材料层221的第一接触辅助部分CTA1接触。

漏电极DE可以延伸到第二辅助孔ASH2，并且可以通过第二辅助孔ASH2与第二半导体材料层221的第二接触辅助部分CTA2接触。

源电极SE和漏电极DE分别不完全覆盖第一辅助孔ASH1和第二辅助孔ASH2。在这样的实施例中，第二半导体材料层221的除了第一接触辅助部分CTA1和第二接触辅助部分CTA2之外的剩余部分被栅绝缘层GI覆盖，从而不电连接到源电极SE和漏电极DE。

在这样的实施例中，源电极SE可以与第一辅助孔ASH1的一部分重叠，并且可以与第一接触辅助部分CTA1的一部分接触。在这样的实施例中，漏电极DE可以与第二辅助孔ASH2的一部分重叠，并且可以与第二接触辅助部分CTA2的一部分接触。

另外，第一薄膜晶体管T1的栅电极GE可以延伸以与电容器电极CPE的一部分接触，使得栅电极GE可以电连接到电容器电极CPE。

第一薄膜晶体管T1的源电极SE可以通过第一电极连接孔ECH1电连接到第一电源电压线VDL。

第一薄膜晶体管T1的漏电极DE可以通过第二电极连接孔ECH2电连接到遮光电极LSL。

参考图19和图20，使用电极导电层ECDL(GE、SE、DE和PDL2)作为掩模，部分地去除栅绝缘层GI，并且第二半导体材料层221部分地变得导电，使得可以形成有源层ACT(过程S18)。

具体地，在形成有源层ACT的过程S18中，去除覆盖第二半导体材料层221的位于源电极SE和漏电极DE中的每一个与栅电极GE之间的间隙区域GA的栅绝缘层GI，使得间隙区域GA变得导电。结果，能够形成包括导电的间隙区域GA的有源层ACT。

以这种方式，能够制造包括有源层ACT、栅电极GE、源电极SE和漏电极DE的第一薄膜晶体管T1。

在形成有源层ACT的过程S18中，可以使用包含氟(F)的蚀刻材料执行部分地去除栅绝缘层GI的过程。

由于第二半导体材料层221和第二电容器电极材料层222通过热处理被结晶，因此包含氟(F)的蚀刻材料对第二半导体材料层221和第二电容器电极材料层222的蚀刻速率低于对处于非晶相的第一半导体材料层211和第一电容器电极材料层212的蚀刻速率。也就是说，即使当处于结晶相的第二半导体材料层221和第二电容器电极材料层222被暴露于包含氟(F)的蚀刻材料时，第二半导体材料层221和第二电容器电极材料层222也不与包含氟(F)的蚀刻材料反应，并且保留。

因此，在形成有源层ACT的过程S18之后，有源层ACT可以被设置为在平面图中具有完整形状。

另外，在形成有源层ACT的过程S18中，第二电容器电极材料层222的不与第一薄膜晶体管T1的栅电极GE重叠的部分具有导电性或导电，也就是说，具有比沟道区CA的导电性高的导电性，使得可以形成电容器电极CPE。

图21和图22示出了晶体管阵列基板REF的比较示例。

参考图21和图22，晶体管阵列基板REF的比较示例包括由处于非晶相的氧化物半导体制成的有源层和电容器电极。

在比较示例中，在设置用于源电极SE和漏电极DE中的每一个与有源层ACT’之间的电连接的第一辅助孔ASH1和第二辅助孔ASH2之后，在设置源电极SE和漏电极DE的过程期间，有源层ACT’的被第一辅助孔ASH1和第二辅助孔ASH2暴露且不与源电极SE或漏电极DE重叠的部分被蚀刻材料去除。因此，晶体管阵列基板REF的比较示例的有源层ACT’包括位于源电极SE和漏电极DE中的每一个与栅电极GE之间的通孔THH。由于有源层ACT’的这种通孔THH，有源层ACT’中的电流路径可能变形或缩短，并且相应地，晶体管阵列基板REF的比较示例的薄膜晶体管的电流特性的可靠性和一致性可能劣化。

另外，晶体管阵列基板REF的比较示例的电容器电极CPE’进一步包括位于电容器连接孔CPCH周围的通孔THH’。相应地，第一薄膜晶体管T1的栅电极GE与电容器电极CPE’之间的电阻特性可能增大或变化，并且像素电容器PC的电容可能变化。

在本发明的实施例中，如上所述，制造晶体管阵列基板10的方法包括对处于非晶相的第一半导体材料层211执行热处理以形成处于结晶相的第二半导体材料层221的过程S14。在这样的实施例中，与处于非晶相的第一半导体材料层211相比，处于结晶相的第二半导体材料层221可以相对较少地被包含氟(F)的蚀刻材料蚀刻。

相应地，在这样的实施例中，即使当第二半导体材料层221由于其中源电极SE和漏电极DE与栅电极GE设置在同一层中的结构而被暴露于蚀刻材料一次或多次时，第二半导体材料层221也可以保持原样。结果，有源层ACT可以被设置为在平面图中具有完整形状，并且因此能够提高薄膜晶体管T1的电流特性的可靠性和一致性。

如上所述，根据实施例，由于源电极SE和漏电极DE与栅电极GE设置在同一层中或者与栅电极GE直接设置在同一层，因此能够减少掩模工艺的数量，并且有源层ACT能够被设置为在平面图中具有完整形状。

在这样的实施例中，由于电容器电极CPE能够被设置为在平面图中具有完整形状，因此能够提高第一薄膜晶体管T1的栅电极GE与电容器电极CPE之间的电阻特性的一致性，并且能够提高像素电容器PC的电容的一致性。

随后，参考图23，可以通过在缓冲层121上涂覆覆盖薄膜晶体管T1的无机绝缘材料来设置层间介电层122。随后，通过在除了显示焊盘区域DPA之外的层间介电层122上涂覆有机绝缘材料，可以设置平坦化层123(过程S19)。

层间介电层122可以包括其中氮化硅、氮氧化硅、氧化硅、氧化钛和氧化铝的一个或多个无机膜交替堆叠的多个膜，或由该多个膜组成。

平坦化层123可以被形成为包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂和聚酰亚胺树脂的有机材料的有机膜，或由该有机膜限定。

参考图24和图25，部分地去除层间介电层122和平坦化层123，使得形成穿过层间介电层122和平坦化层123限定且暴露第一薄膜晶体管T1的漏电极DE的一部分的阳极接触孔ANCH(过程S21)。

参考图26和图27，可以在平坦化层123上设置发光元件层13(过程S22)。

发光元件层13可以包括通过阳极接触孔ANCH电连接到第一薄膜晶体管T1的阳极电极AND、设置在子像素PX的阳极电极AND之间的像素限定层PDL、设置在阳极电极AND上的发射层EML以及设置在发射层EML上的阴极电极CTD。

阳极电极AND可以是设置在子像素PX中的每一个中的像素电极。阳极电极AND可以反射在发射层EML中产生的光中的至少一些。

阴极电极CTD可以为跨子像素PX中的全部提供的公共电极。阴极电极CTD可以透射在发射层EML中产生的光中的至少一些。

发射层EML可以设置在子像素PX中的每一个中。在可替代实施例中，在显示装置1包括滤色器构件(未示出)或颜色转换构件(未示出)或者显示单一颜色的情况下，发射层EML可以相同地设置在所有子像素PX中。

随后，可以在发光元件层13上设置封装层14(过程S23)。

以这种方式，可以制造根据实施例的晶体管阵列基板10。

如上所述，根据实施例的方法包括设置包括栅电极GE、源电极SE和漏电极DE的电极导电层ECDL的过程S17，使得能够减少掩模工艺的数量。

另外，根据实施例的方法包括形成通过热处理而结晶的第二半导体材料层221的过程S14，使得能够形成在平面图中具有完整形状的有源层ACT。因此，可以减少掩模工艺的数量，而不损害薄膜晶体管的电流特性的一致性和可靠性。

本发明不应被解释为限于在本文中阐述的实施例。相反，提供这些实施例，使得本公开将是全面和完整的，并将向本领域技术人员充分传达本发明的构思。

尽管已经参考本发明的实施例具体地示出和描述了本发明，但本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变，而不脱离权利要求书所限定的本发明的精神或范围。

Claims (25)

1.一种薄膜晶体管，包括：

有源层，设置在基板上并且包括沟道区、连接到所述沟道区的一侧的源区以及连接到所述沟道区的对侧的漏区；

栅绝缘层，设置在所述有源层的一部分上；

栅电极，与所述有源层的所述沟道区重叠，并且包括在设置在所述栅绝缘层上的电极导电层中；

源电极，包括在所述电极导电层中并且与所述有源层的所述源区的一部分接触；以及

漏电极，包括在所述电极导电层中并且与所述有源层的所述漏区的一部分接触，

其中，所述有源层包括包含晶体的氧化物半导体，并且被设置为在平面图中不包括孔的岛状。

2.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括位于所述源电极与所述栅电极之间的第一间隙区域以及位于所述漏电极与所述栅电极之间的第二间隙区域，并且

其中，所述第一间隙区域和所述第二间隙区域与所述沟道区一体地形成为单个整体且不可分割的部分。

3.根据权利要求2所述的薄膜晶体管，其中，所述有源层设置在覆盖所述基板的缓冲层上，

其中，所述栅电极、所述源电极和所述漏电极被层间介电层覆盖，并且

其中，整个所述第一间隙区域和整个所述第二间隙区域与所述层间介电层接触，并且设置在所述层间介电层与所述缓冲层之间。

4.根据权利要求2所述的薄膜晶体管，其中，所述有源层的除了所述沟道区之外的至少一部分具有导电性。

5.根据权利要求4所述的薄膜晶体管，其中，所述第一间隙区域和所述第二间隙区域中的每一个具有导电性。

6.根据权利要求1至5中任一项所述的薄膜晶体管，其中，所述电极导电层包括：

第一金属层，设置在所述栅绝缘层上并且包括钛；

第二金属层，设置在所述第一金属层上并且包括具有比所述第一金属层的电阻低的电阻的金属材料；以及

第三金属层，设置在所述第二金属层上并且包括氧化铟锡。

7.一种晶体管阵列基板，包括：

基板，包括子像素布置在其中的显示区域以及位于所述显示区域周围的非显示区域；以及

电路层，设置在所述基板上并且包括分别与所述子像素相关联的像素驱动器，

其中，所述像素驱动器中的每一个包括位于所述电路层中的薄膜晶体管，

其中，所述薄膜晶体管包括：

有源层，设置在所述基板上并且包括沟道区、连接到所述沟道区的一侧的源区以及连接到所述沟道区的对侧的漏区；

栅绝缘层，设置在所述有源层的一部分上；

栅电极，与所述有源层的所述沟道区重叠，并且包括在设置在所述栅绝缘层上的电极导电层中；

源电极，包括在所述电极导电层中并且与所述有源层的所述源区的一部分接触；和

漏电极，包括在所述电极导电层中并且与所述有源层的所述漏区的一部分接触，

其中，所述电路层进一步包括：

缓冲层，设置在所述基板上；和

层间介电层，设置在所述缓冲层上并且覆盖所述薄膜晶体管；

其中，所述有源层包括包含晶体的氧化物半导体，

其中，所述有源层包括位于所述源电极与所述栅电极之间的第一间隙区域以及位于所述漏电极与所述栅电极之间的第二间隙区域，并且

其中，整个所述第一间隙区域和整个所述第二间隙区域与所述层间介电层接触，并且设置在所述层间介电层与所述缓冲层之间。

8.根据权利要求7所述的晶体管阵列基板，其中，所述第一间隙区域和所述第二间隙区域与所述沟道区一体地形成为单个整体且不可分割的部分。

9.根据权利要求7所述的晶体管阵列基板，其中，所述电路层进一步包括：

遮光电极，至少与所述有源层的所述沟道区重叠，并且包括在设置在所述基板上并且被所述缓冲层覆盖的遮光导电层中；以及

平坦化层，设置在所述层间介电层上。

10.根据权利要求9所述的晶体管阵列基板，其中，所述有源层的除了所述沟道区之外的至少一部分具有导电性。

11.根据权利要求10所述的晶体管阵列基板，其中，所述第一间隙区域和所述第二间隙区域中的每一个具有导电性。

12.根据权利要求9所述的晶体管阵列基板，其中，所述电极导电层包括：

第一金属层，设置在所述栅绝缘层上并且包括钛；

第二金属层，设置在所述第一金属层上并且包括具有比所述第一金属层的电阻低的电阻的金属材料；以及

第三金属层，设置在所述第二金属层上并且包括氧化铟锡。

13.根据权利要求12所述的晶体管阵列基板，其中，所述电路层进一步包括设置在所述非显示区域的一部分中的信号焊盘，并且

其中，所述信号焊盘包括：

第一焊盘层，与所述遮光导电层设置在同一层中；以及

第二焊盘层，与所述电极导电层设置在同一层中并且电连接到所述第一焊盘层。

14.根据权利要求9所述的晶体管阵列基板，进一步包括：

发光元件层，设置在所述电路层上并且包括分别电连接到所述像素驱动器的发光元件，

其中，所述电路层进一步包括：

扫描栅线，将扫描信号传输到所述像素驱动器；

数据线，将数据信号传输到所述像素驱动器；以及

初始化电压线，将初始化电压传输到所述像素驱动器，并且

其中，所述薄膜晶体管包括：

第一薄膜晶体管，与所述发光元件中的一个串联连接在第一电源电压线与第二电源电压线之间，所述第一电源电压线和所述第二电源电压线分别传输用于驱动所述发光元件的第一电源电压和第二电源电压；

第二薄膜晶体管，电连接在所述数据线与所述第一薄膜晶体管的栅电极之间，并且响应于通过所述扫描栅线传输的所述扫描信号而导通；

像素电容器，电连接在第一节点与第二节点之间，其中，所述第一节点连接在所述第一薄膜晶体管的所述栅电极与所述第二薄膜晶体管之间，并且所述第二节点连接在所述第一薄膜晶体管与所述发光元件之间；以及

第三薄膜晶体管，电连接在所述初始化电压线与所述第二节点之间，并且响应于通过初始化栅线传输的初始化控制信号而导通。

15.根据权利要求14所述的晶体管阵列基板，其中，所述第一电源电压线包括在所述遮光导电层中，

其中，所述第一薄膜晶体管的源电极和漏电极中的一个通过穿过所述栅绝缘层和所述缓冲层限定的第一电极连接孔电连接到所述第一电源电压线，并且

其中，所述第一薄膜晶体管的所述源电极和所述漏电极中的另一个通过穿过所述栅绝缘层和所述缓冲层限定的第二电极连接孔电连接到所述遮光电极。

16.根据权利要求15所述的晶体管阵列基板，其中，所述发光元件包括设置在所述平坦化层上并且通过穿过所述平坦化层和所述层间介电层限定的阳极接触孔电连接到所述第一薄膜晶体管的阳极电极。

17.根据权利要求14所述的晶体管阵列基板，其中，所述电路层进一步包括与所述有源层设置在同一层中并且电连接到所述第一薄膜晶体管的所述栅电极的电容器电极，并且

其中，所述电容器电极和所述遮光电极彼此重叠的部分限定所述像素电容器。

18.一种制造晶体管阵列基板的方法，所述方法包括：

在基板上设置包括处于非晶相的氧化物半导体的第一半导体材料层；

对所述第一半导体材料层执行热处理，以通过所述热处理形成处于结晶相的第二半导体材料层；

在所述基板上设置覆盖所述第二半导体材料层的栅绝缘层；

部分地去除所述栅绝缘层，以形成分别与所述第二半导体材料层的相反端邻近的第一辅助孔和第二辅助孔；

在所述栅绝缘层上设置电极导电层；以及

通过使用所述电极导电层作为掩模部分地去除所述栅绝缘层并且使所述第二半导体材料层的一部分导电来形成有源层。

19.根据权利要求18所述的方法，其中，对所述第一半导体材料层执行所述热处理包括：在300摄氏度与450摄氏度之间的温度下执行所述热处理。

20.根据权利要求19所述的方法，其中，部分地去除所述栅绝缘层包括：使用包括氟的蚀刻材料，

其中，对于包括氟的所述蚀刻材料，所述第二半导体材料层的蚀刻速率低于所述第一半导体材料层的蚀刻速率，并且

其中，在形成所述有源层之后，所述有源层被设置为在平面图中不包括孔的岛状。

21.根据权利要求20所述的方法，其中，所述设置所述电极导电层包括：

在所述栅绝缘层上顺序设置包括钛的第一金属层、包括具有比所述第一金属层的电阻低的电阻的金属材料的第二金属层以及包括氧化铟锡的第三金属层；以及

通过部分地去除所述第一金属层、所述第二金属层和所述第三金属层的堆叠来形成所述电极导电层，并且

其中，所述部分地去除所述第一金属层、所述第二金属层和所述第三金属层的所述堆叠包括：使用包括氟的所述蚀刻材料。

22.根据权利要求21所述的方法，其中，在形成所述第一辅助孔和所述第二辅助孔之后，所述第二半导体材料层的分别通过所述第一辅助孔和所述第二辅助孔暴露的第一接触辅助部分和第二接触辅助部分与所述蚀刻材料接触并且变得导电。

23.根据权利要求22所述的方法，其中，所述电极导电层包括与所述第二半导体材料层的中心部分的一部分重叠的栅电极、与所述第二半导体材料层的一侧重叠的源电极以及与所述第二半导体材料层的对侧重叠的漏电极，

其中，所述源电极通过所述第一辅助孔与所述第二半导体材料层的所述第一接触辅助部分接触，并且

其中，所述漏电极通过所述第二辅助孔与所述第二半导体材料层的所述第二接触辅助部分接触。

24.根据权利要求23所述的方法，其中，所述形成所述有源层包括：使所述第二半导体材料层的不被所述栅绝缘层覆盖的剩余部分导电，

其中，所述有源层包括与所述栅电极重叠的沟道区、与所述沟道区的一侧接触的源区以及与所述沟道区的对侧接触的漏区，

其中，所述源区包括所述第一接触辅助部分，并且

其中，所述漏区包括所述第二接触辅助部分。

25.根据权利要求23所述的方法，进一步包括：

在所述设置所述第一半导体材料层之前，在所述基板上设置覆盖遮光导电层的缓冲层；以及

在所述形成所述有源层之后，设置覆盖所述电极导电层和所述有源层的层间介电层，

其中，所述有源层包括位于所述源电极与所述栅电极之间的第一间隙区域以及位于所述漏电极与所述栅电极之间的第二间隙区域，并且

其中，整个所述第一间隙区域和整个所述第二间隙区域与所述层间介电层接触，并且设置在所述层间介电层与所述缓冲层之间。