KR20230064677A - 박막트랜지스터, 박막트랜지스터의 제조방법, 박막트랜지스터 어레이 기판 및 박막트랜지스터 어레이 기판의 제조방법 - Google Patents

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KR20230064677A
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electrode
layer
semiconductor layer
thin film
diffusion barrier
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KR1020210149723A
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이종찬
홍정은
김진택
김현
박정수
정웅희
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Abstract

박막트랜지스터, 박막트랜지스터의 제조방법, 박막트랜지스터 어레이 기판 및 박막트랜지스터 어레이 기판의 제조방법이 제공된다. 박막트랜지스터의 제조방법은 반도체층을 덮는 게이트절연막을 배치하는 단계 및 상기 게이트절연막을 덮는 확산방지막을 배치하는 단계 이후에, 상기 확산방지막과 상기 게이트절연막을 패터닝하여, 상기 반도체층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀 및 상기 반도체층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀을 배치하는 단계, 및 상기 확산방지막 상에, 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극과, 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극과, 상기 제2 전극홀을 통해 상기 반도체층의 상기 제2 전극영역에 연결되는 제2 전극을 배치하는 단계를 포함한다.

Description

박막트랜지스터, 박막트랜지스터의 제조방법, 박막트랜지스터 어레이 기판 및 박막트랜지스터 어레이 기판의 제조방법{THIN FILM TRANSISTOR, METHOD FOR FABRICATING THE THIN FILM TRANSISTOR, THIN FILM TRANSISTOR ARRAY SUBSTRATE, AND METHOD FOR FABRICATING THE THIN FILM TRANSISTOR ARRAY SUBSTRATE}
본 발명은 박막트랜지스터, 박막트랜지스터의 제조방법, 박막트랜지스터 어레이 기판 및 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 영상 표시를 위한 광을 방출하는 표시 패널과 표시 패널을 구동하기 위한 신호들과 전압들을 공급하는 구동부를 포함한다.
표시 패널은 상호 대향하는 한 쌍의 기판과, 한 쌍의 기판 사이에 배치되는 편광부재 또는 발광부재를 포함한다.
표시 패널에 포함된 한 쌍의 기판 중 어느 하나는 영상 표시를 구현하는 표시영역에 배열된 복수의 화소영역을 개별적으로 구동하기 위한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판일 수 있다.
박막트랜지스터 어레이 기판은 문턱전압 이상의 구동신호에 의해 턴온되는 스위칭 소자로서 복수의 박막트랜지스터를 포함할 수 있다.
박막트랜지스터는 게이트전극에 공급된 문턱전압 이상의 구동신호에 의해 채널을 발생시키는 반도체층을 포함한다.
반도체층은 산화물 반도체로 이루어질 수 있다. 이 경우, 반도체층이 절연막, 식각재료 및 마스크재료 등에 포함된 수소 및 불소 등의 도핑재료에 의해 불필요하게 도전화될 수 있다. 이에, 복수의 박막트랜지스터의 문턱전압 특성 차이가 커질 수 있다. 그로 인해, 복수의 화소영역의 휘도 특성 차이가 커져서, 표시 장치의 표시 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 반도체층의 채널영역이 불필요하게 도전화되는 것을 방지할 수 있는 박막트랜지스터, 박막트랜지스터의 제조방법, 박막트랜지스터 어레이 기판 및 박막트랜지스터 어레이 기판의 제조방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 박막트랜지스터의 제조방법은 채널영역과 상기 채널영역의 양측에 접하는 제1 전극영역 및 제2 전극영역을 포함한 반도체층을 배치하는 단계, 상기 반도체층을 덮는 게이트절연막을 배치하는 단계, 상기 게이트절연막을 덮는 확산방지막을 배치하는 단계, 상기 확산방지막 상에 패터닝마스크를 배치한 상태에서 상기 확산방지막과 상기 게이트절연막을 패터닝하여, 상기 반도체층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀 및 상기 반도체층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀을 배치하는 단계, 및 상기 확산방지막을 덮는 도전재료막을 패터닝하여, 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극과, 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극과, 상기 제2 전극홀을 통해 상기 반도체층의 상기 제2 전극영역에 연결되는 제2 전극을 배치하는 단계를 포함한다.
상기 반도체층을 배치하는 단계에서, 상기 반도체층은 산화물 반도체로 이루어질 수 있다.
상기 확산방지막은 티타늄(Ti)으로 이루어질 수 있다.
상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 제1 전극홀에 의해 노출되는 상기 반도체층의 상기 제1 전극영역의 일부, 및 상기 제2 전극홀에 의해 노출되는 상기 반도체층의 상기 제2 전극영역의 일부는 상기 확산방지막과 상기 게이트절연막의 패터닝을 위한 식각재료에 포함된 도핑재료로 도전화될 수 있다.
이와 더불어, 상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 반도체층 중 상기 제1 전극홀에 대응한 상기 제1 전극영역의 일부 및 상기 제2 전극홀에 대응한 상기 제2 전극영역의 일부를 제외한 나머지는 상기 확산방지막에 의해 상기 패터닝마스크를 이루는 마스크재료에 포함된 도핑재료로부터 차단될 수 있다.
상기 박막트랜지스터의 제조방법은 상기 게이트절연막을 배치하는 단계 이후에, 상기 반도체층 및 상기 게이트절연막에서의 수소(H) 농도를 감소시키기 위한 열처리(Annealing)를 실시하는 단계를 더 포함할 수 있다.
상기 열처리를 실시하는 단계에서, 상기 열처리는 300℃ ~ 350℃의 온도로 실시될 수 있다.
상기 박막트랜지스터의 제조방법은 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계 이후에, 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극에 기초하여 상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계를 더 포함할 수 있다. 상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계에서, 상기 반도체층 중 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극과 중첩되는 부분을 제외한 나머지는 상기 확산방지막과 상기 게이트절연막의 패터닝을 위한 식각재료에 포함된 도핑재료로 도전화될 수 있다.
상기 박막트랜지스터의 제조방법은 상기 반도체층을 배치하는 단계 이전에, 기판 상에 차광층을 배치하는 단계, 및 상기 기판 상에 상기 차광층을 덮는 버퍼막을 배치하는 단계를 더 포함할 수 있다. 상기 반도체층을 배치하는 단계에서, 상기 반도체층은 상기 버퍼막 상에 배치되고, 상기 반도체층의 상기 채널영역은 상기 차광층에 중첩할 수 있다.
상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계에서, 상기 도전재료막은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 마련될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 복수의 화소영역을 포함하는 기판 상에, 상기 복수의 화소영역 각각에 대응하는 차광층을 배치하는 단계, 상기 기판 상에 상기 차광층을 덮는 버퍼막을 배치하는 단계, 상기 버퍼막 상에 상기 복수의 화소영역 각각에 대응하고 채널영역과 상기 채널영역 양측에 접하는 제1 전극영역 및 제2 전극영역을 포함한 반도체층을 배치하는 단계, 상기 버퍼막 상에 상기 반도체층을 덮는 게이트절연막을 배치하는 단계, 상기 게이트절연막을 덮는 확산방지막을 배치하는 단계, 상기 확산방지막 상에 패터닝마스크를 배치한 상태에서 상기 확산방지막과 상기 게이트절연막을 패터닝하여, 상기 반도체층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀 및 상기 반도체층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀을 배치하는 단계, 및 상기 확산방지막을 덮는 도전재료막을 패터닝하여, 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극과, 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극과, 상기 제2 전극홀을 통해 상기 반도체층의 제2 전극영역에 연결되는 제2 전극을 배치하는 단계를 포함한다.
상기 반도체층을 배치하는 단계에서, 상기 반도체층은 산화물 반도체로 이루어질 수 있다.
상기 확산방지막을 배치하는 단계에서, 상기 확산방지막은 티타늄(Ti)로 이루어질 수 있다.
상기 차광층을 배치하는 단계에서, 상기 기판 상에 데이터라인을 더 배치하며, 상기 버퍼막을 배치하는 단계에서, 상기 버퍼막은 상기 데이터라인을 더 덮고, 상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 버퍼막을 더 패터닝하여, 상기 데이터라인의 일부에 대응하는 라인콘택홀을 더 배치할 수 있다.
상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계에서, 상기 확산방지막 상에 상기 데이터라인에 교차하는 방향으로 연장된 스캔라인을 더 배치하고, 상기 게이트전극은 상기 스캔라인의 일부로 이루어지며, 상기 제1 전극은 상기 라인콘택홀을 통해 상기 데이터라인에 연결될 수 있다.
상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 제1 전극홀에 의해 노출되는 상기 반도체층의 상기 제1 전극영역의 일부, 및 상기 제2 전극홀에 의해 노출되는 상기 반도체층의 상기 제2 전극영역의 일부는 상기 확산방지막과 상기 게이트절연막의 패터닝을 위한 식각재료에 포함된 도핑재료로 도전화될 수 있다.
이와 더불어, 상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 반도체층 중 상기 제1 전극홀에 대응한 상기 제1 전극영역의 일부 및 상기 제2 전극홀에 대응한 상기 제2 전극영역의 일부를 제외한 나머지 일부는 상기 확산방지막에 의해 상기 패터닝마스크를 이루는 마스크재료에 포함된 도핑재료로부터 차단될 수 있다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 게이트절연막을 배치하는 단계 이후에, 상기 반도체층 및 상기 게이트절연막의 수소(H) 농도를 감소시키기 위한 열처리(Annealing)를 실시하는 단계를 더 포함할 수 있다.
상기 열처리를 실시하는 단계에서, 상기 열처리는 300℃ ~ 350℃의 온도로 실시될 수 있다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계 이후에, 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극에 기초하여 상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계를 더 포함할 수 있다. 상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계에서, 상기 반도체층 중 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극과 중첩되는 부분들을 제외한 나머지는 상기 확산방지막과 상기 게이트절연막의 패터닝을 위한 식각재료에 포함된 도핑재료로 도전화될 수 있다.
상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계에서, 상기 반도체층의 상기 제2 전극영역 중 상기 차광층과 중첩되는 다른 일부가 도전화될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 박막트랜지스터는 채널영역과 상기 채널영역의 양측에 접하는 제1 전극영역 및 제2 전극영역을 포함한 반도체층, 상기 반도체층을 덮는 게이트절연막, 상기 게이트절연막을 덮는 확산방지막, 상기 반도체층의 상기 제1 전극영역의 일부에 대응하고 상기 게이트절연막과 상기 확산방지막을 관통하는 제1 전극홀, 상기 반도체층의 상기 제2 전극영역의 일부에 대응하고 상기 게이트절연막과 상기 확산방지막을 관통하는 제2 전극홀, 상기 확산방지막 상에 배치되고 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극, 상기 확산방지막 상에 배치되고 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극, 및 상기 확산방지막 상에 배치되고 상기 제2 전극홀을 통해 상기 반도체층의 상기 제2 전극영역에 연결되는 제2 전극을 포함한다.
상기 반도체층은 산화물 반도체로 이루어질 수 있다.
상기 확산방지막은 티타늄(Ti)으로 이루어질 수 있다.
상기 박막트랜지스터는 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 덮는 층간절연막을 더 포함할 수 있다.
상기 게이트전극과 상기 제1 전극 및 제2 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 마련될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 박막트랜지스터 어레이 기판은 영상 표시를 위한 복수의 화소영역 각각에 대응하는 박막트랜지스터, 상기 복수의 화소영역의 박막트랜지스터에 연결되고 제1 방향으로 연장된 스캔라인, 및 상기 복수의 화소영역의 박막트랜지스터에 연결되고 상기 제1 방향에 교차하는 제2 방향으로 연장된 데이터라인을 포함하되, 상기 복수의 화소영역의 박막트랜지스터 각각은 기판 상에 배치되는 차광층, 상기 차광층을 덮는 버퍼막 상에 배치되고, 채널영역과 상기 채널영역의 양측에 접하는 제1 전극영역 및 제2 전극영역을 포함하며 산화물 반도체로 이루어지는 반도체층, 상기 반도체층을 덮는 게이트절연막과 상기 게이트절연막을 덮는 확산방지막을 관통하고, 상기 반도체층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀, 상기 게이트절연막과 상기 확산방지막을 관통하고, 상기 반도체층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀, 상기 확산방지막 상에 배치되고 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극, 상기 확산방지막 상에 배치되고 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극, 및 상기 확산방지막 상에 배치되고 상기 제2 전극홀을 통해 상기 반도체층의 상기 제2 전극영역에 연결되는 제2 전극을 포함한다.
상기 확산방지막은 티타늄(Ti)으로 이루어질 수 있다.
상기 박막트랜지스터 어레이 기판은 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 덮는 층간절연막을 더 포함할 수 있다.
상기 반도체층 중 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극에 중첩되는 부분들을 제외한 나머지는 상기 층간절연막에 접할 수 있다.
상기 데이터라인은 상기 기판 상에 배치되고, 상기 스캔라인은 상기 확산방지막 상에 배치되며, 상기 게이트전극은 상기 스캔라인의 일부로 이루어질 수 있다.
상기 박막트랜지스터 어레이 기판은 상기 버퍼막과 상기 게이트절연막과 상기 확산방지막을 관통하고 상기 데이터라인의 일부에 대응하는 라인콘택홀을 더 포함하고, 상기 제1 전극은 상기 라인콘택홀을 통해 상기 데이터라인에 연결될 수 있다.
상기 박막트랜지스터 어레이 기판은 상기 복수의 화소영역 각각에 대응하는 스토리지 커패시터를 더 포함할 수 있다. 상기 스토리지 커패시터는 상기 반도체층의 상기 제2 전극영역과 상기 차광층 간의 중첩영역에 의해 마련될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 박막트랜지스터의 제조방법 및 박막트랜지스터 어레이 기판의 제조방법은 제1 전극과 제2 전극을 반도체층에 연결시키기 위한 제1 전극홀과 제2 전극홀을 배치하는 단계 이전에, 게이트절연막을 덮는 확산방지막을 배치하는 단계를 포함한다.
이에 따라, 제1 전극홀과 제2 전극홀의 배치를 위한 패터닝마스크와 반도체층 사이에 게이트절연막 뿐만 아니라 확산방지막이 개재되므로, 패터닝마스크를 이루는 마스크재료에 포함된 도핑재료가 반도체층의 채널영역으로 주입되는 것이 확산방지막에 의해 방지될 수 있다. 이에 따라, 게이트전극과 제1 전극과 제2 전극을 동시에 배치하기 위해, 게이트전극을 배치하기 전에 제1 전극홀 및 제2 전극홀에 대응한 패터닝마스크의 배치가 실시되더라도, 패터닝마스크에 포함된 도핑재료의 주입으로 인한 반도체층의 채널영역의 도전화가 방지될 수 있다.
그러므로, 마스크 공정 수를 감소시키면서도, 박막트랜지스터의 스위칭 신뢰도 저하가 방지될 수 있고, 박막트랜지스터의 문턱전압 특성의 변동이 방지될 수 있다.
이러한 박막트랜지스터를 구비한 박막트랜지스터 어레이 기판으로 인해, 복수의 화소영역의 박막트랜지스터 간의 문턱전압 특성 차이가 커지는 것과 그로 인해 복수의 화소영역의 휘도 특성 차이가 커지는 것이 방지될 수 있으며, 표시 장치의 표시 품질 저하가 방지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치를 보여주는 평면도이다.
도 3은 도 1의 A-A'에 대한 예시를 보여주는 개략적인 단면도이다.
도 4는 도 3의 박막트랜지스터 어레이 기판에 대한 예시를 보여주는 평면도이다.
도 5는 도 4의 어느 하나의 화소영역에 대응한 화소 구동 회로의 예시를 보여주는 등가회로도이다.
도 6은 도 5의 제2 박막트랜지스터 및 스토리지 커패시터에 대한 예시를 보여주는 평면도이다.
도 7은 도 6의 B-B'에 대한 예시를 보여주는 단면도이다.
도 8은 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 보여주는 순서도이다.
도 9 내지 도 23은 도 8의 단계 별 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치를 보여주는 평면도이다. 도 3은 도 1의 A-A'에 대한 예시를 보여주는 개략적인 단면도이다. 도 4는 도 3의 박막트랜지스터 어레이 기판에 대한 예시를 보여주는 평면도이다.
먼저, 본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(1)의 표시광이 방출되는 방향, 즉 Z축 방향을 가리킨다. 그리고, 본 명세서에서, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 박막트랜지스터 어레이 기판(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(1)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 상호 대향하는 박막트랜지스터 어레이 기판(10)과 보호기판(20)을 포함할 수 있다.
그리고, 표시 장치(1)는 박막트랜지스터 어레이 기판(10)을 구동하는 표시 구동 회로(31)와 표시 회로 보드(32)를 더 포함할 수 있다.
도 1에 상세히 도시되지 않았으나, 표시 장치(1)는 박막트랜지스터 어레이 기판(10)에 내장되거나, 또는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이에 배치되는 발광재료 또는 편광재료(미도시)를 더 포함할 수 있다.
그리고, 표시 장치(1)는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이에 배치된 발광재료 또는 편광재료를 밀봉하기 위한 봉지구조물을 더 포함할 수 있다.
박막트랜지스터 어레이 기판(10)은 표시영역에 배열된 복수의 화소영역에 대응한 발광재료 또는 편광재료를 개별적으로 구동함으로써, 각각의 휘도 또는 색상을 갖는 복수의 화소영역의 광이 박막트랜지스터 어레이 기판(10) 또는 보호기판(20)을 통해 외부로 방출될 수 있다. 이로써, 표시 장치(1)는 영상 표시 기능을 제공할 수 있다.
더불어, 표시 장치(1)는 영상 표시를 위한 광이 방출되는 표시면 중 사용자가 터치한 지점의 좌표를 검출하기 위한 터치 감지 유닛(미도시)을 더 포함할 수 있다.
터치 감지 유닛은 보호기판(20)의 일면에 부착되거나, 또는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이에 내장될 수 있다.
터치 감지 유닛은 표시면에 대응한 터치 감지 영역에 배열되고 투명 도전성 재료로 이루어지는 터치 전극(미도시)을 포함할 수 있다.
이러한 터치 감지 유닛은 터치 전극에 터치 구동 신호를 인가하는 상태에서 주기적으로 터치 전극의 정전 용량 값의 변화를 감지함으로써, 터치 입력 여부 및 터치가 입력된 지점의 좌표를 검출할 수 있다.
표시 장치(1)의 표시면은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태일 수 있다. 다만, 이는 단지 예시일 뿐이며, 표시 장치(1)의 표시면은 다양한 형태로 구현될 수 있다.
일 예로, 표시면은 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리(corner)가 소정의 곡률을 갖도록 둥글게 이루어진 형태일 수 있다. 또는, 표시면은 다각형, 원형 및 타원형 등의 형태일 수 있다.
도 1은 박막트랜지스터 어레이 기판(10)이 평판 형태인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 즉, 박막트랜지스터 어레이 기판(10)은 Y축 방향의 양단이 구부러진 형태일 수 있다. 또는, 박막트랜지스터 어레이 기판(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 마련될 수 있다.
보호기판(20)은 박막트랜지스터 어레이 기판(10)에 대향 합착될 수 있다.
보호기판(20)은 외부의 물리적, 전기적 충격에 방어하기 위한 강성을 제공하는 수단일 수 있다. 보호기판(20)은 절연성 및 강성을 갖는 투명한 재료로 이루어질 수 있다.
표시 구동 회로(31)는 박막트랜지스터 어레이 기판(10)을 구동하기 위한 신호들과 전압들을 출력한다.
예를 들어, 표시 구동 회로(31)는 박막트랜지스터 어레이 기판(10)의 데이터 라인(도 4의 DL)에 데이터 신호를 공급하고, 박막트랜지스터 어레이 기판(10)의 제1 구동전원라인(도 4의 VDL)에 제1 구동전원을 공급할 수 있다. 그리고, 표시 구동 회로(31)는 박막트랜지스터 어레이 기판(10)에 내장된 스캔 구동부(도 4의 33)에 스캔 제어 신호를 공급할 수 있다.
표시 구동 회로(31)는 집적 회로(integrated circuit, IC)로 마련될 수 있다.
표시 구동 회로(31)의 집적 회로 칩은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 박막트랜지스터 어레이 기판(10)에 직접 실장될 수 있다. 이 경우, 도 2의 도시와 같이, 표시 구동 회로(31)의 집적 회로 칩은 박막트랜지스터 어레이 기판(10) 중 보호기판(20)으로 덮이지 않는 영역에 배치될 수 있다.
또는, 표시 구동 회로(31)의 집적 회로 칩은 표시 회로 보드(32)에 실장될 수도 있다.
표시 회로 보드(32)는 이방성 도전 필름(anisotropic conductive film)을 포함할 수 있다. 표시 회로 보드(32)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 회로 보드(32)는 박막트랜지스터 어레이 기판(10)의 전극 패드들에 부착될 수 있다. 이로 인해, 표시 회로 보드(32)의 리드 라인들이 박막트랜지스터 어레이 기판(10)의 전극 패드들에 전기적으로 연결될 수 있다.
도 3을 참조하면, 표시 장치(1)가 유기 발광 표시 장치인 경우, 박막트랜지스터 어레이 기판(10)은 표시영역(도 4의 DA)을 포함하는 기판(11), 기판(11) 상에 배치되고 복수의 박막트랜지스터(도 5의 TFT1, TFT2)를 포함하는 회로 어레이(12) 및 회로 어레이(12) 상에 배치되고 복수의 발광소자(도 5의 EMD)를 포함하는 발광 어레이(13)를 포함할 수 있다.
표시 장치(1)는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이의 가장자리에 배치되고 박막트랜지스터 어레이 기판(10)과 보호기판(20)을 합착시키는 실링층(30)을 더 포함할 수 있다.
그리고, 표시 장치(1)는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이를 메우는 충진층(미도시)을 더 포함할 수도 있다.
도 4를 참조하면, 박막트랜지스터 어레이 기판(10)은 영상 표시를 위한 광을 방출하는 표시영역(DA: Display Area)과, 표시영역(DA)의 주변인 비표시영역(NDA: Non Display Area)을 포함할 수 있다. 비표시영역(NDA)은 표시영역(DA)의 가장자리부터 기판(도 3의 11)의 가장자리까지의 영역으로 지시될 수 있다.
박막트랜지스터 어레이 기판(10)은 표시영역(DA)에 종횡방향으로 매트릭스 배열되는 복수의 화소영역(PX: PIXEL)을 포함한다. 복수의 화소영역(PX) 각각은 개별적인 휘도를 표시하는 단위 영역일 수 있다.
비표시영역(NDA)은 기판(11)의 가장자리에 인접하게 배치된 표시 전극 패드 영역(DPA: Display electrode Pad Area)을 포함할 수 있다. 박막트랜지스터 어레이 기판(10)은 비표시영역(NDA)의 표시 전극 패드 영역(DPA)에 배치되는 표시 전극 패드(DP: Display electrode Pad)를 더 포함할 수 있다.
표시 회로 보드(도 1, 도 2의 32)는 박막트랜지스터 어레이 기판(10)의 표시 전극 패드 영역(DPA)에 부착되고 표시 전극 패드(DP)에 전기적으로 연결될 수 있다.
박막트랜지스터 어레이 기판(10)은 표시영역(DA)에 배치되고 복수의 화소영역(PX)에 신호 또는 전원을 공급하는 배선들을 더 포함한다. 박막트랜지스터 어레이 기판(10)의 배선들은 스캔라인(SL: Scan Line), 데이터라인(DL: Data Line) 및 제1 구동전원라인(VDL: VDD Line)을 포함할 수 있다.
스캔라인(SL)은 좌우방향(X 방향)으로 배치될 수 있다.
데이터라인(DL)은 상하방향(Y 방향)으로 배치될 수 있다.
제1 구동전원라인(VDL)은 좌우방향(X 방향) 및 상하방향(Y 방향) 중 적어도 하나로 배치될 수 있다. 일 예로, 제1 구동전원라인(VDL)은 데이터라인(DL)과 같이 상하방향(Y 방향)으로 배치될 수 있다.
스캔라인(SL)은 어느 하나의 좌우방향(X 방향)으로 배열된 화소영역들에, 데이터신호를 기록할 화소영역으로 선택하기 위한 스캔신호를 공급한다.
스캔라인(SL)은 박막트랜지스터 어레이 기판(10)의 비표시영역(NDA) 중 일부에 배치된 스캔구동부(33)에 연결될 수 있다.
스캔구동부(33)는 적어도 하나의 스캔제어라인(SCL: Scan Control Line)을 통해 표시 구동 회로(31)로부터 스캔 제어 신호를 입력 받을 수 있다.
스캔구동부(33)는 스캔 제어 신호에 기초하여, 영상 표시를 위한 각 프레임 기간 동안 표시영역(DA)에 배열된 복수의 스캔라인(SL)에 순차적으로 스캔신호를 공급할 수 있다.
도 4의 도시에 따르면, 스캔구동부(33)는 표시영역(DA)의 좌측에 인접한 비표시영역(NDA)의 일부에 배치된다. 그러나, 이는 단지 예시일 뿐이며, 스캔구동부(33)는 표시영역(DA)의 우측에 인접한 비표시영역(NDA)의 다른 일부에 배치될 수 있다. 또는, 스캔구동부(33)는 표시영역(DA)의 좌우방향의 양측에 배치될 수도 있다.
데이터라인(DL)은 어느 하나의 상하방향(Y 방향)으로 배열된 화소영역들에 연결되고 각 화소영역의 휘도에 대응하는 데이터신호를 공급한다.
데이터라인(DL)은 표시 구동 회로(31)에 연결되고, 표시 구동 회로(31)는 스캔신호가 공급된 화소영역들 각각의 데이터신호를 데이터라인(DL)에 공급할 수 있다.
표시 구동 회로(31)는 데이터 연결 라인(DLL: Data Link Line)을 통해 표시 전극 패드(DP)에 연결되고, 표시 전극 패드(DP)에 접속된 표시 회로 보드(32)로부터 디지털 비디오 데이터 및 타이밍 신호들을 입력 받을 수 있다.
제1 구동전원라인(VDL)은 발광소자(도 5의 EMD)의 구동을 위한 제1 구동전원을 공급한다.
제1 구동전원라인(VDL)은 표시 구동 회로(31) 또는 표시 회로 보드(32)로부터 제1 구동전원을 입력 받을 수 있다.
복수의 화소영역(PX) 각각은 스캔라인(SL), 데이터라인(DL) 및 제1 구동전원라인(VDL) 등을 통해 공급되는 신호들과 전원에 기초하여 발광소자(EMD)에 구동전류를 공급하는 화소 구동 회로를 포함한다.
도 5는 도 4의 어느 하나의 화소영역에 대응한 화소 구동 회로의 예시를 보여주는 등가회로도이다.
도 5를 참조하면, 각 화소영역(도 4의 PX)은 발광소자(EMD), 제1 박막트랜지스터(TFT1), 제2 박막트랜지스터(TFT2) 및 스토리지 커패시터(CST)를 포함할 수 있다.
발광소자(EMD)는 유기발광재료로 이루어진 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있다. 또는, 발광소자(EMD)는 광전변환재료로 이루어진 발광층을 포함할 수도 있다.
제1 박막트랜지스터(TFT1)는 제1 구동전원라인(VDL)과 제2 구동전원라인(VSL) 사이에 발광소자(EMD)와 직렬로 연결된다. 제2 구동전원라인(VSL)은 제1 구동전원라인(VSL)에 의한 제1 구동전원보다 낮은 전압 레벨의 제2 구동전원을 공급하는 라인일 수 있다.
일 예로, 발광소자(EMD)의 애노드전극은 제1 박막트랜지스터(TFT1)의 드레인전극에 연결되고, 발광소자(EMD)의 캐소드전극은 제2 구동전원라인(VSL)에 연결될 수 있다.
그리고, 제1 박막트랜지스터(TFT1)의 소스전극은 제1 구동전원라인(VDL)에 연결될 수 있다.
다만, 소스전극과 드레인전극의 연결 노드는 제1 박막트랜지스터(TFT1)의 구조 타입에 따라, 예시와 반대로 변경될 수 있다.
스토리지 커패시터(CST)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 배치된다. 제1 노드(ND1)는 제1 박막트랜지스터(TFT1)의 게이트전극과 제2 박막트랜지스터(TFT2) 사이의 접점이다. 제2 노드(ND2)는 제1 박막트랜지스터(TFT1)와 발광소자(EMD) 사이의 접점이다.
제2 박막트랜지스터(TFT2)는 데이터라인(DL)과 제1 노드(ND1) 사이에 배치되고 스캔라인(SL)의 스캔신호에 기초하여 턴온된다. 제2 박막트랜지스터(TFT2)가 스캔라인(SL)의 스캔신호에 의해 턴온되면, 데이터라인(DL)의 데이터신호가 제2 박막트랜지스터(TFT2)를 통해, 제1 노드(ND1), 즉 스토리지 커패시터(CST) 및 제1 박막트랜지스터(TFT1)의 게이트전극으로 공급된다.
제1 박막트랜지스터(TFT1)는 제1 구동전원라인의 전압과 제1 노드(ND1)의 전압 사이의 전압차에 대응하는 크기의 구동전류를, 제1 구동전원라인(VDL)과 제2 구동전원라인(VSL) 사이에 발생시킨다. 이때, 발광소자(EMD)는 제1 박막트랜지스터(TFT1)에 의한 구동전류에 대응하는 휘도의 광을 방출한다.
한편, 도 5는 복수의 화소영역(PX) 각각의 화소 구동 회로가 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2)를 포함한 2T1C 구조인 것을 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 본 발명에 따른 화소 구동 회로는 2T1C에 국한되지 않으며, 도 5의 도시와 상이한 다양한 구조로 이루어질 수 있다. 일 예로, 화소 구동 회로는 제2 노드(ND2)의 보상 또는 센싱을 위한 박막트랜지스터를 더 포함하는 구조일 수 있다.
또한, 도 5는 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2)가 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어진 것을 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2) 중 적어도 하나는 P 타입 MOSFET일 수 있다.
도 6은 도 5의 제2 박막트랜지스터 및 스토리지 커패시터에 대한 예시를 보여주는 평면도이다. 도 7은 도 6의 B-B'에 대한 예시를 보여주는 단면도이다.
도 6을 참조하면, 일 실시예에 따른 박막트랜지스터 어레이 기판(10)의 회로 어레이(12)는 제1 방향(도 6의 좌우방향)으로 연장되는 스캔라인(SL)과, 제1 방향에 교차하는 제2 방향(도 6의 상하방향)으로 연장되는 데이터라인(DL)과, 복수의 화소영역(PX) 각각에 대응한 제1 박막트랜지스터(도 5의 TFT1), 제2 박막트랜지스터(TFT2) 및 스토리지 커패시터(CST)를 포함한다.
제2 박막트랜지스터(TFT2)는 데이터라인(DL)과 제1 박막트랜지스터(TFT1)의 게이트전극 사이에 연결되고, 스캔라인(SL)에 연결되는 게이트전극(GE)을 포함한다.
스토리지 커패시터(CST) 중 일 전극은 제1 박막트랜지스터(TFT1)의 게이트전극에 연결되고 다른 일 전극은 발광소자(도 5의 EMD)에 연결된다.
제2 박막트랜지스터(TFT2)는 차광층(LSP: Light Shielding Pattern), 차광층(LSL)과 상호 적어도 일부 중첩되는 반도체층(SEL: Semiconductor Layer), 반도체층(SEL)의 채널영역(도 7의 CA: Channel Area)에 중첩되는 게이트전극(GE: Gate Electrode), 반도체층(SEL)의 채널영역(CA)의 일측에 접하는 제1 전극영역(도 7의 SDA1: Source/Drain Area)의 일부에 대응하는 제1 전극홀(EH1), 반도체층(SEL)의 채널영역(CA)의 다른 일측에 접하는 제2 전극영역(도 7의 SDA2)의 일부에 대응하는 제2 전극홀(EH2), 반도체층(SEL)의 제1 전극영역(SDA1)과 데이터라인(DL) 사이를 잇고 제1 전극홀(EH1)을 통해 반도체층(SEL)의 제1 전극영역(SDA1)에 연결되는 제1 전극(SDE1: Source/Drain Electrode), 및 제1 전극(SDE1)으로부터 이격되고 제2 전극홀(EH2)을 통해 반도체층(SEL)의 제2 전극영역(SDA2)에 연결되는 제2 전극(SDE2)을 포함한다.
제1 전극(SDE1)은 데이터라인(DL)의 일부에 대응한 라인콘택홀(LCH: Line Contact Hole)을 통해 데이터라인(DL)에 연결될 수 있다.
도 5의 도시를 참조하면, 제2 박막트랜지스터(TFT2)의 제2 전극(SDE2)은 제1 박막트랜지스터(TFT1)의 게이트전극에 연결된다.
그리고, 제1 박막트랜지스터(TFT1)는 제2 박막트랜지스터(TFT2)에 연결되는 게이트전극(미도시), 제1 구동전원라인(VDL)에 연결되는 제1 전극(미도시) 및 발광소자(EMD)에 연결되는 제2 전극을 포함한다.
여기서, 차광층(LSL)은 제1 박막트랜지스터(TFT1)의 제2 전극에 연결되고 제2 박막트랜지스터(TFT2)의 반도체층(SEL)의 제2 전극영역(SDA2)에 중첩됨으로써, 스토리지 커패시터(CST)의 전극으로 기능할 수 있다.
도 6은 제2 박막트랜지스터(TFT2)의 반도체층(SEL)과 중첩되는 차광층(LSL)을 도시하고 있으나, 이는 단지 예시일 뿐이며, 차광층(LSL)은 도 6의 도시와 달리, 제1 박막트랜지스터(TFT1)를 이루는 반도체층(미도시), 게이트전극(미도시), 제1 및 제2 전극(미도시) 중 적어도 하나에도 중첩되도록 연장된 형태일 수 있다.
제2 박막트랜지스터(TFT2)의 반도체층(SEL)의 제2 전극영역(SDE2) 중 제2 박막트랜지스터(TFT2)의 제2 전극(SDE2)과 중첩되지 않는 다른 일부는 차광층(LSL)과 중첩될 수 있다. 그리고, 제2 박막트랜지스터(TFT2)의 반도체층(SEL)의 제2 전극영역(SDE2)과 차광층(LSL)이 상호 중첩하는 영역에 의해, 스토리지 커패시터(CST)가 마련될 수 있다.
제2 박막트랜지스터(TFT2)의 게이트전극(GE)은 스캔라인(SL)의 일부로 이루어질 수 있다.
도 7을 참조하면, 일 실시예에 따른 박막트랜지스터 어레이 기판(10)은 영상 표시를 위한 복수의 화소영역(PX)을 포함하고, 복수의 화소영역(PX)에 각각 대응하는 박막트랜지스터(즉, 도 5의 TFT1, TFT2), 복수의 화소영역(PX)의 박막트랜지스터(즉, 도 5의 TFT2)에 연결되고 제1 방향으로 연장된 스캔라인(도 5, 도 6의 SL), 복수의 화소영역(PX)의 박막트랜지스터(즉, 도 5의 TFT2)에 연결되고 제1 방향에 교차하는 제2 방향으로 연장된 데이터라인(DL)을 포함한다.
복수의 화소영역(PX) 각각의 제2 박막트랜지스터(TFT2)는 채널영역(CA)과 채널영역(CA)의 양측에 접하는 제1 전극영역(SDA1) 및 제2 전극영역(SDA2)을 포함한 반도체층(SEL), 반도체층(SEL)을 덮는 게이트절연막(122), 게이트절연막(122)을 덮는 확산방지막(123), 게이트절연막(122)과 확산방지막(123)을 관통하고 반도체층(SEL)의 제1 전극영역(SDA1)의 일부에 대응하는 제1 전극홀(EH1), 게이트절연막(122)과 확산방지막(123)을 관통하고 반도체층(SEL)의 제2 전극영역(SDA2)의 일부에 대응하는 제2 전극홀(EH2), 확산방지막(123) 상에 배치되고 반도체층(SEL)의 채널영역(CA)에 중첩하는 게이트전극(GE), 확산방지막(123) 상에 배치되고 제1 전극홀(EH1)을 통해 반도체층(SEL)의 제1 전극영역(SDA1)에 연결되는 제1 전극(SDE1), 및 확산방지막(123) 상에 배치되고 제2 전극홀(EH2)을 통해 반도체층(SEL)의 제2 전극영역(SDA2)에 연결되는 제2 전극(SDE2)을 포함한다.
그리고, 제2 박막트랜지스터(TFT2)는 기판(11) 상에 배치되는 차광층(LSL)을 더 포함할 수 있다. 이때, 반도체층(SEL)은 차광층(LSL)을 덮는 버퍼막(121) 상에 배치된다.
스캔라인(도 6의 SL)은 게이트전극(GE)과 같이 확산방지막(123) 상에 배치될 수 있다. 이 경우, 게이트전극(GE)은 스캔라인(SL)의 일부로 이루어질 수 있다. 또는, 게이트전극(GE)은 스캔라인(SL)에서 분기된 패턴의 일부로 이루어질 수도 있다.
스캔라인(SL)이 게이트전극(GE)과 동일층에 배치되는 경우, 데이터라인(DL)은 제1 전극(SDE1)과 동일층에 배치되지 않으며, 제1 전극(SDE1)은 라인콘택홀(LCH)을 통해 데이터라인(DL)에 연결된다.
즉, 제1 전극(SDE1)은 게이트전극(GE)과 동일층에 배치되고, 스캔라인(SL)과 데이터라인(도 6의 DL)은 상호 교차하는 방향으로 연장되므로, 데이터라인(DL)과 스캔라인(SL) 간의 절연을 위해, 데이터라인(DL)은 제1 전극(SDE1)과 동일층에 배치되지 않는다.
일 예로, 데이터라인(DL)은 차광층(LSL)과 같이, 기판(11) 상에 배치되고 버퍼막(121)으로 덮일 수 있다. 이 경우, 데이터라인(DL)과 제1 전극(SDE1) 간의 연결을 위한 라인콘택홀(LCH)은 버퍼막(121), 게이트절연막(122) 및 확산방지막(123)을 관통한다.
기판(11)은 영상 표시를 위한 복수의 화소영역(PX)을 포함한다. 달리 설명하면, 기판(11)은 복수의 화소영역(PX)이 배열된 표시영역(도 4의 DA)과 표시영역(DA)의 주변인 비표시영역(도 4의 NDA)을 포함한다.
기판(11)은 절연 재료로 마련될 수 있다. 일 예로, 기판(11)은 유리, 석영, 고분자 수지 등의 절연 재료로 이루어질 수 있다. 여기서, 고분자 수지의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CTA), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다.
박막트랜지스터 어레이 기판(10)에 구비된 회로 어레이(12) 및 발광 어레이(13) 등을 견고하게 지지하기 위해 기판(11)은 리지드(RIGID: 강성)으로 마련될 수 있다.
또는, 표시 장치(1)의 용이한 변형을 위해 기판(11)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등의 변형이 용이한 플렉시블(flexible)하고 연성인 절연 재료로 이루어질 수 있다.
또는, 기판(11)은 금속 재료로 이루어질 수도 있다.
차광층(LSL)은 도전성의 차광재료로 이루어질 수 있다. 일 예로, 차광층(LSL)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li) 및 칼슘(Ca) 등과 같은 금속재료로 이루어질 수 있다.
버퍼막(121)은 기판(11)에 전체적으로 배치되며, 기판(11) 상의 차광층(LSL) 및 데이터라인(DL)을 덮는다.
버퍼막(121)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나의 단일층 또는 다중층으로 이루어질 수 있다.
반도체층(SEL)은 산화물 반도체로 이루어진다. 여기서, 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속과 산소(O)를 포함한다. 일 예로, 반도체층(SEL)은 IGZO(In-Ga-Zn-O)로 이루어질 수 있다.
반도체층(SEL)은 채널영역(CA)과 채널영역(CA)의 양측에 접하는 제1 전극영역(SDA1) 및 제2 전극영역(SDA2)을 포함한 형태로 이루어진다.
채널영역(CA)에서는 제1 전극영역(SDA1) 및 제2 전극영역(SDA2) 중 적어도 어느 하나와 채널영역(CA) 사이의 전압차에 기초하여 캐리어가 이동되는 채널이 발생된다.
제1 전극영역(SDA1) 및 제2 전극영역(SDA2) 각각의 일부는 도핑재료에 의해 도전화될 수 있다.
게이트절연막(122)은 버퍼막(121) 상의 반도체층(SEL)을 덮는다.
게이트절연막(122)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트절연막(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
확산방지막(123)은 게이트절연막(122) 상에 배치된다.
확산방지막(123)은 게이트절연막(122) 상에 배치되는 마스크재료, 도전성 재료 및 절연성 재료 등에 포함된 수소 및 불소 등의 도핑재료가 반도체층(SEL)으로 공급되는 것을 차단하기 위한 것이다.
확산방지막(123)은 티타늄(Ti)으로 이루어질 수 있다. 그리고, 확산방지막(123)은 150Å 이상의 두께로 배치될 수 있다.
이러한 확산방지막(123)에 의해, 게이트절연막(122) 상에 배치된 도핑재료가 반도체층(SEL), 특히 반도체층(SEL)의 채널영역(CA)으로 주입되는 것이 방지될 수 있다. 즉, 반도체층(SEL)을 배치하는 공정 이후에 실시되는 공정들에 따른 도핑재료가 반도체층(SEL)의 채널영역(CA)에 주입되는 것이 방지될 수 있다. 이로써, 반도체층(SEL)의 채널영역(CA)의 도전화가 방지될 수 있으므로, 복수의 화소영역(PX)의 박막트랜지스터의 문턱전압 특성 차이가 커지는 것이 방지될 수 있다.
제1 전극홀(EH1)은 게이트절연막(122)과 확산방지막(123)을 관통하고 반도체층(SEL)의 제1 전극영역(SDA1) 중 일부를 노출시킨다. 그리고, 반도체층(SEL)의 제1 전극영역(SDA1) 중 제1 전극홀(EH1)에 대응한 일부는 도핑재료의 주입으로 도전화된다.
제2 전극홀(EH2)은 게이트절연막(122)과 확산방지막(123)을 관통하고 반도체층(SEL)의 제2 전극영역(SDA2) 중 일부를 노출시킨다. 그리고, 반도체층(SEL)의 제2 전극영역(SDA2) 중 제2 전극홀(EH2)에 대응한 일부는 도핑재료의 주입으로 도전화된다.
즉, 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 공정이 실시되는 동안, 제1 전극홀(EH1) 및 제2 전극홀(EH2)의 배치가 완료되면, 반도체층(SEL)의 제1 전극영역(SDA1) 중 제1 전극홀(EH1)에 대응한 일부 및 반도체층(SEL)의 제2 전극영역(SDA2) 중 제2 전극홀(EH2)에 대응한 일부는 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 통해 게이트절연막(122)과 확산방지막(123)의 패터닝을 위한 식각재료에 노출된다. 이때, 반도체층(SEL)의 제1 전극영역(SDA1) 중 제1 전극홀(EH1)에 대응한 일부 및 반도체층(SEL)의 제2 전극영역(SDA2) 중 제2 전극홀(EH2)에 대응한 일부는 식각재료에 포함된 수소(H) 또는 불소(F) 등의 도핑재료에 의해 도전화된다.
게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)은 동일층에 배치되고 동일 재료로 이루어지며 상호 이격된다.
게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다. 일 예로, 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)은 몰리브덴(Mo)의 단일층, 몰리브덴(Mo)/티타늄(Ti)의 이중층, 티타늄(Ti)/구리(Cu)의 이중층 및 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 삼중층 중 어느 하나로 이루어질 수 있다.
즉, 게이트전극(GE)은 확산방지막(123) 상에 배치되고 반도체층(SEL)의 채널영역(CA)에 중첩한다.
제1 전극(SDE1)은 확산방지막(123) 상에 배치되고 게이트전극(GE)으로부터 이격된다. 제1 전극(SDE1)은 제1 전극홀(EH1)을 통해 반도체층(SEL)의 제1 전극영역(SDA1)에 전기적으로 연결된다.
그리고, 제1 전극(SDE1)은 데이터라인(DL)의 일부와 중첩되기까지 연장된다.
데이터라인(DL)의 일부는 확산방지막(123), 게이트절연막(122) 및 버퍼막(121)을 관통하는 라인콘택홀(LCH)에 의해 노출된다. 이에, 제1 전극(SDE1)은 라인콘택홀(LCH)을 통해 데이터라인(DL)에 연결될 수 있다.
제2 전극(SDE2)은 확산방지막(123) 상에 배치되고 게이트전극(GE) 및 제1 전극(SDE1) 각각으로부터 이격된다. 제2 전극(SDE2)은 제2 전극홀(EH2)을 통해 반도체층(SEL)의 제2 전극영역(SDA2)에 전기적으로 연결된다.
더불어, 반도체층(SEL)의 제2 전극영역(SDA2)의 다른 일부는 제2 전극(SDE2)과 중첩되지 않고 차광층(LSL)과 중첩될 수 있다. 이러한 반도체층(SEL)의 제2 전극영역(SDA2)과 차광층(LSL)이 상호 중첩되는 영역에 의해, 스토리지 커패시터(CST)가 마련될 수 있다.
반도체층(SEL) 중 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)과 중첩되는 부분들을 제외한 나머지에 대응한 게이트절연막(122) 및 확산방지막(123)은 제거될 수 있다. 이에, 반도체층(SEL) 중 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)과 중첩되는 부분들을 제외한 나머지는 게이트절연막(122) 및 확산방지막(123)의 제거를 위한 식각재료에 노출되어, 도전화될 수 있다.
이에, 반도체층(SEL)의 제2 전극영역(SDA2) 중 차광층(LSL)에 중첩되는 다른 일부는 확산방지막(123)과 게이트절연막(122)의 제거를 위한 식각재료에 노출되어 도전화될 수 있다.
박막트랜지스터 어레이 기판(10)은 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)을 덮는 층간절연막(124)을 더 포함할 수 있다.
층간절연막(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질로 이루어질 수 있다.
또는, 층간절연막(124)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene: BCB) 등의 유기 절연 물질로 이루어질 수 있다.
또는, 층간절연막(124)은 서로 다른 재료의 절연재료층들의 적층구조로 이루어질 수도 있다.
반도체층(SEL) 중 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)과 중첩되는 부분들을 제외한 나머지는 게이트절연막(122) 및 확산방지막(123)으로 덮이지 않으므로, 층간절연막(124)에 접한다.
한편, 박막트랜지스터 어레이 기판(10)에 구비되는 제1 박막트랜지스터(도 5의 TFT1)는 게이트전극(미도시)이 제2 박막트랜지스터(TFT2)의 제2 전극(SDE2)에 이어지는 패턴인 점과, 제1 전극(SDE1)이 제1 구동전원라인(도 5의 VDL)에 연결되는 점과, 제2 전극(SDE2)이 발광소자(도 5의 EMD)의 애노드전극에 연결되는 점을 제외하면, 도 7에 도시된 제2 박막트랜지스터(TFT2)와 동일한 단면 구조를 가지므로, 이하에서 중복 설명을 생략한다.
이상과 같이, 일 실시예에 따른 박막트랜지스터 어레이 기판(10)에 구비된 제2 박막트랜지스터(TFT2)는 게이트전극(GE)과 동일층에 배치되는 제1 전극(SDE1) 및 제2 전극(SDE2)을 포함한다. 이에 따라, 박막트랜지스터의 배치를 위한 마스크 공정 수가 감소될 수 있다.
또한, 일 실시예에 따른 박막트랜지스터 어레이 기판(10)에 구비된 제2 박막트랜지스터(TFT2)는 게이트절연막(122) 상에 배치된 확산방지막(123)을 포함한다. 확산방지막(123)은 절연재료, 식각재료 및 마스크재료 등에 포함된 수소(H) 및 불소(F) 등의 도핑재료를 차단하므로, 반도체층(SEL)의 채널영역(CA)이 도전화되는 것이 방지될 수 있다.
특히, 제1 전극(SDE1) 및 제2 전극(SDE2)이 게이트전극(GE)과 동일층에 배치됨에 따라, 게이트전극(GE)을 배치하기 전에, 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치한다. 이때, 제1 전극홀(EH1) 및 제2 전극홀(EH2)의 배치를 위한 패터닝마스크(미도시)와 게이트절연막(122) 사이에 확산방지막(123)이 개재됨으로써, 패터닝마스크에 포함된 도핑재료에 의해 반도체층(SEL)의 채널영역(CA)이 도전화되는 것이 방지될 수 있다.
이로써, 복수의 화소영역(PX)의 박막트랜지스터의 문턱전압 특성의 균일도가 향상될 수 있으므로, 복수의 화소영역(PX)의 휘도 특성의 균일도가 향상될 수 있으며, 표시 장치(1)의 표시 품질이 개선될 수 있다.
도 8은 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 보여주는 순서도이다. 도 9 내지 도 23은 도 8의 단계 별 공정도이다.
도 8을 참조하면, 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 반도체층(SEL)을 배치하는 단계(S30), 반도체층(SEL)을 덮는 게이트절연막(122)을 배치하는 단계(S40), 게이트절연막(122)을 덮는 확산방지막(123)을 배치하는 단계(S60), 게이트절연막(122)과 확산방지막(123)을 관통하는 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70), 및 확산방지막(123) 상에 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)을 배치하는 단계(S80)를 포함한다.
그리고, 박막트랜지스터 어레이 기판의 제조방법은 반도체층(SEL)을 배치하는 단계(S30) 이전에, 기판(11) 상에 차광층(LSL)을 배치하는 단계(S10), 및 기판(11) 상에 차광층(LSL)을 덮는 버퍼막(121)을 배치하는 단계(S20)를 더 포함할 수 있다.
그리고, 박막트랜지스터 어레이 기판의 제조방법은 게이트절연막(122)을 배치하는 단계(S40) 이후에, 반도체층(SEL) 및 게이트절연막(122)에서의 수소(H) 농도를 감소시키기 위한 열처리(Annealing)를 실시하는 단계(S50)를 더 포함할 수 있다.
그리고, 박막트랜지스터 어레이 기판의 제조방법은 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)을 배치하는 단계(S80) 이후에, 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)에 기초하여 확산방지막(123)과 게이트절연막(122)을 추가적으로 패터닝하는 단계(S90)를 더 포함할 수 있다.
도 9 및 도 10을 참조하면, 기판(11) 상에 차광층(LSL)을 배치하는 단계(S10)가 실시된다. 이때, 차광층(LSL)을 배치하는 단계(S10)에서, 상하방향으로 연장되는 데이터라인(DL)이 기판(11) 상에 더 배치될 수 있다.
기판(11)은 복수의 화소영역(PX)을 포함하고, 차광층(LSL)은 복수의 화소영역(PX) 각각에 대응한다. 일 예로, 차광층(LSL)은 박막트랜지스터 어레이 기판(10)에 포함된 복수의 박막트랜지스터(즉, 도 5의 TFT1, TFT2) 각각에 대응될 수 있다. 또는, 차광층(LSL)은 차광층(LSL)과 동일층에 배치된 패턴, 즉 데이터라인(DL)으로부터 이격되는 범위 내에서, 둘 이상의 박막트랜지스터들에 대응될 수도 있다.
차광층(LSL)은 도전성 및 차광성을 갖는 재료로 이루어질 수 있다.
도 11을 참조하면, 기판(11) 상에 차광층(LSL)을 덮는 버퍼막(121)을 배치하는 단계(S20)가 실시된다.
버퍼막(121)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나의 단일층 또는 다중층으로 이루어질 수 있다.
도 12 및 도 13을 참조하면, 버퍼막(121) 상에 반도체층(SEL)을 배치하는 단계(S30)가 실시된다.
반도체층(SEL)은 산화물 반도체로 이루어진다. 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속과 산소(O)를 포함한다. 일 예로, 반도체층(SEL)은 IGZO(In-Ga-Zn-O)로 이루어질 수 있다.
반도체층(SEL)은 박막트랜지스터 어레이 기판(10)에 포함된 복수의 박막트랜지스터(즉, 도 5의 TFT1, TFT2) 각각에 대응될 수 있다.
반도체층(SEL)은 채널영역(CA)과 채널영역(CA)의 양측에 접하는 제1 전극영역(SDA1) 및 제2 전극영역(SDA2)을 포함하는 형태로 이루어진다.
도 14를 참조하면, 버퍼막(121) 상에 반도체층(SEL)을 덮는 게이트절연막(122)을 배치하는 단계(S40)가 실시된다.
게이트절연막(122)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트절연막(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
도 15를 참조하면, 게이트절연막(122) 및 반도체층(SEL)에서의 탈수소를 위한 열처리(HEAT: Annealing) 단계(S50)가 실시된다.
이때, 열처리를 실시하는 단계(S50)에서, 열처리는 게이트절연막(122) 및 반도체층(SEL)에서의 수소(H) 농도를 감소시킬 수 있도록, 300℃ ~ 350℃의 온도로 실시될 수 있다. 이와 같이 하면, 반도체층(SEL)의 수소(H) 및 반도체층(SEL)으로 주입될 수 있는 게이트절연막(122)의 수소(H)가 일부 제거될 수 있으므로, 반도체층(SEL)의 반도체 특성이 개선됨으로써, 반도체층(SEL)의 채널영역(CA)에서의 이동도(Mobility)가 개선될 수 있다.
도 16을 참조하면, 게이트절연막(122)을 덮는 확산방지막(123)을 배치하는 단계(S60)가 실시된다.
확산방지막(123)이 배치됨으로 인해, 이후에 실시될 공정에서 사용되는 마스크재료, 절연 재료 및 식각재료 등에 포함된 수소(H) 및 불소(F) 등의 도핑재료가 반도체층(SEL)의 채널영역(CA)으로 주입되는 것이 방지될 수 있다. 이로써, 반도체층(SEL)의 채널영역(CA)의 반도체 특성이 유지될 수 있으므로, 스위칭 소자로 마련되는 박막트랜지스터의 신뢰도 저하가 방지될 수 있고, 박막트랜지스터들의 문턱전압 특성 차이가 커지는 것이 방지될 수 있다.
더불어, 이후에 실시되는 공정에서 사용되는 마스크재료, 절연 재료 및 식각재료 등이 도핑재료를 포함하지 않는 것으로 한정될 필요가 없고, 고온 환경에서의 공정도 실시될 수 있으므로, 공정의 효율성 저하가 방지될 수 있다.
확산방지막(123)은 도핑재료의 차단을 위해 티타늄(Ti)의 단일층으로 이루어질 수 있다.
그리고, 확산방지막(123)은 도핑재료의 차단을 위해 150Å 이상의 두께로 이루어질 수 있다.
도 17 및 도 18을 참조하면, 게이트절연막(122)과 확산방지막(123)을 패터닝하여 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70)가 실시된다.
제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70)는 확산방지막(123) 상에 제1 패터닝마스크(301)를 배치한 상태에서, 게이트절연막(122)과 확산방지막(123)을 패터닝하는 공정일 수 있다.
제1 패터닝마스크(301)는 포토레지스트재료로 이루어지고, 반도체층(SEL)의 제1 전극영역(SDA1)과 제2 전극영역(SDA2) 각각의 일부에 대응한 개구부들을 포함할 수 있다. 이에 따라, 제1 패터닝마스크(301)의 개구부들을 통해 식각재료에 노출된 확산방지막(123)과 게이트절연막(122)이 제거됨으로써, 제1 전극홀(EH1) 및 제2 전극홀(EH2)이 마련될 수 있다.
제1 전극홀(EH1)은 게이트절연막(122)과 확산방지막(123)을 관통하고 반도체층(SEL)의 제1 전극영역(SDA1) 중 일부에 대응한다. 이로써, 반도체층(SEL)의 제1 전극영역(SDA1)의 일부는 제1 전극홀(EH1)에 의해 노출된다.
그리고, 반도체층(SEL)의 제1 전극영역(SDA1) 중 제1 전극홀(EH1)에 대응한 일부는 게이트절연막(122)과 확산방지막(123)의 패터닝을 위한 식각재료에 노출될 수 있다. 이때, 반도체층(SEL)의 제1 전극영역(SDA1) 중 제1 전극홀(EH1)에 대응한 일부는 식각재료에 포함된 도핑재료의 주입으로 도전화된다.
제2 전극홀(EH2)은 게이트절연막(122)과 확산방지막(123)을 관통하고 반도체층(SEL)의 제2 전극영역(SDA2) 중 일부에 대응한다. 이로써, 반도체층(SEL)의 제2 전극영역(SDA2)의 일부는 제2 전극홀(EH2)에 의해 노출된다.
그리고, 반도체층(SEL)의 제2 전극영역(SDA2) 중 제2 전극홀(EH2)에 대응한 일부는 게이트절연막(122)과 확산방지막(123)의 패터닝을 위한 식각재료에 노출될 수 있다. 이때, 반도체층(SEL)의 제2 전극영역(SDA2) 중 제2 전극홀(EH2)에 대응한 일부는 식각재료에 포함된 도핑재료의 주입으로 도전화된다.
또한, 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70)에서, 게이트절연막(122)과 확산방지막(123) 뿐만 아니라, 버퍼막(121)을 더 패터닝하여, 데이터라인(DL)의 일부에 대응한 라인콘택홀(LCH)이 더 배치될 수 있다. 즉, 제1 패터닝마스크(301)는 데이터라인(DL)의 일부에 대응한 개구부를 더 포함할 수 있다. 그리고, 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70)에서의 식각 공정은 버퍼막(121)에 대한 패터닝이 완료되기까지 실시될 수 있다.
더불어, 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70)는, 반도체층(SEL) 중 제1 패터닝마스크(301)의 개구부에 대응되지 않는 부분, 특히 반도체층(SEL)의 채널영역(CA)과 제1 패터닝마스크(301) 사이에 확산방지막(123)이 개재된 상태로 실시된다. 그러므로, 제1 패터닝마스크(301)를 이루는 마스크재료 또는 게이트절연막(122)과 확산방지막(123)의 패터닝을 위한 식각재료에 포함된 도핑재료가 반도체층(SEL)의 채널영역(CA)으로 주입되는 것이 확산방지막(123)에 의해 차단될 수 있다.
이와 같이, 확산방지막(123)의 배치로 인해, 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70)가 실시되는 동안, 반도체층(SEL)의 채널영역(CA)에 도핑재료가 주입되는 것이 방지될 수 있어, 반도체층(SEL)의 채널영역(CA)의 반도체 특성이 유지될 수 있다.
도 19 및 도 20을 참조하면, 확산방지막(123) 상에 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)을 배치하는 단계(S80)가 실시된다.
게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)을 배치하는 단계(S80)는 확산방지막(123) 상에 도전재료막을 배치하고, 도전재료막 상에 제2 패터닝마스크(302)를 배치한 후, 제2 패터닝마스크(302)에 기초하여 확산방지막(123) 상의 도전재료막을 패터닝하는 과정으로 실시될 수 있다.
게이트전극(GE)은 반도체층(SEL)의 채널영역(CA)에 중첩된다.
제1 전극(SDE1)은 게이트전극(GE)으로부터 이격되고 제1 전극홀(EH1)의 적어도 일부를 덮도록 배치된다. 이러한 제1 전극(SDE1)은 제1 전극홀(EH1)을 통해 반도체층(SEL)의 제1 전극영역(SDA1)에 전기적으로 연결된다.
제2 박막트랜지스터(TFT2)의 제1 전극(SDE1)은 반도체층(SEL)의 제1 전극영역(SDA1)과 데이터라인(DL) 사이를 잇는 형태로 이루어질 수 있다. 그리고, 제2 박막트랜지스터(TFT2)의 제1 전극(SDE1)은 라인콘택홀(LCH)을 통해 데이터라인(DL)에 전기적으로 연결될 수 있다.
제2 전극(SDE2)은 게이트전극(GE) 및 제1 전극(SDE1) 각각으로부터 이격되고 제2 전극홀(EH2)의 적어도 일부를 덮도록 배치된다. 이러한 제2 전극(SDE2)은 제2 전극홀(EH2)을 통해 반도체층(SEL)의 제2 전극영역(SDA2)에 전기적으로 연결된다.
더불어, 게이트전극(GE)이 스캔라인(SL)의 일부로 이루어지는 경우, 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)을 배치하는 단계(S80)에서, 데이터라인(DL)에 교차하는 스캔라인(SL)이 더 배치될 수 있다.
도 21 및 도 22를 참조하면, 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)에 기초하여 게이트절연막(122) 및 확산방지막(123)을 추가적으로 패터닝하는 단계(S90)가 실시된다.
이때, 게이트절연막(122) 및 확산방지막(123) 중 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)으로 덮이지 않는 일부가 제거된다. 그러므로, 반도체층(SEL) 및 버퍼막(121) 중 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)과 중첩되지 않는 부분이 노출된다.
그리고, 반도체층(SEL) 중 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)과 중첩되는 일부를 제외한 나머지가 식각재료에 노출되어 도전화된다.
그로 인해, 반도체층(SEL)의 제1 전극영역(SDA1) 및 제2 전극영역(SDA2) 중 제1 전극홀(EH1) 및 제2 전극홀(EH2)에 대응되는 부분만 도전화되는 것이 아니라, 제1 전극(SDE1) 및 제2 전극(SDE2)에 대응되지 않는 부분도 도전화될 수 있다. 즉, 반도체층(SEL)의 제1 전극영역(SDA1) 및 제2 전극영역(SDA2) 중에서 도전화되는 부분이 넓어짐으로써, 박막트랜지스터의 응답속도가 개선될 수 있다.
또한, 차광층(LSL)과 반도체층(SEL)의 제2 전극영역(SDA2) 간의 중첩 영역에 의해 스토리지 커패시터(CST)가 마련되는 경우, 반도체층(SEL)의 제2 전극영역(SDA2) 중 제2 전극(SDE2)에 중첩되지 않고 차광층(LSL)에 중첩되는 일부가 도전화됨으로써, 스토리지 커패시터(CST)의 용량이 커질 수 있다.
도 23을 참조하면, 버퍼막(121) 상에 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)을 덮는 층간절연막(124)을 배치하는 단계(미도시)가 더 실시될 수 있다.
이때, 반도체층(SEL) 및 버퍼막(121) 중 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)과 중첩되지 않는 부분이 노출된 상태이므로, 층간절연막(124)은 노출된 반도체층(SEL) 및 버퍼막(121)과 접한다.
층간절연막(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질로 이루어질 수 있다.
또는, 층간절연막(124)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질로 이루어질 수 있다.
또는, 층간절연막(124)은 서로 다른 재료의 절연재료층들의 적층구조로 이루어질 수도 있다.
이로써, 기판(11) 상의 차광층(LSL), 버퍼막(121) 상의 반도체층(SEL), 반도체층(SEL)을 덮는 게이트절연막(122)과 확산방지막(123), 확산방지막(123) 상의 게이트전극(GE), 제1 전극(SDE1) 및 제2 전극(SDE2)을 포함하는 제2 박막트랜지스터(TFT2)가 마련될 수 있다.
또한, 반도체층(SEL)과 차광층(LSL)의 중첩에 의해 스토리지 커패시터(CST)가 마련될 수 있다.
이상과 같이, 일 실시예에 따르면, 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70) 이전에, 게이트절연막(122) 상에 확산방지막(123)을 배치하는 단계(S60)가 실시된다.
이에, 제1 전극홀(EH1) 및 제2 전극홀(EH2)을 배치하는 단계(S70)에서, 제1 패터닝마스크(301)가 반도체층(SEL)의 채널영역(CA)과 중첩되도록 배치되더라도, 반도체층(SEL)의 채널영역(CA)과 제1 패터닝마스크(301) 사이에 개재된 확산방지막(123)에 의해 제1 패터닝마스크(301)의 도핑재료가 반도체층(SEL)의 채널영역(CA)으로 주입되는 것이 방지될 수 있다. 즉, 반도체층(SEL)의 채널영역(CA)의 반도체 특성이 유지될 수 있다.
그러므로, 박막트랜지스터는 문턱전압에 기초하여 온-오프되는 스위칭 기능을 유지할 수 있고, 복수의 화소영역(PX)의 박막트랜지스터의 문턱전압 특성의 균일도 저하가 방지될 수 있다.
또한, 확산방지막(123)에 의해 반도체층(SEL)의 불필요한 도전화가 방지될 수 있으므로, 확산방지막(123)을 배치하는 단계(S60) 이후에 실시되는 공정들에서 사용되는 식각재료, 절연재료 및 마스크재료는 도핑재료를 포함하는지 여부에 관계없이 선택될 수 있다. 이에 따라, 제조 공정의 효율성 저하가 방지될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 박막트랜지스터 어레이 기판
20: 보호기판 PX: 화소영역
11: 기판 12: 회로 어레이
TFT1, TFT2: 제1, 제2 박막트랜지스터
CST: 스토리지 커패시터
SL: 스캔라인 DL: 데이터라인
LSL: 차광층 SEL: 반도체층
GE: 게이트전극 SDE1, SDE2: 제1, 제2 전극
EH1, EH2: 제1, 제2 전극홀 LCH: 라인콘택홀
121: 버퍼막 122: 게이트절연막
123: 확산방지막 124: 층간절연막
CA: 채널영역 SDA1, SDA2: 제1, 제2 전극영역
301, 302: 제1, 제2 패터닝마스크

Claims (33)

  1. 채널영역과 상기 채널영역의 양측에 접하는 제1 전극영역 및 제2 전극영역을 포함한 반도체층을 배치하는 단계;
    상기 반도체층을 덮는 게이트절연막을 배치하는 단계;
    상기 게이트절연막을 덮는 확산방지막을 배치하는 단계;
    상기 확산방지막 상에 패터닝마스크를 배치한 상태에서 상기 확산방지막과 상기 게이트절연막을 패터닝하여, 상기 반도체층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀 및 상기 반도체층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀을 배치하는 단계; 및
    상기 확산방지막을 덮는 도전재료막을 패터닝하여, 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극과, 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극과, 상기 제2 전극홀을 통해 상기 반도체층의 상기 제2 전극영역에 연결되는 제2 전극을 배치하는 단계를 포함하는 박막트랜지스터의 제조방법.
  2. 제1 항에 있어서,
    상기 반도체층을 배치하는 단계에서, 상기 반도체층은 산화물 반도체로 이루어지는 박막트랜지스터의 제조방법.
  3. 제2 항에 있어서,
    상기 확산방지막은 티타늄(Ti)으로 이루어지는 박막트랜지스터의 제조방법.
  4. 제2 항에 있어서,
    상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서,
    상기 제1 전극홀에 의해 노출되는 상기 반도체층의 상기 제1 전극영역의 일부, 및 상기 제2 전극홀에 의해 노출되는 상기 반도체층의 상기 제2 전극영역의 일부는 상기 확산방지막과 상기 게이트절연막의 패터닝을 위한 식각재료에 포함된 도핑재료로 도전화되는 박막트랜지스터의 제조방법.
  5. 제4 항에 있어서,
    상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 반도체층 중 상기 제1 전극홀에 대응한 상기 제1 전극영역의 일부 및 상기 제2 전극홀에 대응한 상기 제2 전극영역의 일부를 제외한 나머지는 상기 확산방지막에 의해 상기 패터닝마스크를 이루는 마스크재료에 포함된 도핑재료로부터 차단되는 박막트랜지스터의 제조방법.
  6. 제2 항에 있어서,
    상기 게이트절연막을 배치하는 단계 이후에, 상기 반도체층 및 상기 게이트절연막에서의 수소(H) 농도를 감소시키기 위한 열처리(Annealing)를 실시하는 단계를 더 포함하는 박막트랜지스터의 제조방법.
  7. 제6 항에 있어서,
    상기 열처리를 실시하는 단계에서, 상기 열처리는 300℃ ~ 350℃의 온도로 실시되는 박막트랜지스터의 제조방법.
  8. 제2 항에 있어서,
    상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계 이후에, 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극에 기초하여 상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계를 더 포함하고,
    상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계에서, 상기 반도체층 중 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극과 중첩되는 부분을 제외한 나머지는 상기 확산방지막과 상기 게이트절연막의 패터닝을 위한 식각재료에 포함된 도핑재료로 도전화되는 박막트랜지스터의 제조방법.
  9. 제2 항에 있어서,
    상기 반도체층을 배치하는 단계 이전에,
    기판 상에 차광층을 배치하는 단계; 및
    상기 기판 상에 상기 차광층을 덮는 버퍼막을 배치하는 단계를 더 포함하고,
    상기 반도체층을 배치하는 단계에서, 상기 반도체층은 상기 버퍼막 상에 배치되고, 상기 반도체층의 상기 채널영역은 상기 차광층에 중첩하는 박막트랜지스터의 제조방법.
  10. 제1 항에 있어서,
    상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계에서, 상기 도전재료막은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 마련되는 박막트랜지스터의 제조방법.
  11. 복수의 화소영역을 포함하는 기판 상에, 상기 복수의 화소영역 각각에 대응하는 차광층을 배치하는 단계;
    상기 기판 상에 상기 차광층을 덮는 버퍼막을 배치하는 단계;
    상기 버퍼막 상에 상기 복수의 화소영역 각각에 대응하고 채널영역과 상기 채널영역 양측에 접하는 제1 전극영역 및 제2 전극영역을 포함한 반도체층을 배치하는 단계;
    상기 버퍼막 상에 상기 반도체층을 덮는 게이트절연막을 배치하는 단계;
    상기 게이트절연막을 덮는 확산방지막을 배치하는 단계;
    상기 확산방지막 상에 패터닝마스크를 배치한 상태에서 상기 확산방지막과 상기 게이트절연막을 패터닝하여, 상기 반도체층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀 및 상기 반도체층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀을 배치하는 단계; 및
    상기 확산방지막을 덮는 도전재료막을 패터닝하여, 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극과, 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극과, 상기 제2 전극홀을 통해 상기 반도체층의 제2 전극영역에 연결되는 제2 전극을 배치하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제11 항에 있어서,
    상기 반도체층을 배치하는 단계에서, 상기 반도체층은 산화물 반도체로 이루어지는 박막트랜지스터 어레이 기판의 제조방법.
  13. 제12 항에 있어서,
    상기 확산방지막을 배치하는 단계에서, 상기 확산방지막은 티타늄(Ti)로 이루어지는 박막트랜지스터 어레이 기판의 제조방법.
  14. 제12 항에 있어서,
    상기 차광층을 배치하는 단계에서, 상기 기판 상에 데이터라인을 더 배치하며,
    상기 버퍼막을 배치하는 단계에서, 상기 버퍼막은 상기 데이터라인을 더 덮고,
    상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 버퍼막을 더 패터닝하여, 상기 데이터라인의 일부에 대응하는 라인콘택홀을 더 배치하는 박막트랜지스터 어레이 기판의 제조방법.
  15. 제14 항에 있어서,
    상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계에서, 상기 확산방지막 상에 상기 데이터라인에 교차하는 방향으로 연장된 스캔라인을 더 배치하고,
    상기 게이트전극은 상기 스캔라인의 일부로 이루어지며,
    상기 제1 전극은 상기 라인콘택홀을 통해 상기 데이터라인에 연결되는 박막트랜지스터 어레이 기판의 제조방법.
  16. 제12 항에 있어서,
    상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 제1 전극홀에 의해 노출되는 상기 반도체층의 상기 제1 전극영역의 일부, 및 상기 제2 전극홀에 의해 노출되는 상기 반도체층의 상기 제2 전극영역의 일부는 상기 확산방지막과 상기 게이트절연막의 패터닝을 위한 식각재료에 포함된 도핑재료로 도전화되는 박막트랜지스터 어레이 기판의 제조방법.
  17. 제16 항에 있어서,
    상기 제1 전극홀 및 상기 제2 전극홀을 배치하는 단계에서, 상기 반도체층 중 상기 제1 전극홀에 대응한 상기 제1 전극영역의 일부 및 상기 제2 전극홀에 대응한 상기 제2 전극영역의 일부를 제외한 나머지 일부는 상기 확산방지막에 의해 상기 패터닝마스크를 이루는 마스크재료에 포함된 도핑재료로부터 차단되는 박막트랜지스터 어레이 기판의 제조방법.
  18. 제12 항에 있어서,
    상기 게이트절연막을 배치하는 단계 이후에, 상기 반도체층 및 상기 게이트절연막의 수소(H) 농도를 감소시키기 위한 열처리(Annealing)를 실시하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  19. 제18 항에 있어서,
    상기 열처리를 실시하는 단계에서, 상기 열처리는 300℃ ~ 350℃의 온도로 실시되는 박막트랜지스터 어레이 기판의 제조방법.
  20. 제12 항에 있어서,
    상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계 이후에, 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극에 기초하여 상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계를 더 포함하고,
    상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계에서, 상기 반도체층 중 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극과 중첩되는 부분들을 제외한 나머지는 상기 확산방지막과 상기 게이트절연막의 패터닝을 위한 식각재료에 포함된 도핑재료로 도전화되는 박막트랜지스터 어레이 기판의 제조방법.
  21. 제20 항에 있어서,
    상기 확산방지막과 상기 게이트절연막을 추가적으로 패터닝하는 단계에서, 상기 반도체층의 상기 제2 전극영역 중 상기 차광층과 중첩되는 다른 일부가 도전화되는 박막트랜지스터 어레이 기판의 제조방법.
  22. 채널영역과 상기 채널영역의 양측에 접하는 제1 전극영역 및 제2 전극영역을 포함한 반도체층;
    상기 반도체층을 덮는 게이트절연막;
    상기 게이트절연막을 덮는 확산방지막;
    상기 반도체층의 상기 제1 전극영역의 일부에 대응하고 상기 게이트절연막과 상기 확산방지막을 관통하는 제1 전극홀;
    상기 반도체층의 상기 제2 전극영역의 일부에 대응하고 상기 게이트절연막과 상기 확산방지막을 관통하는 제2 전극홀;
    상기 확산방지막 상에 배치되고 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극;
    상기 확산방지막 상에 배치되고 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극; 및
    상기 확산방지막 상에 배치되고 상기 제2 전극홀을 통해 상기 반도체층의 상기 제2 전극영역에 연결되는 제2 전극을 포함하는 박막트랜지스터.
  23. 제22 항에 있어서,
    상기 반도체층은 산화물 반도체로 이루어지는 박막트랜지스터.
  24. 제23 항에 있어서,
    상기 확산방지막은 티타늄(Ti)으로 이루어지는 박막트랜지스터.
  25. 제23 항에 있어서,
    상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 덮는 층간절연막을 더 포함하는 박막트랜지스터.
  26. 제22 항에 있어서,
    상기 게이트전극과 상기 제1 전극 및 제2 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 마련되는 박막트랜지스터.
  27. 영상 표시를 위한 복수의 화소영역 각각에 대응하는 박막트랜지스터;
    상기 복수의 화소영역의 박막트랜지스터에 연결되고 제1 방향으로 연장된 스캔라인; 및
    상기 복수의 화소영역의 박막트랜지스터에 연결되고 상기 제1 방향에 교차하는 제2 방향으로 연장된 데이터라인을 포함하고,
    상기 복수의 화소영역의 박막트랜지스터 각각은
    기판 상에 배치되는 차광층;
    상기 차광층을 덮는 버퍼막 상에 배치되고, 채널영역과 상기 채널영역의 양측에 접하는 제1 전극영역 및 제2 전극영역을 포함하며 산화물 반도체로 이루어지는 반도체층;
    상기 반도체층을 덮는 게이트절연막과 상기 게이트절연막을 덮는 확산방지막을 관통하고, 상기 반도체층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀;
    상기 게이트절연막과 상기 확산방지막을 관통하고, 상기 반도체층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀;
    상기 확산방지막 상에 배치되고 상기 반도체층의 상기 채널영역에 중첩하는 게이트전극;
    상기 확산방지막 상에 배치되고 상기 제1 전극홀을 통해 상기 반도체층의 상기 제1 전극영역에 연결되는 제1 전극; 및
    상기 확산방지막 상에 배치되고 상기 제2 전극홀을 통해 상기 반도체층의 상기 제2 전극영역에 연결되는 제2 전극을 포함하는 박막트랜지스터 어레이 기판.
  28. 제27 항에 있어서,
    상기 확산방지막은 티타늄(Ti)으로 이루어지는 박막트랜지스터 어레이 기판.
  29. 제27 항에 있어서,
    상기 게이트전극, 상기 제1 전극 및 상기 제2 전극을 덮는 층간절연막을 더 포함하는 박막트랜지스터 어레이 기판.
  30. 제29 항에 있어서,
    상기 반도체층 중 상기 게이트전극, 상기 제1 전극 및 상기 제2 전극에 중첩되는 부분들을 제외한 나머지는 상기 층간절연막에 접하는 박막트랜지스터 어레이 기판.
  31. 제27 항에 있어서,
    상기 데이터라인은 상기 기판 상에 배치되고,
    상기 스캔라인은 상기 확산방지막 상에 배치되며,
    상기 게이트전극은 상기 스캔라인의 일부로 이루어지는 박막트랜지스터 어레이 기판.
  32. 제31 항에 있어서,
    상기 복수의 화소영역의 박막트랜지스터 각각은 상기 버퍼막과 상기 게이트절연막과 상기 확산방지막을 관통하고 상기 데이터라인의 일부에 대응하는 라인콘택홀을 더 포함하고,
    상기 제1 전극은 상기 라인콘택홀을 통해 상기 데이터라인에 연결되는 박막트랜지스터 어레이 기판.
  33. 제27 항에 있어서,
    상기 복수의 화소영역 각각에 대응하는 스토리지 커패시터를 더 포함하고,
    상기 스토리지 커패시터는 상기 반도체층의 상기 제2 전극영역과 상기 차광층 간의 중첩영역에 의해 마련되는 박막트랜지스터 어레이 기판.
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