JP2001148480A - 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法 - Google Patents

薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法

Info

Publication number
JP2001148480A
JP2001148480A JP32821199A JP32821199A JP2001148480A JP 2001148480 A JP2001148480 A JP 2001148480A JP 32821199 A JP32821199 A JP 32821199A JP 32821199 A JP32821199 A JP 32821199A JP 2001148480 A JP2001148480 A JP 2001148480A
Authority
JP
Japan
Prior art keywords
alignment mark
film transistor
thin film
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32821199A
Other languages
English (en)
Inventor
Yoshinobu Sato
義信 佐藤
Katsuhisa Yuda
克久 湯田
Hiroshi Tanabe
浩 田邉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP32821199A priority Critical patent/JP2001148480A/ja
Publication of JP2001148480A publication Critical patent/JP2001148480A/ja
Priority to US10/457,928 priority patent/US6822263B2/en
Priority to US10/911,833 priority patent/US7119363B2/en
Priority to US11/512,596 priority patent/US7585708B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/04—Automatically aligning, aiming or focusing the laser beam, e.g. using the back-scattered light
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/064—Shaping the laser beam, e.g. by masks or multi-focusing by means of optical elements, e.g. lenses, mirrors or prisms
    • B23K26/066—Shaping the laser beam, e.g. by masks or multi-focusing by means of optical elements, e.g. lenses, mirrors or prisms by using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H01L21/0268—Shape of mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Abstract

(57)【要約】 【課題】 局所的に半導体層を結晶化するためにレーザ
照射時に目合わせを必要とする薄膜トランジスタの製造
工程において、工程数を増加させることがないスループ
ットの高い薄膜トランジスタ及びその製造方法を提供す
る。 【解決手段】 透明基板１０上に形成され、ゲート電極
膜層１００とソース及びドレイン領域膜層１２０とから
構成された薄膜トランジスタ１３あって、更に当該ゲー
ト電極膜層１００とソース及びドレイン領域膜層１２０
の少なくとも一方の膜層と同一の配置位置に設けられ且
つ当該一方の膜層の構成材料と同一の構成材料で形成さ
れたアラインメントマーク２０が設けられている薄膜ト
ランジスタ１３。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
及び薄膜トランジスタ製造装置並びに薄膜トランジスタ
製造方法に関するものであり、特に詳しくは、半導体装
置に於ける各半導体装置構成部を正確に位置決め出来る
効率的な薄膜トランジスタ及び薄膜トランジスタの製造
方法、並びにイメージセンサ、液晶表示装置等を含む薄
膜トランジスタを用いた電子機器に関するものである。
【０００２】
【従来の技術】従来より、液晶表示装置、密着イメージ
センサの入出力機器に用いられる半導体装置にはアモル
ファスシリコン薄膜トランジスタ（ＴＦＴ）が用いられ
ていることがよく知られている。
【０００３】近年情報量の増加による高解像度化の要
求、携帯端末機器等の小型、軽量化に伴う高性能化が進
み、ポリシリコンＴＦＴが注目されている。ポリシリコ
ンＴＦＴはアモルファスシリコンより高移動度であり、
周辺駆動回路までも同一基板上に一体で形成できる特徴
がある。
【０００４】処で、ポリシリコンＴＦＴには作製プロセ
スの最高温度により高温ポリシリコン、低温ポリシリコ
ンに大別される。前者はプロセス最高温度が１０００℃
を越し、後者のプロセス最高温度は６００℃程度以下で
ある。
【０００５】高温ポリシリコンは歪み点の高い高価な石
英基板を使用しなければならないのに対し、低温ポリシ
リコンは歪み点の低い安価な無アルカリガラスを使用で
きる。
【０００６】これは活性層となるシリコン膜の結晶化手
段にエキシマレーザ法を用いることで低温プロセスが実
現できるためである。こうして高性能のトランジスタを
安価なガラス基板上に形成させることができる。一般的
にシリコン薄膜の結晶化にはパルスあたり、２００〜５
００ｍＪ／ｃｍ２ 程度のエネルギーが必要である。
【０００７】この照射強度で４００ｘ５００ｍｍ程度の
ガラス基板全面を照射するためには、１ＫＪ／パルス程
度の単位パルス強度が必要であるが、実用的なレーザ光
源は１Ｊ／パルスである。
【０００８】したがって１５０ｘ０．４ｍｍ程度に整形
されたビームで順次走査することによりレーザ結晶化が
行われる。この場合レーザビーム内において強度プロフ
ァイルが存在し、特に走査方向において結晶化シリコン
膜の特性がばらつくという問題があった。
【０００９】こうした問題の解決策として、局所的にレ
ーザ照射する方法が考えられる。例えば駆動回路一体型
液晶表示装置の場合を考えると高性能の薄膜トランジス
タを必要とする領域は駆動回路領域だけである。この駆
動回路領域だけを局所的にレーザ照射すればよい。
【００１０】このような方法は特開平９−２４６５６４
や特開昭６２−１０９２６に開示されている。特に、特
開平９−２４６５６４では駆動回路領域の半導体層をレ
ーザ照射により局所的に結晶化させポリシリコン薄膜ト
ランジスタを形成し、画素スイッチング領域にはアモル
ファス薄膜トランジスタを形成して液晶表示装置を作製
するというものである。
【００１１】また均一なビームプロファイルの領域だけ
を素子の形成領域に照射する方法が特開平７−１９３２
４７に開示されている。
【００１２】これはプレーナ型のＴＦＴにおいて半導体
層と酸化膜を積層させて上層に位置する酸化膜上にレー
ザ照射用のアライメントマークを形成後、このアライメ
ントマークを基準にして均一なビームプロファイル領域
だけを素子形成領域に照射する方法である。
【００１３】アライメントマークを用いて目合わせを行
う方法は精度よく位置決めを行える利点がある。こうし
た利点はトランジスタあるいはデバイスの微細化、小型
化が進みにつれ局所的にレーザ照射する場合に適してい
る。
【００１４】
【発明が解決しようとする課題】しかし特開平７−１９
３２４７ではアライメントマークを形成するために個別
のパターニング工程を必要としている。それは露光、現
像、エッチング、レジスト剥離、洗浄工程に分けられ、
アライメントマークのみだけを形成するリソグラフィー
用のマスクが増加する。
【００１５】またマーク形成層である酸化膜を最後にウ
ェット処理などにより除去する必要が生じる。
【００１６】そのため結晶化させたシリコン膜の表面に
不純物を付着させる原因となり、素子特性に悪影響を与
えやすい。こうした工程では工程数増加によりスループ
ットが低く、かつ、汚染等により劣化を引き起こすトラ
ンジスタ特性を有するトランジスタしか得られないとい
う課題が残される。
【００１７】その他、特開平９−１９１１１４号公報に
は、薄膜トランジスタの一般的な製造技術に関して開示
されてはいるが、アラインメントマークを使用した薄膜
トランジスタの製造方法に関しては開示がない。
【００１８】又、特開平１０−４１５２３号公報には、
セルフアラインメント方式により絶縁ゲート型半導体装
置を製造する方法に付いて開示されてはいるが、アライ
ンメントマークを使用した薄膜トランジスタの製造方法
に関しては開示がない。
【００１９】更に、特開平１１−８７７２９号公報に
は、パルスレーザーを使用してアニール処理した半導体
層をチャンネル領域に使用した半導体素子の製造方法に
付いて記載されているが、アラインメントマークを使用
した薄膜トランジスタの製造方法に関しては開示がな
い。
【００２０】一方、特許第２７３４３５９号公報には、
薄膜トランジスタ製造方法に付いて記載されており、活
性層の形成後に適宜の保護膜を形成し、当該保護膜にア
ラインメントマークを形成する工程、当該保護膜に形成
された当該アラインメントマークを利用して当該活性層
を結晶化する際のレーザーの位置決めを行う工程、その
後当該アラインメントマークと共に保護膜を除去する工
程が記載されているが、保護膜の形成とアラインメント
マークの形成とが別工程となるので、工数の増加になる
と共に他の半導体装置構成部の形成に際しては更に別の
アラインメントマークを形成する必要があり、経済的な
構成ではない。
【００２１】従って、本発明の目的は、上記した従来技
術の欠点を改良し、局所的に半導体層を結晶化するため
にレーザ照射時に目合わせを必要とする薄膜トランジス
タあるいはそれらを用いた電子機器の製造工程におい
て、工程数を増加させることがないスループットの高い
薄膜トランジスタ及びその製造装置並びにその製造方法
を提供するものであり、更には、イメージセンサ、液晶
表示装置等を含む薄膜トランジスタを用いた電子機器を
提供するものである。
【００２２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。
【００２３】即ち、本発明に係る第１の態様としては、
透明基板上に形成され、ゲート電極膜層とソース及びド
レイン領域膜層とから構成された薄膜トランジスタであ
って、更に当該ゲート電極膜層とソース及びドレイン領
域膜層の少なくとも一方の膜層と同一の配置位置に設け
られ且つ当該一方の膜層の構成材料と同一の構成材料で
形成されたアラインメントマークが設けられている薄膜
トランジスタであり、又、本発明に係る第２の態様とし
ては、光源、当該光源から出射される光ビームを所望の
形状に成形すると共に、当該成形された光ビームを所望
の方向に指向させる光路を形成するマスク手段、及び半
導体装置構成部を含む基板を搭載し、当該半導体装置構
成部の所望の部位を当該光路に対応せしめる様に移動可
能に構成された基板移動手段とから構成された薄膜トラ
ンジスタ製造装置であって、当該マスク手段には、当該
半導体装置構成部に設けられているアラインメントマー
クを検出する為のアラインメントマーク検出手段が設け
られている薄膜トランジスタ製造装置である。
【００２４】更に、本発明に係る第３の態様としては、
光源、当該光源から出射される光ビームを所望の形状に
成形すると共に、当該成形された光ビームを所望の方向
に指向させるマスク手段、及び半導体装置構成部を含む
基板を搭載し、当該半導体装置構成部の所望の部位を当
該光路に対応せしめる様に移動可能に構成された基板移
動手段とから構成された薄膜トランジスタ製造装置であ
って、当該マスク手段に於ける当該所望の光路と当該基
板移動手段に於ける当該半導体装置構成部の所望の部位
との位置合わせ操作は、当該半導体装置構成部上に設け
られている当該アラインメントマークを参照して実行す
る様に構成された薄膜トランジスタ製造方法である。
【００２５】
【発明の実施の形態】本発明に係る当該薄膜トランジス
タ、薄膜トランジスタ製造装置、及び薄膜トランジスタ
製造方法は、上記した様な技術構成を採用しているの
で、簡易な構成でありながら、局所的に半導体層を結晶
化するためにレーザ照射時に目合わせを必要とする薄膜
トランジスタあるいはそれらを用いた電子機器の製造工
程において、工程数を増加させることがないスループッ
トの高い且つ安価な薄膜トランジスタを製造出来又その
製造方法が提供されうるものである。
【００２６】
【実施例】以下に、本発明に係る薄膜トランジスタ及び
薄膜トランジスタ製造装置の具体例を図面を参照しなが
ら詳細に説明する。
【００２７】即ち、図１（Ａ）及び図１（Ｂ）は、本発
明に係る薄膜トランジスタ１３の一具体例の構成を示す
図であり、図中、透明基板１０上に形成され、ゲート電
極膜層１００とソース及びドレイン領域膜層１２０又は
１２１とから構成された薄膜トランジスタ１３あって、
更に当該ゲート電極膜層１００とソース及びドレイン領
域膜層１２０の少なくとも一方の膜層と同一の配置位置
に設けられ且つ当該一方の膜層の構成材料と同一の構成
材料で形成されたアラインメントマーク２０が設けられ
ている薄膜トランジスタ１３が示されている。
【００２８】更に、本発明に於いては、他の具体例とし
て、図１（Ｃ）に示す様に、透明基板１０上に形成さ
れ、ゲート電極膜層１００とソース及びドレイン領域膜
層１２０とから構成されたトランジスタであって、且つ
当該透明基板１０を透過して基板側から入射される光が
トランジスタの活性層（チャネル領域）７４に入射する
事を遮蔽する遮光層６０が当該トランジスタ部２と当該
透明基板１０との間に設けられている薄膜トランジスタ
１３において、当該遮光層６０の配置位置と同一の配置
位置に設けられ且つ当該遮光層の構成材料と同一の構成
材料で形成されたアラインメントマーク２０が設けられ
ている薄膜トランジスタである。
【００２９】又、本発明に於ける別の具体例としては、
図１（Ｄ）に示す様に、透明基板１０上に形成され、ゲ
ート電極膜層１００とソース及びドレイン領域膜層１２
０とから構成されたトランジスタ部２であって、且つ当
該透明基板１０を透過して基板側から入射される電磁波
が当該トランジスタ部２の配線部２９０に取り込まれる
事を防止する為のシールド層６１が当該トランジスタ部
２と当該透明基板１０との間に設けられている薄膜トラ
ンジスタ１３において、当該シールド層６１の配置位置
と同一の配置位置に設けられ且つ当該シールド層６１の
構成材料と同一の構成材料で形成されたアラインメント
マーク２０が設けられている薄膜トランジスタ１３であ
る。
【００３０】本発明に於ける他の態様としては、上記し
た薄膜トランジスタを使用した電気機器であり、特に詳
しくは、上記した薄膜トランジスタを用いた液晶表示装
置、或いはイメージセンサ等が考えられる。
【００３１】一方、本発明に於ける更に他の態様として
は、図２に示す様な、光源１、当該光源１から出射され
る光ビーム３０を所望の形状に成形すると共に、当該成
形された光ビーム４を所望の方向に指向させる光路５を
形成するマスク手段６、及び半導体装置構成部７を含む
基板１０を搭載し、当該半導体装置構成部７の所望の部
位を当該光路５に対応せしめる様に移動可能に構成され
た基板移動手段８とから構成された薄膜トランジスタ製
造装置１５であって、当該マスク手段６には、当該半導
体装置構成部７に設けられているアラインメントマーク
２０を検出する為のアラインメントマーク検出手段９が
設けられている薄膜トランジスタ製造装置１５である。
【００３２】本発明に係る当該薄膜トランジスタ製造装
置１５に於いては、当該マスク手段６は、当該光源１か
ら出射される光ビーム３０の断面積よりも小さな断面積
を有する一つ若しくは複数種の成形光ビーム４を形成す
る為の一つ若しくは複数個のマスクパターン４０を有し
ている事が望ましい。
【００３３】更に、本具体例に係る当該薄膜トランジス
タ製造装置１５に於いては、当該マスク手段６に於ける
当該アラインメントマーク検出手段９には、更に画像処
理手段１６が対応して設けられている事も好ましい。
【００３４】尚、図２中、５０として示されている部分
は、当該成形された成形光ビーム４の照射範囲を示すも
のである。
【００３５】又、本発明に係る当該薄膜トランジスタ製
造装置１５に於いては、当該マスク手段６により形成さ
れる当該所望の光路５と当該半導体装置構成部７に於け
る所望の部位との位置合わせ操作は、当該基板上に設け
られている当該半導体装置構成部７に設けられているア
ラインメントマーク２０を参照して実行されるものであ
る。
【００３６】更に詳細に説明するならば、本発明に於い
ては、当該マスク手段６により形成される当該所望の光
路５と当該半導体装置構成部７に於ける所望の部位との
位置合わせ操作は、当該マスク手段６に設けられている
当該アラインメントマーク検出手段９と当該半導体装置
構成部７に設けられているアラインメントマーク２０と
を一致させる様に制御するものである。
【００３７】その為、本発明に於いては、当該マスク手
段６に設けられている当該アラインメントマーク検出手
段９と当該半導体装置構成部７に設けられているアライ
ンメントマーク２０とを一致させる様に当該基板移動手
段８に接続された制御手段１７を制御する様に構成され
ている事が望ましい。
【００３８】より具体的には、当該制御手段１７は、当
該基板移動手段８を直接駆動制御する第１の制御手段１
８、当該アラインメントマーク検出手段９に接続されて
いる当該画像処理手段１６からの入力情報を分析して所
定の制御情報を出力する第２の制御手段１９及び当該光
源１を駆動制御する第３の制御手段２１、更には当該各
制御手段を総合的に駆動制御する中央演算手段（ＣＰ
Ｕ）２２とから構成されていることが好ましい。
【００３９】又、本発明に於ける当該半導体装置構成部
７の任意の部位に形成されている当該アラインメントマ
ーク２０は、当該半導体装置を形成する工程に於いて、
一つの構成部の形成処理と同時に形成されたものである
事が望ましい。
【００４０】上記した様に、本発明は、薄膜トランジス
タおよび薄膜トランジスタを用いた液晶ディスプレイ、
イメージセンサ、プリンタヘッド、メモリーなどの電子
機器およびその製造方法に関する。特にエキシマレーザ
アニールによる結晶性半導体層を用いた薄膜半導体装置
において、基板にレーザ照射の位置決めをする際に用い
るレーザ照射用アライメントマークの形成とそれを用い
た位置合わせ方法に関する。
【００４１】つまり、上記した説明から明らかな様に、
本発明に於ける具体例としては、透明基板上に形成さ
れ、かつ上記基板を透過して基板側から入射される光を
遮蔽するための遮光層６０を有する薄膜トランジスタ１
３において、上記遮光層６０と同時に形成されたアライ
メントマーク２０を有し、上記薄膜トランジスタ１３の
チャネル領域、ソースドレイン領域１２０の全体あるい
はその一部が、上記アライメントマーク２０を参照して
レーザ照射されて形成された半導体膜から構成されてな
る薄膜トランジスタを作製する。
【００４２】また絶縁基板上に形成され、かつ上記基板
を透過して基板側から入射される電磁波を遮蔽するため
のシールド層６１を有する薄膜トランジスタ１３におい
て、上記シールド層６１と同時に形成されたアライメン
トマーク２０を有し、上記薄膜トランジスタのチャネル
領域、ソースドレイン領域１２０の全体あるいはその一
部が、上記アライメントマーク２０を参照してレーザ照
射された半導体膜からなる薄膜トランジスタを作製す
る。
【００４３】さらに透明基板上に形成され、かつ上記基
板を透過して基板側から入射される光を遮蔽するための
遮光層６１を有する薄膜トランジスタ１３において、上
記遮光層と同時に形成されたアライメントマークを有
し、上記薄膜トランジスタのチャネル領域、ソースドレ
イン領域の全体あるいはその一部が、上記アライメント
マークを参照してレーザ照射された半導体膜からなる薄
膜トランジスタを用いて液晶表示装置１３’を作製する
事も可能である。
【００４４】或いは、絶縁基板上に形成され、かつ上記
基板を透過して基板側から入射される電磁波を遮蔽する
ためのシールド層および光を遮蔽するための遮光層を有
する薄膜トランジスタにおいて、上記シールド層および
遮光層と同時に形成されたアライメントマークを有し、
上記薄膜トランジスタのチャネル領域、ソースドレイン
領域の全体あるいはその一部が、上記アライメントマー
クを参照してレーザ照射された半導体膜からなる薄膜ト
ランジスタを用いた薄膜トランジスタを用いてイメージ
センサを作製する。
【００４５】同様に、絶縁基板上に形成され、かつ基板
側にソースドレイン電極を有する薄膜トランジスタにお
いて、上記ソースドレイン電極と同時に形成されたアラ
イメントマークを有し、上記薄膜トランジスタのチャネ
ル領域、ソースドレイン領域の全体あるいはその一部
が、上記アライメントマークを参照してレーザ照射され
た半導体膜からなる薄膜トランジスタを作製する。
【００４６】又、絶縁基板上に形成され、かつ基板側に
ゲート電極を有する薄膜トランジスタにおいて、上記ソ
ースドレイン電極と同時に形成されたアライメントマー
クを有し、上記薄膜トランジスタのチャネル領域、ソー
スドレイン領域の全体あるいはその一部が、上記アライ
メントマークを参照してレーザ照射された半導体膜から
なる薄膜トランジスタを作製する等の具体例が実現可能
である。
【００４７】一方、本発明に於いては、以上の説明から
明らかな様に、以下の様な利点が考えられる。即ち、薄
膜トランジスタの作製工程において遮光層およびシール
ド層およびソースドレイン電極層およびゲート電極層と
同時にアライメントマークを形成することで、工程数を
削減できる。
【００４８】また遮光層およびシールド層とアライメン
トマークを同時に形成する方法ではアライメントマーク
を絶縁膜で層間分離することでパターニング工程などで
半導体膜表面を汚染させることがない。
【００４９】またレーザ結晶化後の半導体膜上に直ちに
ゲート酸化膜を全面に堆積させることで汚染の無いＭＯ
Ｓ界面を形成することができる。
【００５０】こうして工程数を増加させることなく、ま
た半導体膜表面を汚染するこがない薄膜トランジスタあ
るいはその薄膜トランジスタを用いた液晶表示装置、イ
メージセンサなどの電子機器を製造すること可能であ
る。
【００５１】以下に、上記した本発明に係る各具体例の
構成をより詳細に図面を参照しながら説明する。
【００５２】即ち、先ず、図１（Ｃ）に示す本発明に係
る第１の具体例に係る薄膜トランジスタ１３の製造方法
の一例を図２、図３、図４および図５を用いて説明す
る。
【００５３】第１の実施の形態はレーザ照射用アライメ
ントマーク２０を液晶表示装置１３’に用いる遮光層６
０と同じ層で同時にパターニングする方法である。
【００５４】図３〜図５は液晶表示装置１３’の作製を
示す工程断面図、図２はレーザ照射時の目合わせ方法を
示す模式図、図６はレーザ照射用アライメントマークと
レーザ照射部側アライメントマークのパターン形状を示
す平面図である。
【００５５】以下に本具体例に係る当該薄膜トランジス
タ１３の製造方法の各主要工程について図３〜図５を用
いて説明する。
【００５６】まず図３（ａ）に示す様に無アルカリガラ
スの基板１０上に基板表面からの汚染拡散防止用の酸化
シリコン膜を減圧熱ＣＶＤ法で、シランガス（ＳｉＨ４
）５０ｓｃｃｍ、酸素ガス（Ｏ２ ）５００ｓｃｃｍの
流量でチャンバー内に均一になるように導入し、３００
ｎｍの膜厚で堆積してカバー絶縁膜１１とする。
【００５７】成膜条件は、成膜温度４００℃、成膜圧力
２００ｍｔｏｒｒとした。また基板１０はソーダライム
ガラス、石英などを用いてもよく、カバー絶縁膜は透明
性を有する絶縁材料であれば、窒化シリコン膜、酸化窒
化シリコン膜などでもよい。またカバー絶縁膜１１は減
圧熱ＣＶＤ法でなくても、シラン、酸素等によるプラズ
マＣＶＤ法、ＴＥＯＳを原料としたプラズマＣＶＤ法あ
るいは常圧ＣＶＤ法（以下ＴＥＯＳＣＶＤと称す）を用
いることでもよい。さらに膜厚は１００ｎｍから１００
０ｎｍ程度の範囲で堆積することでもよい。
【００５８】次に図３（ｂ）に示すようにスパッタ法を
用いてタングステンシリサイドを１７５ｎｍで堆積した
後、薄膜トランジスタ素子を遮光する為の遮光層６０と
レーザ照射用アライメントマーク２０をそれぞれ所望の
パターンで１回のパターニングで形成する。
【００５９】遮光層６０を形成させる材料は高融点金属
であるモリブデン、タングステン、チタン、あるいはそ
れらのシリサイド膜であることが望ましいが、トランジ
スタを十分に遮光できる材料と膜厚を選択してよい。
【００６０】またレーザ照射用アライメントマークにお
いても目合わせが行えるパターンが得られる材料であれ
ば何んでもよい。
【００６１】その後に、図３（ｃ）に示すように、ＴＥ
ＯＳを原料に用いたプラズマＣＶＤ法を用いて酸化シリ
コン膜を１０００ｎｍの膜厚で層間膜１２とする。ＴＥ
ＯＳＣＶＤ法を用いた酸化シリコン膜の成膜はＴＥＯＳ
３００ｓｃｃｍ、Ｈｅ１００ｓｃｃｍ、Ｏ２ ６０００
ｓｃｃｍ、成膜温度４１０℃、成膜圧力１７０ＰａＲＦ
投入電力１５００Ｗの条件で行う。
【００６２】また層間膜１２は７００ｎｍから１０００
ｎｍ程度の範囲の膜厚で堆積することでもよく、シラ
ン、酸素、一酸化窒素等を用いたプラズマＣＶＤ法や減
圧熱ＣＶＤ法あるいは常圧ＣＶＤ法を用いてもよい。材
料は酸化シリコン膜でなくても窒化シリコン膜、酸化窒
化シリコン膜などを用いることでもよい。
【００６３】その後に減圧熱ＣＶＤ法を用いて成膜温度
４５０℃、ジシラン（Ｓｉ２ Ｈ６）２００ｓｃｃｍ、
成膜圧力１５０ｍｔｏｒｒの条件で７５ｎｍの膜厚で堆
積し、トランジスタの活性層として用いるシリコン膜７
０を形成する。
【００６４】シリコン膜７０は減圧熱ＣＶＤ法であるた
め図３（ｃ）に示す様に基板全体に堆積することとな
る。
【００６５】あるいはジボランとジシランの混合ガスを
用いることで、トランジスタ閾値の制御を目的とするシ
リコン膜とすることができ、ｐチャンネル、ｎチャンネ
ルのトランジスタの特性をゲート電圧零ボルト付近で対
称にすることが可能となる。こうした構成はＣ−ＭＯＳ
回路で有効である。またジボラン／ジシランのガス濃度
比はジシランガス、ジボランガスの両方あるいはどちら
か一つのガス流量を変化させて０．１から１００ｐｐｍ
程度で制御する。またシリコン膜はプラズマＣＶＤ法や
スパッタ法などを用いた結晶膜、非晶質膜のでもよく、
ジボラン（Ｂ ２ Ｈ６ ）などの不純物を導入しない膜で
あってもよい。その後に図３（ｄ）に示す様にレーザ照
射用アライメントマーク２０を基準に目合わせを行う。
目合わせの方法については後に述べる。
【００６６】目合わせを行った後、ＸｅＣｌ（３０８ｎ
ｍ）のエキシマレーザアニール法を用い３５０ｍＪ／ｃ
ｍ２ （１０ｓｈｏｔ／ｐｏｉｎｔ）の照射エネルギー
でレーザ照射８０を行い、結晶化シリコン膜７１とさせ
る（図３（ｄ））。
【００６７】照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。
【００６８】またレーザはＫｒＦ（２４８ｎｍ）のエキ
シマレーザを用いてもよい。
【００６９】次に結晶化シリコン膜７１にパターニング
を行い、ドライエッチング法を用いて島状に加工し、図
４（ｅ）に示すように島状シリコン膜７２とする。
【００７０】その後にＴＥＯＳを原料としたプラズマＣ
ＶＤ法を用い、ＴＥＯＳ３００ｓｃｃｍ、Ｈｅ１００ｓ
ｃｃｍ、Ｏ２ ６０００ｓｃｃｍ、成膜温度４１０℃、
成膜圧力１７０Ｐａ ＲＦ投入電力１５００Ｗの条件で
酸化シリコン膜を１００ｎｍで堆積し、ゲート絶縁膜９
０を形成する。
【００７１】ゲート絶縁膜９０はＴＥＯＳを原料とした
常圧ＣＶＤ法でも、シラン、酸素等を用いた減圧熱ＣＶ
Ｄ法あるいはプラズマＣＶＤ法を用いて形成することで
もよい。
【００７２】その後に図４（ｆ）に示すように、タング
ステンシリサイドをスパッタ法で１００ｎｍの膜厚で堆
積し、パターニング後ゲート電極１００とする。
【００７３】当該ゲート電極１００は高融点金属やそれ
らのシリサイド膜を用いることが望ましいが低抵抗の配
線材料であれば、高融点金属でなくてもよい。
【００７４】その後に図４（ｇ）に示すように、ゲート
電極１００をマスクとし、イオンドーピング法を用いて
リン、砒素などの不純物イオン１１１を導入する。その
後に不純物活性化の為の熱処理を行いソースドレイン領
域１２０を形成する。この時ゲート電極１００下部では
チャネル領域７４となる。
【００７５】その後に図４（ｈ）に示すように、ＴＥＯ
Ｓを原料としたプラズマＣＶＤ法を用い、ＴＥＯＳ３０
０ｓｃｃｍ、Ｈｅ１００ｓｃｃｍ、Ｏ２ ６０００ｓｃ
ｃｍ、成膜温度４１０℃、成膜圧力１７０Ｐａ ＲＦ投
入電力１５００Ｗの条件で酸化シリコン膜を３００ｎｍ
で堆積し層間絶縁膜１３０を形成する。
【００７６】その後にソースドレイン領域１２０とゲー
ト電極１００上にドライエッチング法を用いてコンタク
トホール１４０を形成させる。
【００７７】次に図５（ｉ）に示すように、アルミニウ
ムをスパッタ法にて堆積させ、パターニングを行い配線
電極１５０を形成する。
【００７８】こうして周辺駆動回路用のトランジスタ部
１６０と、表示電極用トランジスタ部１６１とからなる
薄膜トランジスタ１３が完成する。
【００７９】次に平坦化と層間分離を目的とし、スピン
コート溶剤を基板に滴下後、回転させて、基板上に均一
に１μｍの膜厚で塗布を行う。その後に焼成を窒素中に
おいて炉内温度３００℃で１時間行う。
【００８０】焼成終了後は徐々に冷却させて、層間分離
膜１７０とする。層間分離膜にはシラン、酸素等を用い
たプラズマＣＶＤ法やＴＥＯＳを原料としたプラズマＣ
ＶＤ法あるいは常圧ＣＶＤ法などを用いてもよく、酸化
シリコン膜や窒化シリコン膜などの材料であってもよ
い。
【００８１】次にドライエッチング法を用いて表示電極
スイッチング用のトランジスタ部１６１の配線電極１５
０に対して表示電極用コンタクトホール１８０を形成す
る。
【００８２】次にＩＴＯ膜をスパッタ法を用いて堆積さ
せ、パターニング後、表示電極１９０とさせる。その後
に、減圧熱ＣＶＤ法で堆積した基板１０の裏面に堆積し
ているシリコン膜をドライエッチング法で除去し、図５
（ｊ）に示すように、液晶表示装置１３’が完成する。
【００８３】次にレーザ照射時の目合わせの方法につい
て図２に示す模式図を用いて説明する。図２はレーザ照
射装置の一部を示した模式図で、その主用構成は基板１
０を載せるためのステージを構成する基板移動手段８と
その上部に位置するマスク部６とアライメントマークを
検出する画像処理手段１６の一例であるＣＣＤカメラか
ら成る。
【００８４】マスク部６にはレーザ照射部側アライメン
トマーク９とマスクスリット部４０を有する。またレー
ザ照射部側アライメントマーク９の上部にアライメント
マークの一致を検出するためのＣＣＤカメラ１６が設置
されている。
【００８５】まず、レーザ照射部側アライメントマーク
９を予めマスク部６内に形成させ、その位置は基板１０
上に形成される半導体装置構成部７上に形成するレーザ
照射用アライメントマーク２０と対応させた位置とす
る。
【００８６】基板移動手段を構成するステージ８上に載
せられた基板１０は、当該基板上に形成された半導体装
置構成部７に於けるレーザ照射用アライメントマーク２
０とレーザ照射部側アライメントマーク９が重なるよう
に当該画像処理手段１６でアライメントマークを検出し
て目合わせを行う。
【００８７】又、当該マスク部６も必要により移動しう
る様に構成されていても良い。特に、マスク部６に複数
個のマスクパターンが形成されている場合に、当該複数
個のマスクパターンの中から選択された一つのマスクパ
ターンを迅速に当該半導体装置構成部７の所定の位置に
移動させる様にする場合に効果がある。
【００８８】目合わせの際の位置調整はステージ８の移
動操作で行う。またその際、基板１０はステージ８上で
容易にずれないように真空吸着で固定させておく。
【００８９】次にレーザ照射部側アライメントマーク９
とレーザ照射用アライメントマーク２０のパターン形状
について説明する。
【００９０】レーザ照射用アライメントマーク２０の形
状は図６（ａ）に示すような十字パターンを設け、レー
ザ照射部側アライメントマーク９は図６（ｂ）に示すよ
うな十字を挟みこみこむような形状とする。画像処理手
段１６の例えばＣＣＤカメラでレーザ照射部側アライメ
ントマーク９とレーザ照射用アライメントマーク２０と
を検出し、図６（ｃ）の様に重なるように目合わせを行
う。
【００９１】即ち、図６（ｃ）の９７は、当該目合わせ
が完了した状態を示すものである。このように位置決め
をした後にレーザ照射を行う。ここでは十字パターンを
用いているが、精度よく目合わせが行えるパターンであ
れば形状は特に限定しない。
【００９２】次に液晶表示装置１３’で用いる場合の第
１の具体例に於けるレーザ照射手順の詳細を図７、８，
９を用いて詳細に説明する。
【００９３】図７はゲート信号駆動回路形成照射領域５
１上にレーザ照射する方法について示した平面図、図８
はデータ信号駆動回路形成照射領域にレーザ照射する方
法を示した平面図、図９は画素スイッチング素子形成照
射領域にレーザ照射する方法を示した平面図である。
【００９４】まずゲート信号駆動回路領域を照射する手
順について図７を用いて説明する。はじめに、予めマス
ク部６上にはゲート信号駆動回路形成照射領域５１に相
当するマスクスリット部４１を設けておき、レーザ照射
用アライメントマーク２０ａとレーザ照射部側アライメ
ントマーク９を目合わせ後、基板１０手前側から所望の
ステップで走査させながらゲート信号駆動回路形成照射
領域５１ａをレーザ照射する。
【００９５】次にレーザ照射用アライメントマーク２０
ｂとレーザ照射部側アラインメントマーク９を目合わせ
後基板１０手前側から所望のステップで走査させながら
ゲート信号駆動回路形成照射領域５１ｂをレーザ照射す
る。
【００９６】次にデータ信号駆動回路形成照射領域にレ
ーザ照射する場合について図８を用いて説明する。
【００９７】予めマスク部６上にはデータ信号駆動回路
形成照射領域５２に相当するマスクスリット部４２を設
けておき、レーザ照射用アライメントマーク２０ｃとレ
ーザ照射部側アライメントマーク９を目合わせ後、基板
１０手前側から所望のステップで走査させながらデータ
信号駆動回路形成照射領域５２ｃをレーザ照射する。次
にレーザ照射用アライメントマーク２０ｄとレーザ照射
部側アライメントマーク９を目合わせ後、基板１０手前
側から所望のステップで走査させながらデータ信号駆動
回路形成照射領域５２ｄをレーザ照射する。
【００９８】次に画素スイッチング素子形成照射領域に
レーザ照射する場合について図９を用いて説明する。
【００９９】予めマスク部６上に画素スイッチング素子
形成照射領域５３に相当するマスクスリット部４３を設
けておき、レーザ照射用アライメントマーク２０ａとレ
ーザ照射部側アライメントマーク９を目合わせ後、基板
１０手前側から所望のステップで走査させながら画素ス
イッチング素子形成照射領域５３ａをレーザ照射する。
【０１００】次にレーザ照射用アライメントマーク２０
ｂとレーザ照射部側アライメントマーク９を目合わせ後
基板１０手前側から所望のステップで走査させながら画
素スイッチング素子形成照射領域５３ｂをレーザ照射す
る。
【０１０１】このようにレーザ照射時に目合わせを行う
ことで駆動回路を形成する領域と画素スイッチング素子
形成領域の必要な領域に所望のレーザ照射エネルギーで
結晶化シリコン膜を得ることが可能となる。
【０１０２】またここでは基板の両端にアライメントマ
ークを形成しているが、レーザ照射部側アライメントマ
ークとレーザ照射用アライメントマークとが対応した位
置にあればどの位置に形成してもよい。
【０１０３】こうして目合わせを必要とするレーザ照射
を有する液晶表示装置１３’の製造工程においてレーザ
照射用アライメントマークを遮光層と同じ層で１回のパ
ターニングで形成させることにより、工程数を増加させ
ない製造工程を提供できる。次に本発明の第２の具体例
として、図１（Ｄ）に示す様な薄膜トランジスタを用い
た画像読み取り装置１３”を製造する場合の例を、図１
０〜図１２を参照しながら詳細に説明する。
【０１０４】図１０は画像読みとり装置１３”の作製工
程を示す断面図である。本具体例では画像読み取り装置
１３のシールド層と同じ層でレーザ照射用アライメント
マークを形成させる方法である。
【０１０５】はじめに、図１０（ａ）に示す様に無アル
カリガラスの基板１０上に基板表面からの汚染拡散防止
用の酸化シリコン膜を減圧熱ＣＶＤ法で、シランガス
（ＳｉＨ４ ）５０ｓｃｃｍ、酸素ガス（Ｏ２ ）５００
ｓｃｃｍの流量でそれぞれチャンバー内に均一になうる
ように導入させ、成膜温度４００℃、成膜圧力２００ｍ
ｔｏｒｒの条件で３００ｎｍの膜厚で堆積し、カバー絶
縁膜１１とする。
【０１０６】また基板はソーダライムガラス、石英など
を用いてもよく、カバー絶縁膜は透明性を有する絶縁材
料であれば、窒化シリコン膜、酸化窒化シリコン膜など
でもよい。またカバー絶縁膜は減圧熱ＣＶＤ法でなくて
も、シラン、酸素等を用いたプラズマＣＶＤ法、ＴＥＯ
Ｓを原料としたプラズマＣＶＤ法あるいは常圧ＣＶＤ法
などを用いることでもよい。また膜厚は１００ｎｍから
１０００ｎｍの範囲で堆積することでもよい。
【０１０７】その後に図１０（ｂ）に示すようにスパッ
タ法を用いてタングステンシリサイドを１７５ｎｍで堆
積した後、シールド層６１とレーザ照射用アライメント
マーク２０をそれぞれ所望のパターンで１回のパターニ
ングで形成する。
【０１０８】このシールド層６１は画像読み取り装置１
３を動作させた際に駆動回路領域の例えばクロック信号
配線から発生するノイズが他の配線に混入するという問
題解決を目的として形成するものである。
【０１０９】そのためシールド層６１はシフトレジスタ
や出力回路などから構成される駆動回路領域を形成する
領域のほぼ全面の層間絶縁膜を挟んだ下層部に位置させ
ることが好ましい。
【０１１０】またシールド層６１を形成する材料として
はモリブデン、タングステン、チタンなどの高融点金属
やそのシリサイドあるいは高融点金属とそのシリサイド
の積層膜を用いることが望ましいが、シールドの効果を
有する材料であれば、高融点金属でなくてもよい。
【０１１１】このようにしてシールド層６１とレーザア
ライメントマーク２０を形成した後に、図１０（ｃ）に
示すように、ＴＥＯＳを原料としたプラズマＣＶＤ法を
用いて酸化シリコン膜を１０００ｎｍの膜厚で層間膜１
２とする。
【０１１２】ＴＥＯＳＣＶＤ法を用いた酸化シリコン膜
の成膜はＴＥＯＳ３００ｓｃｃｍ、Ｈｅ１００ｓｃｃ
ｍ、Ｏ２ ６０００ｓｃｃｍ、成膜温度４１０℃、成膜
圧力１７０Ｐａ、ＲＦ投入電力１５００Ｗの条件で行
う。
【０１１３】また層間膜１２は７００ｎｍから１０００
ｎｍ程度の範囲の膜厚で堆積することでもよく、ＴＥＯ
Ｓを原料とした常圧ＣＶＤ法やシラン、酸素等を原料と
したプラズマＣＶＤ法や減圧熱ＣＶＤ法などを用いても
よい。
【０１１４】材料は酸化シリコン膜でなくても窒化シリ
コン膜、酸化窒化シリコン膜などを用いることでもよ
い。
【０１１５】その後に図１０（ｄ）に示すように、減圧
熱ＣＶＤ法を用いて成膜温度４５０℃、ジシラン（Ｓｉ
２ Ｈ６ ）２００ｓｃｃｍ、成膜圧力 １５０ｍｔｏ
ｒｒの条件で７５ｎｍの膜厚で堆積し、トランジスタの
活性層として用いるシリコン膜７０を形成する。
【０１１６】ジボランとジシランの混合ガスを用いるこ
とで、トランジスタ閾値の制御を目的とするシリコン膜
とすることができ、ｐチャンネル、ｎチャンネルのトラ
ンジスタの特性をゲート電圧零ボルト付近で対称にする
ことが可能となり、Ｃ−ＭＯＳ回路で有効である。
【０１１７】またジボラン／ジシランのガス濃度比はジ
シランガス、ジボランガスの両方あるいはどちらか一つ
のガス流量を変化させて０．１から１５０ｐｐｍ程度で
制御する。またシリコン膜はプラズマＣＶＤ法やスパッ
タ法などを用いた結晶膜、非晶質膜のいずれでもよく、
ジボラン（Ｂ２ Ｈ６ ）などの不純物を導入しない膜で
あってもよい。
【０１１８】その後に図１０（ｅ）に示すように、レー
ザ照射用アライメントマーク２０を基準に目合わせを行
う。目合わせの方法については後に述べる。
【０１１９】目合わせを行った後ＸｅＣｌ（３０８ｎ
ｍ）のエキシマレーザアニール法を用い３８０ｍＪ／ｃ
ｍ２ （１０ｓｈｏｔ／ｐｏｉｎｔ）の照射エネルギー
でレーザ照射８０を行い、結晶化シリコン膜７１とさせ
る。
【０１２０】照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。またレーザはＫｒＦ
（２４８ｎｍ）のエキシマレーザを用いてもよい。
【０１２１】次に図１１（ｆ）に示すように、パターニ
ングを行い、ドライエッチング法を用いて島状に加工し
て島状シリコン膜７２とする。
【０１２２】その後に図１１（ｇ）に示すように、ＴＥ
ＳＯを原料とするプラズマＣＶＤ法を用いて、酸化シリ
コン膜を１００ｎｍで堆積し、ゲート絶縁膜９０を形成
する。ゲート絶縁膜はＴＥＯＳを原料とした常圧ＣＶＤ
法やシラン、酸素等を原料とした減圧熱ＣＶＤ法を用い
て形成することでもよい。
【０１２３】その後に、タングステンシリサイドをスパ
ッタ法で１００ｎｍの膜厚で堆積し、パターニング後ゲ
ート電極１００とする。
【０１２４】ゲート電極１００は高融点金属やそれらの
シリサイド膜を用いることが望ましいが低抵抗の配線材
料であれば、高融点金属でなくてもよい。
【０１２５】その後に図１１（ｈ）に示す様に、砒素な
どの不純物イオン１１１を導入する。その後に不純物活
性化の為の熱処理を行いソースドレイン領域１２０を形
成する。
【０１２６】この時ゲート電極１００下部ではチャネル
領域７４となる。
【０１２７】その後に図１１（ｉ）に示す様に、ＴＥＯ
Ｓを原料に用いたプラズマＣＶＤ法を用い、酸化シリコ
ン膜を３００ｎｍで堆積し層間絶縁膜１３０を形成し、
次に薄膜トランジスタと読みとり画素部とを接続させる
ための引き出し下部電極としてクロムをスパッタ法を用
いて膜厚１００ｎｍで堆積後、パターニング後下部電極
２００を形成する。
【０１２８】次に、図１２（ｊ）に示す様に、層間絶縁
膜１３０および下部電極２００の上に受光素子２１０と
してアモルファスシリコン膜を、その上にｐ型の導電性
を有するｐ型導電膜２２０をＰ型アモルファスシリコン
カーバイド膜で連続で堆積する。そして受光素子部のパ
ターニングを行う。
【０１２９】アモルファスシリコン膜２１０の膜厚は１
μｍの膜厚で、ｐ型アモルファスカーバイド膜２２０は
膜厚が２０ｎｍの膜厚で堆積する。
【０１３０】次に、図１２（ｋ）に示す様に、ＩＴＯを
スパッタ法で堆積後パターニングし、上部透明電極２３
０を形成する。
【０１３１】上部透明電極２３０と引き出し上部電極で
あるアルミ配線とを接続させるためのバリヤメタル２４
０としてタングステンシリサイドをスパッタ法で堆積し
てパターニングする。
【０１３２】次には、図１２（ｌ）に示す様に、窒化シ
リコン膜をプラズマＣＶＤ法において膜厚が４００ｎｍ
で堆積し、層間分離膜２５０を形成させる。
【０１３３】次に上部透明電極用コンタクトホール２６
０、下部電極用コンタクトホール２７０、薄膜トランジ
スタ上に薄膜トランジスタ用コンタクトホール２８０を
ドライエッチング法でエッチングして形成する。
【０１３４】次に配線電極２９０としてアルミニウム電
極をスパッタ法で５００ｎｍの膜厚で堆積後パターニン
グして形成する。
【０１３５】最後に基板表面に保護層としてレジスト等
でカバーをし、ドライエッチ法で裏面に堆積しているシ
リコン膜を除去し、レジスト剥離後、図１２（ｍ）に示
す様に、画像読み取り装置１３”が完成する。
【０１３６】こうして目合わせを必要とするレーザ照射
を有する画像読み取り装置１３”の製造において工程数
を増加させない製造工程を提供できる。
【０１３７】次に本発明に係る上記具体例に於けるレー
ザ照射手順の詳細を図１３、図１４を用いて説明する。
【０１３８】図１３は駆動回路領域の照射手順を示した
平面図、図１４は読み取り画素領域の照射手順を示した
平面図である。
【０１３９】まず駆動回路領域用レーザ照射用アライメ
ントマーク２１ａと駆動回路領域用レーザ照射用アライ
メントマーク２１ｂ、読み取り画素スイッチング素子領
域用レーザ照射用アライメントマーク２２ａと読み取り
画素スイッチング素子領域用レーザ照射用アライメント
マーク２２ｂを図１３に示す位置でシールド層と同じ層
で１回のパターニングで形成させる。また予めマスク部
６上には駆動回路領域５４に対応させたマスクスリット
部４４を設けておく。最初に駆動回路領域５４に照射す
る場合について図１３を用いて説明する。
【０１４０】まず駆動回路領域５４ａに照射する際は、
駆動回路領域用レーザ照射用アライメントマーク２１ａ
を基準にして当該マスク部６に於けるアラインメントマ
ーク９との目合わせ行い、マスク部６に於けるマスクス
リット部４４が駆動回路領域５４ａの基板手前から照射
できるように基板移動手段であるステージ８を移動させ
ながらレーザ照射を行う。
【０１４１】次に図１３に示す駆動回路領域用レーザ照
射用アライメントマーク２１ｂを基準に当該マスク部６
に於けるアラインメントマーク９との目合わせ行った後
に同様にレーザ照射を行う。
【０１４２】次に読み取り画素スイッチング素子領域５
５にレーザを照射する場合の手順について図１４を用い
て説明する。
【０１４３】読み取り画素スイッチング素子領域５５に
はレーザを照射する際には予めマスク部６上には読み取
り画素スイッチング素子照射領域５５に対応させたマス
クスリット部４５を設ける。
【０１４４】最初にレーザ照射部側アライメントマーク
９を読み取り画素スイッチング素子領域用レーザ照射用
アライメントマーク２２ａに目合わせを行い、マスクス
リット部４５が読み取り画素スイッチング駆動回路領域
５５ａの基板手前から照射できるように基板移動手段で
あるステージ８を移動させながらレーザ照射を行う。次
にレーザ照射部側アライメントマーク９を読み取り画素
駆動回路領域用レーザ照射用アライメントマーク２２ｂ
を基準に目合わせを行い、マスクスリット部４５が駆動
回路領域５５ｂの基板手前から照射できるようにステー
ジ８を移動させながらレーザ照射を行う。
【０１４５】このようにして必要な領域に所望のレーザ
照射エネルギーで結晶化シリコン膜を得られる。なお本
実施例ではレーザ照射用アライメントマークは図１３、
図１４に示すように３箇所に設けてあるが、精度よく目
合わせが行えれば、基板１０の両端の２箇所でもよく、
その個数と形成位置および目合わせの回数は限定しな
い。
【０１４６】次に本発明に係る当該薄膜トランジスタ１
３に関する図１（Ａ）に示す具体例の製造方法の一例を
図１５を参照しながら詳細に説明する。
【０１４７】即ち、図１５は順スタガー薄膜トランジス
タの作製工程を示す断面図でソースドレイン電極とレー
ザ照射用アライメントマークとを同じ層で同時にパター
ニングして形成する方法である。
【０１４８】最初に無アルカリガラスの基板１０上に基
板表面からの汚染拡散防止用の酸化シリコン膜を減圧熱
ＣＶＤ法で、シランガス（ＳｉＨ４ ）５０ｓｃｃｍ、
酸素ガス（Ｏ２ ）５００ｓｃｃｍの流量でそれぞれチ
ャンバー内に均一になうるように導入させ、成膜温度４
００℃、成膜圧力２００ｍｔｏｒｒの条件で３００ｎｍ
の膜厚で堆積し、カバー絶縁膜１１とする。
【０１４９】また基板はソーダライムガラス、石英など
を用いてもよく、カバー絶縁膜は透明性を有する絶縁材
料であれば、窒化シリコン膜、酸化窒化シリコン膜など
でもよい。
【０１５０】またカバー絶縁膜はシラン、酸素等を原料
ガスとして用いたプラズマＣＶＤ法やＴＥＯＳを原料と
したプラズマＣＶＤ法あるいは常圧ＣＶＤ法などを用い
ることでもよい。
【０１５１】また膜厚は１００ｎｍから１０００ｎｍの
範囲で堆積することでもよい。次にスパッタ法を用いて
タングステンシリサイドを１００〜３００ｎｍの膜厚で
堆積し、その後にプラズマＣＶＤ法により、基板温度３
００℃で水素をベースとするガス濃度０．５％程度のフ
ォスフィンガス（ＰＨ３ ）を６００ｓｃｃｍで、シラ
ンガス１００ｓｃｃｍでプラズマＣＶＤチャンバー内に
導入させてソース・ドレイン領域の不純物層となるｎ型
導電膜を５０ｎｍの膜厚で堆積する。
【０１５２】この積層膜をパターニングして、図１５
（ａ）に示す様に、ソース・ドレイン電極１２１及びア
ラインメントマーク２０を同時に形成する。
【０１５３】ここではタングステンシリサイドを用いた
が、高融点金属あるいはそのシリサイドまたは高融点金
属とそのシリサイド膜の積層膜を用いてもよい。
【０１５４】次にプラズマＣＶＤ法を用い、シラン（Ｓ
ｉＨ４ ）１０００ｓｃｃｍ、水素（Ｈ２ ）１８００ｓ
ｃｃｍ、基板温度２５０℃１００ｎｍの膜厚で堆積し、
図１５（ｂ）に示す様に、シリコン膜７０を形成する。
その後に窒素ガス中において４００℃の温度で１時間の
アニールを行う。
【０１５５】これはその後に行うレーザ照射において、
シリコン膜中から水素が脱離することが原因で膜が剥が
れるなどの問題があるために、予めシリコン膜中に含ま
れる水素を脱離させることを目的としている。
【０１５６】またシリコン膜の成膜方法はここではプラ
ズマＣＶＤ法を用いたが、減圧熱ＣＶＤ法やスパッタ法
などでもよく非晶質膜、結晶膜のどちらでもよい。
【０１５７】また減圧熱ＣＶＤ法でシリコン膜を形成す
る場合では、ジボランとジシランの混合ガスを用いて、
トランジスタ閾値の制御を目的とするシリコン膜とする
ことでもよい。
【０１５８】こうすることでｐチャンネル、ｎチャンネ
ルのトランジスタの特性をゲート電圧零ボルト付近で対
称にすることが可能となり、Ｃ−ＭＯＳ回路で有効であ
る。またその際のジボラン／ジシランのガス濃度比はジ
シランガス、ジボランガスの両方あるいはどちらか一つ
のガス流量を変化させて０．１から１００ｐｐｍ程度で
制御することでもよい。
【０１５９】次に、図１５（ｃ）に示す様に、レーザ照
射用アライメントマーク２０を基準にして所定の目合わ
せを行いレーザ照射８０を行う。レーザ照射はＸｅＣｌ
（３０８ｎｍ）のエキシマレーザアニール法を用い３８
０ｍＪ／ｃｍ２ （１０ｓｈｏｔ／ｐｏｉｎｔ）の照射
エネルギーで行う。
【０１６０】照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。またレーザはＫｒＦ
（２４８ｎｍ）のエキシマレーザを用いてもよい。
【０１６１】レーザ照射により、結晶化シリコン膜７１
とさせた後、、図１５（ｄ）に示す様に、ドライエッチ
ング法などにより島状結晶シリコン膜７２とさせる。こ
の層を薄膜トランジスタの活性層として用いる。
【０１６２】次にプラズマＣＶＤ法で窒化シリコン膜を
３００ｎｍの膜厚で堆積し、ゲート絶縁膜９０を形成す
る。ゲート絶縁膜はシラン、酸素を用いた減圧熱ＣＶＤ
法やＴＥＯＳを原料とするプラズマＣＶＤ法あるいは常
圧ＣＶＤ法をなどによる酸化シリコン膜を用いてもよ
い。その後にコンタクトホール１４０をドライエッチン
グ法で形成する。次にその後にアルミニウムをスパッタ
法において５００ｎｍの膜厚で堆積した後、パターニン
グを行いアルミ電極１５０とする。こうして図１５
（ｅ）に示す様な順スタガー薄膜トランジスタ１３が完
成する。
【０１６３】次に、本発明に係る当該薄膜トランジスタ
１３に関する図１（Ｂ）に示す具体例の製造方法の一例
を図１６を参照しながら詳細に説明する。
【０１６４】即ち、本具体例は、逆スタガー構造の薄膜
トランジスタ１３であって、ゲート電極とレーザ照射用
アライメントマークを同時にパターニングして形成する
方法である。
【０１６５】図１６は逆スタガー薄膜トランジスタ１３
の作製工程を示す断面図である。
【０１６６】まず基板１０上にＴＥＯＳを原料とするプ
ラズマＣＶＤ法を用い、ＴＥＯＳ３００ｓｃｃｍ、Ｈｅ
１００ｓｃｃｍ、Ｏ２ ６０００ｓｃｃｍのガスを導入
させ、成膜温度４１０℃、成膜圧力１７０Ｐａ、ＲＦ投
入電力１５００Ｗの条件で酸化シリコン膜を膜厚５００
ｎｍで堆積しカバー絶縁膜１１を形成する。
【０１６７】次にタングステンとタングステンシリサイ
ドの積層膜をスパッタ法を用いて膜厚１５０ｎｍで堆積
した後、図１６（ａ）に示す様に、１回のパターニング
でレーザ照射用アライメントマーク２０とゲート電極１
００を形成ゲート電極１００を形成する。
【０１６８】ゲート電極１００およびレーザ照射用アラ
イメントマーク２０を形成する材料は逆スタガ構造のト
ランジスタのゲート電極材料として使用可能な低抵抗で
あり、精度よく目合わせが行えるレーザ照射用アライメ
ントマークのパターン形状が得られていれば、高融点金
属やそのシリサイドでなくてもよい。
【０１６９】次に、図１６（ｂ）に示す様に、プラズマ
ＣＶＤ法を用いて窒化シリコン膜を３００ｎｍの膜厚で
堆積しゲート絶縁膜９０を形成し、次いでプラズマＣＶ
Ｄ法でシラン３００ｓｃｃｍ、水素ガス９００ｓｃｃ
ｍ、成膜温度３００℃、ＲＦ投入電力６０Ｗで１００ｎ
ｍの膜厚でシリコン膜を堆積し、シリコン膜７０を形成
する。
【０１７０】シリコン膜を堆積する際のＲＦ投入電力は
活性層とゲート絶縁膜との界面を形成することになりプ
ラズマダメージを与えないために低く抑えた条件である
ことが好ましい。次に窒素ガス中において４００℃の温
度で１時間のアニールを行う。
【０１７１】これはその後に行うレーザ照射において、
シリコン膜中から水素が脱離することが原因で膜が剥が
れるなどの問題があるために、予めシリコン膜中に含ま
れる水素を脱離させることを目的としている。
【０１７２】次に、図１６（ｃ）に示す様に、レーザ照
射用アライメントマーク２０を基準に目合わせを行い、
レーザ照射８０を行って、結晶化シリコン膜７１とす
る。
【０１７３】レーザ照射エネルギー３００ｍＪ／ｃｍ
２ で行う。照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。
【０１７４】またレーザはＫｒＦ（２４８ｎｍ）のエキ
シマレーザを用いてもよい。この結晶化シリコン膜７１
を逆スタガー薄膜トランジスタの活性層として用いる。
【０１７５】次に、図１６（ｄ）に示す様に、不純物打
ち込み時のマスク材となるマスク窒化シリコン膜１１０
を５００ｎｍの膜厚で堆積後、ゲート電極１００上と同
じ位置にパターニングで形成させ、その後に不純物イオ
ンを打ち込みソース・ドレイン領域を形成する。その後
に不純物活性化のための熱処理を行う。
【０１７６】本実施例ではレーザ照射後に不純物イオン
を導入させたが、レーザ照射前に不純物イオン１１１を
導入させその後のレーザ照射で活性化させることでもよ
い。次に、図１６（ｅ）に示す様に、不純物イオン打ち
込みの際に用いたマスク窒化シリコン膜のほとんどすべ
てを１％から５％程度に希釈した弗化水素酸などを用い
て除去した後、プラズマＣＶＤ法で膜厚７００ｎｍの膜
厚で堆積し、層間絶縁膜１３０とする。
【０１７７】次にドライエッチング法を用いてコンタク
トホール１４０を形成した後、アルミニウムをスパッタ
法で膜厚１μｍで堆積した後パターニングを行い配線電
極１５０とする。
【０１７８】このようにして逆スタガー構造の薄膜トラ
ンジスタ１３が完成する。このようにして目合わせを必
要とするレーザ照射工程を有する逆スタガートランジス
タの製造において工程数を増加させることがない製造工
程を提供できる。
【０１７９】又、本発明に係る当該薄膜トランジスタ１
３の別の具体例を図１７及び図１８を参照しながら詳細
に説明する。
【０１８０】まず、図１７（ａ）に示す様に、基板１０
上にＴＥＳＯを原料とするプラズマＣＶＤ法を用い、Ｔ
ＥＯＳ３００ｓｃｃｍ、Ｈｅ１００ｓｃｃｍ、Ｏ２ ６
０００ｓｃｃｍのガスを導入させ、成膜温度４１０℃、
成膜圧力１７０Ｐａ、ＲＦ投入電力１５００Ｗの条件で
酸化シリコン膜を膜厚５００ｎｍで堆積しカバー絶縁膜
１１を形成する。
【０１８１】次にタングステンとタングステンシリサイ
ドの積層膜をスパッタ法を用いて膜厚１５０ｎｍで堆積
した後、１回のパターニングでレーザ照射用アライメン
トマーク２０とゲート電極１００を形成ゲート電極１０
０を形成する。
【０１８２】ゲート電極およびレーザ照射用アライメン
トマークを形成する材料は逆スタガ構造のトランジスタ
のゲート電極材料として使用可能な低抵抗であり、精度
よく目合わせが行えるレーザ照射用アライメントマーク
のパターン形状が得られていれば、高融点金属やそのシ
リサイドでなくてもよい。
【０１８３】次に、図１７（ｂ）に示す様に、プラズマ
ＣＶＤ法を用いて窒化シリコン膜を３００ｎｍの膜厚で
堆積しゲート絶縁膜９０を形成する。
【０１８４】次にプラズマＣＶＤ法でシラン３００ｓｃ
ｃｍ、水素ガス９００ｓｃｃｍ、成膜温度３００℃、Ｒ
Ｆ投入電力６０Ｗで１００ｎｍの膜厚でシリコン膜を堆
積し、シリコン膜７０を形成する。その際、ＲＦ投入電
力は活性層とゲート絶縁膜との界面を形成することにな
りプラズマダメージを与えないために低く抑えた条件で
あることが好ましい。
【０１８５】次に窒素ガス中において４００℃の温度で
１時間のアニールを行う。
【０１８６】これはその後に行うレーザ照射において、
シリコン膜中から水素が脱離することが原因で膜が剥が
れるなどの問題があるために、予めシリコン膜中に含ま
れる水素を脱離させることを目的としている。
【０１８７】次に、図１７（ｃ）に示す様に、レーザ照
射用アライメントマーク２０を基準に目合わせを行い、
レーザ照射８０を行って、結晶化シリコン膜７１とす
る。レーザ照射エネルギー３００ｍＪ／ｃｍ２ で行
う。
【０１８８】照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。またレーザはＫｒＦ
（２４８ｎｍ）のエキシマレーザを用いてもよい。
【０１８９】次に、図１７（ｄ）に示す様に、プラズマ
ＣＶＤ法を用い、２５０℃の基板温度で水素をベースと
するガス濃度０．５％のフォスフィンガスを５００ｓｃ
ｃｍ、シランガス２００ｓｃｃｍでプラズマＣＶＤチャ
ンバー内に導入させて膜厚５０ｎｍ程度で堆積し、ソー
ス・ドレインの不純物層となる領域のｎ型導電シリコン
膜１１２を形成させる。
【０１９０】次に、図１８（ｅ）に示す様に、結晶シリ
コン膜７１とｎ型導電膜１１２をドライエッチング法で
島状シリコン膜７２とした後、図１８（ｆ）に示す様
に、クロムをスパッタ法で１５０ｎｍの膜厚で堆積した
後、パターニングを行いソースドレイン電極１２２を形
成させる。
【０１９１】その後に、図１８（ｇ）に示す様に、ドラ
イエッチング法などによりｎ型層エッチング３００を行
い、逆スタガー構造の薄膜トランジスタ１３が完成す
る。
【０１９２】又、本発明に係る当該薄膜トランジスタの
更に他の具体例を図１９及び図２０を参照しながら詳細
に説明する。
【０１９３】本具体例の上記具体例と同様に逆スタガー
薄膜トランジスタの製造方法である。
【０１９４】まず、図１９（ａ）に示す様に、基板１０
上にＴＥＳＯを原料とするプラズマＣＶＤ法を用い、Ｔ
ＥＯＳ３００ｓｃｃｍ、Ｈｅ１００ｓｃｃｍ、Ｏ２ ６
０００ｓｃｃｍのガスを導入させ、成膜温度４１０℃、
成膜圧力１７０Ｐａ、ＲＦ投入電力１５００Ｗの条件で
酸化シリコン膜を膜厚５００ｎｍで堆積しカバー絶縁膜
１１を形成する。
【０１９５】次に、タングステンとタングステンシリサ
イドの積層膜をスパッタ法を用いて膜厚１５０ｎｍで堆
積した後、１回のパターニングでレーザ照射用アライメ
ントマーク２０とゲート電極１００を形成ゲート電極１
００を形成する。
【０１９６】ゲート電極およびレーザ照射用アライメン
トマークを形成する材料は逆スタガ構造のトランジスタ
のゲート電極材料として使用可能な低抵抗であり、精度
よく目合わせが行えるレーザ照射用アライメントマーク
のパターン形状が得られていれば、高融点金属やそのシ
リサイドでなくてもよい。
【０１９７】次に、図１９（ｂ）に示す様に、プラズマ
ＣＶＤ法を用いて窒化シリコン膜を３００ｎｍの膜厚で
堆積しゲート絶縁膜９０を形成し、続いて、プラズマＣ
ＶＤ法でシラン（ＳｉＨ４ ）３００ｓｃｃｍ、水素
（Ｈ２ ）９００ｓｃｃｍ、成膜温度３００℃、ＲＦ投
入電力６０Ｗで１００ｎｍの膜厚でシリコン膜を堆積
し、シリコン膜７０を形成する。
【０１９８】その際、ＲＦ投入電力は活性層とゲート絶
縁膜との界面を形成することになりプラズマダメージを
与えないために低く抑えた条件であることが好ましい。
【０１９９】次に窒素ガス中において４００℃の温度で
１時間のアニールを行う。
【０２００】これはその後に行うレーザ照射において、
シリコン膜中から水素が脱離することが原因で膜が剥が
れるなどの問題があるために、予めシリコン膜中に含ま
れる水素を脱離させることを目的としている。
【０２０１】次に、図１９（ｃ）に示す様に、レーザ照
射用アライメントマーク２０を基準に目合わせを行い、
レーザ照射８０を行って、結晶化シリコン膜７１とす
る。
【０２０２】レーザ照射エネルギー３００ｍＪ／ｃｍ
２ で行う。照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。
【０２０３】またレーザはＫｒＦ（２４８ｎｍ）のエキ
シマレーザを用いてもよい。
【０２０４】次に、図１９（ｄ）に示す様に、チャネル
領域となる部分を保護する目的で窒化シリコン膜をプラ
ズマＣＶＤ法で５００ｎｍの膜厚で堆積しパターニング
後、チャネル保護層１３１を形成する。その後にプラズ
マＣＶＤ法で不純物としてｎ型導電シリコン膜１１２を
形成する。
【０２０５】次に、図２０（ｅ）に示す様に、結晶化シ
リコン膜７１とチャネル保護層１３１とｎ型導電シリコ
ン膜１１２とをドライエッチング法によりパターニング
し、島状シリコン膜７３とする。
【０２０６】次に、図２０（ｆ）に示す様に、適宜のレ
ジスト膜３０１を形成後、ドライエッチング法によｎ型
導電シリコン膜エッチング３００を行い、図２０（ｇ）
に示す様に、ｎ型導電シリコン膜を分離させてソース・
ドレイン領域１２０を形成すると同時に当該レジスト膜
３０１も除去する。
【０２０７】次に、図２０（ｆ）に示す様に、スパッタ
法によりクロムなどを堆積後パターニングしてソース・
ドレイン電極１２２とさせ、逆スタガー型薄膜トランジ
スタ１３が完成する。
【０２０８】本発明の上記した具体例に於て、レーザ照
射の際、図２１（ａ）に示すように主にステージ１ある
いはマスク部６などの一方或いは双方を適宜の駆動制御
手段を使用して移動させて照射領域を重ねながら走査さ
せる照射の方法を使用する事も可能である。
【０２０９】またブロック照射と称し、基板上の同じ領
域を同じ照射エネルギーで数回から２０回程度照射する
方法をとってもよい。
【０２１０】例えば図２１（ｂ）に示すようにブロック
照射の領域を角型にした場合、その四角形状の四隅にレ
ーザ照射用アライメントマークを設ける。それに対応さ
せたレーザ照射部側アライメントマークもマスクスリッ
ト部品側に対応させて位置にあらかじめ設けておく。
【０２１１】ブロック照射領域Ａ１１１に照射させる場
合ではレーザ照射用アライメントマークＡ２３、Ｂ２
４、Ｃ２５、Ｄ２６のアライメントマークを用いて目合
わせを行い、ブロック照射領域Ｂ１１２に照射させる場
合ではレーザ照射用アライメントマークＣ２５、Ｄ２
６、Ｅ２７、Ｆ２８の４箇所を用いて行う。
【０２１２】このブロック照射の方法は照射回数を増や
すことにより実行的な照射強度を上げることが可能であ
り、薄膜トランジスタの特性を向上させる上で優位に働
く。この方法は狭い部分に局所的に照射させることに適
しており、高性能のトランジスタを得たい領域が狭い場
合に有効的な手段である。
【０２１３】しかしレーザ照射時の光学系の分布がその
まま特定の領域に反映されてシリコンの結晶性に影響を
与える。そのため光学系の設計や照射の条件に注意を要
する。
【０２１４】また走査照射では照射の大面積化が容易で
ある優位性がある。このそれぞれの特徴を生かし、図２
２に示すように走査照射方法を採用する領域５８と、ブ
ロック照射方法を採用する領域５６、５７とを組み合わ
せで構成してもよく、目的に応じた照射方法を選択して
よい。
【０２１５】上記した本発明に係る各具体例の説明から
理解される様に、本発明に係る当該薄膜トランジスタの
製造方法としては、基本的には、光源、当該光源から出
射される光ビームを所望の形状に成形すると共に、当該
成形された光ビームを所望の方向に指向させるマスク手
段、及び半導体装置構成部を含む基板を搭載し、当該半
導体装置構成部の所望の部位を当該光路に対応せしめる
様に移動可能に構成された基板移動手段とから構成され
た薄膜トランジスタ製造装置であって、当該マスク手段
に於ける当該所望の光路と当該基板移動手段に於ける当
該半導体装置構成部の所望の部位との位置合わせ操作
は、当該半導体装置構成部上に設けられている当該アラ
インメントマークを参照して実行する様に構成された薄
膜トランジスタ製造方法であり、当該薄膜トランジスタ
製造方法に於て、当該マスク手段に於ける当該所望の光
路と当該基板移動手段に於ける当該半導体装置構成部の
所望の部位との位置合わせ操作は、当該基板上の半導体
装置構成部に設けられている当該アラインメントマーク
と当該マスク手段に設けられている当該アラインメント
マーク検出手段とを一致させる様に制御する事が好まし
い。
【０２１６】更に、本発明に於ける当該薄膜トランジス
タの製造方法に於いては、当該マスク手段は、当該光源
から出射される光ビームの断面積よりも小さな断面積を
有する一つ若しくは複数種の成形光ビームを形成する為
の一つ若しくは複数個のマスクパターンを有している事
も好ましく、又、当該マスク手段に於ける当該所望の光
路と当該基板移動手段に於ける当該半導体装置構成部の
所望の部位との位置合わせ操作は、当該基板上の当該半
導体装置構成部に設けられている当該アラインメントマ
ークを参照して実行する様に構成されている事が望まし
い。
【０２１７】より具体的には、当該マスク手段に於ける
当該所望の光路と当該基板移動手段に於ける当該半導体
装置構成部の所望の部位との位置合わせ操作は、当該基
板上の当該半導体装置構成部に設けられている当該アラ
インメントマークと当該マスク手段に設けられている当
該アラインメントマーク検出手段とを一致させる様に制
御する様に構成されているものである。
【０２１８】
【発明の効果】局所的に半導体層を結晶化するためにレ
ーザ照射時に目合わせを必要とする薄膜トランジスタあ
るいはそれらを用いた電子機器の製造工程において、工
程数を増加させることがないスループットの高い製造工
程を提供できる。
【図面の簡単な説明】
【図１】図１は、本発明に係る薄膜トランジスタの具体
例の構成例を示す断面図である。
【図２】図２は、本発明に於て使用されるレーザー照射
手段の一具体例の構成を示す図である。
【図３】図３は、本発明に係る薄膜トランジスタの製造
方法の一具体的の工程手順を説明する図である。
【図４】図４は、本発明に係る薄膜トランジスタの製造
方法の一具体的の工程手順を説明する図である。
【図５】図５は、本発明に係る薄膜トランジスタの製造
方法の一具体的の工程手順を説明する図である。
【図６】図６は、本発明に係る薄膜トランジスタの製造
方法に於けるレーザ照射時の目合わせ方法の一例を示す
図である。
【図７】図７は、本発明に係る薄膜トランジスタの製造
方法の具体的に於ける液晶表示装置のゲート駆動回路領
域のレーザ照射手順を示す平面図である。
【図８】図８は、本発明に係る薄膜トランジスタの製造
方法の具体的に於ける液晶表示装置のデータ信号駆動回
路領域のレーザ照射手順を示す平面図である。
【図９】図９は、本発明に係る薄膜トランジスタの製造
方法の具体的に於ける液晶表示装置の画素スイッチング
素子形成領域のレーザ照射手順を示す平面図である。
【図１０】図１０は、本発明に係る薄膜トランジスタの
製造方法の他の具体的の工程手順を説明する図である。
【図１１】図１１は、本発明に係る薄膜トランジスタの
製造方法の他の具体的の工程手順を説明する図である。
【図１２】図１２は、本発明に係る薄膜トランジスタの
製造方法の他の具体的の工程手順を説明する図である。
【図１３】図１３は、本発明に係る他の具体的に於ける
画像読み取り装置の駆動回路領域のレーザ照射手順を示
す平面図。
【図１４】図１４は、本発明に係る他の具体的に於ける
画像読み取り装置の読み取り画素スイッチング素子領域
のレーザ照射手順を示す平面図である。
【図１５】図１５は、本発明に係る薄膜トランジスタの
製造方法の更に他の具体的の工程手順を説明する図であ
る。
【図１６】図１６は、本発明に係る薄膜トランジスタの
製造方法の別の具体的の工程手順を説明する図である。
【図１７】図１７は、本発明に係る薄膜トランジスタの
製造方法の更に別の具体的の工程手順を説明する図であ
る。
【図１８】図１８は、本発明に係る薄膜トランジスタの
製造方法の更に別の具体的の工程手順を説明する図であ
る。
【図１９】図１９は、本発明に係る薄膜トランジスタの
製造方法の更に異なる具体的の工程手順を説明する図で
ある。
【図２０】図２０は、本発明に係る薄膜トランジスタの
製造方法の更に異なる具体的の工程手順を説明する図で
ある。
【図２１】図２１は、本発明に於けるレーザーの走査照
射の方法の一例とブロック照射方法の一例を示す平面図
である。
【図２２】図２２は、本発明に於けるレーザーの走査照
射方法の他の例を示す平面図である。
【符号の説明】 １…光源 ２、１６０、１６１…トランジスタ部 ４…成形された光ビーム ５…光路 ６…マスク手段、マスク部 ７…半導体装置構成部 ８…基板移動手段 ９…アラインメントマーク検出手段 １０…基板、透明基板 １１…カバー絶縁膜 １２…層間膜 １３…薄膜トランジスタ １３’…液晶表示装置 １３”…画像読み取り装置 １５…薄膜トランジスタ製造装置 １６…画像処理手段 １７…制御手段 １８…第１の制御手段 １９…第２の制御手段 ２０…アラインメントマーク ２１…第３の制御手段 ２２…中央演算手段（ＣＰＵ） ２０ａ…レーザ照射用アライメントマーク ２０ｂ…レーザ照射用アライメントマーク ２０ｃ…レーザ照射用アライメントマーク ２０ｄ…レーザ照射用アライメントマーク ２１ａ…駆動回路領域用レーザ照射用アライメントマー
ク ２１ｂ…駆動回路領域用レーザ照射用アライメントマー
ク ２２ａ…読み取り画素スイッチング素子領域用レーザ照
射用アライメントマーク ２２ｂ…読み取り画素スイッチング素子領域用レーザ照
射用アライメントマーク ３０…光ビーム ４０…マスクパターン ４１…マスクスリット部 ４２…マスクスリット部 ４３…マスクスリット部 ４４…マスクスリット部 ４５…マスクスリット部 ５０…成形光ビームの照射範囲 ５１ａ…ゲート信号駆動回路形成照射領域 ５１ｂ…ゲート信号駆動回路形成照射領域 ５１…ゲート信号駆動回路形成照射領域 ５２…データ信号駆動回路形成照射領域 ５２ｃ…データ信号駆動回路形成照射領域 ５２ｄ…データ信号駆動回路形成照射領域 ５３…画素スイッチング素子形成照射領域 ５３ａ…画素スイッチング素子形成照射領域 ５３ｂ…画素スイッチング素子形成照射領域 ５４…駆動回路領域 ５４ａ…駆動回路領域 ５５…読み取り画素スイッチング素子領域 ５５ａ…読み取り画素スイッチング駆動回路領域 ５５ｂ…駆動回路領域 ５８…走査照射方法領域 ５６、５７…ブロック照射方法領域 ６０…遮光層 ６１…シールド層 ７０…シリコン膜 ７１…結晶化シリコン膜 ７２…島状シリコン膜 ７４…活性層（チャネル領域） ８０…レーザ照射 ９０…ゲート絶縁膜 ９７…アラインメントマーク一致状態 １００…ゲート電極膜層 １１０…マスク窒化シリコン膜 １１１…不純物イオン １１２…ｎ型導電シリコン膜 １２０…ソースドレイン領域 １２１…ソース・ドレイン電極 １２２…ソースドレイン電極 １３０…層間絶縁膜 １３１…チャネル保護層 １４０…コンタクトホール １５０…配線電極、アルミ電極 １７０…層間分離膜 １８０…表示電極用コンタクトホール １９０…表示電極 ２００…下部電極 ２１０…受光素子、アモルファスシリコン膜 ２２０…ｐ型導電膜 ２３０…上部透明電極 ２４０…バリヤメタル ２５０…層間分離膜 ２６０…上部透明電極用コンタクトホール ２７０…下部電極用コンタクトホール ２８０…薄膜トランジスタ用コンタクトホール ２９０…配線部 ３０１…レジスト膜 ３００…ｎ型導電シリコン膜エッチング Ａ１１１…ブロック照射領域 Ａ２３、Ｂ２４、Ｃ２５、Ｄ２６、Ｅ２７、Ｆ２８…レ
ーザ照射用アライメントマーク Ｂ１１２…ブロック照射領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１２月６日（１９９９．１２．
６）
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 薄膜トランジスタ、薄膜トランジ
スタの製造装置、および薄膜トランジスタその製造方法
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/146 Ｈ０１Ｌ 29/78 ６１９Ｂ (72)発明者 田邉 浩 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 2H092 JA41 JB52 JB77 NA14 NA27 NA30 4M118 AB02 AB10 5F046 EA02 EA13 EA18 EB01 EB02 ED01 FA10 5F052 AA02 BB07 DA02 DB02 5F110 AA03 AA08 AA16 AA18 AA21 BB02 BB04 BB10 CC02 CC05 CC07 CC08 DD02 DD03 DD13 DD14 DD15 DD17 DD18 DD24 EE04 EE05 EE14 EE38 EE44 FF02 FF03 FF29 FF30 FF32 GG02 GG13 GG25 GG32 GG35 GG43 GG45 GG47 HJ01 HJ12 HJ23 HK04 HK09 HK33 HK35 HL03 HL23 HM17 HM18 NN03 NN04 NN12 NN22 NN23 NN24 NN35 NN36 NN45 NN46 NN54 NN71 NN72 NN80 PP03 PP04 PP35 QQ01 QQ04 QQ08 QQ09 QQ11 QQ19 QQ30

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 透明基板上に形成され、ゲート電極膜層
    とソース及びドレイン領域膜層とから構成された薄膜ト
    ランジスタであって、更に当該ゲート電極膜層とソース
    及びドレイン領域膜層の少なくとも一方の膜層と同一の
    配置位置に設けられ且つ当該一方の膜層の構成材料と同
    一の構成材料で形成されたアラインメントマークが設け
    られている事を特徴とする薄膜トランジスタ。
  2. 【請求項２】 透明基板上に形成され、ゲート電極膜層
    とソース及びドレイン領域膜層とから構成されたトラン
    ジスタであって、且つ当該透明基板を透過して基板側か
    ら入射される光がトランジスタの活性層に入射する事を
    遮蔽する遮光層が当該トランジスタと当該透明基板との
    間に設けられている薄膜トランジスタにおいて、当該遮
    光層の配置位置と同一の配置位置に設けられ且つ当該遮
    光層のの構成材料と同一の構成材料で形成されたアライ
    ンメントマークが設けられている事を特徴とする薄膜ト
    ランジスタ。
  3. 【請求項３】 透明基板上に形成され、ゲート電極膜層
    とソース及びドレイン領域膜層とから構成されたトラン
    ジスタであって、且つ当該透明基板を透過して基板側か
    ら入射される電磁波が当該トランジスタの配線部に取り
    込まれる事を防止する為のシールド層が当該トランジス
    タと当該透明基板との間に設けられている薄膜トランジ
    スタにおいて、当該シールド層の配置位置と同一の配置
    位置に設けられ且つ当該シールド層の構成材料と同一の
    構成材料で形成されたアラインメントマークが設けられ
    ている事を特徴とする薄膜トランジスタ。
  4. 【請求項４】 当該請求項１乃至３の何れかに記載の薄
    膜トランジスタを使用した電気機器。
  5. 【請求項５】 請求項１又は２に記載の薄膜トランジス
    タを用いた液晶表示装置
  6. 【請求項６】 請求項１又は３に記載の薄膜トランジス
    タを用いたイメージセンサ。
  7. 【請求項７】 光源、当該光源から出射される光ビーム
    を所望の形状に成形すると共に、当該成形された光ビー
    ムを所望の方向に指向させる光路を形成するマスク手
    段、及び半導体装置構成部を含む基板を搭載し、当該半
    導体装置構成部の所望の部位を当該光路に対応せしめる
    様に移動可能に構成された基板移動手段とから構成され
    た薄膜トランジスタ製造装置であって、当該マスク手段
    には、当該半導体装置構成部に設けられているアライン
    メントマークを検出する為のアラインメントマーク検出
    手段が設けられている事を特徴とする薄膜トランジスタ
    製造装置。
  8. 【請求項８】 当該マスク手段は、当該光源から出射さ
    れる光ビームの断面積よりも小さな断面積を有する一つ
    若しくは複数種の成形光ビームを形成する為の一つ若し
    くは複数個のマスクパターンを有している事を特徴とす
    る請求項７記載の薄膜トランジスタ製造装置。
  9. 【請求項９】 当該マスク手段に於ける当該アラインメ
    ントマーク検出手段には、更に画像処理手段が対応して
    設けられている事を特徴とする請求項７又は８に記載の
    薄膜トランジスタ製造装置。
  10. 【請求項１０】 当該マスク手段に於ける当該所望の光
    路と当該半導体装置構成部に於ける所望の部位との位置
    合わせ操作は、当該基板上に設けられている当該アライ
    ンメントマークを参照して実行されるものである事を特
    徴とする請求項７乃至９の何れかに記載の薄膜トランジ
    スタ製造装置。
  11. 【請求項１１】 当該マスク手段に於ける当該所望の光
    路と当該半導体装置構成部に於ける所望の部位との位置
    合わせ操作は、当該マスク手段に設けられている当該ア
    ラインメントマーク検出手段と当該半導体装置構成部に
    設けられているアラインメントマークとを一致させる様
    に制御するものである事を特徴とする請求項７乃至１０
    の何れかに記載の薄膜トランジスタ製造装置。
  12. 【請求項１２】 当該マスク手段に設けられている当該
    アラインメントマーク検出手段と当該半導体装置構成部
    に設けられているアラインメントマークとを一致させる
    様に当該基板移動手段に接続された制御手段を制御する
    様に構成されている事を特徴とする請求項７乃至１１の
    何れかに記載の薄膜トランジスタ製造装置。
  13. 【請求項１３】 当該半導体装置構成部の任意の部位に
    形成されている当該アラインメントマークは、当該半導
    体装置を形成している工程に於いて、他の構成部の形成
    処理と同時に形成されたものである事を特徴とする請求
    項７乃至１２の何れかに記載の薄膜トランジスタ製造装
    置。
  14. 【請求項１４】 光源、当該光源から出射される光ビー
    ムを所望の形状に成形すると共に、当該成形された光ビ
    ームを所望の方向に指向させるマスク手段、及び半導体
    装置構成部を含む基板を搭載し、当該半導体装置構成部
    の所望の部位を当該光路に対応せしめる様に移動可能に
    構成された基板移動手段とから構成された薄膜トランジ
    スタ製造装置であって、当該マスク手段に於ける当該所
    望の光路と当該基板移動手段に於ける当該半導体装置構
    成部の所望の部位との位置合わせ操作は、当該半導体装
    置構成部上に設けられている当該アラインメントマーク
    を参照して実行する事を特徴とする薄膜トランジスタ製
    造方法。
  15. 【請求項１５】 当該マスク手段に於ける当該所望の光
    路と当該基板移動手段に於ける当該半導体装置構成部の
    所望の部位との位置合わせ操作は、当該基板上の半導体
    装置構成部に設けられている当該アラインメントマーク
    と当該マスク手段に設けられている当該アラインメント
    マーク検出手段とを一致させる様に制御する事を特徴と
    する請求項１４に記載の薄膜トランジスタ製造方法。
  16. 【請求項１６】 当該マスク手段は、当該光源から出射
    される光ビームの断面積よりも小さな断面積を有する一
    つ若しくは複数種の成形光ビームを形成する為の一つ若
    しくは複数個のマスクパターンを有している事を特徴と
    する請求項１４又は１５に記載の薄膜トランジスタ製造
    方法。
  17. 【請求項１７】 当該マスク手段に於ける当該所望の光
    路と当該基板移動手段に於ける当該半導体装置構成部の
    所望の部位との位置合わせ操作は、当該基板上の当該半
    導体装置構成部に設けられている当該アラインメントマ
    ークを参照して実行する事を特徴とする請求項１４乃至
    １６の何れかに記載の薄膜トランジスタ製造方法。
  18. 【請求項１８】 当該マスク手段に於ける当該所望の光
    路と当該基板移動手段に於ける当該半導体装置構成部の
    所望の部位との位置合わせ操作は、当該基板上の当該半
    導体装置構成部に設けられている当該アラインメントマ
    ークと当該マスク手段に設けられている当該アラインメ
    ントマーク検出手段とを一致させる様に制御する事を特
    徴とする請求項１４乃至１７の何れかに記載の薄膜トラ
    ンジスタ製造方法。
JP32821199A 1999-11-18 1999-11-18 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法 Pending JP2001148480A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP32821199A JP2001148480A (ja) 1999-11-18 1999-11-18 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法
US10/457,928 US6822263B2 (en) 1999-11-18 2003-06-09 Thin film transistor formed on a transparent substrate
US10/911,833 US7119363B2 (en) 1999-11-18 2004-08-05 Thin film transistor formed on a transparent substrate
US11/512,596 US7585708B2 (en) 1999-11-18 2006-08-30 Method for manufacturing a thin-film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32821199A JP2001148480A (ja) 1999-11-18 1999-11-18 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2003030090A Division JP2003264198A (ja) 2003-02-06 2003-02-06 薄膜トランジスタおよび薄膜トランジスタを用いた電子機器

Publications (1)

Publication Number Publication Date
JP2001148480A true JP2001148480A (ja) 2001-05-29

Family

ID=18207701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32821199A Pending JP2001148480A (ja) 1999-11-18 1999-11-18 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法

Country Status (2)

Country Link
US (3) US6822263B2 (ja)
JP (1) JP2001148480A (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318111A (ja) * 2002-04-17 2003-11-07 Sharp Corp レーザアニール処理方法、レーザアニール処理方法に用いられる遮蔽マスク、及びレーザアニール処理装置
JP2004134771A (ja) * 2002-09-17 2004-04-30 Advanced Lcd Technologies Development Center Co Ltd 配線、配線の形成方法、薄膜トランジスタ、及び表示装置
GB2403595A (en) * 2003-06-25 2005-01-05 Lg Philips Lcd Co Ltd Polycrystalline thin film transistor for LCD device
JP2005191560A (ja) * 2003-12-24 2005-07-14 Lg Phillips Lcd Co Ltd 結晶化装備及びこれを用いた結晶化方法
JP2007081345A (ja) * 2005-09-16 2007-03-29 Fujitsu Ltd 半導体装置及びその製造方法
CN1309030C (zh) * 2002-07-18 2007-04-04 Nec液晶技术株式会社 形成半导体薄膜的方法和该方法使用的激光设备
CN1327484C (zh) * 2003-05-20 2007-07-18 Lg.飞利浦Lcd有限公司 多晶硅的制作方法和使用多晶硅的开关器件
CN100356506C (zh) * 2002-12-30 2007-12-19 Lg.菲利浦Lcd株式会社 结晶掩模、非晶硅结晶方法及利用其制造阵列基板的方法
CN102097370A (zh) * 2010-12-10 2011-06-15 华映视讯（吴江）有限公司 精密图案的制程方法
CN103293801A (zh) * 2012-03-02 2013-09-11 乐金显示有限公司 液晶显示装置
JP2014126574A (ja) * 2012-12-25 2014-07-07 Seiko Epson Corp 電気光学装置用基板の製造方法、電気光学装置、および電子機器
JP2017505457A (ja) * 2014-01-21 2017-02-16 アップル インコーポレイテッド 底部シールドを有する有機発光ダイオードディスプレイ
WO2017072921A1 (ja) * 2015-10-29 2017-05-04 堺ディスプレイプロダクト株式会社 薄膜トランジスタ基板の製造方法
CN109192661A (zh) * 2018-08-28 2019-01-11 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板
CN109937484A (zh) * 2017-08-31 2019-06-25 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示装置及制造薄膜晶体管的方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299587A (ja) * 2001-03-30 2002-10-11 Mitsubishi Electric Corp 半導体集積回路デバイスおよびその製造方法
US6809023B2 (en) * 2001-04-06 2004-10-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device having uniform crystal grains in a crystalline semiconductor film
US7133737B2 (en) * 2001-11-30 2006-11-07 Semiconductor Energy Laboratory Co., Ltd. Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer
US7214573B2 (en) * 2001-12-11 2007-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes patterning sub-islands
KR100574353B1 (ko) * 2004-02-13 2006-04-27 삼성전자주식회사 고체 촬상 장치 및 그 제조 방법
KR100712289B1 (ko) * 2005-04-07 2007-04-27 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
CN100592174C (zh) * 2005-05-21 2010-02-24 香港科技大学 一种透反式液晶器件及其制备方法
JP4111205B2 (ja) * 2005-05-23 2008-07-02 日本電気株式会社 半導体装置、液晶ディスプレイパネル及び電子機器並びに半導体装置の設計方法及び製造方法
WO2007034740A1 (ja) * 2005-09-22 2007-03-29 Sharp Kabushiki Kaisha 表示パネル用の基板とこの基板を備える表示パネル
TWI303888B (en) * 2006-07-21 2008-12-01 Au Optronics Corp Ltps-lcd structure and method for manufacturing the same
JP5513020B2 (ja) * 2009-06-19 2014-06-04 パナソニック液晶ディスプレイ株式会社 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法
FR2950997B1 (fr) * 2009-10-05 2011-12-09 St Microelectronics Rousset Puce de circuit integre protegee contre des attaques laser
JP2011129627A (ja) * 2009-12-16 2011-06-30 Panasonic Corp 半導体装置
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
US9070812B2 (en) * 2010-09-03 2015-06-30 Sharp Kabushiki Kaisha Active matrix substrate, method for fabricating the same, and display device
KR20150046963A (ko) * 2013-10-23 2015-05-04 삼성디스플레이 주식회사 플렉서블 표시 장치 및 플렉서블 표시 장치의 제조 방법
CN204204377U (zh) * 2014-01-21 2015-03-11 苹果公司 显示器和电子设备显示器
US9716134B2 (en) 2014-01-21 2017-07-25 Apple Inc. Organic light-emitting diode display with bottom shields
WO2016098174A1 (ja) * 2014-12-15 2016-06-23 ギガフォトン株式会社 レーザ照射装置
CN105845555B (zh) * 2015-01-14 2019-07-02 南京瀚宇彩欣科技有限责任公司 半导体装置及其制造方法
KR102583770B1 (ko) * 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
CN107255891B (zh) * 2017-08-08 2023-02-03 惠科股份有限公司 一种显示装置的制作方法
JP7086582B2 (ja) * 2017-12-11 2022-06-20 株式会社ジャパンディスプレイ 表示装置
KR20200029081A (ko) 2018-09-07 2020-03-18 삼성디스플레이 주식회사 표시 장치
CN110797347B (zh) * 2019-10-12 2022-02-22 武汉华星光电技术有限公司 阵列基板和显示面板
CN113421889A (zh) * 2021-06-22 2021-09-21 合肥鑫晟光电科技有限公司 显示面板、制备显示面板的方法以及显示装置
US20230215727A1 (en) * 2022-01-05 2023-07-06 Polar Semiconductor, Llc Forming passivation stack having etch stop layer

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198546A (ja) * 1984-03-21 1985-10-08 Dainippon Printing Co Ltd 印刷製版の自動トリミングレイアウト方法
JPS60172131U (ja) * 1984-04-20 1985-11-14 ホシデン株式会社 カラ−液晶表示器
US4678282A (en) * 1985-02-19 1987-07-07 Ovonic Imaging Systems, Inc. Active display matrix addressable without crossed lines on any one substrate and method of using the same
JPS62109026A (ja) 1985-11-08 1987-05-20 Seiko Instr & Electronics Ltd 駆動回路内蔵型液晶表示装置
JPS63292619A (ja) 1987-05-26 1988-11-29 Fujitsu Ltd レ−ザ−アニ−ル方法
JP2514037B2 (ja) * 1987-07-02 1996-07-10 キヤノン株式会社 検知光学系
JPH01116526A (ja) 1987-10-29 1989-05-09 Toshiba Corp 液晶表示用薄膜トランジスタアレイの製造方法
JPH04186725A (ja) 1990-11-21 1992-07-03 Hitachi Ltd レーザアニール装置及びアライメント法
JPH04206572A (ja) * 1990-11-30 1992-07-28 Sony Corp 固体撮像装置
JP3312387B2 (ja) 1992-05-26 2002-08-05 ソニー株式会社 パターニング装置
JP3180481B2 (ja) 1992-11-24 2001-06-25 日新電機株式会社 薄膜トランジスタ用単結晶シリコン層の形成方法
TW272319B (ja) * 1993-12-20 1996-03-11 Sharp Kk
JP2734359B2 (ja) 1993-12-27 1998-03-30 日本電気株式会社 薄膜トランジスタ及びその製造方法
JPH07302912A (ja) 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP3402750B2 (ja) 1994-05-25 2003-05-06 キヤノン株式会社 位置合わせ方法及びそれを用いた素子の製造方法
JPH08115872A (ja) * 1994-10-13 1996-05-07 Nikon Corp 露光装置
US5783833A (en) * 1994-12-12 1998-07-21 Nikon Corporation Method and apparatus for alignment with a substrate, using coma imparting optics
US5907405A (en) * 1995-09-01 1999-05-25 Nikon Corporation Alignment method and exposure system
JP3516424B2 (ja) 1996-03-10 2004-04-05 株式会社半導体エネルギー研究所 薄膜半導体装置
JP2757850B2 (ja) * 1996-04-18 1998-05-25 日本電気株式会社 薄膜トランジスタおよびその製造方法
JP3580033B2 (ja) 1996-06-20 2004-10-20 ソニー株式会社 薄膜半導体装置及びその製造方法とレーザアニール装置
US6759628B1 (en) * 1996-06-20 2004-07-06 Sony Corporation Laser annealing apparatus
JPH09191114A (ja) 1997-01-21 1997-07-22 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP3084252B2 (ja) 1997-04-10 2000-09-04 株式会社半導体エネルギー研究所 逆スタガ型絶縁ゲイト型半導体装置の作製方法
JPH1187729A (ja) 1997-09-12 1999-03-30 Sanyo Electric Co Ltd 半導体装置の製造方法
TW556013B (en) * 1998-01-30 2003-10-01 Seiko Epson Corp Electro-optical apparatus, method of producing the same and electronic apparatus

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318111A (ja) * 2002-04-17 2003-11-07 Sharp Corp レーザアニール処理方法、レーザアニール処理方法に用いられる遮蔽マスク、及びレーザアニール処理装置
CN1309030C (zh) * 2002-07-18 2007-04-04 Nec液晶技术株式会社 形成半导体薄膜的方法和该方法使用的激光设备
JP2004134771A (ja) * 2002-09-17 2004-04-30 Advanced Lcd Technologies Development Center Co Ltd 配線、配線の形成方法、薄膜トランジスタ、及び表示装置
JP4495428B2 (ja) * 2002-09-17 2010-07-07 株式会社 液晶先端技術開発センター 薄膜トランジスタの形成方法
CN100356506C (zh) * 2002-12-30 2007-12-19 Lg.菲利浦Lcd株式会社 结晶掩模、非晶硅结晶方法及利用其制造阵列基板的方法
CN1327484C (zh) * 2003-05-20 2007-07-18 Lg.飞利浦Lcd有限公司 多晶硅的制作方法和使用多晶硅的开关器件
GB2403595A (en) * 2003-06-25 2005-01-05 Lg Philips Lcd Co Ltd Polycrystalline thin film transistor for LCD device
GB2403595B (en) * 2003-06-25 2005-10-05 Lg Philips Lcd Co Ltd Liquid crystal display device having polycrystalline silicon thin film transistor and method of fabricating the same
US7443457B2 (en) 2003-06-25 2008-10-28 Lg Display Co., Ltd. Liquid crystal display device having polycrystalline silicon thin film transistor and method of fabricating the same
JP2005191560A (ja) * 2003-12-24 2005-07-14 Lg Phillips Lcd Co Ltd 結晶化装備及びこれを用いた結晶化方法
JP4571486B2 (ja) * 2003-12-24 2010-10-27 エルジー ディスプレイ カンパニー リミテッド 結晶化装備及びこれを用いた結晶化方法
JP2007081345A (ja) * 2005-09-16 2007-03-29 Fujitsu Ltd 半導体装置及びその製造方法
CN102097370A (zh) * 2010-12-10 2011-06-15 华映视讯（吴江）有限公司 精密图案的制程方法
CN103293801A (zh) * 2012-03-02 2013-09-11 乐金显示有限公司 液晶显示装置
JP2013182274A (ja) * 2012-03-02 2013-09-12 Lg Display Co Ltd 液晶表示装置
JP2015111289A (ja) * 2012-03-02 2015-06-18 エルジー ディスプレイ カンパニー リミテッド 液晶表示装置
US9323119B2 (en) 2012-03-02 2016-04-26 Lg Display Co., Ltd. Liquid crystal display device
CN103293801B (zh) * 2012-03-02 2016-09-07 乐金显示有限公司 液晶显示装置
JP2014126574A (ja) * 2012-12-25 2014-07-07 Seiko Epson Corp 電気光学装置用基板の製造方法、電気光学装置、および電子機器
JP2017505457A (ja) * 2014-01-21 2017-02-16 アップル インコーポレイテッド 底部シールドを有する有機発光ダイオードディスプレイ
WO2017072921A1 (ja) * 2015-10-29 2017-05-04 堺ディスプレイプロダクト株式会社 薄膜トランジスタ基板の製造方法
US10396207B2 (en) 2015-10-29 2019-08-27 Sakai Display Products Corporation Method for manufacturing thin film transistor substrate
CN109937484A (zh) * 2017-08-31 2019-06-25 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示装置及制造薄膜晶体管的方法
US11177356B2 (en) 2017-08-31 2021-11-16 Boe Technology Group Co., Ltd. Thin film transistor, array substrate, display apparatus, and method of fabricating thin film transistor
CN109937484B (zh) * 2017-08-31 2022-06-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示装置及制造薄膜晶体管的方法
CN109192661A (zh) * 2018-08-28 2019-01-11 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板

Also Published As

Publication number Publication date
US7119363B2 (en) 2006-10-10
US6822263B2 (en) 2004-11-23
US20070045624A1 (en) 2007-03-01
US20030201440A1 (en) 2003-10-30
US7585708B2 (en) 2009-09-08
US20050012098A1 (en) 2005-01-20

Similar Documents

Publication Publication Date Title
JP2001148480A (ja) 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法
JP3516424B2 (ja) 薄膜半導体装置
US6492213B1 (en) Semiconductor device, thin film transistor and method for producing the same, and liquid crystal display apparatus and method for producing the same
JP2564725B2 (ja) Ｍｏｓ型トランジスタの作製方法
KR100659921B1 (ko) 반도체 장치 및 그의 제조 방법
JPH1184418A (ja) 表示装置
US7309625B2 (en) Method for fabricating metal oxide semiconductor with lightly doped drain
US20060286727A1 (en) Polycrystalline silicon liquid crystal display device and fabrication method thereof
JP2003264198A (ja) 薄膜トランジスタおよび薄膜トランジスタを用いた電子機器
JP2003273366A (ja) 薄膜半導体装置
JP2734359B2 (ja) 薄膜トランジスタ及びその製造方法
KR100325068B1 (ko) 박막트랜지스터의제조방법
JP2001156295A (ja) 半導体装置の作製方法
KR100502481B1 (ko) 액정표시장치용 박막트랜지스터 소자 및 그의 제조방법
KR101343497B1 (ko) 액정표시장치의 제조방법
US11081507B2 (en) Semiconductor device and method for manufacturing same
US11121262B2 (en) Semiconductor device including thin film transistor and method for manufacturing the same
JP4447308B2 (ja) 半導体装置及びその作製方法
KR20050045983A (ko) 비정질 실리콘 결정화용 광학 마스크
KR100955380B1 (ko) 폴리실리콘 액정표시소자 제조방법
JPH11103070A (ja) 薄膜トランジスタ
KR101258080B1 (ko) 액정표시소자 및 그 제조방법
JPH1065173A (ja) 薄膜トランジスタとその製造方法
KR20050077049A (ko) 박막 트랜지스터의 형성 방법
JPH05299435A (ja) 絶縁ゲイト型電界効果トランジスタの作製方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050304