JPH1065173A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH1065173A JPH1065173A JP21706496A JP21706496A JPH1065173A JP H1065173 A JPH1065173 A JP H1065173A JP 21706496 A JP21706496 A JP 21706496A JP 21706496 A JP21706496 A JP 21706496A JP H1065173 A JPH1065173 A JP H1065173A
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- gate insulating
- film
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Abstract
(57)【要約】
【課題】コプレナ型の薄膜トランジスタにおいて、能動
層とゲート絶縁膜の界面に自然酸化膜を生じさせないこ
とにより界面の特性を向上させ、トランジスタの性能を
上げる。 【解決手段】能動層の成膜とレーザによる結晶化を高真
空を維持したまま連続して行い、次いで高真空を維持し
たまま大気にさらすことなくゲート絶縁膜６を成膜し、
ゲート絶縁膜６と能動層を一括して島状に加工した後、
ゲート絶縁膜７を成膜する。
層とゲート絶縁膜の界面に自然酸化膜を生じさせないこ
とにより界面の特性を向上させ、トランジスタの性能を
上げる。 【解決手段】能動層の成膜とレーザによる結晶化を高真
空を維持したまま連続して行い、次いで高真空を維持し
たまま大気にさらすことなくゲート絶縁膜６を成膜し、
ゲート絶縁膜６と能動層を一括して島状に加工した後、
ゲート絶縁膜７を成膜する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタと
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】一般に、レーザ結晶化技術を利用してコ
プレナ型の多結晶シリコン薄膜トランジスタを製造する
場合、信学技報EID95−18，1995 に記載されているよう
に、非晶質シリコンを多結晶化後、大気中でホトリソグ
ラフィー工程を行い、島状に加工する。
プレナ型の多結晶シリコン薄膜トランジスタを製造する
場合、信学技報EID95−18，1995 に記載されているよう
に、非晶質シリコンを多結晶化後、大気中でホトリソグ
ラフィー工程を行い、島状に加工する。
【０００３】
【発明が解決しようとする課題】上記従来技術は、シリ
コンをレーザ照射により真空中で多結晶化したあと、ホ
トリソグラフィー工程を行うため、真空を破り大気中に
多結晶シリコンをさらす。この時、シリコン表面が大気
中の酸素や水分によって酸化される。生じたシリコンの
（自然）酸化膜の上にゲート絶縁膜が形成されるが、電
子の移動する多結晶シリコン中のチャネル層は自然酸化
膜との界面近傍に形成され、自然酸化膜のゲート絶縁膜
としての特性が悪いため、多結晶シリコン薄膜トランジ
スタの特性が低下する。
コンをレーザ照射により真空中で多結晶化したあと、ホ
トリソグラフィー工程を行うため、真空を破り大気中に
多結晶シリコンをさらす。この時、シリコン表面が大気
中の酸素や水分によって酸化される。生じたシリコンの
（自然）酸化膜の上にゲート絶縁膜が形成されるが、電
子の移動する多結晶シリコン中のチャネル層は自然酸化
膜との界面近傍に形成され、自然酸化膜のゲート絶縁膜
としての特性が悪いため、多結晶シリコン薄膜トランジ
スタの特性が低下する。
【０００４】本発明の目的は、チャネル層とゲート絶縁
膜の界面に自然酸化膜を生じさせないことで界面の特性
を向上させることにより、高性能なコプレナ型薄膜トラ
ンジスタを提供することにある。
膜の界面に自然酸化膜を生じさせないことで界面の特性
を向上させることにより、高性能なコプレナ型薄膜トラ
ンジスタを提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明の特徴は、高真空を維持したまま大気にさら
すことなく能動層の成膜とレーザによる結晶化を行い、
次いで高真空を維持したまま大気にさらすことなく第１
のゲート絶縁膜を成膜した後、第１のゲート絶縁膜と能
動層を一括して島状に加工した後、第２のゲート絶縁膜
を成膜することにある。
め、本発明の特徴は、高真空を維持したまま大気にさら
すことなく能動層の成膜とレーザによる結晶化を行い、
次いで高真空を維持したまま大気にさらすことなく第１
のゲート絶縁膜を成膜した後、第１のゲート絶縁膜と能
動層を一括して島状に加工した後、第２のゲート絶縁膜
を成膜することにある。
【０００６】
【発明の実施の形態】以下、本発明の実施例につき図面
を参照しながら説明する。
を参照しながら説明する。
【０００７】まず、本発明をコプレナ型多結晶シリコン
薄膜トランジスタの製造に適用した第一実施例について
説明する。
薄膜トランジスタの製造に適用した第一実施例について
説明する。
【０００８】なお、薄膜トランジスタを形成するための
各ＳｉＯ2 膜と非晶質シリコン膜は、図１に示すＳｉＯ
2 の成膜室と非晶質シリコンの成膜室とレーザ処理室
を、基板が中央にある高真空に維持された搬送室を通し
て自在に移動できる装置で成膜する。
各ＳｉＯ2 膜と非晶質シリコン膜は、図１に示すＳｉＯ
2 の成膜室と非晶質シリコンの成膜室とレーザ処理室
を、基板が中央にある高真空に維持された搬送室を通し
て自在に移動できる装置で成膜する。
【０００９】まず、図２（Ａ）が示すようにガラス基板
１上にテトラエチルオキシドシラン（ＴＥＯＳ）と酸素
を原料ガスとしてＲＦ−ＰＣＶＤによって膜厚３０００
Åの下地ＳｉＯ2 ２を成膜する。次いでモノシランを原
料ガスとしてＲＦ−ＰＣＶＤによって膜厚６００Åの非
晶質シリコン３を成膜する。次いで１０~3Torr以上の高
真空を維持したまま大気にさらすことなく、ＴＦＴ基板
を１０~3Torr以上の真空度のレーザ処理室に移し、Ｘｅ
Ｃｌエキシマレーザ４を全面照射して、非晶質シリコン
３を多結晶シリコン５に相変換する。次いで図２（Ｂ）
が示すように、１０~3Torr以上の高真空を維持したまま
大気にさらすことなく、ＴＦＴ基板をＳｉＯ2 の成膜室
に移し、ＴＥＯＳと酸素を原料ガスとしてＲＦ−ＰＣＶ
Ｄによって膜厚１００Åのゲート絶縁膜ＳｉＯ2 ６を成
膜する。
１上にテトラエチルオキシドシラン（ＴＥＯＳ）と酸素
を原料ガスとしてＲＦ−ＰＣＶＤによって膜厚３０００
Åの下地ＳｉＯ2 ２を成膜する。次いでモノシランを原
料ガスとしてＲＦ−ＰＣＶＤによって膜厚６００Åの非
晶質シリコン３を成膜する。次いで１０~3Torr以上の高
真空を維持したまま大気にさらすことなく、ＴＦＴ基板
を１０~3Torr以上の真空度のレーザ処理室に移し、Ｘｅ
Ｃｌエキシマレーザ４を全面照射して、非晶質シリコン
３を多結晶シリコン５に相変換する。次いで図２（Ｂ）
が示すように、１０~3Torr以上の高真空を維持したまま
大気にさらすことなく、ＴＦＴ基板をＳｉＯ2 の成膜室
に移し、ＴＥＯＳと酸素を原料ガスとしてＲＦ−ＰＣＶ
Ｄによって膜厚１００Åのゲート絶縁膜ＳｉＯ2 ６を成
膜する。
【００１０】次に図２（Ｃ）が示すように多結晶シリコ
ン５とゲート絶縁膜ＳｉＯ2 ６を一括して島状にパター
ニングした後（多結晶シリコンはＣＦ4とＯ2、ゲート絶
縁膜はＣＨＦ3 を用いたドライエッチングで加工）、Ｔ
ＥＯＳと酸素を原料ガスとしてＲＦ−ＰＣＶＤによって
ゲート絶縁膜となる膜厚１０００ÅのＳｉＯ2 ７を成膜
する。次いでスパッタ法によりゲート電極となる膜厚１
０００ÅのＡｌ８を成膜する。次いで図２（Ｄ）が示す
ようにホトリソグラフィーを用いてＡｌ８を燐酸，酢
酸，硝酸の混合液でエッチングして加工し、多結晶シリ
コン５の上に残ったゲート電極と重ならないゲート絶縁
膜ＳｉＯ2 ６とゲート絶縁膜ＳｉＯ2 ７はＣＨＦ3 ガス
を用いたドライエッチングにより一括して加工し、Ｓｉ
Ｏ2 の２層構造であるゲート絶縁膜９，ゲート電極１０
を形成する。次いで、図２（Ｅ）が示すように、イオン
ドーピングによって不純物Ｐ１１をソース１２，ドレイ
ン領域１３に注入する。次に、ＸｅＣｌエキシマレーザ
４を全面照射して、注入された不純物を活性化して、ソ
ース１２，ドレイン領域１３をｎ型半導体にする。次
に、図２（Ｆ）が示すようにＲＦ−ＰＣＶＤによって膜
厚３０００Åの層間絶縁膜ＳｉＯ2 １４を成膜した後、
パターニングしてコンタクトホールをあけ、次いでスパ
ッタ法により膜厚２８００ÅのＡｌを成膜した後、パタ
ーニングしてソース電極１５およびドレイン電極１６を
形成して薄膜トランジスタは完成する。
ン５とゲート絶縁膜ＳｉＯ2 ６を一括して島状にパター
ニングした後（多結晶シリコンはＣＦ4とＯ2、ゲート絶
縁膜はＣＨＦ3 を用いたドライエッチングで加工）、Ｔ
ＥＯＳと酸素を原料ガスとしてＲＦ−ＰＣＶＤによって
ゲート絶縁膜となる膜厚１０００ÅのＳｉＯ2 ７を成膜
する。次いでスパッタ法によりゲート電極となる膜厚１
０００ÅのＡｌ８を成膜する。次いで図２（Ｄ）が示す
ようにホトリソグラフィーを用いてＡｌ８を燐酸，酢
酸，硝酸の混合液でエッチングして加工し、多結晶シリ
コン５の上に残ったゲート電極と重ならないゲート絶縁
膜ＳｉＯ2 ６とゲート絶縁膜ＳｉＯ2 ７はＣＨＦ3 ガス
を用いたドライエッチングにより一括して加工し、Ｓｉ
Ｏ2 の２層構造であるゲート絶縁膜９，ゲート電極１０
を形成する。次いで、図２（Ｅ）が示すように、イオン
ドーピングによって不純物Ｐ１１をソース１２，ドレイ
ン領域１３に注入する。次に、ＸｅＣｌエキシマレーザ
４を全面照射して、注入された不純物を活性化して、ソ
ース１２，ドレイン領域１３をｎ型半導体にする。次
に、図２（Ｆ）が示すようにＲＦ−ＰＣＶＤによって膜
厚３０００Åの層間絶縁膜ＳｉＯ2 １４を成膜した後、
パターニングしてコンタクトホールをあけ、次いでスパ
ッタ法により膜厚２８００ÅのＡｌを成膜した後、パタ
ーニングしてソース電極１５およびドレイン電極１６を
形成して薄膜トランジスタは完成する。
【００１１】上述の実施例によれば、能動層である多結
晶シリコン５を大気にさらすことなくゲート絶縁膜を成
膜するので、能動層とゲート絶縁膜の界面に、膜質の悪
いシリコンの自然酸化膜が生じることはなくなる。図３
に本発明による薄膜トランジスタと従来通りの作製プロ
セスで能動層とゲート絶縁膜との界面にシリコンの自然
酸化膜が存在する薄膜トランジスタのゲート電圧−ドレ
イン電流特性を示す。本発明による薄膜トランジスタ
は、従来の製法のものと比較してオン電流は２倍増加
し、オフ電流は一桁低下し、明らかにトランジスタとし
ての性能は向上した。なお、能動層の材料はシリコンに
限定されるものではなく、設計から求められるオン／オ
フ特性が得られればその種類は選ばない。
晶シリコン５を大気にさらすことなくゲート絶縁膜を成
膜するので、能動層とゲート絶縁膜の界面に、膜質の悪
いシリコンの自然酸化膜が生じることはなくなる。図３
に本発明による薄膜トランジスタと従来通りの作製プロ
セスで能動層とゲート絶縁膜との界面にシリコンの自然
酸化膜が存在する薄膜トランジスタのゲート電圧−ドレ
イン電流特性を示す。本発明による薄膜トランジスタ
は、従来の製法のものと比較してオン電流は２倍増加
し、オフ電流は一桁低下し、明らかにトランジスタとし
ての性能は向上した。なお、能動層の材料はシリコンに
限定されるものではなく、設計から求められるオン／オ
フ特性が得られればその種類は選ばない。
【００１２】上述の実施例では、ゲート絶縁膜の膜厚を
１００Åとしたが、膜厚の精密な制御ができれば、膜厚
５Åでも能動層とゲート絶縁膜の界面にシリコンの自然
膜が発生することを防ぐことができ、膜厚が薄い分スル
ープットが向上する。逆に膜厚の精密な制御ができない
場合、ゲート絶縁膜の膜厚は、第２のゲート絶縁膜が能
動層およびゲート絶縁膜を切れ目なく被覆できる４００
Å程度まで厚くすることができる。
１００Åとしたが、膜厚の精密な制御ができれば、膜厚
５Åでも能動層とゲート絶縁膜の界面にシリコンの自然
膜が発生することを防ぐことができ、膜厚が薄い分スル
ープットが向上する。逆に膜厚の精密な制御ができない
場合、ゲート絶縁膜の膜厚は、第２のゲート絶縁膜が能
動層およびゲート絶縁膜を切れ目なく被覆できる４００
Å程度まで厚くすることができる。
【００１３】また、上述の実施例では二つのゲート絶縁
膜を酸化シリコンＳｉＯ2 としたが、とくに酸化シリコ
ンに限定されるものではなく、例えば窒化シリコンＳｉ
Ｎ，酸化窒化シリコンＳｉＯxＮyでも問題ない。特に一
方のゲート絶縁膜を酸化シリコン膜，他方のゲート絶縁
膜を窒化シリコン膜とすれば、界面は特性の良いＳｉ／
ＳｉＯ2 界面となり、窒化シリコンは比誘電率が６.７
と酸化シリコンの３.９と比較して大きいため膜厚を厚
くすることができ、トランジスタの特性を維持したまま
ゲート絶縁膜の電気耐圧を上げることが可能となる。
膜を酸化シリコンＳｉＯ2 としたが、とくに酸化シリコ
ンに限定されるものではなく、例えば窒化シリコンＳｉ
Ｎ，酸化窒化シリコンＳｉＯxＮyでも問題ない。特に一
方のゲート絶縁膜を酸化シリコン膜，他方のゲート絶縁
膜を窒化シリコン膜とすれば、界面は特性の良いＳｉ／
ＳｉＯ2 界面となり、窒化シリコンは比誘電率が６.７
と酸化シリコンの３.９と比較して大きいため膜厚を厚
くすることができ、トランジスタの特性を維持したまま
ゲート絶縁膜の電気耐圧を上げることが可能となる。
【００１４】さらに二つのゲート絶縁膜がともに酸化シ
リコンＳｉＯ2 の場合、一方のゲート絶縁膜を成膜する
ときの投入電力密度を、被覆性を重視する他方の膜より
も大きくして、膜質を緻密化することで、電圧印加によ
るしきい値電圧のシフトが起きにくい、信頼性の高い薄
膜トランジスタを製造できる。
リコンＳｉＯ2 の場合、一方のゲート絶縁膜を成膜する
ときの投入電力密度を、被覆性を重視する他方の膜より
も大きくして、膜質を緻密化することで、電圧印加によ
るしきい値電圧のシフトが起きにくい、信頼性の高い薄
膜トランジスタを製造できる。
【００１５】以上のように本発明により高特性のコプレ
ナ型多結晶シリコン薄膜トランジスタを製造できる。
ナ型多結晶シリコン薄膜トランジスタを製造できる。
【００１６】次に、本発明により製造した薄膜トランジ
スタ（以下ＴＦＴ）をアクティブマトリクス型液晶表示
装置の表示部画素電極の駆動素子および周辺駆動回路を
構成する素子として用いた第二実施例について説明す
る。
スタ（以下ＴＦＴ）をアクティブマトリクス型液晶表示
装置の表示部画素電極の駆動素子および周辺駆動回路を
構成する素子として用いた第二実施例について説明す
る。
【００１７】図４は本発明の一実施例であるアクティブ
マトリクス型の液晶表示装置の構成を示す。同図では、
マトリクス状に配置された複数の液晶セル(ＬＣ)に対し
て、それぞれＴＦＴを設け、このＴＦＴのスイッチング
動作によって各液晶セルを駆動するようにしたものであ
る。ここで、ガラス基板１上で横方向に並んだＴＦＴの
各ゲートから共通に引き出した電極であるゲートライン
Ｇ１〜ＧＭに対して、ゲート駆動回路が順次ゲート電圧
を印加し、各ゲートライン毎にゲートをオンしていく。
一方、縦方向に並んだＴＦＴの各ドレインから共通に引
き出した電極であるドレインラインＤ１〜ＤＮに対し
て、データ駆動回路が上記オンされたゲートライン毎の
デ−タ電圧を順次印加し、各液晶セルに与えていく。一
つの液晶セルとＴＦＴからなる一画素の平面構造を図５
に示す。さらに図５中の破線Ｘ−Ｘ′における断面構造
を図６に示す。ドレイン配線Ｄとゲート配線Ｇの交点の
近くに形成されたＴＦＴとそれにソース電極１５を介し
て接続された液晶セルＬＣが配置されている。ＴＦＴの
断面構造は第一実施例とほぼ同じである。本構造は同実
施例に記載の製造方法により得られるが、前記のプロセ
スとの変更点のみ記すと以下のようになる。ゲート配線
Ｇをゲート電極１０と同時に成膜，エッチング加工して
形成した。また、ソース，ドレイン電極１５，１６を形
成した後、ＳｉＯ2 からなる保護膜１７を成膜した。こ
れを加工してソース電極１５へのコンタクトホールを開
けた後、ＩＴＯを成膜しパターニングして画素電極１８
を形成した。また、ゲート，データ周辺駆動回路も画素
電極駆動素子と同じプロセスで、同時に製造されるが、
回路はＮＭＯＳおよびＰＭＯＳ ＴＦＴで作るCMOSイン
バータを組み合わせて形成するシフトレジスタによって
構成されているので、不純物Ｐのほかに不純物Ｂをドー
ピングするプロセスが加えられる。
マトリクス型の液晶表示装置の構成を示す。同図では、
マトリクス状に配置された複数の液晶セル(ＬＣ)に対し
て、それぞれＴＦＴを設け、このＴＦＴのスイッチング
動作によって各液晶セルを駆動するようにしたものであ
る。ここで、ガラス基板１上で横方向に並んだＴＦＴの
各ゲートから共通に引き出した電極であるゲートライン
Ｇ１〜ＧＭに対して、ゲート駆動回路が順次ゲート電圧
を印加し、各ゲートライン毎にゲートをオンしていく。
一方、縦方向に並んだＴＦＴの各ドレインから共通に引
き出した電極であるドレインラインＤ１〜ＤＮに対し
て、データ駆動回路が上記オンされたゲートライン毎の
デ−タ電圧を順次印加し、各液晶セルに与えていく。一
つの液晶セルとＴＦＴからなる一画素の平面構造を図５
に示す。さらに図５中の破線Ｘ−Ｘ′における断面構造
を図６に示す。ドレイン配線Ｄとゲート配線Ｇの交点の
近くに形成されたＴＦＴとそれにソース電極１５を介し
て接続された液晶セルＬＣが配置されている。ＴＦＴの
断面構造は第一実施例とほぼ同じである。本構造は同実
施例に記載の製造方法により得られるが、前記のプロセ
スとの変更点のみ記すと以下のようになる。ゲート配線
Ｇをゲート電極１０と同時に成膜，エッチング加工して
形成した。また、ソース，ドレイン電極１５，１６を形
成した後、ＳｉＯ2 からなる保護膜１７を成膜した。こ
れを加工してソース電極１５へのコンタクトホールを開
けた後、ＩＴＯを成膜しパターニングして画素電極１８
を形成した。また、ゲート，データ周辺駆動回路も画素
電極駆動素子と同じプロセスで、同時に製造されるが、
回路はＮＭＯＳおよびＰＭＯＳ ＴＦＴで作るCMOSイン
バータを組み合わせて形成するシフトレジスタによって
構成されているので、不純物Ｐのほかに不純物Ｂをドー
ピングするプロセスが加えられる。
【００１８】次に、この他液晶１９等ＴＦＴ以外の部分
について以下に記す。ＴＮ型液晶１９はＴＦＴを形成し
たガラス基板と対向するガラス基板（対向基板）２０間
に封入される。対向基板上には不要な光線を遮蔽するた
めのブラックマトリクス２１とＩＴＯ２２膜が形成され
ている。液晶は、対向基板のＩＴＯ２２とＴＦＴ基板の
画素電極１８の間の電圧により駆動され、画素ごとに表
示する明度をかえて画素のマトリクス上で画像を表示す
る。ガラス基板１，２０のいずれにも光を偏向させるた
めの偏光板２３が貼付けられている。この２枚の偏向板
の偏向軸を直交、又は平行配置させると、それぞれノー
マリーブラック、ノーマリーホワイトの表示モードとな
る。また、液晶を配向させるための配向膜２４が、液晶
と接する面すなわちガラス基板１側では保護膜１７と画
素電極１８の表面に、対向基板２０側ではＩＴＯ膜の表
面に塗布されている。配向膜は塗布後に表面をラビング
法により処理され、液晶分子を配向させるための異方性
を与えられている。このように本発明により製造したＴ
ＦＴをアクティブマトリクス型液晶表示装置の表示部画
素電極の駆動素子および周辺駆動回路を構成する素子と
して用いれば、オン電流が高くなる分、表示部画素の開
口率の増加と回路の高速駆動を計ることができ、また電
圧印加によるしきい値電圧のシフト量が小さくなる分、
画素駆動素子および回路素子の信頼性が増し、表示装置
としての耐用年数が増加する。
について以下に記す。ＴＮ型液晶１９はＴＦＴを形成し
たガラス基板と対向するガラス基板（対向基板）２０間
に封入される。対向基板上には不要な光線を遮蔽するた
めのブラックマトリクス２１とＩＴＯ２２膜が形成され
ている。液晶は、対向基板のＩＴＯ２２とＴＦＴ基板の
画素電極１８の間の電圧により駆動され、画素ごとに表
示する明度をかえて画素のマトリクス上で画像を表示す
る。ガラス基板１，２０のいずれにも光を偏向させるた
めの偏光板２３が貼付けられている。この２枚の偏向板
の偏向軸を直交、又は平行配置させると、それぞれノー
マリーブラック、ノーマリーホワイトの表示モードとな
る。また、液晶を配向させるための配向膜２４が、液晶
と接する面すなわちガラス基板１側では保護膜１７と画
素電極１８の表面に、対向基板２０側ではＩＴＯ膜の表
面に塗布されている。配向膜は塗布後に表面をラビング
法により処理され、液晶分子を配向させるための異方性
を与えられている。このように本発明により製造したＴ
ＦＴをアクティブマトリクス型液晶表示装置の表示部画
素電極の駆動素子および周辺駆動回路を構成する素子と
して用いれば、オン電流が高くなる分、表示部画素の開
口率の増加と回路の高速駆動を計ることができ、また電
圧印加によるしきい値電圧のシフト量が小さくなる分、
画素駆動素子および回路素子の信頼性が増し、表示装置
としての耐用年数が増加する。
【００１９】
【発明の効果】本発明の薄膜トランジスタの製造方法に
よれば、能動層とゲート絶縁膜の界面の特性が向上する
ので、高性能なコプレナ型薄膜トランジスタを製造でき
る。
よれば、能動層とゲート絶縁膜の界面の特性が向上する
ので、高性能なコプレナ型薄膜トランジスタを製造でき
る。
【図１】本発明に用いた非晶質シリコン，酸化シリコン
膜の成膜装置兼レーザアニール装置のブロック図。
膜の成膜装置兼レーザアニール装置のブロック図。
【図２】本発明を薄膜トランジスタの製造に適用した一
実施例の製造工程を示す断面図。
実施例の製造工程を示す断面図。
【図３】本発明を適用した薄膜トランジスタと従来の薄
膜トランジスタのゲート電圧−ドレイン電流特性図。
膜トランジスタのゲート電圧−ドレイン電流特性図。
【図４】本発明により製造した薄膜トランジスタを液晶
セル駆動素子および周辺駆動回路を構成する素子として
用いたアクティブマトリクス型の液晶表示装置の説明
図。
セル駆動素子および周辺駆動回路を構成する素子として
用いたアクティブマトリクス型の液晶表示装置の説明
図。
【図５】液晶セルと本発明により製造した薄膜トランジ
スタからなる一画素の平面構造の説明図。
スタからなる一画素の平面構造の説明図。
【図６】液晶セルと本発明により製造した薄膜トランジ
スタからなる一画素の断面図。
スタからなる一画素の断面図。
１…ガラス基板、２…下地ＳｉＯ2 、３…非晶質シリコ
ン膜、４…エキシマレーザ、５…多結晶シリコン、６…
ゲート絶縁膜ＳｉＯ2 、７…ゲート絶縁膜ＳｉＯ2 、８
…Ａｌ、９…ゲート絶縁膜、１０…ゲート電極、１１…
不純物Ｐ、１２…ソース領域、１３…ドレイン領域、１
４…層間絶縁膜ＳｉＯ2 、１５…ソース電極、１６…ド
レイン電極。
ン膜、４…エキシマレーザ、５…多結晶シリコン、６…
ゲート絶縁膜ＳｉＯ2 、７…ゲート絶縁膜ＳｉＯ2 、８
…Ａｌ、９…ゲート絶縁膜、１０…ゲート電極、１１…
不純物Ｐ、１２…ソース領域、１３…ドレイン領域、１
４…層間絶縁膜ＳｉＯ2 、１５…ソース電極、１６…ド
レイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６２７Ｂ
Claims (9)
- 【請求項１】絶縁性の基板上に形成され、下地絶縁膜，
真性半導体からなる能動層，上記能動層の一部に不純物
をドーピングすることで形成したソース・ドレイン領
域，ゲート絶縁膜，半導体もしくは金属からなるゲート
電極，層間絶縁膜および金属からなるソース・ドレイン
電極を有するコプレナ型の薄膜トランジスタの構造にお
いて、上記ゲート絶縁膜が、上記能動層の上面に接し上
記能動層と上記基板の面方向で同じパターン形状である
第１の膜と、第１のゲート絶縁膜の上面と上記ゲート電
極の下面に接し、上記ゲート電極と上記基板の面方向に
同じパターン形状である第２の膜の積層構造であること
を特徴とする薄膜トランジスタの構造。 - 【請求項２】絶縁性の基板上に形成され、下地絶縁膜，
レーザ照射により結晶化した真性半導体からなる能動
層，上記能動層の一部に不純物をドーピングすることで
形成したソース・ドレイン領域，ゲート絶縁膜，半導体
もしくは金属からなるゲート電極，層間絶縁膜および金
属からなるソース・ドレイン電極を有するコプレナ型の
薄膜トランジスタの製造方法において、上記能動層の成
膜とレーザによる結晶化を高真空を維持したまま大気に
さらすことなく連続して行い、次いで高真空を維持した
まま大気にさらすことなく１層目のゲート絶縁膜を成膜
した後、第１のゲート絶縁膜と上記能動層を一括して島
状に加工した後、第２のゲート絶縁膜を成膜することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項３】請求項１において、上記能動層がシリコン
である薄膜トランジスタの構造。 - 【請求項４】請求項１もしくは２において、上記第１の
ゲート絶縁膜の膜厚が５Åから400Åの範囲に入る薄膜
トランジスタの構造。 - 【請求項５】請求項１，３もしくは４において、上記第
１のゲート絶縁膜が酸化シリコンである薄膜トランジス
タの構造。 - 【請求項６】請求項１，３，４もしくは５において、上
記第１のゲート絶縁膜が上記第２のゲート絶縁膜より、
膜質が緻密である薄膜トランジスタの構造。 - 【請求項７】請求項２において、上記第１のゲート絶縁
膜を成膜するときの投入電力密度が、上記第２のゲート
絶縁膜を成膜するときより大きい薄膜トランジスタの製
造方法。 - 【請求項８】画素電極駆動素子と周辺回路を構成する薄
膜トランジスタの構造が、請求項１，３，４，５もしく
は６に記載の薄膜トランジスタの構造である液晶表示装
置。 - 【請求項９】画素電極駆動素子と周辺回路を構成する薄
膜トランジスタの製造方法が、請求項２もしくは７に記
載の薄膜トランジスタの構造である液晶表示装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21706496A JPH1065173A (ja) | 1996-08-19 | 1996-08-19 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21706496A JPH1065173A (ja) | 1996-08-19 | 1996-08-19 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065173A true JPH1065173A (ja) | 1998-03-06 |
Family
ID=16698274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21706496A Pending JPH1065173A (ja) | 1996-08-19 | 1996-08-19 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065173A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081414A (ja) * | 2006-10-10 | 2007-03-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2016076733A (ja) * | 2010-05-20 | 2016-05-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1996
- 1996-08-19 JP JP21706496A patent/JPH1065173A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081414A (ja) * | 2006-10-10 | 2007-03-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2016076733A (ja) * | 2010-05-20 | 2016-05-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10468531B2 (en) | 2010-05-20 | 2019-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
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