JP4571486B2 - 結晶化装備及びこれを用いた結晶化方法 - Google Patents

結晶化装備及びこれを用いた結晶化方法 Download PDF

Info

Publication number
JP4571486B2
JP4571486B2 JP2004351194A JP2004351194A JP4571486B2 JP 4571486 B2 JP4571486 B2 JP 4571486B2 JP 2004351194 A JP2004351194 A JP 2004351194A JP 2004351194 A JP2004351194 A JP 2004351194A JP 4571486 B2 JP4571486 B2 JP 4571486B2
Authority
JP
Japan
Prior art keywords
crystallization
region
mask
substrate
laser beam
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004351194A
Other languages
English (en)
Other versions
JP2005191560A (ja
Inventor
允 皓 鄭
榮 柱 金
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Publication of JP2005191560A publication Critical patent/JP2005191560A/ja
Application granted granted Critical
Publication of JP4571486B2 publication Critical patent/JP4571486B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D9/00—Crystallisation
    • B01D9/0036—Crystallisation on to a bed of product crystals; Seeding
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D9/00—Crystallisation
    • B01D9/0063—Control or regulation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/064—Shaping the laser beam, e.g. by masks or multi-focusing by means of optical elements, e.g. lenses, mirrors or prisms
    • B23K26/066—Shaping the laser beam, e.g. by masks or multi-focusing by means of optical elements, e.g. lenses, mirrors or prisms by using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H01L21/0268—Shape of mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明はシリコン結晶化に関し、特に異形のパターンが複数具備された一つのマスクを準備した後、前記マスクを利用して基板上にアラインキーを形成し、前記アラインキーからの離隔情報及び隣接したアラインキーの仮想の連結線と平行に結晶化を進める結晶化装備及びこれを利用した結晶化方法に関するものである。
情報化社会の発達と共に、表示装置に対する要求も多様な形態で求められており、これに応じて最近では、ＬＣＤ（液晶表示装置）、ＰＤＰ（プラズマ表示パネル）、ＥＬＤ（EL表示装置）、ＶＦＤ（真空蛍光表示装置）など様々な平板表示装置が研究されて来ており、一部は既に各種装備の表示装置に活用されている。
その中で、現在、画質に優れており、軽量薄型、低消費電力の特徴及び長所から移動型画像表示装置の用途でＣＲＴに代わってＬＣＤが最も多用されており、ノートブックパソコンのモニターのような移動型の用途以外にも放送信号を受信してディスプレイするテレビ及びコンピューターのモニターなどで多様に開発されている。
このような液晶表示装置は、画像を表示する液晶パネルと、前記液晶パネルに駆動信号を印加するための駆動部とに大きく区分されることができ、前記液晶パネルは、一定の空間を有して貼り合わせられた第１、第２ガラス基板と、前記第１、第２ガラス基板の間に注入された液晶層とで構成されている。
ここで、前記第１ガラス基板(ＴＦＴアレイ基板)には、一定の間隔を持って一方向に配列される複数のゲートラインと、前記各ゲートラインと垂直した方向に一定の間隔で配列される複数のデータラインと、前記各ゲートラインとデータラインとが交差して定義された各画素領域にマトリックス状に形成される複数の画素電極と、前記ゲートラインの信号によってスイッチングされて前記データラインの信号を前記各画素電極に伝逹する複数の薄膜トランジスタとが形成される。
そして第２ガラス基板(カラーフィルター基板)には、前記画素領域を除いた部分の光を遮断するためのブラックマトリックス層と、カラー色相を表現するためのＲ、Ｇ、Ｂカラーフィルター層と、画像を具現するための共通電極が形成される。
このような前記第１、第２ガラス基板はスペーサーによって一定の空間を持って液晶注入口を有するシール材によって貼り合わせられ、前記両基板の間に液晶が注入される。
前記一般的な液晶表示装置の駆動原理は、液晶の光学的異方性と分極性質を利用する。
液晶の構造が細長いため、分子配列に方向性を持っており、人為的に液晶に電界を印加して分子配列の方向を制御することができる。したがって、前記液晶の分子配列方向を任意に調節すると液晶の分子配列が変わるようになり、光学的異方性によって前記液晶の分子配列方向に光が屈折して、画像情報を表現することができる。
現在は薄膜トランジスタと前記薄膜トランジスタに連結された画素電極が行列方式に配列されたアクティブマトリックスLCDが解像度及び動画像具現能力に優れていて最も注目されている。
前記薄膜トランジスタの半導体層を多結晶シリコンで形成する液晶表示装置では、薄膜トランジスタと駆動回路を同一の基板上に形成することができ、薄膜トランジスタと駆動回路とを連結する過程が不必要なので工程が簡単となる。又、多結晶シリコンは非晶質シリコンに比べて電界効果移動度が１００乃至２００倍程度更に大きいので、応答速度が早くて、温度や光に対する安定性も優秀であるという長所がある。
前記多結晶シリコンの製造方法は、工程温度によって低温工程と高温工程とに分けることができ、このうち高温工程は、工程温度が１０００℃辺りで絶縁基板の変形温度以上の温度条件が要求され、ガラス基板は耐熱性が劣るので、熱抵抗力の高い高価な石英基板を使わなければならないという点と、この高温工程による多結晶シリコン薄膜の場合、成膜時に高い表面粗度と微細結晶粒などの低品位結晶性で低温工程による多結晶シリコンより素子応用特性が劣るという短所があるので、低温蒸着の可能な非晶質シリコンを用いてこれを結晶化させ多結晶シリコンに形成する技術が研究開発されている。
前記低温工程はレーザー熱処理、金属誘導結晶化などに分類することができる。
このうちレーザー熱処理工程は、パルス形態のレーザービームを基板上に照射する方法を利用するが、このパルス形態のレーザービームによれば、溶融と凝固が１０〜１０２ナノセカンド単位で繰り返して進められる方式として、下部絶縁基板に加えられるダメージを最小化させることができるという長所を有しており、低温結晶化工程で最も注目されている。
以下、添付の図面を参照して従来のレーザー熱処理工程によるシリコンの結晶化方法について説明する。
図１はレーザーエネルギー密度別非晶質シリコン粒子の大きさを示したグラフである。
図１に示したように、非晶質シリコンの結晶化はレーザーエネルギーの強度によって第１、第２、第３領域に分類することができる。
第１領域は部分的な溶融領域で、非晶質シリコン層の表面だけが溶融される程度の強度でレーザーエネルギーが非晶質シリコン層に照射される領域であり、前記第１領域ではこのような照射後非晶質シリコン層の表面の部分溶融が起こり、固相化過程を経て前記非晶質シリコン層の表面に小さな結晶粒子が形成される。
第２領域は完全な溶融近接領域で、前記第１領域よりレーザーエネルギーの強度を高めて非晶質シリコン層が殆ど溶融されるほどにレーザーエネルギーを照射する領域であり、溶融後に残っている小さな核をシードにして結晶を成長させ、第１領域に比べて成長した結晶粒子を得ることができるが、均一な結晶粒子を得ることは困難である。ここで、前記第２領域の幅は前記第１領域に比べて相当に小幅である。
第３領域は完全な溶融領域で、前記第２領域よりレーザーエネルギーの強度を高めて非晶質シリコン層を全て溶融させる程度にレーザーを照射する領域であり、非晶質シリコン層が全て溶融された後、固相化が進められ、均一な結晶核生成が可能であって、照射後に微細な均一結晶粒子から成る結晶シリコン層が形成される。
多結晶シリコンを製造する工程では、第２領域帯のエネルギー密度を利用して均一な粗大性をもつ結晶粒子を形成するために、レーザービームの照射回数及び重畳比を調節する。
しかし、多結晶シリコンの多数個の結晶粒子境界部は、電流の流れの障害要素と作用して信頼性のある薄膜トランジスタ素子を提供しにくく、多数の結晶粒子内では電子間の衝突による衝突電流及び熱化によって絶縁膜が破壊され、製品不良をもたらすという問題点を有しているので、このような問題点を改善するために、シリコン結晶粒子が液相シリコンと固相シリコンの境界面で、その境界面に対して垂直方向に成長するという事実を用いたＳＬＳ技術によって単結晶シリコンを形成する技術(Robert S．Sposilli，M．A．Crowder，and James S．Im、Mat．Res．Soc．Symp． Proc．Vol．452，956〜957，1997)が提案された。
前記ＳＬＳ技術では、レーザーエネルギーの大きさとレーザービームの照射範囲、及び移動距離を適切に調節して、シリコン結晶粒子を所定の長さだけ側面成長させることにより、非晶質シリコンを１μｍ水準以上の単結晶に結晶化させることができる。
このようなＳＬＳ工程に用いられる照射装置は、狭い領域にビームを集中させるようになるので、広い面積の基板に積層された非晶質シリコン層を同時に多結晶質に変化させることができない。したがって、基板の照射位置を変更させるように、非晶質シリコン層が積層された基板をステージに装着した後、所定の面積に照射が行われた上、基板を移動させて次の面積を照射させる方式によって基板の全領域に照射が行われるようにする。
図２は一般的なＳＬＳ照射装置を示した概路図である。
図２に示したように、前記ＳＬＳ照射装置は、レーザービームを発生するレーザー発生装置１と、前記レーザー発生装置１を通じて放出されたレーザービームを集束させる集束レンズ２と、基板１０にレーザービームを分けて照射させるマスク３と、前記マスク３の下部に位置して前記マスク３を通過したレーザービームを一定の割合で縮小する縮小レンズ４とで構成されている。
前記レーザー発生装置１はエキシマレーザーとして、３０８nmのＸｅｃｌや２４８nmのＫｒＦが主に用いられる。前記レーザー発生装置１は加工されていないレーザービームを放出させ、前記放出されたレーザービームは減衰器(図示せず)を通過してエネルギーの大きさを調節した後、前記集束レンズ２を通じて照射される。
前記マスク３に対応して非晶質シリコン層を蒸着した基板１０が固定されたＸ-Ｙステージ５が位置する。
この時、前記基板１０の全ての領域を結晶化するためには、前記Ｘ-Ｙステージ５を僅かに移動させることによって結晶領域を漸進的に拡大して行く方法をとる。ここで、前記マスク３は、前記レーザービームを通過させる透過部と、レーザービームを遮断する遮断部とで区分される。前記透過部の幅は１回露光時に形成されるグレインの側面成長の長さを決定する。
図３はレーザー照射に用いられるマスクを示した平面図で、図４は図３のマスクを用いてレーザー１ビーム１回照射時に形成される結晶化領域を示した図面である。
図３に示したように、レーザー照射に用いられるマスクは第１間隔(a)でパターンがオープンされた透過部(Ａ)と、第２間隔(ｂ)でパターンが遮断された遮断部(Ｂ)とが交差して形成される。
前記マスクを用いたレーザー照射方法は次の通りである。
非晶質シリコン層が蒸着した基板の上部に位置した前記マスク３を通じてレーザービームを１回照射する。この時、照射されるレーザービームは前記マスク３に構成された多数の透過部(Ａ)に通過され、前記透過部(Ａ)に対応して、図４に示したように、照射される部位２２の非晶質シリコン層が溶けて液相化する。このような場合、前記レーザーエネルギーの程度は照射部位の前記非晶質シリコン層が完全に溶けるほどの高エネルギー領域帯を使用する。
ここで、一回のレーザービーム照射で前記マスクの複数の透過部(Ａ)が連続される領域(即ち、横Ｌ、縦Ｓの大きさに定義される領域)に対応して基板上に照射される領域を単位領域２０と言う。
このようなレーザービームの照射後、非晶質シリコン領域と完全に溶融され液相化したシリコン領域の界面２１ａ、２１ｂから照射領域の方にグレイン２４ａ、２４ｂの側面成長が進められる。グレイン２４ａ、２４ｂの側面成長は前記界面２１ａ、２１ｂに対して垂直する方向に起こる。
前記透過部(Ａ)に対応して照射される部位２２の幅が結晶化されたシリコングレイン２４ａ成長長さの２倍より小さければ、前記非晶質シリコン領域と照射される部位２２の両側界面２１ａ、２１ｂで内方に垂直するように成長した両側のグレインは、中間地点２５でぶつかるようになって成長が止まる。
次いで、シリコングレインを更に成長させるためには、前記基板が装着されたステージを移動させ、前記照射した部位に隣接した領域を照射して、前記した１回のレーザービーム照射によって形成された結晶に連結される結晶を形成する。同様に、照射時に瞬間的に完全に溶融された照射部位は両側から側相に結晶が形成される。一般的にレーザー照射工程で進められる隣接した照射部と連結された結晶成長の長さはマスクの透過部(Ａ)と遮断部(Ｂ)の幅によって結晶化される。
図５は従来の結晶化時に一ライン上に形成された素子のチャンネルにかかるグレインバウンダリーを示した図面である。
従来の結晶化方法においては、結晶化が基板の全面で起き、結晶化時に別途の整列キーなしに、一方向に基板が装着された基板ステージを動かして照射領域を変更する方式で進められた。
しかし、図５に示すように、このような従来の結晶化方法を通じた結晶化時には整列キーのような指標なしに結晶化が起きるため、照射領域内のグレイン間の境界面であるグレインバウンダリー２５が素子(ＴＦＴ３０)の長手方向に正確に垂直して形成されるように制御されず、左右の捩じれが発生して同一のラインに位置する各素子別チャンネルにかかるグレインバウンダリー２５の個数が相違する。
即ち、ある部位ではグレインバウンダリー２５が一つであったり、その外の部位では２つ以上になるなど、同一のライン上に位置した素子別チャンネル(ソース電極(Ｓ)とドレイン電極(Ｄ)の間にかかるグレインバウンダリー２５の数が変わり、これによって同一のラインに位置した素子別移動も特性が変わり(グレインバウンダリー２５)、数が少ないほど移動度が早い)、これは同一のラインに位置した素子３０が不均一な特性を現すことを意味する。
図６は基板に形成される各領域を示した平面図である。
図６に示したように、基板５０、つまり、液晶表示装置の薄膜トランジスタアレイが形成される基板は、実際に画像を表示する表示部７０と、前記表示部７０の周囲に非表示部６０と区分されて定義される。ここで、前記基板５０は非晶質シリコン層が全面蒸着されている状態である。
前記表示部７０には互いに垂直に交差して画素７１を定義する複数のゲートライン及びデータライン(図示せず、前記表示部の画素以外の領域に位置)が形成され、前記画素７１には画素電極が形成される。そして、前記画素７１の所定部位には前記ゲートラインで突出して形成されるゲート電極(図示せず)と、前記データラインで突出して形成されるソース電極(図示せず)、及び前記ソース電極と所定の間隔離隔したドレイン電極(図示せず)は薄膜トランジスタを形成する。ここで、前記ソース電極とドレイン電極の下部には二つの電極(ソース電極/ドレイン電極)の間にチャンネルを備えた半導体層７５が形成される。
前記非表示部６０には前記表示部７０の各ゲートライン及びデータラインに信号を印加するゲートドライバー６１とソースドライバー６２の駆動回路部が形成される。
一方、基板５０上に形成された非晶質シリコン層に行われる結晶化は、各領域ごとに要求される速度が異なる。特に、駆動回路部６１、６２と表示部７０の薄膜トランジスタ(素子)７５は、それ以外の部位に比べて１００倍以上の移動速度が必要である。よって、結晶化にかかる工程時間と費用を減らすために、それほど早い移動速度が要求されない残り部位の結晶化を省略し、実際結晶化が要求される部位である前記駆動回路部６１、６２と表示部７０の素子７５形成部に対してのみ結晶化を進める方法が提案された。
この際、表示部７０の基板上の素子７５形成部を結晶化するためには、基板上の照射領域の位置を見積ることができる指標がなければならない。このために、結晶化工程前に写真工程を通じて基板上にアラインキーを先に形成してこれを用いたが、このような場合はアラインキーを形成するためのマスクを別途に用意しなければならないため、マスク準備のための工程時間と費用が負担になる。
しかしながら、上記のような従来の結晶化装備及びこれを利用した結晶化方法には次のような問題点がある。
従来はシリコン結晶化を基板全面に対して行ったため、別途のアラインキーなしに工程を進めた。したがって、基板が基板ステージ上に流入する時、基板が捩じれたりスライディングが発生し、或いはマスクがマスクステージ上に流入する時、マスクが様々な理由で正確な位置に装着されることができないことによって、基板の結晶化進行方向が水平方向にならなくともこれに対する補完方法がなかった。
特に、結晶化以後のパターニング工程を通じて、ゲートライン、データライン、薄膜トランジスタ(素子)が形成されるが、この場合は、結晶化によって先に形成されたグレインバウンダリーと、以後に形成されたライン及び素子が平行又は垂直にならず、斜めに捩じれて形成される現象が発生する。したがって、一ライン線上の素子別チャンネルにかかるグレインバウンダリーの個数が変わり、素子ごとに異なる特性が現われるという問題点が発生する。これは表示低下や速度低下の問題を引き起こすため補正が必要とされる。
一方、基板上に形成された非晶質シリコン層に行われる結晶化は、各領域ごとに要求される速度が異なり、結晶化にかかる努力と時間を減らすために選択的に結晶化を進める方法が提案された。この時、基板上の所定部分を選択的に結晶化するために、前記基板上の所定の部分を判断できるような指標となることができるアラインキーを先に形成した後、結晶化が行われる。
しかし、この場合アラインキーを形成するためのマスク及び結晶化のためのマスクが共に具備されなければならず、アラインキー形成工程と結晶化工程間のマスクを入れ替えるために時間がかかるため工程が遅延され、マスクの用意に対する費用が負担になる。
本発明は上記のような問題点を解決するために案出したもので、異形のパターンが複数具備された一つのマスクを準備した後、前記マスクを用いて基板上にアラインキーを形成し、前記アラインキーからの離隔情報及び隣接したアラインキーの仮想の連結線と平行に結晶化を進める結晶化装備及びこれを利用した結晶化方法を提供することにその目的がある。
上記目的を達成するための本発明に係る結晶化装備は、レーザービームを出射するレーザービーム発生装置と、アラインキー領域と結晶化領域が定義されたマスクと、前記マスクが装着され、前記マスクの選択的な領域に前記レーザービームが透過されるように前記マスクを移動させるマスクステージと、前記マスクに対する基板上の照射部位が変更されるように前記基板を装着して移動させる基板ステージとを含んで成ることを特徴とする。
前記アラインキー領域は複数の微少透過パターンを含む。
前記微少透過パターンは同一の間隔で離隔される。
前記基板は複数の画素を含む表示部と駆動回路を含む非表示部で区分され形成される。
前記マスクの結晶化領域は前記表示部に対応する第１領域と前記非表示部の駆動回路に対応する第２領域に区分される。
前記マスクの第１領域は複数の透過部及び遮断部を具備したパターンブロックが少なくとも一つ以上形成される。
前記パターンブロックは前記一画素に形成される半導体層に対応する大きさである。
前記パターンブロックは等間隔で離隔する。
前記第２領域は複数の透過部及び遮断部を具備する。
前記マスクステージは水平面上に前記レーザービームが前記マスクの選択的な領域に対応するように左右移動が可能である。
前記マスクの微細移動を調節するティルト手段及びレベル手段を更に含む。
前記ティルト手段は前記マスクステージを水平面上で回転移動させる。
前記レベル手段は前記マスクステージを垂直方向に移動させる。
又、上記目的を達成するための本発明の結晶化方法は、表示部と非表示部が定義された基板を用意する段階と、前記基板の全面に非晶質シリコン層を形成する段階と、前記基板上にアラインキー領域と結晶化領域が定義されたマスクを位置させる段階と、前記アラインキー領域が選択されるように前記マスクを移動して、前記非表示部の所定の領域にレーザービームを照射してアラインキーを形成する段階と、前記結晶化領域が選択されるように前記マスクを移動して、前記基板上にレーザービームを照射して前記非晶質シリコン層を結晶化する段階とを含んで成ることを特徴とする。
前記マスクのアラインキー領域は複数の微少透過パターンを含む。
前記複数の微少透過パターンはそれぞれ等間隔で離隔する。
前記マスクの結晶化領域は前記基板上の表示部に対応する第１領域、及び前記非表示部の駆動回路部に対応する第２領域に区分される。
前記マスクの第１領域は、複数の透過部及び遮断部を具備したパターンブロックが少なくとも一つ以上形成される。
前記パターンブロックは前記基板の一画素に形成される半導体層に対応する大きさである。
前記パターンブロックは等間隔で離隔する。
前記第２領域は複数の透過部及び遮断部を具備する。
前記アラインキーは前記非表示部のエッジに各々形成される。
前記アラインキーの形状は前記マスクのアラインキー領域を通じて出力されたレーザービームが該当照射部位の非晶質シリコン層をアブレートするエネルギー密度で照射して形成される。
前記非晶質シリコン層の結晶化は、該当照射部位の非晶質シリコン層を完全に溶融するエネルギー密度でレーザー照射して成される。
前記マスクの結晶化領域を用いたレーザービームの照射は同一のライン上に形成される素子のチャンネルに形成されるグレインバウンダリーの個数が同一となるように行われる。
前記グレインバウンダリー数の調整は前記隣接した一直線上のアラインキーと結晶化進行方向を平行にして行われる。
前記アラインキー形成段階で前記マスクの結晶化領域はレーザービームからブロックされる。
前記結晶化段階で前記マスクのアラインキー形成領域はレーザービームからブロックされる。
前記基板上に非晶質シリコン層を形成する段階前にバッファ層の形成段階を更に含む。
更に、上記目的を達成するための本発明の結晶化方法は、表示部と非表示部が定義された基板を用意する段階と、前記基板の全面に非晶質シリコン層を形成する段階と、前記基板の上側にアラインキー領域、第１結晶化領域、及び第２結晶化領域が定義されたマスクを位置する段階と、前記アラインキー領域が選択されるように前記マスクを移動して、前記非表示部の所定の領域にレーザービームを照射してアラインキーを形成する段階と、前記第１結晶化領域が選択されるように前記マスクを移動して、前記表示部の半導体層形成部にレーザービームを照射して結晶化する段階と、前記第２結晶化領域が選択されるように前記マスクを移動して、前記非表示部の駆動回路部にレーザービームを照射して結晶化する段階とを含むことを特徴とする。
前記マスクのアラインキー領域は複数の微少透過パターンを含む。
前記微少透過パターンは等間隔で離隔する。
前記アラインキーは、前記非表示部のエッジに各々形成される。
前記マスクの第１結晶化領域は複数の透過部及び遮断部を具備したパターンブロックが少なくとも一つ以上形成される 。
前記パターンブロックは前記基板の一画素に形成される半導体層に対応する大きさである。
前記パターンブロックは等間隔で離隔する。
前記マスクの第２結晶化領域は複数の透過部及び遮断部を具備する。
前記アラインキーの形成において前記アラインキー領域を通じて照射されるレーザービームのエネルギー密度は、該当照射部位の非晶質シリコン層をアブレーションするエネルギー密度で照射する 。
前記第１、第２結晶化領域を用いたレーザービームの照射は、該当照射部位の非晶質シリコン層を完全溶融するエネルギー密度で照射する 。
前記アラインキー形成段階において前記マスクの第１、第２結晶化領域はレーザービームからブロックされる。
前記第１結晶化領域を用いた結晶化段階において前記マスクのアラインキー形成領域及び第２結晶化領域はレーザービームからブロックされる。
前記第２結晶化領域を用いた結晶化段階において前記マスクのアラインキー形成領域及び第１結晶化領域はレーザービームからブロックされる。
前記第１結晶化領域を用いたレーザービームの照射は、同一のラインの素子のチャンネルに形成されるグレインバウンダリーの個数を同一にするように行われる。
前記グレインバウンダリーの個数の調整は、前記隣接したアラインキーの仮想の連結線と結晶化進行方向を平行にして行われる。
前記第２結晶化領域を用いたレーザービームの照射は、前記隣接したアラインキーの仮想の連結線と結晶化進行方向を平行にして行われる。
前記基板上に非晶質シリコン層を形成する段階前にバッファ層の形成段階を更に含む。
前記第２結晶化領域を用いたレーザービーム照射は、前記非表示部上にゲートドライバー形成部と、前記ソースドライバー形成部とに分けて進める。
前記基板の非表示部の駆動回路部は、ゲートドライバー部及びソースドライバー部を具備する。
前記マスクの第２結晶化領域を用いて前記基板の非表示部に結晶化する時に前記マスクを９０゜位置転換して前記ゲートドライバー部から前記ソースドライバー部に結晶化領域を転換する。
前記マスクの第２結晶化領域を用いて前記基板の非表示部に結晶化する時に前記基板を ９０゜位置転換して前記ゲートドライバー部から前記ソースドライバー部に結晶化領域を転換する。
上記のような本発明の結晶化装備及びこれを利用した結晶化方法には次のような効果がある。
第一に、一つのマスクに異形のパターンが定義された複数のパターンを形成して、結晶化前にアラインキーを形成するための別途のマスク製造のための費用を節減することができる。
第二に、マスクステージにティルト手段とレベル手段を付け加えて、マスクをＸ-Ｙ-Ｚ軸上に任意移動可能にすることで前記マスクの流入時に発生する捩じれや中心から外れた程度、又はマスクの各領域別の高さなどを調整できる。
第三に、隣接したアラインキーの仮想の連結線と平行にグレインバウンダリーが生成されるように基板上に結晶化を進行することができる。したがって、同一のライン線上の素子特性の均一性が確保される。
第四に、アラインキーを結晶化工程前に形成して、それを結晶化する時の離隔程度及びグレインバウンダリーとの平行程度を判断する時に利用することは勿論、結晶化後に写真工程が要求されるパターニング工程において別途のアラインキーを形成せず前記アラインキーを利用できるため、以後の工程が簡素化される。
以下、添付の図面を参照にして本発明の結晶化装備及び結晶化方法について詳細に説明する。
図７は本発明に係る結晶化装備を示した概略的な斜視図で、図８は本発明に係る結晶化装備のマスクステージ及び基板ステージを示した断面図で、図９は図８のマスクステージを示した平面図である。
図７乃至図９に示したように、本発明の結晶化装備４００は、レーザービームを出射するレーザービーム発生装置(図示せず)と、複数の領域が形成されたマスク１２０と、前記マスク１２０が装着され、前記マスク１２０の選択的な領域に前記レーザービームが透過されるように前記マスク１２０を移動させるマスクステージ３１０と、前記マスク１２０の微細移動を調節するティルト手段３１７及びレベル手段３１５と、前記マスク１２０に対する基板２００上の照射部位が変更されるように前記基板２００を装着して移動させる基板ステージ３３０とを含んで成る。
そして、本発明の結晶化装備４００には前記レーザービームの発生経路を変更するために１つ以上のミラー３００(図８の３００ａ、３００ｂ、３００ｃ、３００ｄ、３００ｅ参考)と、前記レーザービームがマスク１２０に透過される前に前記レーザービームを集束する集束レンズ(図示せず、従来技術参照)と、前記マスク１２０に透過されたレーザービームを縮小させ、前記基板２００上に該当パターンで透過させるプロジェクションレンズ３２０が更に具備される。
上述した集束レンズ及びプロジェクションレンズ、ミラー３００、マスク１２０及びマスクステージ３１０からなる光学手段は、前記基板ステージ３３０の上部に位置して基板２００の流入(ローディング)時に前記基板２００の該当部位にレーザービームが適切なパターンで照射されるようにして結晶化が進められるようにする。
ここで、前記マスク１２０は複数の領域に区分されて各領域別に異形のパターンが定義されている。例えば、前記マスク１２０は、基板２００上にアラインキー２１０ａ、２０１ｂ、２１０ｃ、２１０ｄを形成するためのアラインキー形成パターンが定義された第１領域と、表示部及び駆動回路部の結晶化のための第２領域とで区分されている。
そして、前記マスクステージ３１０は別途のティルト手段３１７と、レベル手段３１５とを具備して、マスク１２０が外部から流入した時、異状位置を補正する。
即ち、前記マスク１２０が中心で捩じれた場合、前記ティルト手段３１７を回転させて位置補正を行い、前記マスク１２０が中心から一方に片寄った場合、また反対に横又は縦の水平面上の移動を通じて位置補正をする。
そして、前記マスク１２０が水平に装着されなかった場合、前記マスクステージ３１０の角に装着されたレベル手段３１５のうち、一部又は全部を用いて高さを補正する。この場合にはマイクロメートル(μｍ)単位の細密な精密度が要求される。
前記マスク１２０が前記マスクステージ３１０上に装着された後には前記マスク１２０が定義された各領域別に照射部位が対応するように前記マスクステージ３１０を移動させてアラインキーの形成及び結晶化を進める。
即ち、該当領域に対するレーザー照射を完了した後、次の領域に照射部位を対応させるために前記マスクステージ３１０を領域の大きさだけ移動させる。
図１０は本発明の結晶化方法に用いられるマスクを示した平面図で、図１１は図１０の第１領域に具備されたパターンを示した拡大図で、図１２は本発明の結晶化方法によって形成されたアラインキーを示した拡大図である。
図１０に示したように、本発明の結晶化方法に用いられるマスクはアラインキー形成のための第１領域と、結晶化領域を更に二分して、表示部の半導体層形成部に対する結晶化を進める第２領域と、駆動回路部に対する結晶化を進める第３領域とに分けることができる。
Figure 0004571486
前記アラインキー形成用パターン１３０には複数の微少パターン１３５が同一の間隔で離隔して形成されている。
前記第１領域のアラインキー形成用パターン１３０を通じて基板の角に該当する部位を照射してアラインキーを形成する。この場合、レーザービームのエネルギー密度は、非晶質シリコン層を完全溶融する時以上のエネルギー密度、つまり照射部位の非晶質シリコン層がアブレーションされ除去することができる程度にする。
前記マスク１２０の第１領域を用いたレーザーの照射で形成されるアラインキー(図１５の２１０参照)は基板２００上の四つの角に形成されるので、前記第１領域のアラインキー形成用パターン１３０に対する透過部位が前記基板２００上の各部位に対応するように基板ステージ３３０を上下左右に移動させ照射工程を進める。
図７を参考にすると、このように第１領域のアラインキー形成用パターン１３０を用いて形成したアラインキーは、前記基板２００の各エッジのうち、それぞれ右側の上部から時計方向に第１乃至第４アラインキー２１０ａ、２１０ｂ、２１０ｃ、２１０ｄに形成される。
Figure 0004571486
Figure 0004571486
前記アラインキー２１０は前記マスク１２０の第１領域に形成されたアラインキー形成用パターン１３０の形象に従ったもので、その大きさは前記マスク１２０の第１領域に形成されたアラインキー形成用パターン１３０の大きさがプロジェクションレンズ３２０の縮小比で縮小された大きさである。
図１３は図１０の第２領域に具備された一つのパターン及びその拡大図である。
図１３に示したように、前記マスク１２０の第２領域は表示部の半導体層形成部に対応するパターンブロック１４２を一つ以上具備して形成される。即ち、前記第２領域内に基板上の表示部に対応して複数の画素領域１４０が定義され、前記各画素領域ごとに形成される半導体層形成部に対応してパターンブロック１４２が形成される。
前記それぞれのパターンブロック１４２は複数の透過部１４３及び遮断部１４４が交互に繰り返して形成される。
前記パターンブロック１４２の大きさは前記基板２００上の半導体層形成部とプロジェクションレンズ３２０の縮小比(５倍縮小又は４倍の比)を考慮して決定する。即ち、前記半導体層形成部の大きさに縮小比をかけた値によって前記パターンブロック１４２の大きさを決定する。
実際、基板上に形成される半導体層は薄膜トランジスタ(素子)形成部位に対応し、前記素子の大きさは横、縦約１〜１００μｍの大きさに該当するので、一般的な結晶化用マスクに比べてその大きさが相当に小さい。特に、結晶化用マスクは、透過部の幅を２〜１０μｍ(実際マスクデザイン上では前記基板上の前記幅の４〜５倍(マスクを用いて基板上に照射する時、光学レンズの縮小比を考慮))の大きさにし、透過部の長さを数mm(１０〜３０mm、実際マスクでは前記長さの４〜５倍)にする傾向があるが、これに比べて本発明のマスクの第２領域に形成されるパターンブロック１４２の各透過部１４３の長さは相当短くなる。
図１０に示したように、前記マスク１２０の第３領域には一般的な結晶化用マスクのように、透過部１５０及び遮断部１５１が繰り返されたパターンを形成する。
前記透過部１５０の幅(Ｌ)は遮断部１５１の幅(Ｓ)と同じか小さくして形成する。
前記透過部１５０と遮断部１５１の幅が同じである場合(Ｌ=Ｓ)は基板上の前記マスクの第３領域パターンの対応する単位領域は２回のシャット(この場合、二回目の照射時は一回目の照射時の遮断部１５１に対応していた部位が透過部１５０に対応するように基板ステージを移動させて結晶化を進める)で結晶化が可能であり、前記透過部１５０の幅(Ｌ)が前記遮断部１５１の幅(Ｓ)より小さい場合は、それ以上の回数で照射することで単位領域の結晶化が可能となる。前者の結晶化方式をシングルスキャン、後者の結晶化方式をマルチスキャンと言う。
一方、透過部１５０の幅(Ｌ)を前記遮断部１５１の幅(Ｓ)より広く形成しない理由は、この場合、レーザービームの照射に対して前記マスク１２０が受ける熱量が非常に高くなり、前記マスク１２０が破損するおそれがあるからである。
以下、上述した結晶化装備及び複数の領域が定義されたマスクを用いた本発明の結晶化方法を順序図及び図面を通して説明する。
図１４は本発明の結晶化方法を示した順序図である。
図１４に示したように、本発明の結晶化方法は、まず、図１０に示したように、異形のパターンで複数の領域が定義されたマスク１２０を用意する(１００Ｓ)。ここでは、前記マスク１２０に３つの領域が定義されていると仮定する。
次いで、前記マスク１２０を結晶化装備内のマスクステージ３１０上に装着させる(１０１Ｓ)。
次いで、基板ステージ３３０上に基板をローディングする(１０２Ｓ)。
前記基板は中央に画像を表示する表示部と、前記表示部周辺の非表示部とで区分される。そして、前記基板上にはバッファー層と非晶質シリコン層が順次に蒸着されている。
次いで、前記基板ステージ３３０の真空ホールなどの固定手段を通じて基板を固定させる(１０３Ｓ)。
次いで、前記マスクの第１領域の第１パターン(アラインキー形成用パターン)を用いて前記基板上の各エッジ領域にアラインキーを形成する(１０４Ｓ)。
この際、前記アラインキーの形成は該当照射部位の非晶質シリコン層をアブレーションするエネルギー密度で照射して成される。
次いで、前記基板上に形成されたアラインキーとの離隔程度を感知し、かつ隣接したアラインキー間の仮想の連結線上と平行するように結晶化方向を調節して、前記基板上の各画素に位置した半導体層形成部に結晶化を進める(１０５Ｓ)。
次いで、前記基板上に形成された隣接したアラインキー間の仮想の連結線上と平行するように結晶化方向を調節して、前記基板上の非表示部に形成される駆動回路部に結晶化を進める(１０６Ｓ)。
以上(１０５Ｓ、１０６Ｓ)のような前記マスクの第１、第２結晶化領域を用いたレーザービーム照射は、該当照射部位の非晶質シリコン層を完全に溶融する程度のエネルギー密度で照射する。
前記マスクの第１、第２結晶化領域を用いたレーザービーム照射は、共に同一のラインに形成される素子のチャンネルにかかるグレインバウンダリーの個数と等しくなるように行われる。この時、前記同一のラインに形成される素子のチャンネルにかかるグレインバウンダリー個数の調整は、前記隣接したアラインキーの仮想の連結線と結晶化進行方向を平行にして行う。
前記マスクの第１、第２結晶化領域を用いたレーザービーム照射は、前記隣接したアラインキーの仮想の連結線と結晶化進行方向を平行にさせて行われる。
次いで、前記基板を基板ステージでアンローディングして外部に流出(１０７Ｓ)させて次の工程に対して待機させる。
アラインキー形成(１０４Ｓ)又は結晶化(１０５Ｓ、１０６Ｓ)のように前記マスクの一つの領域を用いたレーザービーム照射時には残りの領域はブロックされる。
一方、図１０のマスクは全て３つの領域に分けられて定義されているが、アラインキー領域と結晶化領域の２つの領域に定義されたマスクも利用可能である。
この場合には前記マスクの結晶化を用いて基板上の表示部の結晶化と非表示部の駆動回路部の結晶化を全て進めるという点を除いては、上述した図１０のマスクを用いて結晶化する方法と同様である。
図１５は本発明の結晶化方法を用いて結晶化時に基板に形成される各結晶化領域を示した平面図である。図１５に示したように、本発明の結晶化方法を用いた結晶化時の照射部位は、大きく３つの領域に区分される。即ち、アラインキー２１０ａ、２１０ｂ、２１０ｃ、２１０ｄと、表示部２２０と、ゲートドライバー２３０ａ、２３０ｂ及びソースドライバー２４０ａ、２４０ｂの駆動回路部との３つに区分することができる。
図示の図面はゲートドライバー２３０ａ、２３０ｂ及びソースドライバー２４０ａ、 ２４０ｂが表示部２２０の左右又は上下にデュアル構成されたことを示している。薄膜トランジスタアレイが形成される基板は、一般的に前記駆動回路部、つまりゲートドライバー及びソースドライバーがそれぞれ一つずつゲートラインと垂直となる一方と、データラインと垂直となる他方とに形成されるこのような構成は、駆動回路部の迅速な動作を考慮した構造である。
結晶化順序はまず、アラインキー２１０ａ、２１０ｂ、２１０ｃ、２１０ｄを形成した後、表示部２２０と、駆動回路部２３０ａ、２３０ｂ、２４０ａ、２４０ｂの順序で進める。場合によって、駆動回路部２３０ａ、２３０ｂ、２４０ａ、２４０ｂに対して先に進行した後、表示部２２０に対する結晶化を進めることができる。
前記表示部２２０は、上述したように、半導体層形成部に対応して選択的に結晶化を進行することができ、以下で説明する他の結晶化方法のように、表示部２２０全体に対して結晶化を進行することもできる。
前記駆動回路部は、図面上で縦方向に形成されたゲートドライバー２３０ａ、２３０ｂと、横方向に形成されたソースドライバー２４０ａ、２４０ｂがあるが、結晶化順序はいずれのドライバーに対して先に進行しても構わない。
この時、マスク１２０の第３領域を用いて基板２００を照射して、一方のドライバーに対して結晶化を進めた後には前記マスクステージ３１０又は基板ステージ３３０を９０゜回転させ、各ドライバーに形成される一ラインの素子に対して同一の方向のグレインバウンダリーが形成されるようにする。
一方、マスク１２０の第３領域を用いた結晶化方法は、図１５に示したように、非表示部から両方向にゲートドライバー及びソースドライバーが定義される基板ばかりでなく、一方向にゲートドライバー及びソースドライバーが定義される基板の場合にも利用可能である。
以下、本発明の異なる実施形態による結晶化方法を説明する。
これは表示部で半導体層形成部のみを選択的に結晶化するものではなく、表示部全体と駆動回路部に対して同一のマスクを用いて結晶化を進めるものである。 即ち、本発明の異なる実施形態による結晶化方法は、まず、図１５に示したように、表示部２２０と、前記表示部２２０の周囲に非表示部(表示部以外の領域)が定義された基板２００を用意する。
次いで、前記基板２００の全面にバッファー層(図示せず)を形成する。
次いで、前記バッファー層の全面に非晶質シリコン層(図示せず)を形成する。
次いで、前記基板２００上にアラインキー領域と結晶化領域が定義されたマスク(図示せず、図１０の第１領域と、第３領域のみが定義されたマスク)を対応させる。
次いで、前記マスクのアラインキー領域を通じて前記非表示部の所定領域にレーザービームを照射して、アラインキーを形成する。
前記アラインキーは前記非表示部のそれぞれのエッジに形成される。この時、前記アラインキー形成は前記マスクのアラインキー領域を用いて該当照射部位の非晶質シリコン層をアブレーションするエネルギー密度で照射して成される。
次いで、前記マスクの結晶化領域を通じて前記表示部及び前記非表示部の駆動回路部にレーザービームを照射して結晶化を進行する。
前記マスクの結晶化領域を用いたレーザービーム照射は、該当照射部位の非晶質シリコン層を完全に溶融する程度のエネルギー密度で照射して行われる。
前記マスクの結晶化領域を用いたレーザービーム照射は、一ライン上に形成される素子のチャンネルにかかるグレインバウンダリーの個数と等しくなるように行われる。
前記同一のラインに形成される素子のチャンネルにかかるグレインバウンダリー個数の調整は、前記隣接した一直線上のアラインキーと結晶化進行方向を平行にして調整する。
前記マスクの一領域を用いたレーザービーム照射時には前記マスクの残り領域はブロックされる。
図１６ａ及び図１６ｂは本発明の結晶化方法によって形成された一ラインの画素に現れた素子である。
図１６ａ及び図１６ｂに示したように、本発明の結晶化方法は隣接したアラインキー２１０ａ、２１０ｂの仮想の連結線２８０と平行するように結晶化を進める。
図示した図面では互いに隣接した第１、第２アラインキー２１０ａ、２１０ｂの仮想の連結線２８０と結晶化方向が平行である。結晶化方向に沿ってグレインバウンダリー２５０が形成されるが、互いに隣接した第１、第２アラインキー２１０ａ、２１０ｂの仮想の連結線２８０と平行に結晶化を進めるので、前記グレインバウンダリー２５０方向と前記結晶化方向とが一致する。
又、前記第１乃至第４アラインキー２１０ａ、２１０ｂ、２１０ｃ、２１０ｄを用いて結晶化以後に写真工程で半導体層(表示部の素子領域、駆動回路部)をパターニングするので、その後残された同一ライン上の素子２７０が前記グレインバウンダリー２５０方向と全て垂直して形成され、前記各素子２７０のチャンネルにかかったグレインバウンダリーの個数は図１６ａでは一つ、図１６ｂでは二つで同一のライン線上で一致するように形成される。
このように、前記マスク１２０に定義された第１領域に形成されたアラインキー形成用パターン１３０によって結晶化前にアブレーションして形成される前記アラインキー２１０は、結晶化時に基板２００上の照射部位と離隔程度を判断する指標になり、照射部位(結晶化部位)を制御することができ、また、隣接したアラインキーの仮想の連結線２８０をグレインバウンダリー２５０の方向で一ライン上に形成される素子のチャンネルにかかるグレインバウンダリー２５０の数を一致させて素子間の特性を均一にすることができる。
レーザーエネルギー密度別非晶質シリコン粒子の大きさを示したグラフである。 一般的なＳＬＳ工程のためのレーザー照射装置を示した概略図である。 レーザー照射に用いられるマスクを示した平面図である。 図３のマスクを用いてレーザービームを１回照射した時に形成される結晶化領域を示した図面である。 従来の結晶化時に一ライン上に形成された素子のチャンネルにかかるグレインバウンダリーを示した図面である。 基板に形成される各領域を示した平面図である。 本発明の結晶化装備を示した概略的な斜視図である。 本発明の結晶化装備のマスクステージ及び基板ステージを示した断面図である。 図８のマスクステージを示した平面図である。 本発明の結晶化方法に用いられるマスクを示した平面図である。 図１０の第１領域に具備されたパターンを示した拡大図である。 本発明の結晶化方法によって形成されたアラインキーを示した拡大図である。 図１０の第２領域に具備された一つのパターン及びその拡大図である。 本発明の結晶化方法を示した順序図である。 本発明の結晶化方法を用いて結晶化時に基板に形成される各結晶化領域を示した平面図である。 本発明の結晶化方法によって形成された一ラインの画素に現れた素子である。 本発明の結晶化方法によって形成された一ラインの画素に現れた素子である。
符号の説明
１２０ マスク
１３０ アラインキー形成用パターン
１３５ 微少パターン
１４０ 画素対応領域
１４２ パターンブロック
１４３ 透過部
１４４ 遮断部
１５０ 透過部
１５１ 遮断部
２００ 基板
２１０ アラインキー
２１５ オープン領域
２２０ 表示部
２３０ａ、２３０ｂ ゲートドライバー
２４０ａ、２４０ｂ ソースドライバー
２５０ グレインバウンダリー
２７０ 素子
２８０ 隣接アラインキー間の仮想の連結線
３００ ミラー
３１０ マスクステージ
３１５ レベル手段
３１７ ティルト手段
３２０ プロジェクションレンズ
３３０ 基板ステージ
４００ 結晶化装備

Claims (28)

  1. 複数の画素を含む表示部と駆動回路を含む非表示部を含んで成る基板を照射する結晶化装備において、
    レーザービームを出射するレーザービーム発生装置と、
    前記非表示部の駆動回路を除いた領域に対応して形成された複数の等間隔で離隔した微少透過パターンを含むアラインキー領域、前記表示部において各画素の一部分に形成される薄膜トランジスタの半導体層に対応してパターンブロックを備え、前記パターンブロックに複数の透過部及び遮断部を備えた第１領域、及び前記非表示部の駆動回路に対応する前記第１領域の透過部に比べて相対的に大きい第２透過部を具備した第２領域を含む結晶化領域が定義されたマスクと、
    前記マスクが装着され、前記マスクの選択的な領域に前記レーザービームが透過されるように水平面上に前記レーザービームが前記マスクの選択的な領域に対応するように左右移動可能なマスクステージと、
    前記マスクに対する基板上の照射部位が変更されるように前記基板を装着して移動させる基板ステージと、
    前記マスクの微細移動を調節するティルト手段及びレベル手段とを含んで成ることを特徴とする結晶化装備。
  2. 前記パターンブロックは等間隔で離隔したことを特徴とする請求項１に記載の結晶化装備。
  3. 前記第２領域は複数の透過部及び遮断部を具備したことを特徴とする請求項１に記載の結晶化装備。
  4. 前記ティルト手段は前記マスクステージを水平面上で回転移動させることを特徴とする請求項１に記載の結晶化装備。
  5. 前記レベル手段は前記マスクステージを垂直方向に移動させることを特徴とする請求項１に記載の結晶化装備。
  6. 請求項１に記載のマスクを含む結晶化装備を用意する段階と、
    複数の画素を含む表示部、及び駆動回路形成部を含む非表示部が定義された基板を用意する段階と、
    前記基板の全面に非晶質シリコン層を形成する段階と、
    前記非表示部の駆動回路形成部を除いた領域に対応して形成された複数の等間隔で離隔した微少透過パターンを含むアラインキー領域、前記表示部において各画素の一部分に形成される薄膜トランジスタの半導体層に対応してパターンブロックを備え、前記パターンブロックに複数の透過部及び遮断部を備えた第１領域、及び前記非表示部の駆動回路形成部に対応する前記第１領域の透過部に比べて相対的に大きい第２透過部を具備した第２領域を含む結晶化領域が定義されたマスクを、前記マスクステージに装着して前記基板上に対応させる段階と、
    前記アラインキー領域が選択されるように前記マスクを移動して、前記非表示部の所定の領域の非結晶シリコン層をアブレーションするエネルギー密度でレーザービームを照射してアラインキーを形成する段階と、
    前記第１領域と前記第２領域が選択されるように前記マスクを移動して、前記基板上にレーザービームを照射して前記非晶質シリコン層を結晶化する段階とを含んで成ることを特徴とする結晶化方法。
  7. 前記パターンブロックは等間隔で離隔したことを特徴とする請求項６に記載の結晶化方法。
  8. 前記第２領域は複数の透過部及び遮断部を具備したことを特徴とする請求項６に記載の結晶化方法。
  9. 前記アラインキーは前記非表示部のエッジに各々形成されることを特徴とする請求項６に記載の結晶化方法。
  10. 前記非晶質シリコン層の結晶化は、該当照射部位の非晶質シリコン層を完全に溶融するエネルギー密度でレーザー照射して成されることを特徴とする請求項７に記載の結晶化方法。
  11. 前記マスクの結晶化領域を用いたレーザービームの照射は同一のライン上に形成される素子のチャンネルに形成されるグレインバウンダリーの個数が同一となるように行われることを特徴とする請求項６に記載の結晶化方法。
  12. 前記グレインバウンダリーの個数の調整は隣接した一直線上の前記アラインキーの仮想の連結線と結晶化進行方向を平行にして行われることを特徴とする請求項１１に記載の結晶化方法。
  13. 前記アラインキー形成段階で前記マスクの結晶化領域にはレーザービームが非照射されることを特徴とする請求項６に記載の結晶化方法。
  14. 前記結晶化段階で前記マスクのアラインキー形成領域にはレーザービームが非照射されることを特徴とする請求項６に記載の結晶化方法。
  15. 複数の画素を含む表示部、及び駆動回路形成部を含む非表示部が定義された基板を用意する段階と、
    前記基板の全面に非晶質シリコン層を形成する段階と、
    前記基板の上側に、前記非表示部の駆動回路形成部を除いた領域に対応して形成された複数の等間隔で離隔した微少透過パターンを含むアラインキー領域、前記表示部において各画素の一部分に形成される薄膜トランジスタの半導体層に対応してパターンブロックを備え、前記パターンブロックに複数の透過部及び遮断部を備えた第１結晶化領域、及び前記非表示部の駆動回路形成部に対応する前記第１結晶化領域の透過部に比べて相対的に大きい第２透過部を具備した第２結晶化領域が定義されたマスクを位置する段階と、
    前記アラインキー領域が選択されるように前記マスクを移動して、前記非表示部の所定の領域の非晶質シリコン層をアブレーションするエネルギー密度でレーザービームを照射してアラインキーを形成する段階と、
    前記第１結晶化領域が選択されるように前記マスクを移動して、前記表示部の半導体層形成部にレーザービームを照射して結晶化する段階と、
    前記第２結晶化領域が選択されるように前記マスクを移動して、前記非表示部の駆動回路部にレーザービームを照射して結晶化する段階とを含むことを特徴とする結晶化方法。
  16. 前記アラインキーは、前記非表示部のエッジに各々形成されることを特徴とする請求項１５に記載の結晶化方法。
  17. 前記パターンブロックは等間隔で離隔したことを特徴とする請求項１５に記載の結晶化方法。
  18. 前記マスクの第２結晶化領域は複数の透過部及び遮断部を具備したことを特徴とする請求項１５に記載の結晶化方法。
  19. 前記第１、第２結晶化領域を用いたレーザービームの照射は、該当照射部位の非晶質シリコン層を完全溶融するエネルギー密度で照射することを特徴とする請求項１５に記載の結晶化方法。
  20. 前記アラインキー形成段階において前記マスクの第１、第２結晶化領域にはレーザービームが非照射されることを特徴とする請求項１５に記載の結晶化方法。
  21. 前記第１結晶化領域を用いた結晶化段階において前記マスクのアラインキー形成領域及び第２結晶化領域にはレーザービームが非照射されることを特徴とする請求項１５に記載の結晶化方法。
  22. 前記第２結晶化領域を用いた結晶化段階において前記マスクのアラインキー形成領域及び第１結晶化領域にはレーザービームが非照射されることを特徴とする請求項１５に記載の結晶化方法。
  23. 前記第１結晶化領域を用いたレーザービームの照射は、同一のラインの素子のチャンネルに形成されるグレインバウンダリーの個数を同一にするように行われることを特徴とする請求項１５に記載の結晶化方法。
  24. 前記グレインバウンダリーの個数の調整は、隣接した前記アラインキーの仮想の連結線と結晶化進行方向を平行にして行われることを特徴とする請求項２３に記載の結晶化方法。
  25. 前記第２結晶化領域を用いたレーザービームの照射は、隣接した前記アラインキーの仮想の連結線と結晶化進行方向を平行にして行われることを特徴とする請求項１５に記載の結晶化方法。
  26. 前記基板の非表示部の駆動回路部は、ゲートドライバー部及びソースドライバー部を具備したことを特徴とする請求項１５に記載の結晶化方法。
  27. 前記マスクの第２結晶化領域を用いて前記基板の非表示部に結晶化する時に前記マスクを９０°位置転換して前記ゲートドライバー部から前記ソースドライバー部に結晶化領域を転換することを特徴とする請求項２６に記載の結晶化方法。
  28. 前記マスクの第２結晶化領域を用いて前記基板の非表示部に結晶化する時に前記基板を９０°位置転換して前記ゲートドライバー部から前記ソースドライバー部に結晶化領域を転換することを特徴とする請求項２６に記載の結晶化方法。
JP2004351194A 2003-12-24 2004-12-03 結晶化装備及びこれを用いた結晶化方法 Expired - Fee Related JP4571486B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0096577A KR100525443B1 (ko) 2003-12-24 2003-12-24 결정화 장비 및 이를 이용한 결정화 방법

Publications (2)

Publication Number Publication Date
JP2005191560A JP2005191560A (ja) 2005-07-14
JP4571486B2 true JP4571486B2 (ja) 2010-10-27

Family

ID=34698460

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004351194A Expired - Fee Related JP4571486B2 (ja) 2003-12-24 2004-12-03 結晶化装備及びこれを用いた結晶化方法

Country Status (4)

Country Link
US (2) US7115456B2 (ja)
JP (1) JP4571486B2 (ja)
KR (1) KR100525443B1 (ja)
CN (1) CN1637484B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4169071B2 (ja) 2006-05-25 2008-10-22 ソニー株式会社 表示装置
EP2239084A1 (en) * 2009-04-07 2010-10-13 Excico France Method of and apparatus for irradiating a semiconductor material surface by laser energy
KR101035360B1 (ko) * 2010-02-23 2011-05-20 삼성모바일디스플레이주식회사 레이저 결정화 장치 및 레이저 결정화 방법
KR101107166B1 (ko) 2010-03-12 2012-01-25 삼성모바일디스플레이주식회사 비정질 실리콘막의 결정화 방법
KR101432156B1 (ko) * 2013-06-14 2014-08-20 에이피시스템 주식회사 기판 처리 방법
JP2019036597A (ja) * 2017-08-10 2019-03-07 株式会社ブイ・テクノロジー レーザ照射装置、投影マスク、レーザ照射方法およびプログラム

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000035659A (ja) * 1998-07-17 2000-02-02 Hitachi Denshi Ltd 半導体フォトマスク、およびそのフォトマスクによる半導体パターン作成方法
JP2001023918A (ja) * 1999-07-08 2001-01-26 Nec Corp 半導体薄膜形成装置
JP2001142094A (ja) * 1999-11-15 2001-05-25 Nec Corp 膜体部改質装置及び膜体部改質方法
JP2001148480A (ja) * 1999-11-18 2001-05-29 Nec Corp 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法
JP2002373845A (ja) * 2001-06-14 2002-12-26 Sony Corp 電子線露光方法及び電子線露光装置
JP2003022969A (ja) * 2001-05-30 2003-01-24 Lg Philips Lcd Co Ltd マスクを利用したシリコンの結晶化方法
JP2003092262A (ja) * 2001-08-21 2003-03-28 Samsung Electronics Co Ltd 多結晶化用マスク及びこれを利用した多結晶薄膜トランジスタの製造方法
JP2003151907A (ja) * 2001-11-08 2003-05-23 Sharp Corp ２ｎマスクデザインおよび逐次横成長結晶化方法
JP2003264198A (ja) * 2003-02-06 2003-09-19 Nec Corp 薄膜トランジスタおよび薄膜トランジスタを用いた電子機器
JP2003318111A (ja) * 2002-04-17 2003-11-07 Sharp Corp レーザアニール処理方法、レーザアニール処理方法に用いられる遮蔽マスク、及びレーザアニール処理装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3204986B2 (ja) * 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
JP4128271B2 (ja) 1998-06-12 2008-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100324871B1 (ko) * 1999-06-25 2002-02-28 구본준, 론 위라하디락사 박막트랜지스터 제조방법
US6368945B1 (en) * 2000-03-16 2002-04-09 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification
KR100400510B1 (ko) 2000-12-28 2003-10-08 엘지.필립스 엘시디 주식회사 실리콘 결정화 장치와 실리콘 결정화 방법
JP3831868B2 (ja) 2001-08-13 2006-10-11 大林精工株式会社 アクティブマトリックス表示装置とその製造方法
EP1329946A3 (en) * 2001-12-11 2005-04-06 Sel Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including a laser crystallization step
KR100496139B1 (ko) * 2002-12-30 2005-06-16 엘지.필립스 엘시디 주식회사 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000035659A (ja) * 1998-07-17 2000-02-02 Hitachi Denshi Ltd 半導体フォトマスク、およびそのフォトマスクによる半導体パターン作成方法
JP2001023918A (ja) * 1999-07-08 2001-01-26 Nec Corp 半導体薄膜形成装置
JP2001142094A (ja) * 1999-11-15 2001-05-25 Nec Corp 膜体部改質装置及び膜体部改質方法
JP2001148480A (ja) * 1999-11-18 2001-05-29 Nec Corp 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法
JP2003022969A (ja) * 2001-05-30 2003-01-24 Lg Philips Lcd Co Ltd マスクを利用したシリコンの結晶化方法
JP2002373845A (ja) * 2001-06-14 2002-12-26 Sony Corp 電子線露光方法及び電子線露光装置
JP2003092262A (ja) * 2001-08-21 2003-03-28 Samsung Electronics Co Ltd 多結晶化用マスク及びこれを利用した多結晶薄膜トランジスタの製造方法
JP2003151907A (ja) * 2001-11-08 2003-05-23 Sharp Corp ２ｎマスクデザインおよび逐次横成長結晶化方法
JP2003318111A (ja) * 2002-04-17 2003-11-07 Sharp Corp レーザアニール処理方法、レーザアニール処理方法に用いられる遮蔽マスク、及びレーザアニール処理装置
JP2003264198A (ja) * 2003-02-06 2003-09-19 Nec Corp 薄膜トランジスタおよび薄膜トランジスタを用いた電子機器

Also Published As

Publication number Publication date
KR20050064962A (ko) 2005-06-29
CN1637484A (zh) 2005-07-13
US20070063200A1 (en) 2007-03-22
JP2005191560A (ja) 2005-07-14
US7115456B2 (en) 2006-10-03
CN1637484B (zh) 2010-04-28
US20050142050A1 (en) 2005-06-30
KR100525443B1 (ko) 2005-11-02
US7569793B2 (en) 2009-08-04

Similar Documents

Publication Publication Date Title
KR100698056B1 (ko) 레이저 빔 패턴 마스크 및 이를 이용한 결정화 방법
US7892704B2 (en) Mask for silicon crystallization, method for crystallizing silicon using the same and display device
US8207050B2 (en) Laser mask and crystallization method using the same
US8470696B2 (en) Laser mask and crystallization method using the same
KR100587368B1 (ko) Ｓｌｓ 결정화 장치
US7816196B2 (en) Laser mask and crystallization method using the same
KR100531416B1 (ko) Ｓｌｓ 장비 및 이를 이용한 실리콘 결정화 방법
KR101066478B1 (ko) 레이저 빔 패턴 마스크 및 이를 이용한 결정화 방법
US7569793B2 (en) Sequential lateral solidification device and method of crystallizing silicon using the same
KR100720452B1 (ko) 레이저 조사 장치 및 이를 이용한 실리콘 결정화 방법
KR100546711B1 (ko) 레이저 조사 장치 및 이를 이용한 실리콘 결정화 방법
KR20050066316A (ko) 결정화 장비
KR100531413B1 (ko) 실리콘 결정화 방법
KR100652056B1 (ko) 스테이지, 실리콘 결정화 장치, 및 이를 이용한 결정화 방법
KR20040099838A (ko) 실리콘의 결정화 방법
JP2005175257A (ja) 結晶性膜の製造方法
JP2005175380A (ja) 半導体装置の製造方法、半導体装置および表示装置、半導体装置用基板及び表示装置用基板

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080716

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081017

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081201

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090302

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090305

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090401

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090406

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090501

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090511

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090810

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091210

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100721

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100812

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130820

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4571486

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees