JP2002299587A - 半導体集積回路デバイスおよびその製造方法 - Google Patents

半導体集積回路デバイスおよびその製造方法

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silicon oxide
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teos
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Keiichi Yamada
圭一 山田
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Abstract

(57)【要約】 【課題】 半導体集積回路デバイスおよびその製造方法
に関し、特に半導体基板の裏面のＴＥＯＳ／ＣＶＤシリ
コン酸化膜からの脱ガスによる半導体集積回路デバイス
の性能、信頼性の低下を防止する。 【解決手段】 半導体基板の裏面のＴＥＯＳ／ＣＶＤシ
リコン酸化膜を他の絶縁膜で覆うもの、裏面にＴＥＯＳ
／ＣＶＤシリコン酸化膜をつけないもの、裏面についた
ＴＥＯＳ／ＣＶＤシリコン酸化膜を除去するもの、裏面
のＴＥＯＳ／ＣＶＤシリコン酸化膜を脱ガスの発生が許
容値以下の薄い膜とするものを提案する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭなどの
半導体集積回路デバイスおよびその製造方法に関するも
のである。
【０００２】
【従来の技術】半導体集積回路デバイスでは、シリコン
などの半導体基板が使用され、この半導体基板は、相対
向する表面と裏面を有する。半導体基板の表面は、回路
素子形成面であり、トランジスタ、キャパシタなどの多
数の回路素子が形成される。半導体基板の裏面は、リー
ドフレームのダイパッドにダイボンドされる。
【０００３】半導体集積回路デバイスでは、半導体基板
の表面に、回路素子を相互に接続するための多層配線が
形成され、この多層配線では、層間絶縁膜としてＴＥＯ
Ｓ／ＣＶＤシリコン酸化膜が用いられることが多い。こ
のＴＥＯＳ／ＣＶＤシリコン酸化膜は、ＴＥＯＳガス
（四エチルオルソシリケートガス）を使用し、プラズマ
ＣＶＤ法で、半導体基板の表面に堆積されるシリコン酸
化膜である。
【０００４】図３１はこのＴＥＯＳ／ＣＶＤシリコン酸
化膜を有する従来の半導体集積回路デバイスを示す。こ
の半導体集積回路デバイスは、半導体基板１の表面１Ｓ
に、トランジスタ構造層２、キャパシタ構造層３が形成
され、さらにキャパシタ構造層３の上に多層配線層４が
形成されている。多数の回路素子とともに、半導体基板
１の裏面１Ｂには、その表面１Ｓにトランジスタ構造層
２、キャパシタ構造層３を形成する工程で積層膜５が形
成され、またその表面１Ｓに多層配線層４の層間絶縁膜
としてＴＥＯＳ／ＣＶＤシリコン酸化膜を形成する工程
で、同じＴＥＯＳ／ＣＶＤシリコン酸化膜６が形成され
ている。
【０００５】
【発明が解決しようとする課題】半導体基板１の裏面１
ＢのＴＥＯＳ／ＣＶＤシリコン酸化膜６は、半導体基板
１の表面に多層配線を形成する工程において、半導体基
板１の裏面の露出面として残り続ける。このＴＥＯＳ／
ＣＶＤシリコン酸化膜は、水分を含有、吸収しやすく、
昇温時には水分を中心とする脱ガスを発生しやすい性質
を持っている。半導体基板１の表面１Ｓにおいては、多
層配線層４を形成する工程で、アルミニウム、およびＴ
ＥＯＳガス以外のシラン、酸素によるプラズマＣＶＤに
よるシリコン酸化膜などの脱ガスを発生し難い膜によっ
てＴＥＯＳ／ＣＶＤシリコン酸化膜が覆われるので、脱
ガスの問題は生じない。しかし半導体基板１の裏面１Ｂ
ではこの多層配線の工程でＴＥＯＳ／ＣＶＤシリコン酸
化膜が露出しているため、表面のＴＥＯＳ／ＣＶＤシリ
コン絶縁膜上にアルミニウムを蒸着する工程、多層のア
ルミニウムの間に層間膜を成膜する工程、あるいはアル
ミニウム膜をプラズマエッチングする工程などの昇温に
より、脱ガスを発生する。この脱ガスは、前記アルミニ
ウムの蒸着、層間膜の成膜、アルミニウムのプラズマエ
ッチングなどの真空プロセスにおいて、真空度の低下、
異常放電などを招き、製造される半導体集積回路デバイ
スの性能や信頼性を低下をもたらす不都合がある。
【０００６】この発明は、かかる不都合を改善できる半
導体集積回路デバイスおよびその製造方法を提案するも
のである。
【０００７】
【課題を解決するための手段】この発明による半導体集
積回路デバイスは、相対向する表面と裏面を有する半導
体基板を備え、前記半導体基板の表面には多数の回路素
子がＴＥＯＳ／ＣＶＤシリコン酸化膜とともに形成され
ており、また前記半導体基板の裏面にもＴＥＯＳ／ＣＶ
Ｄシリコン酸化膜が形成され、この半導体基板の裏面の
ＴＥＯＳ／ＣＶＤシリコン酸化膜がＴＥＯＳ／ＣＶＤシ
リコン酸化膜以外の脱ガスの少ない絶縁膜で覆われてい
るものである。
【０００８】また、この発明による半導体集積回路デバ
イスは、前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシリ
コン酸化膜がアモルファスシリコン膜で覆われているこ
とを特徴とするものである。
【０００９】また、この発明による半導体集積回路デバ
イスは、前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシリ
コン酸化膜がポリシリコン膜で覆われていることを特徴
とするものである。
【００１０】また、この発明による半導体集積回路デバ
イスは、相対向する表面と裏面を有する半導体基板を備
え、前記半導体基板の表面には多数の回路素子がＴＥＯ
Ｓ／ＣＶＤシリコン酸化膜とともに形成されており、ま
た前記半導体基板の裏面には前記ＴＥＯＳ／ＣＶＤシリ
コン酸化膜が形成されていないことを特徴とするもので
ある。
【００１１】また、この発明による半導体集積回路デバ
イスは、相対向する表面と裏面を有する半導体基板を備
え、前記半導体基板の表面には多数の回路素子がＴＥＯ
Ｓ／ＣＶＤシリコン酸化膜とともに形成されており、ま
た前記半導体基板の裏面には、脱ガスの発生量が前記半
導体基板への集積回路デバイス形成工程における許容値
以下の薄いＴＥＯＳ／ＣＶＤシリコン酸化膜が形成され
ていることを特徴とするものである。
【００１２】また、この発明による半導体集積回路デバ
イスは、前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシリ
コン酸化膜が２００ナノメータ以下の膜厚を有している
ことを特徴とするものである。
【００１３】また、この発明による半導体集積回路デバ
イスの製造方法は、相対向する表面と裏面を有する半導
体基板を用い、前記半導体基板の表面に多数の回路素子
を形成する第１の工程、前記半導体基板の表面と裏面に
ＴＥＯＳ／ＣＶＤシリコン酸化膜を形成する第２の工
程、および前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシ
リコン酸化膜を覆うようにＴＥＯＳ／ＣＶＤシリコン酸
化膜以外の脱ガスの少ない絶縁膜を形成する第３の工程
を含む。
【００１４】また、この発明による半導体集積回路デバ
イスの製造方法は、前記第３の工程において、前記半導
体基板の裏面のＴＥＯＳ／ＣＶＤシリコン酸化膜を覆う
ようにアモルファスシリコン膜を形成することを特徴と
する。
【００１５】また、この発明による半導体集積回路デバ
イスの製造方法は、前記第３の工程において、前記半導
体基板の裏面のＴＥＯＳ／ＣＶＤシリコン酸化膜を覆う
ようにポリシリコン膜を形成することを特徴とする。
【００１６】また、この発明による半導体集積回路デバ
イスの製造方法は、相対向する表面と裏面を有する半導
体基板を用い、前記半導体基板の表面に多数の回路素子
を形成する第１の工程、前記半導体基板の裏面にＴＥＯ
Ｓ／ＣＶＤシリコン酸化膜を形成しないようにして前記
半導体基板の表面にＴＥＯＳ／ＣＶＤシリコン酸化膜を
形成する第２の工程を含む。
【００１７】また、この発明による半導体集積回路デバ
イスの製造方法は、相対向する表面と裏面を有する半導
体基板を用い、前記半導体基板の表面に多数の回路素子
を形成する第１の工程、前記半導体基板の表面と裏面に
ＴＥＯＳ／ＣＶＤシリコン酸化膜を形成する第２の工
程、および前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシ
リコン酸化膜を除去する第３の工程を含む。
【００１８】また、この発明による半導体集積回路デバ
イスの製造方法は、相対向する表面と裏面を有する半導
体基板を用い、前記半導体基板の表面に多数の回路素子
を形成する第１の工程、前記半導体基板の表面と裏面に
ＴＥＯＳ／ＣＶＤシリコン酸化膜を形成する第２の工
程、および前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシ
リコン酸化膜を脱ガスの発生量が、前記半導体基板への
集積回路デバイス形成工程における許容値以下となるま
で薄くする第３の工程を含む。
【００１９】また、この発明による半導体集積回路デバ
イスの製造方法は、前記第３の工程において、前期半導
体基板の裏面のＴＥＯＳ／ＣＶＤシリコン酸化膜を２０
０ナノメータ以下まで薄くすることを特徴とする。
【００２０】また、この発明による半導体集積回路デバ
イスの製造方法は、相対向する表面と裏面を有する半導
体基板を用い、前記半導体基板の表面に多数の回路素子
を形成する第１の工程、前記半導体基板の表面と裏面に
ＴＥＯＳ／ＣＶＤシリコン酸化膜を形成する第２の工
程、および前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシ
リコン酸化膜を除去し、あらたに脱ガスの発生量が、前
記半導体基板への集積回路デバイス形成工程における許
容値以下の薄いＴＥＯＳ／ＣＶＤシリコン酸化膜を形成
する第３の工程を含む。
【００２１】さらにまた、この発明による半導体集積回
路デバイスの製造方法は、前記第３の工程において、前
期半導体基板の裏面にあらたに形成するＴＥＯＳ／ＣＶ
Ｄシリコン酸化膜を２００ナノメータ以下とすることを
特徴とする。
【００２２】
【発明の実施の形態】実施の形態１．図１はこの発明に
よる半導体集積回路の実施の形態１を示す模式断面図で
ある。図１に示す半導体集積回路デバイス１０は、半導
体ウエハ中に同時に多数形成された後、分離されたもの
である。このデバイス１０は、例えばｅＲＡＭと呼ばれ
るＤＲＡＭであり、多数の回路素子が形成される表面１
１Ｓと、それに相対向する裏面１１Ｂを有する。表面１
１Ｓは、ＭＯＳトランジスタ、キャパシタなどの多数の
回路素子が形成される回路素子形成面である。このデバ
イス１０は、シリコンなどの半導体基板１１を有する。
この半導体基板１１は、シリコンウエハから裁断された
ものであり、ウエハ製造工程では、多数のデバイス１０
の半導体基板１１を含むシリコンウエハの状態で、製造
プロセスが進められる。この半導体基板１１の上面は前
記回路素子形成面１１Ｓであって、半導体基板１１の表
面上に形成されたトランジスタ構造層１２、その上に形
成されたキャパシタ構造層１３、およびこのキャパシタ
構造層１３の上に形成された多層配線層１４を含んでい
る。半導体基板１１の裏面１１Ｂは、積層膜１５で覆わ
れており、この積層膜１５は回路素子形成面１１Ｓに、
トランジスタ構造層１２、およびキャパシタ構造層１３
を形成する工程などで形成された積層膜である。この積
層膜１５はＴＥＯＳ／ＣＶＤシリコン酸化膜１６によっ
て覆われている。このＴＥＯＳ／ＣＶＤシリコン酸化膜
１６は、回路素子形成面１１Ｓに多層配線層１４を形成
する工程で、層間絶縁膜としてＴＥＯＳ／ＣＶＤシリコ
ン酸化膜を形成する工程で裏面１１Ｂにも形成されたも
のである。ＴＥＯＳ／ＣＶＤシリコン酸化膜１６は、ア
モルファスシリコン膜１７によって覆われている。
【００２３】アモルファスシリコン膜１７は、回路素子
形成面１１ＳにＴＥＯＳ／ＣＶＤシリコン酸化膜を層間
絶縁膜として形成する工程において、デバイスの裏面１
１ＢにもＴＥＯＳ／ＣＶＤシリコン酸化膜１６が形成さ
れた直後の工程において、このＴＥＯＳ／ＣＶＤシリコ
ン酸化膜１６を覆うように形成される。このアモルファ
スシリコン膜１７は、デバイス１０の回路素子形成面１
１Ｓには形成されないようにして、デバイス１０の裏面
１１Ｂのみに形成される。
【００２４】ＴＥＯＳ／ＣＶＤシリコン酸化膜は、一般
に水分を含有、吸収し易く、昇温時には水分を中心とし
た脱ガスが発生し易い。デバイス１０の回路素子形成面
１１Ｓでは、層間絶縁膜としてＴＥＯＳ／ＣＶＤシリコ
ン酸化膜が形成された後、アルミニウムなどの配線工程
が行われて昇温されるが、この回路素子形成面１１Ｓで
は、ＴＥＯＳ／ＣＶＤシリコン酸化膜はアルミニウム、
プラズマ酸化膜などの脱ガスが発生しにくい膜で覆われ
ているため、脱ガスの発生は問題にならない。問題とな
る裏面１１ＢのＴＥＯＳ／ＣＶＤシリコン酸化膜１６
は、この多層配線工程において、アモルファスシリコン
膜１７によって覆われているため、ＴＥＯＳ／ＣＶＤシ
リコン酸化膜１７からの脱ガス発生が防止される。
【００２５】アモルファスシリコン膜１７は、完成した
半導体集積回路デバイスでも裏面１１Ｂの最外層として
残される。その結果、完成した半導体集積回路デバイス
においても、ＴＥＯＳ／ＣＶＤシリコン酸化膜１７から
の脱ガス発生が防止される。
【００２６】図２は、実施の形態１のより詳細な構造を
断面図であり、これはｅＲＡＭの配線工程における状態
を示すもので、（Ａ）図はメモリ素子部分、（Ｂ）図は
ロジック回路部分の断面図である。このｅＲＡＭデバイ
ス１０は、Ｐ形シリコンからなる半導体基板１１を有
し、図２（Ａ）のメモリ素子部分では、この半導体基板
１１の表面１１Ｓ側にボトムＮウエル１０１が形成さ
れ、その上にはＰウエル１０２が形成され、このＰウエ
ル１０２の表面にはＮチャネル形のＬＤＤ構造の多数の
トランジスタ１０３が形成されている。このトランジス
タ１０３はＢＰＳＧ膜１１５によって覆われており、こ
のＢＰＳＧ膜１１５の上には、シリコン窒化膜１１６、
シリコン酸化膜１１７、シリコン酸化膜１１８が形成さ
れている。リンドープのポリシリコン１１４が、ＢＰＳ
Ｇ膜１１５を貫通して形成され、このポリシリコン１１
４の下部はトランジスタ１０３のドレインに接合してい
る。
【００２７】ポリシリコン１１４の上部には、リンドー
プのポリシリコン１２１が形成され、このポリシリコン
１２１はシリコン窒化膜１１６、シリコン酸化膜１１
７、１１８を貫通して、その下部はポリシリコン１１４
の上端の接合している。このポリシリコン１２１の周り
はシリコン窒化膜１２０で覆われている。シリコン酸化
膜１１８の上には、厚いシリコン酸化膜１１９が形成さ
れ、この厚いシリコン酸化膜１１９を貫通する貫通孔に
は、リンドープのポリシリコン膜１２２が筒状に形成さ
れ、このポリシリコン膜１１２の下部は、ポリシリコン
１２１に接合し、キャパシタの一方の電極を構成してい
る。ポリシリコン１２２の内部にはゲート窒化膜１２３
を介してリンドープのポリシリコン膜１２４が形成さ
れ、このポリシリコン膜１２４がキャパシタの他方の電
極であるセルプレートを形成している。
【００２８】図２（Ｂ）に示すロジック回路部分では、
半導体基板１１の表面１１Ｓ側にＰウエル１０２が形成
され、このＰウエル１０２の表面部分に多数のＮチャネ
ル形のＬＤＤ構造のＭＯＳトランジスタ１０３が形成さ
れている。このトランジスタ１０３はＮ＋形の高濃度ソ
ース、ドレイン１０４を含み、このソース、ドレイン１
０４の上にはコバルトシリケート（ＣｏＳｉ２）１０５
が形成されている。Ｐウエル１０２の相互間には分離絶
縁膜１０６が形成され、各Ｐウエル１０２を分離してい
る。トランジスタ１０３のゲート部分は、ゲート絶縁膜
１０７の上に、リンドープのポリシリコンからなるゲー
ト電極１０８、タングステンシリサイド１０９、シリコ
ン酸化膜１１０、シリコン窒化膜１１１を有する。この
ゲート部分の両側面は、シリコン酸化膜１１２およびシ
リコン窒化膜１１３で覆われている。
【００２９】ロジック回路部分のトランジスタ１０３は
ＢＰＳＧ膜１１５によって覆われ、このＢＰＳＧ膜１１
５はシリコン窒化膜１１６、シリコン酸化膜１１７によ
って覆われている。これらのＢＰＳＧ膜１１５、シリコ
ン窒化膜１１６、シリコン酸化膜１１７には、各トラン
ジスタ１０３のソース、ドレイン１０４の達するコンタ
クトホールが形成されており、この各コンタクトホール
には窒化チタン／チタン層１２５と、タングステン１２
６が配置され、各ソース、ドレイン１０４に対する引出
し電極を構成している。
【００３０】窒化チタン／チタン層１２５とタングステ
ン１２６からなる引出し電極は、シリコン酸化膜１１８
で覆われており、このシリコン酸化膜１１８は厚いシリ
コン酸化膜１１９によって覆われている。
【００３１】図２（Ａ）（Ｂ）において、半導体基板１
１の表面１１Ｓ側に、厚いシリコン酸化膜１１９を形成
し、このシリコン酸化膜１１９にセルプレート１２４を
形成するまでの製造工程において、半導体基板１１の裏
面１１Ｂ側には積層膜１５が形成される。次に図２
（Ａ）のメモリ素子部分のセルプレート１２４、図２
（Ｂ）のロジック回路部分の厚いシリコン酸化膜１１９
の上に、多層配線層１４の層間絶縁膜となるＴＥＯＳ／
ＣＶＤシリコン酸化膜１４０を形成する。このＴＥＯＳ
／ＣＶＤシリコン酸化膜１４０は、ＴＥＯＳガス（四エ
チルオルソシリケートガス）を用いてプラズマＣＶＤ法
で形成されるが、半導体基板１１の裏面１１Ｂの積層膜
１５の上にも同時にＴＥＯＳ／ＣＶＤシリコン酸化膜１
６が形成される。
【００３２】この発明の実施の形態１において、半導体
基板１１の裏面１１Ｂ側のＴＥＯＳ／ＣＶＤシリコン酸
化膜１６の上には、それを覆うようにアモルファスシリ
コン膜１７が形成される。このアモルファスシリコン膜
１７は、ＴＥＯＳ／ＣＶＤシリコン酸化膜１４０、１６
が形成された直後の工程で形成され、半導体基板１１の
表面１１Ｓ側には、形成されないようにして、裏面１１
Ｂ側のみに形成される。半導体基板１１の表面１１Ｓ側
には、ＴＥＯＳ／ＣＶＤシリコン酸化膜１４０上に、多
層配線のアルミニウム膜が蒸着され、プラズマエッチン
グによりパターニングされるが、このアルミニウム膜を
蒸着する前に、裏面１１Ｂにアモルファスシリコン膜１
７が形成される。この裏面１１Ｂ上のアモルファスシリ
コン膜１７は、続いて表面１１Ｓ側にアルミニウム膜が
蒸着される工程、そのアルミニウム膜をプラズマエッチ
ングする工程、およびその後の工程での昇温によって
も、ＴＥＯＳ／ＣＶＤシリコン酸化膜１６が脱ガスを発
生するのを防止する。
【００３３】アモルファスシリコン膜１７は脱ガスを発
生し難い性質を持っている。アモルファスシリコン膜以
外にも、例えばポリシリコン膜、シリコン窒化膜、シラ
ンと酸素の混合ガスを用いたＣＶＤシリコン酸化膜も、
脱ガスを発生し難い性質を持っているので、アモルファ
スシリコン膜１７に代わって、これらの絶縁膜を用いて
も同様の効果が得られる。
【００３４】アモルファスシリコン膜１７またはこれに
代わるポリシリコン膜、シリコン窒化膜、シランと酸素
の混合ガスによるＣＶＤシリコン酸化膜は、半導体基板
１１の表面１１Ｓ側にも形成してもよいが、裏面１１Ｂ
側の膜だけが残されるように、この表面１１Ｓ側のこれ
らの膜は除去される。
【００３５】実施の形態２．図３はこの発明による半導
体集積回路デバイスの実施の形態２を示す模式断面図で
ある。この実施の形態２では、半導体基板１１の裏面１
１Ｂには、積層膜１５を覆うポリシリコン膜１２４Ｂが
形成されているが、ＴＥＯＳ／ＣＶＤシリコン酸化膜１
６は形成されておらず、完成した半導体集積回路デバイ
ス１０において、ポリシリコン膜１２４Ｂが裏面１１Ｓ
の最外膜となっている。
【００３６】図４はこの実施の形態２の半導体集積回路
デバイスの詳細を示す断面図である。図４において、多
層配線層１４は層間絶縁膜であるＴＥＯＳ／ＣＶＤシリ
コン酸化膜１４０だけを例示している。図４（Ａ）は図
２（Ａ）と同じメモリ部分を、図４（Ｂ）は図２（Ｂ）
と同じロジック回路部分をそれぞれ示しており、図２
（Ａ）（Ｂ）と同じ部分は同じ符号で示している。半導
体基板１１の裏面１１Ｂには、ポリシリコン膜１２４Ｂ
が露出している。
【００３７】この実施の形態２では、半導体基板１１の
裏面１１ＢにＴＥＯＳ／ＣＶＤシリコン酸化膜１６を形
成しないようにし、裏面１１ＢにこのＴＥＯＳ／ＣＶＤ
シリコン酸化膜１６が存在しない状態で、すなわち裏面
１１Ｂにポリシリコン膜１２４Ｂが最外層として存在し
ている状態で、半導体基板１１の表面１１Ｓ側で多層配
線層１４を形成する工程が行われる。その結果、この半
導体基板１１の表面１１Ｓに対する多層配線工程におい
ても、裏面１１Ｂから脱ガスが発生することはなく、そ
の脱ガスの発生による不都合は生じない。
【００３８】ポリシリコン膜１２４Ｂは、半導体基板１
１の表面１１Ｓに、セルプレートを構成するポリシリコ
ン膜１２４を形成する工程で、裏面１１Ｂに形成された
ものである。このポリシリコン膜１２４Ｂは、表面１１
Ｓに対する多層配線工程における昇温によっても脱ガス
を発生しない。
【００３９】図５、図６はこの実施の形態２の製造工程
の第１ステップにおける半導体集積回路デバイスを示
す。この第１ステップは、キャパシタ構造層１３の製造
工程の最終段階であり、半導体基板１１の表面１１Ｓ側
で、セルプレートを構成するポリシリコン膜１２４を形
成した工程である。図５は、この工程における半導体基
板１１の模式断面図であり、図６はその詳細を示す断面
図である。図６（Ａ）は図４（Ａ）と同じメモリ素子部
分を示し、図６（Ｂ）は図４（Ｂ）と同じロジック回路
部分を示す。図中、図３、図４と同一部分は同一符号を
付している。
【００４０】この図５、図６に示す第１ステップにおい
て、半導体基板１１の表面１１Ｓ側には、トランジスタ
構造層１２とその上にキャパシタ構造層１３が形成され
ている。具体的には、この第１ステップは、図６に示す
ように、セルプレートを構成するポリシリコン膜１２４
が形成された段階である。半導体基板１１の裏面１１Ｂ
側では、積層膜１５を覆うようにポリシリコン膜１２４
Ｂが、ポリシリコン膜１２４と同時に形成されている。
【００４１】図７、図８はこの実施の形態２の半導体集
積回路デバイスの製造工程の第２ステップを示す。この
第２ステップは、多層配線層１４の製造工程の最初の段
階であり、半導体基板１１の表面１１Ｓ側で、ポリシリ
コン膜１２４の上に、ＴＥＯＳ／ＣＶＤシリコン酸化膜
１４０が形成された段階である。図７は半導体基板１１
の模式断面図であり、図８はその詳細を示す断面図であ
る。図８（Ａ）は図４（Ａ）、図６（Ａ）と同じメモリ
素子部分を示し、図８（Ｂ）は図４（Ｂ）、図６（Ｂ）
と同じロジック回路部分を示す。図中、図３から図６と
同一部分は同一符号を付している。
【００４２】この図７、図８に示す第２ステップにおい
て、半導体基板１１の表面１１Ｓ側には、図８に示すよ
うに、セルプレートを構成するポリシリコン膜１２４を
覆うようにＴＥＯＳ／ＣＶＤシリコン酸化膜１４０が形
成されているが、裏面１１Ｂ側には、ＴＥＯＳ／ＣＶＤ
シリコン酸化膜１６は形成されない。具体的には、この
ＴＥＯＳ／ＣＶＤシリコン酸化膜１４０の形成には、半
導体基板１１となるウエハの裏面１１Ｂをステージ上に
密着させて載置し、半導体基板１１の表面１１Ｓ側にの
みＴＥＯＳ／ＣＶＤシリコン酸化膜１４０を形成する枚
葉式のプラズマＣＶＤが用いられ、結果として、裏面１
１ＢではＴＥＯＳ／ＣＶＤシリコン酸化膜１６は形成さ
れない。この第２ステップ以降、裏面１１Ｂではポリシ
リコン膜１２４Ｂが最外膜となった状態で、表面１１Ｓ
側の多層配線工程が進められ、この多層配線工程では昇
温が行われるが、裏面１１Ｂ側での脱ガスの発生はな
い。
【００４３】実施の形態３．この実施の形態３の半導体
集積回路デバイスの構成は、図３、図４に示したものと
同じであり、半導体基板１１の裏面１１Ｂにはポリシリ
コン膜１２４Ｂが最外膜として露出したものである。こ
の実施の形態３では、半導体基板１１の表面１１ＳにＴ
ＥＯＳ／ＣＶＤシリコン酸化膜１４０が形成されるとき
に、同時に裏面１１ＢにもＴＥＯＳ／ＣＶＤシリコン酸
化膜１６が形成されるが、この裏面１１ＢのＴＥＯＳ／
ＣＶＤシリコン酸化膜１６は完全に除去される。表面１
１ＳのＴＥＯＳ／ＣＶＤシリコン酸化膜１４０をベース
にして多層配線層１４が形成される工程において、裏面
１１Ｂではポリシリコン膜１２４Ｂが最外膜となるの
で、脱ガスの発生は防止される。
【００４４】図９から図１４は、実施の形態３の製造工
程における半導体集積回路デバイスを示す。図９はその
製造工程における第１ステップを示し、これは図５と同
じくセルプレートを構成するポリシリコン膜１２４を形
成した状態を示す。図１０、図１１はその製造工程にお
ける第２ステップを示し、この第２ステップは表面１１
ＳにＴＥＯＳ／ＣＶＤシリコン酸化膜１４０が形成され
た段階である。図１０は、半導体集積回路デバイスの模
式断面図、図１１はその詳細断面図であり、図１１
（Ａ）は図４（Ａ）、図６（Ａ）、図８（Ａ）と同じメ
モリ素子部分、図１１（Ｂ）は図４（Ｂ）、図６
（Ｂ）、図８（Ｂ）と同じロジック回路部分をそれぞれ
示しており、これらと同じ部分は同じ符号で示してい
る。
【００４５】図１０、１１に示す第２ステップでは、半
導体基板１１の表面に、多層配線層１４のベースとなる
ＴＥＯＳ／ＣＶＤシリコン酸化膜１４０が形成され、そ
の裏面１１Ｂにも同じくＴＥＯＳ／ＣＶＤシリコン酸化
膜１６が形成されている。このＴＥＯＳ／ＣＶＤシリコ
ン酸化膜１４０、１６は、例えばＴＥＯＳガスを用いた
ホットウォール（Ｈｏｔ−Ｗａｌｌ）形のＣＶＤ法に
て、６８０℃の温度で５００ナノメータの厚さをもって
形成される。
【００４６】実施の形態３の製造工程の第３ステップ
は、図１２に示される。この第３ステップでは、半導体
基板１１の表面１１Ｓ上のＴＥＯＳ／ＣＶＤシリコン酸
化膜１４０を覆うように、レジスト膜１４１が塗布され
る。この状態において、第４ステップとして、図１３に
示されるように、例えばＢＨＦエッチング液を用い、裏
面１１ＢのＴＥＯＳ／ＣＶＤシリコン酸化膜１６が完全
に除去され、ポリシリコン膜１２４Ｂが露出する。もち
ろん、表面１１Ｓ側のＴＥＯＳ／ＣＶＤシリコン酸化膜
１４０は、レジスト膜１４１によって保護され、除去さ
れない。
【００４７】実施の形態３の製造工程の第５ステップ
は、図１４に示される。この第５ステップでは表面１１
Ｓのレジスト膜１４１が除去され、ＴＥＯＳ／ＣＶＤシ
リコン酸化膜１４０をベースとして、表面１１Ｓで多層
配線層１４を形成する工程が実施される。この多層配線
層１４の形成工程において、裏面１１Ｂにはポリシリコ
ン膜１２４Ｂが最外層として露出しており、脱ガスは発
生しない。
【００４８】実施の形態４．この実施の形態４は、半導
体基板１１の裏面１１Ｂにも、脱ガスを大きく発生しな
い、厚さの薄いＴＥＯＳ／ＣＶＤシリコン酸化膜１６Ｂ
を残すものである。図１５は、この実施の形態４による
半導体集積回路デバイスの模式断面図、図１６はその詳
細断面図である。図１６（Ａ）は図２（Ａ）、図４
（Ａ）、図６（Ａ）、図８（Ａ）と同じメモリ素子部分
を、図１６（Ｂ）は図２（Ｂ）、図４（Ｂ）、図６
（Ｂ）、図８（Ｂ）と同じロジック回路部分をそれぞれ
示し、それらと同じ部分は同じ符号で示している。
【００４９】実施の形態４では、半導体基板１１の裏面
１１Ｂに、積層膜１５を覆うポリシリコン膜１２４Ｂが
形成されており、このポリシリコン膜１２４Ｂを覆うよ
うに、厚さの薄いＴＥＯＳ／ＣＶＤシリコン酸化膜１６
Ｂが形成されている。ポリシリコン膜１２４Ｂは、表面
１１Ｓ側にセルプレートを構成するポリシリコン膜１２
４を形成するときに、同時に形成される。厚さの薄いＴ
ＥＯＳ／ＣＶＤシリコン酸化膜１６Ｂは、一旦、表面１
１Ｓ側のＴＥＯＳ／ＣＶＤシリコン酸化幕１４０と同じ
厚さでそれと同時に形成された後、薄い厚さまでエッチ
ングして形成される。
【００５０】プロセス上の制約から、半導体基板１１の
裏面１１Ｂ側のＴＥＯＳ／ＣＶＤシリコン酸化膜１６を
完全に取り除けない場合に、この実施の形態４は有効で
あり、発生する脱ガスの量を許容値以下に抑制できる厚
さの薄いＴＥＯＳ／ＣＶＤシリコン酸化膜１６Ｂが残さ
れる。実験によれば、この薄いＴＥＯＳ／ＣＶＤシリコ
ン酸化膜１６Ｂの厚さは、２００ナノメータ以下とする
ことが必要であり、具体的には例えば５０ナノメータの
厚さとされる。
【００５１】図１７から図２１は、この実施の形態４の
半導体集積回路デバイスの製造工程を示す。第１のステ
ップは図１７に示されるように、半導体基板１１の表面
１１Ｓ側に、トランジスタ構造層１２とキャパシタ構造
層１３が形成され、裏面には、積層膜１５とポリシリコ
ン膜１２４Ｂが形成されている。ポリシリコン膜１２４
Ｂは、表面１１Ｓ側にセルプレートを構成するポリシリ
コン膜１２４を形成するときに同時に形成されたもので
ある。図１８に示す第２のステップでは、表面１１Ｓに
多層配線層１４の層間絶縁膜としてＴＥＯＳ／ＣＶＤシ
リコン酸化膜１４０を形成する工程で、裏面１１Ｂに同
時にＴＥＯＳ／ＣＶＤシリコン酸化膜１６が同じ厚さで
形成される。具体的には、ＴＥＯＳガスを用いたホット
ウォール形のＣＶＤ法にて、６８０℃の温度で５００ナ
ノメータの厚さのＴＥＯＳ／ＣＶＤシリコン酸化膜１４
０、１６が形成される。
【００５２】次に、図１９に示す第３のステップで、表
面１１Ｓ側のＴＥＯＳ／ＣＶＤシリコン酸化膜１４０が
レジスト膜１４１で覆われ、この状態でＢＨＦエッチン
グ液により裏面１１ＢのＴＥＯＳ／ＣＶＤシリコン酸化
膜１６がエッチングされ、図２０に示すように、厚さの
薄いＴＥＯＳ／ＣＶＤシリコン酸化膜１６Ｂが得られ
る。その後は、裏面１１Ｂに新たな酸化膜を堆積させ
ず、薄いＴＥＯＳ／ＣＶＤシリコン酸化膜１６Ｂを最外
層として、図２１に示す第６のステップで、レジスト膜
１４１が除去され、多層配線層１４が形成される。
【００５３】実施の形態５．実施の形態５の半導体集積
回路デバイスの構成は、図１５、１６に示す実施の形態
４のそれと同じであり、この実施の形態５ではその製造
工程が異なる。図２２から図２７はこの実施の形態５の
製造工程を示す。
【００５４】図２２に示す第１のステップ、図２３に示
す第２のステップ、図２４に示す第３のステップは、そ
れぞれ図１７、１８、１９に示す実施の形態４の製造工
程の第１、第２、第３のステップと同じである。図２５
に示す第４のステップにおいて、レジスト膜１４１によ
って表面１１Ｓ側のＴＥＯＳ／ＣＶＤシリコン酸化膜１
４０を覆った状態で、裏面１１ＢのＴＥＯＳ／ＣＶＤシ
リコン酸化膜１６が完全に除去される。次の図２６に示
す第５のステップにおいて、レジスト膜１４１が除去さ
れ、次の図２７に示す第６のステップにおいて、表面１
１Ｓおよび裏面１１Ｂに、新たに薄いＴＥＯＳ／ＣＶＤ
シリコン酸化膜１６Ｓ、１６Ｂが形成される。
【００５５】この薄いＴＥＯＳ／ＣＶＤシリコン酸化膜
１６Ａ、１６Ｂは、ＴＥＯＳガスを用いたＣＶＤ法で、
２００ナノメータ以下の厚さ、例えば５０ナノメータの
厚さをもって形成され、この薄いＴＥＯＳ／ＣＶＤシリ
コン酸化膜１６Ａ、１６Ｂはそのまま残される。表面側
のＴＥＯＳ／ＣＶＤシリコン酸化膜１６Ａはその下のＴ
ＥＯＳ／ＣＶＤシリコン酸化膜１４０とともに層間絶縁
膜として使用され、またＴＥＯＳ／ＣＶＤシリコン酸化
膜１６Ｂは裏面１１Ｂの最外層として、多層配線工程
も、また製品完了後も残される。
【００５６】実施の形態６．この実施の形態６の半導体
集積回路デバイスの構成は、図３、図４に示す実施の形
態２のそれと同じであり、またその製造工程も図９から
図１４に示す実施の形態３の製造工程に類似している。
この実施の形態６の製造工程は、図２８から図３０に示
されている。ただし、図２８に示す第１のステップ、図
２９に示す第２のステップは、それぞれ図９、図１０に
示す実施の形態３の製造工程の第１のステップ、第２の
ステップと同じである。
【００５７】この実施の形態６の製造方法の特徴は、図
２９に示す半導体集積回路デバイスをいきなりドライエ
ッチングして、裏面１１ＢのＴＥＯＳ／ＣＶＤシリコン
酸化膜１６だけを除去するものである。表面１１ＳのＴ
ＥＯＳ／ＣＶＤシリコン酸化膜１４０はそのまま残され
るが、このため、ドライエッチング工程において、半導
体基板１１はウエハの状態で、表面１１Ｓがステージに
密着する状態に保持され、結果として、図３０に示すよ
うに、裏面１１Ｂ側のＴＥＯＳ／ＣＶＤシリコン酸化膜
１６だけが除去される。この製造工程では、図１２、１
３に示されたレジスト膜１４１を塗布することなく、簡
単に裏面１１ＢのＴＥＯＳ／ＣＶＤシリコン酸化膜１６
を除去できる。
【００５８】
【発明の効果】以上のようにこの発明による半導体集積
回路デバイスは、半導体基板の裏面に形成されたＴＥＯ
Ｓ酸化膜を脱ガスの少ないＴＥＯＳ／ＣＶＤシリコン酸
化膜以外の絶縁膜で覆うものであり、またはそのために
裏面のＴＥＯＳ／ＣＶＤシリコン酸化膜をアモルファス
シリコン、またはポリシリコン膜で覆うものであり、裏
面のＴＥＯＳ／ＣＶＤシリコン絶縁膜からの脱ガスの発
生を抑え、製造プロセスの真空度の低下を防止して、半
導体集積回路デバイスの性能、信頼性の低下を防止でき
る。
【００５９】またこの発明による半導体集積回路デバイ
スは、半導体基板の裏面にはＴＥＯＳ／ＣＶＤシリコン
酸化膜を形成しないものであり、裏面のＴＥＯＳ／ＣＶ
Ｄシリコン絶縁膜からの脱ガスの発生を抑え、製造プロ
セスの真空度の低下を防止して、半導体集積回路デバイ
スの性能、信頼性の低下を防止できる。
【００６０】またこの発明による半導体集積回路デバイ
スは、半導体基板の裏面に、脱ガスの発生が許容値以下
の薄いＴＥＯＳ酸化膜を形成したものであり、またはそ
のために２００ナノメータ以下の厚さの薄いＴＥＯＳ／
ＣＶＤシリコン酸化膜を形成するものであり、裏面のＴ
ＥＯＳ酸化膜を完全に除去することによるプロセス上の
制約を回避しながら、裏面のＴＥＯＳ／ＣＶＤシリコン
絶縁膜からの脱ガスの発生を許容値以下に抑え、製造プ
ロセスの真空度の低下を防止して、半導体集積回路デバ
イスの性能、信頼性の低下を防止できる。
【００６１】またこの発明による半導体集積回路デバイ
スの製造方法は、半導体基板の裏面のＴＥＯＳ／ＣＶＤ
シリコン酸化膜を覆うようにＴＥＯＳ／ＣＶＤシリコン
酸化膜以外の脱ガスの少ない絶縁膜を形成するものであ
り、またはそのためにアモルファスシリコン膜、または
ポリシリコン膜を形成するものであり、裏面のＴＥＯＳ
／ＣＶＤシリコン絶縁膜からの脱ガスの発生を抑え、製
造プロセスの真空度の低下を防止して、半導体集積回路
デバイスの性能、信頼性の低下を防止できる。
【００６２】またこの発明による半導体集積回路デバイ
スの製造方法は、半導体基板の裏面にＴＥＯＳ／ＣＶＤ
シリコン酸化膜を形成しないようにしてその表面にＴＥ
ＯＳ／ＣＶＤシリコン酸化膜を形成する工程を含むもの
であり、または裏面に形成されたＴＥＯＳ／ＣＶＤシリ
コン酸化膜を除去する工程を含むものであり、裏面のＴ
ＥＯＳ／ＣＶＤシリコン絶縁膜からの脱ガスの発生を抑
え、製造プロセスの真空度の低下を防止して、半導体集
積回路デバイスの性能、信頼性の低下を防止できる。
【００６３】またこの発明による半導体集積回路デバイ
スの製造方法は、半導体基板の裏面のＴＥＯＳ／ＣＶＤ
シリコン酸化膜を脱ガスの発生が許容値以下となるまで
薄くするものであり、またはそのために裏面のＴＥＯＳ
／ＣＶＤシリコン酸化膜を２００ナノメータ以下まで薄
くするものであり、裏面のＴＥＯＳ／ＣＶＤシリコン酸
化膜を完全に除去することによるプロセス上の制約を回
避しながら、裏面のＴＥＯＳ／ＣＶＤシリコン絶縁膜か
らの脱ガスの発生を許容値以下に抑え、製造プロセスの
真空度の低下を防止して、半導体集積回路デバイスの性
能、信頼性の低下を防止できる。
【００６４】またこの発明による半導体集積回路デバイ
スの製造方法は、半導体基板の裏面にその表面と同時に
形成されたＴＥＯＳ／ＣＶＤシリコン酸化膜を一旦除去
し、脱ガスの発生が許容値以下の薄いＴＥＯＳ／ＣＶＤ
シリコン酸化膜を形成するものであり、またはそのため
に２００ナノメータ以下のＴＥＯＳ／ＣＶＤシリコン酸
化膜を形成するものであり、裏面のＴＥＯＳ／ＣＶＤシ
リコン酸化膜を完全に除去することによるプロセス上の
制約を回避しながら、裏面のＴＥＯＳ／ＣＶＤシリコン
絶縁膜からの脱ガスの発生を許容値以下に抑え、製造プ
ロセスの真空度の低下を防止して、半導体集積回路デバ
イスの性能、信頼性の低下を防止できる。
【図面の簡単な説明】
【図１】 この発明による半導体集積回路デバイスの実
施の形態１を示す模式断面図。
【図２】 その詳細断面図。
【図３】 この発明による半導体集積回路デバイスの実
施の形態２を示す模式断面図。
【図４】 その詳細断面図。
【図５】 実施の形態２の一製造工程の状態を示す模式
断面図。
【図６】 その詳細断面図。
【図７】 実施の形態２の他の製造工程の状態を示す模
式断面図。
【図８】 その詳細断面図。
【図９】 この発明による半導体集積回路デバイスの実
施の形態３の一製造工程の状態を示す模式断面図。
【図１０】 実施の形態３の他の製造工程の状態を示す
模式断面図。
【図１１】 その詳細断面図。
【図１２】 実施の形態３のまた他の製造工程の状態を
示す模式断面図。
【図１３】 実施の形態３のまた他の製造工程の状態を
示す模式断面図。
【図１４】 実施の形態３のさらに他の製造工程の状態
を示す模式断面図。
【図１５】 この発明による半導体集積回路デバイスの
実施の形態４を示す模式断面図。
【図１６】 その詳細断面図。
【図１７】 この実施の形態４の一製造工程の状態を示
す模式断面図。
【図１８】 実施の形態４の他の製造工程の状態を示す
模式断面図。
【図１９】 実施の形態４のまた他の製造工程の状態を
示す模式断面図。
【図２０】 実施の形態４のまた他の製造工程の状態を
示す模式断面図。
【図２１】 実施の形態４のさらに他の製造工程の状態
を示す模式断面図。
【図２２】 この発明による半導体集積回路デバイスの
実施の形態５の一製造工程の状態を示す模式断面図。
【図２３】 実施の形態５の他の製造工程の状態を示す
模式断面図。
【図２４】 実施の形態５のまた他の製造工程の状態を
示す模式断面図。
【図２５】 実施の形態５のまた他の製造工程の状態を
示す模式断面図。
【図２６】 実施の形態５のまた他の製造工程の状態を
示す模式断面図。
【図２７】 実施の形態５のさらに他の製造工程の状態
を示す模式断面図。
【図２８】 この発明による半導体集積回路デバイスの
実施の形態６の一製造工程の状態を示す模式断面図。
【図２９】 実施の形態６の他の製造工程の状態を示す
模式断面図。
【図３０】 実施の形態６のさらに他の製造工程の状態
を示す模式断面図。
【図３１】 従来のデバイスの模式断面図。
【符号の説明】
１１ 半導体基板、 １１Ｓ 表面、 １１Ｂ 裏
面、 １２ トランジスタ構造層、 １３ キャパ
シタ構造層、 １４ 多層配線層、 １５積層膜、
１６，１６Ａ，１６Ｂ，１４０ ＴＥＯＳ／ＣＶＤ
シリコン酸化膜、 １７ アモルファスシリコン膜、
１２４，１２４Ｂ ポリシリコン膜、 １４１
レジスト膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 // Ｃ２３Ｃ 16/42 Ｆターム(参考） 4K030 AA06 AA09 BA29 BA30 BA40 BA44 BB03 BB12 CA04 CA12 DA08 LA15 5F048 AB01 AC01 BA02 BB05 BB08 BB12 BC06 BF06 BF16 BG01 BG13 DA25 DA27 5F058 BA20 BD01 BD04 BD09 BD18 BF02 BF25 BH10 BJ03 5F083 AD24 AD48 JA35 JA36 JA39 NA01 NA08

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 相対向する表面と裏面を有する半導体基
    板を備え、前記半導体基板の表面には多数の回路素子が
    ＴＥＯＳ／ＣＶＤシリコン酸化膜とともに形成されてお
    り、また前記半導体基板の裏面にもＴＥＯＳ／ＣＶＤシ
    リコン酸化膜が形成され、この半導体基板の裏面のＴＥ
    ＯＳ／ＣＶＤシリコン酸化膜がＴＥＯＳ／ＣＶＤシリコ
    ン酸化膜以外の脱ガスの少ない絶縁膜で覆われている半
    導体集積回路デバイス。
  2. 【請求項２】 前記半導体基板の裏面のＴＥＯＳ／ＣＶ
    Ｄシリコン酸化膜がアモルファスシリコン膜で覆われて
    いることを特徴とする請求項１記載の半導体集積回路デ
    バイス。
  3. 【請求項３】 前記半導体基板の裏面のＴＥＯＳ／ＣＶ
    Ｄシリコン酸化膜がポリシリコン膜で覆われていること
    を特徴とする請求項１記載の半導体集積回路デバイス。
  4. 【請求項４】 相対向する表面と裏面を有する半導体基
    板を備え、前記半導体基板の表面には多数の回路素子が
    ＴＥＯＳ／ＣＶＤシリコン酸化膜とともに形成されてお
    り、また前記半導体基板の裏面には前記ＴＥＯＳ／ＣＶ
    Ｄシリコン酸化膜が形成されていないことを特徴とする
    半導体集積回路デバイス。
  5. 【請求項５】 相対向する表面と裏面を有する半導体基
    板を備え、前記半導体基板の表面には多数の回路素子が
    ＴＥＯＳ／ＣＶＤシリコン酸化膜とともに形成されてお
    り、また前記半導体基板の裏面には、脱ガスの発生量
    が、前記半導体基板への集積回路デバイス形成工程にお
    ける許容値以下の薄いＴＥＯＳ／ＣＶＤシリコン酸化膜
    が形成されていることを特徴とする半導体集積回路デバ
    イス。
  6. 【請求項６】 前記半導体基板の裏面のＴＥＯＳ／ＣＶ
    Ｄシリコン酸化膜が２００ナノメータ以下の膜厚を有し
    ていることを特徴とする請求項５記載の半導体集積回路
    デバイス。
  7. 【請求項７】 相対向する表面と裏面を有する半導体基
    板を用い、前記半導体基板の表面に多数の回路素子を形
    成する第１の工程、前記半導体基板の表面と裏面にＴＥ
    ＯＳ／ＣＶＤシリコン酸化膜を形成する第２の工程、お
    よび前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシリコン
    酸化膜を覆うようにＴＥＯＳ／ＣＶＤシリコン酸化膜以
    外の脱ガスの少ない絶縁膜を形成する第３の工程を含む
    半導体集積回路デバイスの製造方法。
  8. 【請求項８】 前記第３の工程において、前記半導体基
    板の裏面のＴＥＯＳ／ＣＶＤシリコン酸化膜を覆うよう
    にアモルファスシリコン膜を形成することを特徴とする
    請求項７記載の半導体集積回路デバイスの製造方法。
  9. 【請求項９】 前記第３の工程において、前記半導体基
    板の裏面のＴＥＯＳ／ＣＶＤシリコン酸化膜を覆うよう
    にポリシリコン膜を形成することを特徴とする請求項７
    記載の半導体集積回路デバイスの製造方法。
  10. 【請求項１０】 相対向する表面と裏面を有する半導体
    基板を用い、前記半導体基板の表面に多数の回路素子を
    形成する第１の工程、前記半導体基板の裏面にＴＥＯＳ
    ／ＣＶＤシリコン酸化膜を形成しないようにして前記半
    導体基板の表面にＴＥＯＳ／ＣＶＤシリコン酸化膜を形
    成する第２の工程を含む半導体集積回路デバイスの製造
    方法。
  11. 【請求項１１】 相対向する表面と裏面を有する半導体
    基板を用い、前記半導体基板の表面に多数の回路素子を
    形成する第１の工程、前記半導体基板の表面と裏面にＴ
    ＥＯＳ／ＣＶＤシリコン酸化膜を形成する第２の工程、
    および前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシリコ
    ン酸化膜を除去する第３の工程を含む半導体集積回路デ
    バイスの製造方法。
  12. 【請求項１２】 相対向する表面と裏面を有する半導体
    基板を用い、前記半導体基板の表面に多数の回路素子を
    形成する第１の工程、前記半導体基板の表面と裏面にＴ
    ＥＯＳ／ＣＶＤシリコン酸化膜を形成する第２の工程、
    および前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシリコ
    ン酸化膜を脱ガスの発生量が、前記半導体基板への集積
    回路デバイス形成工程における許容値以下となる厚さま
    で薄くする第３の工程を含む半導体集積回路デバイスの
    製造方法。
  13. 【請求項１３】 前記第３の工程において、前期半導体
    基板の裏面のＴＥＯＳ／ＣＶＤシリコン酸化膜を２００
    ナノメータ以下まで薄くすることを特徴とする請求項１
    ２記載の半導体集積回路デバイスの製造方法。
  14. 【請求項１４】 相対向する表面と裏面を有する半導体
    基板を用い、前記半導体基板の表面に多数の回路素子を
    形成する第１の工程、前記半導体基板の表面と裏面にＴ
    ＥＯＳ／ＣＶＤシリコン酸化膜を形成する第２の工程、
    および前記半導体基板の裏面のＴＥＯＳ／ＣＶＤシリコ
    ン酸化膜を除去し、あらたに脱ガスの発生量が、前記半
    導体基板への集積回路デバイス形成工程における許容値
    以下の薄いＴＥＯＳ／ＣＶＤシリコン酸化膜を形成する
    第３の工程を含む半導体集積回路デバイスの製造方法。
  15. 【請求項１５】 前記第３の工程において、前期半導体
    基板の裏面にあらたに形成するＴＥＯＳ／ＣＶＤシリコ
    ン酸化膜を２００ナノメータ以下とすることを特徴とす
    る請求項１４記載の半導体集積回路デバイスの製造方
    法。
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