KR100733702B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 소자는 게이트 전극과 PIP 커패시터의 단차가 없으며, 그 결과 컨택트를 형성하기 위하여 식각 공정을 진행함에 있어, 단차에 의하여 발생하는 소자의 손상을 방지할 수 있다.
PIP 커패시터, 폴리 실리콘, 게이트
Description
도 1a 내지 도 1e는 종래 기술에 의한 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자를 제조하는 공정을 나타내는 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
230...... 트렌치 250....... 제 1 폴리 실리콘층
260...... 유전막 층 270....... 제 2 폴리 실리콘층
본 발명은 PIP(Polysilicon/Insulator/Polysilicon) 커패시터 및 모스(MOS : Metal Oxide Silicon) 트랜지스터를 갖는 반도체 소자의 제조 방법에 관한 것으로서, 특히 PIP 커패시터와 트랜지스터 영역간의 단차를 줄일 수 있는 기술에 관한 것이다.
현재, 반도체 소자의 아날로그 회로(예컨대 CMOS 로직)에서 사용되는 커패시터는 주로 PIP와 MIM(Metal/Insulator/Metal)가 사용되고 있다. 이러한 커패시터는 MOS형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다.
이 중에서도 PIP 커패시터는 노이즈 방지, 주파수 변조 등 널리 이용되는 소자이다. 이러한 PIP 커패시터는 하부 전극(bottom electrode), 유전체막(insulator), 그리고 상부 전극(top electrode)으로 구성되며 하부 전극 및 상부 전극 상부에는 콘택을 통해 금속 배선이 연결되어 다른 소자들과 접속된다. 반도체 소자의 고집적화 기술에 의해 PIP 커패시터가 모스 트랜지스터와 함께 집적화된 반도체 소자가 등장하였다.
도 1a 내지 도 1e는 종래 기술에 의한 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자를 제조하는 공정을 나타내는 단면도이다.
도 1a를 참조하면, 절연막(120)을 상부에 포함하는 반도체 기판(100)상에 제1 폴리실리콘막(130)이 적층된다.
도 1b를 참조하면, 상기 제 1 폴리 실리콘막(130)은 노광 공정 및 식각 공정에 의하여 커패시터의 하부를 구성하는 커패시터 하부막(130a)과 게이트 전극을 구성하는 게이트 폴리(130b)로 패터닝된다.
도 1c를 참조하면, 상기 기판상에 유전체막(140)이 기판상에 적층된다. 일반적으로 커패시터의 유전체막(140)은 ONO막이 사용된다.
도 1d를 참조하면, 상기 기판상에 제 2 폴리 실리콘막이 적층된 후 패터닝된 다. 그 결과 상기 유전체막(140)상에 제 2 폴리 실리콘막(150)이 형성된다. 따라서 제 1 폴리실리콘(130a), 유전체막(140), 제 2 폴리실리콘(150)으로 구성된 PIP 커패시터가 완성된다.
도 1e를 참조하면, 이후 기판상에 절연막(170)이 적층된 후 상기 절연막(170)에 PIP 커패시터의 컨택트(180a, 180b)들과 게이트의 컨택트(180c, 180d)들이 형성된다.
도 1e에서 도시된 바와 같이, 상기 PIP 커패시터(160)와 게이트 (130b)간에 서로 대응되는 컨택트(180a와 180c 및 180b 및 180d)는 상기 PIP 커패시터(160)가 가지는 높이의 차이때문에 일정한 단차가 발생한다.
이러한 단차는 상기 도 1e에서 도시한 바와 같이 컨택트 홀을 형성하기 위하여 플라즈마 식각을 하는 경우 플라즈마에 의한 소자의 손상이 발생하고 층간 절연막이 두꺼워지는 문제가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 문제를 해결하기 위하여 PIP 커패시터와 게이트의 단차가 줄어든 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 활성 영역 및 소자 분리 영역으로 구분된 반도체 기판과, 상기 활성 영역 상의 게이트 전극과, 상기 게이트 전극과 이격되며, 상기 활성 영역이 식각된 반도 체 기판 일부 영역에 대하여 폴리 실리콘층이 매립되어 형성된 제 1 폴리 실리콘막과, 상기 기판상에 적층된 제 1 폴리 실리콘 막상에 적층된 유전체 막, 및 상기 유전체 막 상에 폴리 실리콘층이 적층되어 형성된 제 2 폴리 실리콘 층을 포함한다.
상술한 또 다른 기술적 과제를 해결라기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 소자 분리 영역과 활성 영역으로 구분되는 반도체 기판에 대하여, 상기 활성영역의 반도체 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 제 1 폴리 실리콘 층으로 매립하는 단계와, 상기 제 1 폴리 실리콘 층 및 기판상에 유전체 막을 적층하는 단계와, 상기 유전체막 상에 제 2 폴리 실리콘을 적층하는 단계, 및 상기 트렌치 영역 및 상기 트렌치 영역과 이격된 반도체 기판의 일부 영역 상에 형성된 제 2 폴리실리콘을 남기고 나머지 제 2 폴리 실리콘을 제거하여 트렌치 영역 상에 PIP 커패시터와 상기 트렌치 영역과 이격된 상기 일부 영역 상에 게이트 전극을 형성하는 단계를 포함한다.
상기 트렌치 형태로 매립되는 제 1 폴리 실리콘막은 PIP 커패시터의 전체 높이를 낮추게 된다. 그 결과 게이트 전극과 PIP 커패시터가 가지는 단차가 없어지므로 추후 컨택트를 형성하는 공정의 신뢰성 및 소자 성능의 향상을 이룰 수 있다.
이하 도면을 이용하여 본 발명의 일 실시예를 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 2a를 참조하면, 소자 분리 영역(STI, 220)과 활성 영역(active area, 210)으로 분리된 반도체 기판이 개시된다.
도 2b를 참조하면, 상기 활성 영역(210)의 일부 영역을 일정 깊이로 식각하여 트렌치(230)를 형성한다.
상기 식각 과정을 살펴보면, 먼저 포토 레지스트(도시하지 않음)가 적층된 후 패터닝된다. 상기 패터닝 결과로 식각의 대상이 되는 기판의 일부 영역(230)은 노출된다.
이후 상기 영역(230)에 대하여 건식 식각 공정으로 상기 트렌치(230)를 형성한다.
상기 트렌치의 깊이를 살펴보면, 본 발명의 일 실시예에서 상기 트렌치의 깊이는 3800 내지 4200Å가 바람직하다.
이는 추후 상부에 적층되는 제 2 폴리 실리콘 막의 두께와 대응하여 커패시터의 성능을 최대화시키기 위한 제 1 폴리 실리콘 막의 두께이고, 또한 상기 깊이의 조절을 통하여 게이트 전극과의 단차를 줄일 수 있다.
도 2c를 살펴보면, 상기 트렌치(230)에 제 1 폴리 실리콘 층(250)이 매립된다.
상기 공정을 보다 상세히 살펴보면, 제 1 폴리 실리콘 층이 트렌치(230) 뿐만 아니라 기판상에도 적층된다.
이후 기판상의 폴리 실리콘층은 에치백(etch-back)공정으로 제거되고 그 결과 트렌치(230)에만 적층된 제 1 폴리 실리콘 층(250)이 남게 된다.
도 2d를 살펴보면, 상기 공정 이후, 기판 및 제 1 폴리 실리콘 층(250)상에 유전막 층(260)이 형성된 후 상기 유전막 층(260)상에 제 2 폴리 실리콘 층(270)이 적층된다.
상기 유전막 층(260)은 PIP 커패시터의 내부 유전막(insulator)의 기능을 수행하며, 상기 제 2 폴리 실리콘 층(250)은 PIP 커패시터의 상부 폴리 실리콘 뿐만 아니라 게이트 전극의 게이트 폴리의 기능을 수행하게 된다.
상기 유전막 층(260)을 살펴보면, 본 발명의 일 실시예에서 상기 유전막 층(260)은 ONO를 포함한다.
도 2e를 살펴보면, 상기 제 2 폴리 실리콘 층(270)은 선택 식각되어 트렌치 영역상의 제 2 폴리 실리콘(270b)이 남게 된다. 트렌치 영역의 상기 제 2 폴리 실리콘(270b)는 하부의 제 1 폴리 실리콘(250), 유전체 막(260)으로 구성된 PIP 커패시터(280)를 구성하게 된다.
또한 트렌치 영역과 이격된 기판상의 일부 영역에도 제 2 폴리 실리콘 층(270a)는 남게 되고, 이는 게이트 전극을 구성하게 된다.
이때, 종래의 기술과는 달리 본 발명의 일 실시예에서 게이트 전극과 PIP 커패시터는 높이의 차이가 없으므로, 식각되는 컨택트 홀 역시 동일한 높이를 갖는 다.
그 결과 서로 다른 높이의 컨택트 홀을 형성하기 위하여 플라즈마로 식각 공정을 진행함에 있어서, 과도한 플라즈마의 사용에 의한 소자 표면의 손상을 방지할 수 있고, 절연막의 두께가 지나치게 두꺼워지는 문제 역시 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야의 통 상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 바와 같이 본 발명은 PIP 커패시터와 게이트의 단차를 없앨 수 있다. 이로써, 상기 PIP 커패시터 및 게이트의 컨택트 홀을 형성하기 위한 식각 공정에 의하여 발생하는 소자 표면의 손상을 방지할 수 있고, 절연막의 두께를 일정하게 형성할 수 있는 효과를 발생시킨다.
Claims (8)
- 활성 영역 및 소자 분리 영역으로 구분된 반도체 기판;상기 활성 영역 상의 게이트 전극;상기 게이트 전극과 이격되며, 상기 활성 영역이 식각된 반도체 기판 일부 영역에 대하여 폴리 실리콘층이 매립되어 형성된 제 1 폴리 실리콘막;상기 기판상에 적층된 제 1 폴리 실리콘 막상에 적층된 유전체 막; 및상기 유전체 막 상에 폴리 실리콘층이 적층되어 형성된 제 2 폴리 실리콘 층을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 2 폴리 실리콘 층은 상기 게이트 전극과 같은 높이를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 폴리 실리콘막은 기판의 표면으로부터 3800 내지 4200Å의 깊이를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 유전체막은 ONO막을 포함하는 것을 특징으로 하는 반도체 소자.
- 소자 분리 영역과 활성 영역으로 구분되는 반도체 기판에 대하여,상기 활성영역의 반도체 기판을 일부 식각하여 트렌치를 형성하는 단계;상기 트렌치를 제 1 폴리 실리콘 층으로 매립하는 단계;상기 제 1 폴리 실리콘 층 및 기판상에 유전체 막을 적층하는 단계;상기 유전체막 상에 제 2 폴리 실리콘을 적층하는 단계; 및상기 트렌치 영역 및 상기 트렌치 영역과 이격된 반도체 기판의 일부 영역 상에 형성된 제 2 폴리실리콘을 남기고 나머지 제 2 폴리 실리콘을 제거하여 트렌치 영역 상에 PIP 커패시터와 상기 트렌치 영역과 이격된 상기 일부 영역 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서, 상기 유전체막은 ONO막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서, 상기 트렌치는 기판으로부터 3800 내지 4200Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서, 상기 게이트 전극은 상기 PIP 커패시터와 같은 높이를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
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