KR20030011706A - 고주파 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 본 발명은 고주파 반도체 소자 및 제조 방법에 관한 것으로서, 보다 상세하게는 CMOS 및 수동 소자를 포함하는 고주파 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 의하면, 제1 불순물이 균일하게 도핑된 실리콘 기판의 상부에 선택적으로 제1 및 제2 도전형 웰을 형성하고, 제1 및 제2 도전형 웰에 제2 불순물을 주입 및 확산시킨다. 그리고, 제1 및 제2 도전형 웰이 형성되지 않은 실리콘 기판 상부에 선택적으로 다공성 실리콘층을 형성하고, 다공성 실리콘층의 산화를 통하여 15㎛ 이상의 다공성 실리콘 산화막을 형성한 후, 제1 및 제2 도전형 웰에 각각 소스, 드레인 및 게이트를 형성한다. 다공성 실리콘 산화막 상부에 소스, 드레인 및 게이트를 완전히 덮는 제1 절연막을 형성하고, 제1 절연막 중 소스 및 드레인에 상응하는 영역에 제1 비어홀을 형성한다. 이 후, 제1 비어홀에 제1 플러그를 형성하고, 제1 플러그 상부에 제1 패드를 형성하는 단계를 포함한다.

Description

고주파 반도체 소자 및 그 제조 방법{HIGH FREQUENCY SEMICONDUCTOR DEVICE AND PRODUCING THE SAME}
본 발명은 고주파 반도체 소자 및 제조 방법에 관한 것으로서, 보다 상세하게는 CMOS 및 수동 소자를 포함하는 고주파 반도체 소자 및 그 제조 방법에 관한것이다.
실리콘 기판을 이용한 CMOS 공정은 현재 집적회로의 제조를 위하여 가장 널리 사용되는 공정이며, 집적도를 향상시키기 위한 다양한 공정 방법이 개발되어 적용되고 있다. 더욱이, 전 세계적으로 대량의 CMOS 집적회로를 생산할 수 있는 설비가 이미 갖추어져 있으므로 이를 고주파대역에 적용할 수 있는 공정 방법이 개발된다면, 다양한 단일칩으로 이루어진 고주파 집적회로를 현존하는 CMOS 공정을 통하여 높은 생산성을 유지한 채 생산하는 것이 가능하게 된다.
그러나, 종래에는 CMOS를 집적하거나, CMOS 및 수동 소자를 집적하는 경우, 충분한 두께의 실리콘 산화막이 형성하기 위해서는 실리콘 기판에 스트레스가 가중되는 문제점이 있을 뿐 아니라, 상기 스트레스를 완화하기 위해서는 별도의 공정이 필요한 문제점이 있다.
종래 기술의 문제점을 CMOS 및 인덕터가 구비된 주파 반도체 소자를 기준으로 설명하기로 한다.
실리콘 기판 및 인덕터를 포함하는 CMOS 공정을 고주파 영역에서 사용되는 집적회로에 적용하기 위하여 문제가 되는 것은 인덕터와 실리콘 기판 사이의 기생 용량(Capacitance)이다. 즉, 인덕터와 실리콘 기판 사이의 기생 용량(Capacitance)이 작아야만 적절한 공진 주파수를 갖는 인덕터의 구현이 가능하다.(IEEE Electron Device Letters, Vol. 14(5), pp. 246-248 (1993))
또한, 높은 Q 계수를 얻기 위해서는 인덕터 자체를 구성하는 재료의 저항 손실이 낮아야 하며, 실리콘 기판에 대한 유도성 결합에 의한 소용돌이 전류손실(eddy current loss)이 적어야 한다.
상술한 문제점을 해결하기 위한 종래 기술로는 공개 특허 공보 제1998-042536호에 개시된 발명과 공개특허공보 제1994-034390호에 개시된 발명이 있다.
공개특허공보 제1998-042536호에 개시된 발명에 의하면, 양극 산화 기법에 의하여 실리콘 기판 상부에 충분한 두께(적어도 200㎛이상)의 다공성 실리콘층(porous silicon)을 형성하고 이러한 다공성 실리콘층의 상부에 절연막을 형성한다. 그리고, 그 상부에 인덕터 등의 수동 소자를 배치하도록 하여 실리콘 기판과의 용량성 및 유도성 결합을 감소시키는 방법이 제시된 바 있다.
그러나, 상기 발명은 다공성 실리콘층만으로는 충분한 저항을 얻기 어렵기 때문에 이 방법을 사용할 경우, 위와 같이 지나치게 두꺼운 다공성 실리콘층이 필요로 하는 문제점이 있다.
또한, 상기 발명에 의하면, 양극 산화 공정 시에 등방성(isotropy)을 고려하면, 마스크의 크기에 충분한 여유가 필요로 한다. 그러나 지나치게 두꺼운 다공성 실리콘층을 형성하는 것은 기판상의 소자 집적도에 큰 제약이 되므로, 상기 발명에 따른 집적 회로는 집적도에 한계를 가질 수밖에 없다.
공개특허공보 제1994-034390호에서는 개시된 발명에 의하면, 이종접합 바이폴라 트랜지스터 (Hetero-junction Bipolar Transistor: HBT) 제조를 위하여 양극화 반응을 통한 다공성 실리콘층을 형성하고, 이를 산화시켜 다공성 실리콘 산화막(porous silicon dioxide)층을 형성할 수 있는 기판 구조 및 제조 방법이 제시된 다.
공개특허공보 제1994-034390호에서는 개시된 발명에 의하면, 공개특허공보 제1998-042536호에 개시된 발명에서 발생되는 문제점인 기판의 손실을 줄일 수 있는 장점을 갖고 있다. 공개특허공보 제1994-034390호에서는 개시된 발명은 HBT(Heterojunction Bipolar Transistor)가 형성될 영역의 양극화 반응을 막기 위하여 이 영역을 둘러싸는 트렌치(trench)를 형성하고 있다. 트렌치는 두꺼운 다공성 실리콘 산화막을 형성하는 과정에서 발생되는 스트레스(Stress)의 완화와 소자 분리(isolation) 특성을 향상시키고자하는 기능도 수행한다.
또한, HBT를 형성할 영역의 기판 상부로부터의 양극화를 막기 위하여서는 질화막을 차폐층으로 사용하며, 위의 트렌치에 의하여 차단되지 않는 HBT 하부로부터의 양극화를 막기 위하여 N- 실리콘 에피택셜층을 양극화 반응에 대한 차폐층으로 사용하는 등의 고려를 하고 있다.
그러나, 공개특허공보 제1994-034390호에서는 개시된 기판 구조와 제조방법은 매몰된 N+ 층을 포함하는 수개층의 N형 실리콘의 에피택셜층을 사용하는 것을 전제로 하며, 이는 구조적으로 바이폴라 트랜지스터를 사용하는 공정에 적합한 것이므로, 상기 공정을 CMOS 공정에 적용하기에는 한계가 있다.
즉, 인덕터를 CMOS 공정에 집적하기 위하여 다공성 실리콘 산화막을 사용하기 위하여는 위의 종래기술에서 개시된 소자의 제조 방법을 그대로 사용할 수 없으며, CMOS 공정의 특성을 고려한 보다 간단하고 효율적인 제조 방법이 제시되어야 한다.
이와 같은 문제점을 해결하기 위한 것으로, 본 발명에 의하면 인덕터를 포함하는 수동 소자를 CMOS 공정과 호환성을 고려하여 효율적으로 집적시킬 수 있는 방법을 제공함에 그 목적이 있다.
또한, 본 발명은 트렌치의 형성 및 이를 채우기 위한 절연막의 증착 과정 등의 공정을 제거하고, 기판에 유발되는 스트레스를 최소화하면서 양극화 공정을 수행할 수 있는 방법을 제공함에 그 목적이 있다.
또한, 본 발명은 H2/O2분위기에서 900℃이상의 온도로 수행되는 다공성 실리콘 산화 공정에 의하여 발생되는 스트레스를 완화할 수 있는 다공성 실리콘 산화 공정을 제공함에 목적이 있다.
또한, 본 발명은 기판에 유발되는 스트레스를 최소화할 수 있는 새로운 다공성 실리콘 산화 공정의 조건을 제공함에 목적이 있다. 이러한 다공성 실리콘 산화 공정에 의하면, 기판의 스트레스를 완화하기 위하여 트렌치의 형성하는 공정을 제거하고, CMOS 공정에 적합하며 보다 간단한 고주파 반도체 소자를 제조할 수 있는 방법을 제공할 수 있다.
도 1은 본 발명의 바람직한 일 실시예에 의한 CMOS 및 인덕터를 포함하는 고주파 반도체 소자를 집적하는 방법을 나타낸 순서도.
도 2a 내지 도 2k는 도 1의 순서도에서 각 단계에 상응하는 반도체 소자의 단면도.
도 3은 본 발명의 바람직한 다른 실시예에 의한 CMOS 및 인덕터를 포함하는 고주파 반도체 소자를 집적하는 방법을 나타낸 순서도.
도 4a 내지 도 4k는 도 3의 순서도의 각 단계에 상응하는 반도체 소자의 단면도.
도 5a 내지 도 5d는 본 발명의 바람직한 일 실시예에 의한 CMOS 및 커패시터 소자를 포함하는 반도체 소자의 집적 방법을 나타낸 단면도.
도 6a 내지 도 6e는 본 발명의 바람직한 일 실시예에 의한 CMOS 및 저항 소자를 포함하는 반도체 소자의 집적 방법을 나타낸 단면도.
도 7a 및 도 7b는 본 발명의 바람직한 일 실시예에 의한 CMOS 및 인덕터, 커패시터 및 저항 소자를 포함하는 반도체 소자의 집적 방법을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: P 형 실리콘 기판20: P 웰이 형성될 영역
30: N 웰이 형성될 영역40: 전극 물질
50: 다공성 실리콘 층60: 다공성 실리콘 산화막 층
70: P 웰80: 게이트
90: NMOS 소스 및 드레인 영역100: PMOS 소스 및 드레인 영역
110, 120: 제1 절연막130: 제1 비아홀
12140: 제1 패드145: 제2 절연막
150: 제2 비아홀160: 제2 패드
161: 제1 인덕터층170: 제3 절연막
180: 제3 비아홀190: 제3 패드
192: 제2 인덕터층200: 제4 절연막(passivation)
210: 패드(pad)부
상술한 목적을 달성하기 위하여 본 발명의 일 측면에 따른 고주파 반도체 소자는 다공성 실리콘 기판, 상기 다공성 실리콘 기판 상부에 선택적으로 형성된 제1및 제2 도전형 웰, 상기 다공성 실리콘 기판 상부 중 상기 제1 및 제2 도전형 웰이 형성되지 아니한 영역에 선택적으로 형성된 15㎛ 이상 두께의 다공성 실리콘 산화막, 상기 제1 및 제2 도전형 웰 상부에 각각 형성된 소스, 드레인 및 게이트, 상기 소스 및 드레인 상에 각각 형성된 제1 플러그를 포함하며, 소스, 게이트, 드레인을 완전히 덮도록 상기 다공성 실리콘 산화막 상에 형성된 제1 절연막, 상기 제1 플러그 상에 형성된 복수개의 제1 패드를 포함한다.
본 발명의 다른 실시예에 의할 때, 상기 다공성 실리콘 산화막은 350℃에서 형성된 700Å 두께의 제1 산화막 및 850℃에서 형성된 제2 산화막을 포함할 수 있고, 상기 플러그 및 상기 패드는 Ti, W 또는 AL 중 하나로 이루어질 수 있다.
또한, 상기 소스 및 드레인과 상기 플러그 사이의 접촉면은 메탈 실리사이드층 및 배리어 메탈층 중 하나를 더 포함할 수 있으며, 상기 제1 절연막 상에 선택적으로 형성된 인덕터층을 더 포함할 수 있다.
그리고, 상기 인덕터층은 복수층으로 형성될 수 있으며, 상기 제1 절연막 상에 선택적으로 형성된 커패시터를 더 포함할 수 있다. 여기서, 상기 커패시터의 절연체는 실리콘 나이트라이드인 것이 바람직하다.
발명의 또 다른 실시예에 의한 반도체 소자는 상기 다공성 실리콘 산화막 상부에 선택적으로 형성된 저항 도전체를 더 포함할 수 있으며, 상기 저항 도전체는 폴리 실리콘인 것이 바람직하다.
본 발명의 제2 측면에 의한 고주파 반도체 소자 제조 방법은 제1 불순물이 균일하게 도핑된 실리콘 기판의 상부에 선택적으로 제1 및 제2 도전형 웰을 형성하는 단계, 상기 제1 및 제2 도전형 웰에 제2 불순물을 주입 및 확산시키는 단계, 상기 제1 및 제2 도전형 웰이 형성되지 않은 실리콘 기판 상부에 선택적으로 다공성 실리콘층을 형성하는 단계, 상기 다공성 실리콘층의 산화를 통하여 15㎛ 이상의 다공성 실리콘 산화막을 형성하는 단계, 상기 제1 및 제2 도전형 웰에 각각 소스, 드레인 및 게이트를 형성하는 단계, 상기 다공성 실리콘 산화막 상부에 상기 소스, 드레인 및 게이트를 완전히 덮는 제1 절연막을 형성하는 단계, 상기 제1 절연막 중 상기 소스 및 드레인에 상응하는 영역에 제1 비어홀을 형성하고, 상기 제1 비어홀에 제1 플러그를 형성하는 단계, 상기 제1 플러그 상부에 제1 패드를 형성하는 단계를 포함할 수 있다.
여기서, 상기 반도체 소자 제조 방법은 상기 다공성 실리콘층을 형성하는 단계 및 상기 다공성 실리콘 산화막을 형성하는 단계는 1012/㎠ 이상의 이온 주입량으로 이온을 주입하는 단계 및 900℃ 이상의 온도에서, 주입 이온을 활성화시키는 단계를 포함할 수 있다
발명의 다른 실시예에 의할 때, 상기 반도체 소자 제조 방법은 상기 다공성 실리콘층을 형성하는 단계 및 상기 다공성 실리콘 산화막을 형성하는 단계는 상기 제1 및 제2 도전형 웰이 형성된 영역의 상부에 마스크 패턴의 형성하지 않고 이루어질 수 있으며, 상기 다공성 실리콘의 산화 공정은 350℃에서 700Å 두께의 제1 산화막을 형성하는 제1 산화 단계 및 850℃에서 산화하는 제2 산화 단계를 포함할 수 있다.
발명의 다른 실시예에 의한 반도체 소자 제조 방법은 상기 제1 절연막 상에 인덕터 패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 인덕터 패턴은 복수층으로 형성될 수 있다.
또한, 발명의 또 다른 실시예에 의한 반도체 소자 제조 방법은 제2 절연막 상부에 하부 전극을 형성하는 단계, 상기 하부 전극 상부에 유전체를 형성하는 단계 및 상기 유전체 상부에 상부 전극을 형성하는 단계를 더 포함할 수 있다.
그리고, 발명의 또 다른 실시예에 의한 반도체 소자 제조 방법은 상기 다공성 실리콘 산화막 상부에 저항 전도체를 형성하는 단계, 상기 저항 도전체의 상부에 제1 저항 플러그를 형성하는 단계, 제1 저항 플러그 상부에 제1 저항 패드를 형성하는 단계를 더 포함할 수도 있다.
본 발명에서는 이와 같은 관찰을 기초로 하여 기판에 유발되는 스트레스를 최소화할 수 있는 새로운 다공성 실리콘 산화공정의 조건을 제시하며 이를 기초로, 트렌치의 형성을 통해 기판의 스트레스를 완화하고자 하는 종래기술과는 다른, CMOS 공정에 적합하며 보다 간단한 고주파 집적회로에서의 인덕터 집적방법을 제시한다.
일반적으로 양극화 공정시 일정 농도이상으로 불순물이 도핑(doping)된 N형의 영역에는 양극화 반응이 잘 일어나지 않는다. 따라서, 매몰된 N+ 층 등의 적층구조와 같은 복잡한 구조를 필요로 하지 않는 CMOS 제조 공정에서는, 15 ㎛이상의 얇은 산화막을 형성함으로써, 기판에 유발되는 스트레스를 최소화할 수 있다.
본 발명에 의하면 상술한 원리를 이용하여 반도체 소자를 제조하고, 상기 반도체 소자의 제조 공정에 적합한 수동 소자의 집적 방법 및 상기 방법에 의하여 제조된 반도체 소자를 제공할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 기술한다.
도 1은 본 발명의 바람직한 일 실시예에 의한 CMOS 및 인덕터를 포함하는 고주파 반도체 소자를 집적하는 방법을 나타낸 순서도이며, 도 2a 내지 도 2k는 도 1의 순서도에서 각 단계에 상응하는 반도체 소자의 단면도이다.
이하, 도 1 내지 도 2k를 참조하여 CMOS 고주파 집적회로에서 인덕터의 집적 방법을 설명하기로 한다.
먼저, P형 불순물이 균일하게 도핑된 실리콘 기판(10)위에 리소그래피(lithography)에 의하여 N 웰(well) 및 P 웰이 형성될 영역(20, 30)을 설정하고, N 웰 및 P 웰이 형성될 영역에 모두 N형 불순물을 주입 및 확산시킨다.(S10)
그리고, 실리콘 기판의 후면에 전극물질을 증착(40)하며, 양극화 반응에 의한 다공성 실리콘층(50)을 실리콘 기판 표면에서 위의 N형 불순물이 주입되지 않은 나머지 영역에 형성한다.(S20)
기판 후면의 전극물질(40)을 식각 공정을 통해 제거한 후, 다공성 실리콘층(50)을 산화시켜 적어도 15㎛ 이상의 다공성 실리콘 산화막(60)을 형성한다.(S30) 그리고, 상기 P웰이 형성될 영역(70)에 P형 불순물을 주입 및 확산시킨다. (S40).
게이트 산화막 및 게이트 물질과 절연막을 증착한 후, 리소그래피 및 식각공정을 통하여 게이트(80)를 형성하고, 리소그래피 및 이온 주입을 통하여 소스 및 드레인(90, 100)을 형성한다.(S45)
그리고, 실리콘 질화막(110) 및 평탄화를 위한 BPSG 막(120)을 증착하고, 리플로우(reflow) 공정을 수행함으로써, 실리콘 질화막(110) 및 BPSG 막(120)을 포함한 제1 절연막(110, 120)을 형성하고, 리소그래피 및 식각에 의해 제1 비아홀(130)을 형성한다.(이하, 도면상 비아홀과 플러그의 혼동을 방지하기 위하여 비아홀의 도면 부호는 화살표와 함께 표시하기로 한다.)
제1 비아홀(130)을 텅스텐 등(Ti/TiN/W)으로 채운 후, 에치백(etch back) 공정을 통하여 제1 플러그(135)를 형성하고, Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각(etch)을 통하여 금속층의 제1 패드(140)를 형성한다.(S50)
여기서, 패드는 신호 전송 라인(signal line transmission)과 함께 형성될 수 있으며, 이하에서, 상기 패드는 배선의 단면을 포함하여 지칭하는 것으로 정의한다.
이 후, PE-TEOS 등의 절연막을 증착하여 제2 절연막(145)을 형성하고, 리소그래피 및 식각에 의하여 제2 비아홀(150) 및 제2 플러그(155)를 형성한다.
그리고, Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각을 통하여 제2 패드(160) 및 제1 인덕터층(161)을 동시에 형성할 수 있다.(S60)
본 발명에 의할 때, 인덕터를 복수층으로 적층(220)함으로써, 좁은 면적에서도 턴(turn)수를 증가시켜 높은 인덕턴스를 구현할 수 있도록 하여 더욱 회로의 집적도를 향상시킬 수 있다. 즉, PE-TEOS 등의 절연막을 증착하여 제3 절연막(170)을 형성하며, 리소그래피 및 식각에 의하여 제3 비아홀(180)을 형성한다. 그리고, Ti/Al-Cu/TiN를 증착하여 제3 플러그(185)를 형성하고, 리소그래피 및 식각을 통하여 제3 패드(190) 및 제2 인덕터층(192)을 동시에 형성할 수 있다.(S70)
이 후, 패시베이션(passivation)을 위하여 제4 절연막(200)을 형성하며, 리소그래피 및 식각에 의하여 입출력용 제4 비아홀(200) 및 제4 플러그(230)를 형성한다. 그리고, Ti/Al-Cu/TiN의, 리소그래피 및 식각을 통하여 입출력용 제4 패드(240)를 형성할 수 있다.
또한, 메탈과 실리콘을 직접 컨택하면 접촉면에서 원자간 이동이 발생하여 저항이 커지고 접착력이 떨어지는 등의 문제점이 발생한다. 따라서, 상기 접합면, 즉 금속과 실리콘이 접합하는 부분에서는 메탈 실리사이드 또는 배리어 메탈이 형성되도록 추가적인 공정이 포함될 수 있다.
이하, 각 단계를 도 2a 내지 도 2k를 참조하여 더욱 구체적으로 설명하기로 한다.
본 발명에서, 다공성 실리콘층은 마스크 패턴의 형성없이 이루어지므로, N 웰 및 P 웰이 형성될 영역에 모두 N형 불순물을 주입 및 확산시키는 단계(S10)에서, 상기 N 웰 및 P 웰은 양극화 반응이 이루어지지 않도록 충분한 이온 주입 농도와 확산 깊이를 가져야 한다.
즉, 다공성 실리콘층을 형성하는 단계(S20)에서 노출되는 상기 N 웰 및 P 웰이 형성될 영역의 표면 및 표면하부에서 양극화반응이 일어나지 않도록 하기 위하여는, 1012/㎠ 이상의 충분한 이온 주입 농도와 확산 깊이를 가지도록 할 수 있다.
발명의 실시예에 의할 때, 900℃ 이상의 온도에서 확산 공정을 수행하여, 주입 이온 활성화(activation)가 이루어질 수 있도록 하여야 한다. 상기 공정 조건하에서, 다공성 실리콘층의 형성 단계(S20)는 N 웰 및 P 웰이 형성될 영역 위에 별도의 마스크층의 형성없이 진행될 수 있다.
또한, 본 발명의 일 실시예에 의할 때, 양극화 반응에서 사용되는 전극 물질(40)로써, 알루미늄막을 사용할 수 있다. 알루미늄막은 일반적인 PVD(Physical Vapour Deposition)의 방법에 의해 증착이 가능하다.
본 발명에 따른 양극화 반응의 실시예에 의할 때, 실리콘 기판의 후면에 금선 전극을 약 1000Å정도 형성하여 반응액에 담그고, 바이어스를 가하여 전류를 공급하면, 분당 1㎛ 두께 정도로 다공성 실리콘이 형성된다.
그리고, 다공성 실리콘 산화막을 형성하는 단계(S30) 역시 별도의 마스크 패턴의 형성없이 진행될 수 있다. 다공성 실리콘층(50)과 실리콘 결정(20, 30)의 산화 속도에는 큰 차이가 있기 때문에, 다공성 실리콘층(50)이 모두 산화되어 다공성 실리콘 산화막(60)으로 변화하는 동안 실리콘 결정부(20, 30)의 표면에는 얇은 산화막이 형성된다.
상술한 방법에 의하여 마스크 공정을 제거함으로써, 본 발명에 따른 반도체소자의 제조 공정을 현저히 감축시킬 수 있고, 높은 생산성을 얻을 수 있다.
본 발명의 일 실시예에 의할 때, 실리콘 기판의 유발되는 스트레스를 완화하기 위하여, 다공성 실리콘 산화막을 형성하는 단계(S30)는 수증기(steam) 분위기에서 850℃이하의 조건에서 이루어질 수 있다.
더욱 상세하게는, 350℃에서 30분 정도 산화 반응을 수행하여 700Å 정도의 얇은 산화막을 형성한 다음, 850℃에서 30분 정도 산화 반응을 진행하여 15㎛ 이상의 다공성 실리콘 산화막을 형성할 수 있다.
종래에는 900℃ 내지 1000℃이상의 온도 조건에서 산화 공정이 수행되었으며, 이러한 고온에서 산화 반응은 기판에 많은 스트레스를 유발시키는 주원인으로 작용하였다.
따라서, 종래 기술은 트렌치와 같은 불필요한 구조를 통하여 스트레스를 완화하는 방법을 사용하였으나, 본 발명에 의할 때, 간단하고 효율적인 CMOS공정을 통하여 스트레스 유발 원인을 제거할 수 있다.
상술한 도 1 내지 도 2k에 의하면, 제2 절연막 상에 인덕터 패턴이 형성된다. 그러나, 집적도를 높이기 위하여 제1 절연막 상에 인덕터 패턴을 형성하여 구성할 수 있음은 당연하다.
도 3은 본 발명의 바람직한 다른 실시예에 의한 CMOS 및 인덕터를 포함하는 고주파 반도체 소자를 집적하는 방법을 나타낸 순서도이며, 도 4a 내지 도 4k는 도3의 순서도에서 각 단계에 상응하는 반도체 소자의 단면도이다.
이하, 도 3 및 도 4a 내지 도 4k를 참조하여 CMOS 고주파 집적회로에서 인덕터의 집적 방법을 설명하기로 한다.
도 3을 참조하면, 본 발명에 따른 CMOS 고주파 집적회로에서의 인덕터 집적하기 위하여, 먼저 P형 불순물이 균일하게 도핑된 실리콘 기판(310) 위에 실리콘 질화막을 증착한다.(S110)
그리고, 실리콘 질화막상에 P 웰 및 N 웰이 형성될 영역을 리소그래피 공정에 의해 설정한 후, 상기 실리콘 질화막을 식각하여 실리콘 질화막 마스크 패턴(320)을 형성할 수 있다.(S120)
본 발명의 일 실시예에 의할 때, 실리콘 질화막 마스크 패턴의 형성 단계(S120)는 양극화 반응(S130)시의 등방성(isotropy)을 고려하여, 실제 형성하고자 하는 N 웰 및 P 웰 영역의 크기와 비교하여, 소정의 크기만큼 여유(margin)를 갖도록 함이 바람직하다.
그리고, 실리콘 기판의 후면에 전극 물질(340)을 증착하며, 양극화 반응을 수행하여 실리콘 기판 표면의 노출된 부분 및 그 표면에 인접한 부분에 다공성 실리콘층(350)을 형성할 수 있다.(S130)
다공성 실리콘층(350)의 형성 후, 전극 물질(340)을 식각 공정에 의하여 제거된다. 그리고, 산화 공정에 의하여 다공성 실리콘층(350)을 산화시켜 적어도 15㎛ 이상의 다공성 실리콘 산화막(360)을 형성(S140)하고, 실리콘 질화막 마스크 패턴(320)을 제거한다.(S145)
이 후, P 웰을 형성할 영역(370)을 리소그래피 공정에 의해 정의한 후, 상기영역에 P형 불순물을 주입하여 확산시킨다. 그리고, N 웰을 형성할 영역(372)을 리소그래피에 의해 정의한 후, 상기 영역에 N형 불순물을 주입하고 확산시킨다.(S150)
게이트 산화막 및 게이트 물질과 절연막을 증착하고, 리소그래피 공정 및 식각 공정을 통하여 게이트(380)를 형성한 후, 리소그래피 및 이온 주입 공정을 통하여 소스 및 드레인(390, 400)을 형성한다.(S155)
그리고, 실리콘 질화막(410) 및 평탄화를 위한 BPSG 막(420)을 증착 및 리플로우(reflow) 공정을 통하여, 실리콘 질화막(410) 및 BPSG 막(420)을 포함한 제1 절연막(410, 420)을 형성한다. 그리고, 리소그래피 및 식각 공정에 의해 제1 비아홀(430)을 형성하고, 상기 제1 비아홀(430)을 텅스텐 등(Ti/TiN/W)으로 채운 후 에치백(etch back)을 통하여 제1 플러그(435)를 형성한다. 그리고, 상기 제1 플러그(435)상부에 Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각을 통하여 금속층의 제1 패드(440)를 형성한다.(S160)
이 후, 제1 절연막 상부에 PE-TEOS 등의 절연막을 증착하여 제2 절연막(445)을 형성하고, 리소그래피 및 식각에 의하여 제2 비아홀(450) 및 제2 플러그(455)를 형성한다. 그리고, Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각을 통하여 제2 패드(460) 및 제1 인덕터층(461)을 형성한다.(S170)
그리고, PE-TEOS 등의 절연막을 증착하여 제3 절연막(470)을 형성하고, 리소그래피 및 식각에 의하여 제3 비아홀(480) 및 제3 플러그(485)를 형성한 후, Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각을 통하여 제3 패드(490) 및 제2 인덕터층(492)을 형성할 수 있다.
상기와 같이, 인덕터층의 계속적으로 적층(520)할 수 있으며, 상기 적층 과정을 통하여 좁은 면적에 턴(turn)수를 증가시켜 높은 인덕턴스를 얻을 수 있고, 집적도를 향상시킬 수 있다.
이 후, 제4 절연막(passivation), 입출력용 플러그 및 패드 형성 과정은 도 1과 동일하므로 생략하기로 한다.
도 5a 내지 도 5d는 본 발명의 바람직한 일 실시예에 의한 CMOS 및 커패시터 소자를 포함하는 반도체 소자의 집적 방법을 나타낸 단면도이다.
도 1 내지 도 4k에서 상술한 CMOS 및 인덕터 소자를 포함하는 반도체 소자의 제공 방법과 동일 또는 유사한 공정은 발명의 설명의 편의를 위하여 생략하기로 한다.
제1 절연막에 제1 플러그(135)를 형성하고, Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각(etch)을 통하여 금속층의 제1 패드(140)를 형성하는 단계(S50) 또는 제1 절연막에 형성된 제1 플러그(435)상부에 Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각을 통하여 금속층의 제1 패드(440)를 형성하는 단계(S160)까지는 동일하다.
이하, 도 5a 내지 도 5d를 참조하여 CMOS 및 커패시터 소자를 포함하는 소자의 집적 방법을 설명하기로 한다.
여기서, 상기 제1 패드(140, 440)의 형성과 동시에 커패시터를(510)을 형성할 수 있다.(S60)
커패시터(510)를 형성할 때, 하부 전극(505)을 형성하고, 상기 하부 전극 상부에 유전층(503)을 형성한다. 본 발명의 일 실시예에 의할 때, 상기 유전층(503)의 두께는 약 500Å 정도이며, 실리콘 나이트로 이루어진다. 그리고 상기 유전층 상부에 상부 전극(500)을 형성하고, 상기 제1 절연막 상부에, 제1 패드(140, 440) 및 상기 커패시터를 전부 덮는 제2 절연막을 형성할 수 있다.
이 후, PE-TEOS 등의 절연막을 증착하여 제2 절연막(545)을 형성하고, 리소그래피 및 식각에 의하여 제2 비아홀(550) 및 제2 플러그(555)를 형성하고, Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각을 통하여 제2 패드(560)를 동시에 형성할 수 있다.
이 후, 패시베이션(passivation)을 위하여 제4 절연막(570)을 형성하며, 리소그래피 및 식각에 의하여 입출력용 제4 비아홀(580) 및 제4 플러그(590)를 형성한다. 그리고, Ti/Al-Cu/TiN의, 리소그래피 및 식각을 통하여 입출력용 제4 패드(595)를 형성할 수 있다.
그 이외의 공정은 도 1 내지 도 4k에서 설명한 단계와 동일하므로 생략하기로 한다.
도 6a 내지 도 6e는 본 발명의 바람직한 일 실시예에 의한 CMOS 및 저항 소자를 포함하는 반도체 소자의 집적 방법을 나타낸 단면도이다.
도 1 내지 도 4k에서 상술한 CMOS 및 인덕터 소자를 포함하는 반도체 소자의 제공 방법과 동일 또는 유사한 공정은 발명의 설명의 편의를 위하여 생략하기로 한다.
CMOS 및 저항 소자를 포함하는 소자의 집적 방법은 도 1에서 설명한 게이트 산화막 및 게이트 물질과 절연막을 증착한 후, 리소그래피 및 식각공정을 통하여 게이트(80)를 형성하는 단계 및 도 3에서 설명한 게이트 산화막 및 게이트 물질과 절연막을 증착하고, 리소그래피 공정 및 식각 공정을 통하여 게이트(380)를 형성하는 단계까지는 동일하다.
이 후, 다공성 실리콘 산화막 상에 선택적으로 저항용 도전체를 형성한다. 상기 저항용 도체는 폴리 실리콘으로 이루어질 수 있다.
그리고, 리소그래피 및 이온 주입을 통하여 소스 및 드레인(600, 605)을 형성한다.
그리고, 실리콘 질화막(610) 및 평탄화를 위한 BPSG 막(620)을 증착 및 리플로우(reflow) 공정을 통하여, 실리콘 질화막(610) 및 BPSG 막(620)을 포함한 제1 절연막(610, 620)을 형성한다. 그리고, 리소그래피 및 식각 공정에 의해 제1 비아홀(630)을 형성하고, 상기 제1 비아홀(630)을 텅스텐 등(Ti/TiN/W)으로 채운 후 에치백(etch back)을 통하여 제1 플러그(635)를 형성한다. 그리고, 상기 제1 플러그(635)상부에 Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각을 통하여 금속층의 제1 패드(640)를 형성한다.
이 후, PE-TEOS 등의 절연막을 증착하여 제2 절연막(645)을 형성하고, 리소그래피 및 식각에 의하여 제2 비아홀(650) 및 제2 플러그(655)를 형성하고, Ti/Al-Cu/TiN의 증착, 리소그래피 및 식각을 통하여 제2 패드(660)를 동시에 형성할 수있다.
이 후, 패시베이션(apssivation)을 위하여 제4 절연막(670)을 형성하며, 리소그래피 및 식각에 의하여 입출력용 제4 비아홀(680) 및 제4 플러그(690)를 형성한다. 그리고, Ti/Al-Cu/TiN의, 리소그래피 및 식각을 통하여 입출력용 제4 패드(695)를 형성할 수 있다.
그 이외의 공정은 도 1 내지 도 4k에서 설명한 단계와 동일하므로 생략하기로 한다.
도 7a 및 도 7b는 본 발명의 바람직한 일 실시예에 의한 CMOS 및 인덕터, 커패시터 및 저항 소자를 포함하는 반도체 소자의 단면도를 제조 방법에 따라 나타낸 순서도이다.
도 7a 및 도 7b를 참조하면, CMOS에 복수개의 수동 소자가 집적되어 제조된다. 물론, 도 7a 및 도 7b에 도시된 수동 소자의 실시예에 한정되지 아니하고, 본 발명에 의한 제조 방법에 의하여 다양한 수동 소자의 조합이 가능함은 당연하다. 즉, 도면에는 저항, 인덕터 및 커패시터가 하나씩 집적되어 있으나, 복수개의 수를 지닌 저항, 커패시터 또는 인덕터의 다양한 조합이 가능하다.
도 7a 및 도 7b에 도시된 단면도는, 상술한 도 1 내지 도 6e에 기재된 공정을 결합시켜 제조하는 것을 나타낸 것이며, 상기 소자의 제조 공정은 도 1 내지 도 6e에서 상술하였으므로 그 이상의 설명을 생략하기로 한다.
본 발명에 의한 반도체 소자 및 그 제조 방법은 본 발명의 기술적 사상의 범위 내에서 다양한 형태로 변형, 응용 가능하며 상기 바람직한 실시예에 한정되지 않는다. 또한, 상기 실시예와 도면은 발명의 내용을 상세히 설명하기 위한 목적일 뿐, 발명의 기술적 사상의 범위를 한정하고자 하는 목적이 아님은 당연하다.
상술한 바와 같이, 본 발명에 의하면 반도체 소자 및 상기 반도체 소자에 수동 소자를 집적할 수 있는 방법을 제공할 수 있다. 즉, 본 발명에 의하면 고주파 집적회로를 CMOS 공정에 의하여 구현함에 있어, 수동 소자와 CMOS 공정과의 호환성을 고려한 간단하고 효율적인 공정 방법의 제공할 수 있는 효과가 있다.
또한, 본 발명은 CMOS 집적회로 제조 공정과 높은 호환성을 유지한 채, 다공성 실리콘 산화막위에 인덕터 등의 수동 소자를 효율적으로 집적할 수 있는 방법 및 상기 방법에 의하여 제조된 소자를 제공할 수 있는효과가있다.
또한, 본 발며은 공정 단계를 단순화하여 높은 생산성을 가진 CMOS 고주파 집적 회로의 제조를 실현할 수 있는 효과가 있다.
또한, 본 발명은 다공성 실리콘 산화막의 형성시, 기판의 스트레스를 완화시킬 수 있는 공정 조건을 제공함으로써, CMOS 고주파 집적회로의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 상술한 본 발명을 여러 가지 치환, 변형 및 변경이 가능하므로 상기 실시예 및 첨부된 도면에 한정되는 것은 아님은 물론이며, 본 발명의 보호 범위는 후술하는 청구범위의 균등 범위를 포함하여 판단되어야 할 것이다.

Claims (18)

  1. 고주파 반도체 소자에 있어서,
    다공성 실리콘 기판;
    상기 다공성 실리콘 기판 상부에 선택적으로 형성된 제1 및 제2 도전형 웰;
    상기 다공성 실리콘 기판 상부 중 상기 제1 및 제2 도전형 웰이 형성되지 아니한 영역에 선택적으로 형성된 15㎛ 이상 두께의 다공성 실리콘 산화막;
    상기 제1 및 제2 도전형 웰 상부에 각각 형성된 소스, 드레인 및 게이트;
    상기 소스 및 드레인 상에 각각 형성된 제1 플러그를 포함하며, 소스, 게이트, 드레인을 완전히 덮도록 상기 다공성 실리콘 산화막 상에 형성된 제1 절연막; 및
    상기 제1 플러그 상에 형성된 복수개의 제1 패드;
    를 포함하는 것을 특징으로 하는 고주파 반도체 소자
  2. 제1항에 있어서
    상기 다공성 실리콘 산화막은
    350℃에서 형성된 700Å 두께의 제1 산화막; 및
    850℃에서 형성된 제2 산화막
    을 포함하는 것을 특징으로 하는 고주파 반도체 소자.
  3. 제1항에 있어서
    상기 플러그 및 상기 패드는
    Ti, W 또는 AL 중 하나로 이루어진 것을 특징으로 하는 고주파 반도체 소자.
  4. 제1항에 있어서
    상기 소스 및 드레인과 상기 플러그 사이의 접촉면은,
    메탈 실리사이드층 및 배리어 메탈층 중 하나를 더 포함하는 것을 특징으로 하는 고주파 반도체 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서
    상기 제1 절연막 상에 선택적으로 형성된 인덕터층을 더 포함하는 것을 특징으로 하는 고주파 반도체 소자.
  6. 제5항에 있어서
    상기 인덕터층은 복수층으로 형성되는 것을 특징으로 하는 고주파 반도체 소자.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서
    상기 제1 절연막 상에 선택적으로 형성된 커패시터를 더 포함하는 것을 특징으로 하는 고주파 반도체 소자.
  8. 제7항에 있어서
    상기 커패시터의 절연체는 실리콘 나이트라이드인 것을 특징으로 하는 고주파 반도체 소자.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서
    상기 다공성 실리콘 산화막 상부에 선택적으로 형성된 저항 도전체
    를 더 포함하는 것을 특징으로 하는 고주파 반도체 소자.
  10. 제9항에 있어서
    상기 저항 도전체는 폴리 실리콘인 것을 특징으로 하는 고주파 반도체 소자.
  11. 고주파 반도체 소자의 제조 방법에 있어서,
    제1 불순물이 균일하게 도핑된 실리콘 기판의 상부에 선택적으로 제1 및 제2 도전형 웰을 형성하는 단계;
    상기 제1 및 제2 도전형 웰에 제2 불순물을 주입 및 확산시키는 단계;
    상기 제1 및 제2 도전형 웰이 형성되지 않은 실리콘 기판 상부에 선택적으로 다공성 실리콘층을 형성하는 단계;
    상기 다공성 실리콘층의 산화를 통하여 15㎛ 이상의 다공성 실리콘 산화막을 형성하는 단계;
    상기 제1 및 제2 도전형 웰에 각각 소스, 드레인 및 게이트를 형성하는 단계;
    상기 다공성 실리콘 산화막 상부에 상기 소스, 드레인 및 게이트를 완전히 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막 중 상기 소스 및 드레인에 상응하는 영역에 제1 비어홀을 형성하고, 상기 제1 비어홀에 제1 플러그를 형성하는 단계; 및
    상기 제1 플러그 상부에 제1 패드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 고주파 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 다공성 실리콘층을 형성하는 단계 및 상기 다공성 실리콘 산화막을 형성하는 단계는,
    1012/㎠ 이상의 이온 주입량으로 이온을 주입하는 단계; 및
    900℃ 이상의 온도에서, 주입 이온을 활성화시키는 단계
    를 포함하는 것을 특징으로 하는 고주파 반도체 소자 제조 방법.
  13. 제11항에 있어서,
    상기 다공성 실리콘층을 형성하는 단계 및 상기 다공성 실리콘 산화막을 형성하는 단계는,
    상기 제1 및 제2 도전형 웰이 형성된 영역의 상부에 마스크 패턴의 형성하지 않고 이루어지는 것을 특징으로 하는 고주파 반도체 소자 제조 방법.
  14. 제11항에 있어서
    상기 다공성 실리콘의 산화 공정은
    350℃에서 700Å 두께의 제1 산화막을 형성하는 제1 산화 단계; 및
    850℃에서 산화하는 제2 산화 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 절연막 상부에 제1 인덕터 패턴을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 고주파 반도체 소자 제조 방법.
  16. 제15항에 있어서,
    상기 제1 인덕터 패턴 상에 적어도 하나의 인덕터 패턴이 더 형성되는 것을 특징으로 하는 고주파 반도체 소자 제조 방법.
  17. 제11항 내지 제14항 중 어느 한 항에 있어서,
    제1 절연막 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 유전체를 형성하는 단계; 및
    상기 유전체 상에 상부 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 고주파 반도체 소자 제조 방법.
  18. 제11 항 내지 제14항 중 어느 한 항에 있어서,
    상기 다공성 실리콘 산화막 상에 저항 전도체를 형성하는 단계;
    상기 저항 도전체의 상부에 제1 저항 플러그를 형성하는 단계; 및
    제1 저항 플러그 상부에 제1 저항 패드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 고주파 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100438892B1 (ko) * 2001-12-21 2004-07-02 한국전자통신연구원 원칩형 박막 인덕터 및 그 제조 방법
KR101042266B1 (ko) * 2009-07-10 2011-06-17 한국과학기술원 고주파 단일 집적회로 제작을 위한 다층구조 공정방법

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