KR100438892B1 - 원칩형 박막 인덕터 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 원칩형 박막 인덕터는, 제1 도전형의 제1 웰 영역 및 제2 도전형의 제2 웰 영역을 갖는 반도체 기판과, 제1 웰 영역 상에 형성된 제2 도전형의 채널을 갖는 제1 모스 트랜지스터와, 제2 웰 영역 상에 형성된 제1 도전형의 채널을 갖는 제2 모스 트랜지스터와, 제1 및 제2 모스 트랜지스터의 불순물 영역들과 전기적으로 연결되도록 형성된 금속막 패턴들과, 금속막 패턴들을 덮으면서 상호 분리시키는 보호 절연막과, 보호 절연막의 일부 표면 위에 형성된 하부 코아막 패턴과, 보호 절연막 및 하부 코아막 패턴 위의 제1 폴리이미드막과, 제1 폴리이미드막 위에서 금속막 패턴들과 컨택되도록 형성된 금속 코일막과, 제1 폴리이미드막 및 금속 코일막 위의 제2 폴리이미드막과, 제2 폴리이미드막의 일부 표면 위에 형성된 상부 코아막 패턴, 및 제2 폴리이미드막 및 상부 코아막 위의 제3 폴리이미드막을 포함한다.
Description
본 발명은 원칩형 박막 인덕터 및 그 제조 방법에 관한 것으로서, 특히 2층 금속 배선 구조를 갖는 상보형 모스 전계 효과 트랜지스터 위의 원칩형 박막 인덕터 및 그 제조 방법에 관한 것이다.
최근 실리콘 소자 제조 기술의 발전으로 인하여, 핸드폰, 전자 수첩 등의 휴대용 단말기의 소형화 및 경량화가 급속도로 진행되고 있다. 이와 같은 추세에 따라 소형 시스템들에 내장되는 자기 소자들도 또한 소형화 및 고 집적화 기술이 요구되는 것은 당연하다. 자기 소자들 중에서 특히 마이크로 인덕터는 기존의 개별 소자 형태의 3차원 구조에서 박막 구조로 전환되고 있고, 이 박막 인덕터를 멀티 칩 모듈 패키지 형태로 집적화하는 기술이 시도되고 있다.
도 1은 종래의 박막 인덕터를 포함하는 멀티 칩 모듈 패키지의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, 멀티 칩 모듈 패키지(10)는, 인쇄 회로 기판(PCB; PrintedCircuit Board)(100) 위에 집적 회로(IC; Integrated Circuit)(110)와 박막 인덕터(120)가 패키징(packaging)되어 있는 구조를 갖는다. 집적 회로(100)는 제1 실리콘 기판(112) 상에 p-채널형 모스 트랜지스터(pMOS)와 n-채널형 모스 트랜지스터(nMOS)가 집적된 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 트랜지스터이다. 그리고 박막 인덕터(120)는 제1 실리콘 기판(112)과는 별도의 제2 실리콘 기판(122) 위에 형성된다.
즉 제1 실리콘 기판(112) 상에 p-채널형 모스 트랜지스터(pMOS)와 n-채널형 모스 트랜지스터(nMOS)가 집적된 집적 회로(110)를 완성하고, 별도의 공정을 통하여 제2 실리콘 기판(122) 상에 박막 트랜지스터(120)를 완성한 후, 완성된 집적 회로(110) 및 박막 트랜지스터(120)를 인쇄 회로 기판(100) 위에 패키징함으로써 멀티 칩 모듈 패키지(10)를 완성한다.
그런데 이와 같은 멀티 칩 모듈 패키지(10)는, 집적 회로(110) 및 박막 트랜지스터(120)가 나란하게 배치됨으로 인하여, 전체 크기를 감소시키는데 있어서 한계를 나타낸다. 이는 결국 박막 트랜지스터를 요구하는 소형 시스템 전체의 소형화 및 경량화에 부응할 수 없다는 것을 의미한다. 또한 그 제조 방법에 있어서도, 별도의 공정을 통하여 집적 회로(110) 및 박막 트랜지스터(120)를 형성하므로 그 제조 공정상의 효율도 저하된다는 문제를 발생시킨다.
본 발명이 이루고자 하는 기술적 과제는 동일한 집적 회로 위에 배치시켜 소형화 및 경량화를 달성할 수 있는 원칩형 박막 인덕터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 원칩형 박막 인덕터를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 박막 인덕터를 포함하는 멀티 칩 모듈 패키지의 일 예를 나타내 보인 단면도이다.
도 2는 본 발명에 따른 원칩형 박막 인덕터를 나타내 보인 단면도이다.
도 3 내지 도 7은 본 발명에 따른 원칩형 박막 인덕터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
200...실리콘 기판 201...제1 층간 절연막
202...제1 금속막 패턴 203...제2 층간 절연막
204...제2 금속막 패턴 205...보호 절연막
221...n형 웰 영역 222...p+형 불순물 영역
223...제1 게이트 절연막 224...제1 게이트 도전막
225...제1 게이트 스페이서 241...p형 웰 영역
242...n+형 불순물 영역 243...제2 게이트 절연막
244...제2 게이트 도전막 245...제2 게이트 스페이서
261...제1 폴리이미드막 262...하부 코아막 패턴
263...제2 폴리이미드막 264...금속 코일막
265...시드 금속층 266...금 도금 박막
267...제3 폴리이미드막 268...마스킹 산화막
269...상부 코아막 패턴
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 원칩형 박막 인덕터는, 제1 도전형의 제1 웰 영역 및 제2 도전형의 제2 웰 영역을 갖는 반도체 기판; 상기 제1 웰 영역 상에 형성된 제2 도전형의 채널을 갖는 제1 모스 트랜지스터; 상기 제2 웰 영역 상에 형성된 제1 도전형의 채널을 갖는 제2 모스 트랜지스터; 상기 제1 및 제2 모스 트랜지스터의 불순물 영역들과 전기적으로 연결되도록 형성된 금속막 패턴들; 상기 금속막 패턴들을 덮으면서 상호 분리시키는 보호 절연막; 상기 보호 절연막의 일부 표면 위에 형성된 하부 코아막 패턴; 상기 보호 절연막 및 하부 코아막 패턴 위의 제1 폴리이미드막; 상기 제1 폴리이미드막 위에서 상기 금속막 패턴들과 컨택되도록 형성된 금속 코일막; 상기 제1 폴리이미드막 및 금속 코일막 위의 제2 폴리이미드막; 상기 제2 폴리이미드막의 일부 표면 위에 형성된 상부 코아막 패턴; 및 상기 제2 폴리이미드막 및 상부 코아막 위의 제3 폴리이미드막을 포함하는 것을 특징으로 한다.
상기 금속 코일막 하부의 시드 금속층 및 상기 금속 코일막 상부의 금 도금 박막을 더 구비하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 원칩형 박막 인덕터의 제조 방법은, 반도체 기판 위에 제1 도전형의 채널을 갖는 제1 모스 트랜지스터 및 제2 도전형의 채널을 갖는 제2 모스 트랜지스터를 형성하는 단계; 및 상기 제1 모스 트랜지스터 및 제2 모스 트랜지스터 위에 박막 인덕터를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막 인덕터를 형성하는 단계는, 상기 제1 모스 트랜지스터 및 제2 모스 트랜지스터를 덮는 층간 절연막을 형성하는 단계; 상기 층간 절연막을 관통하여 상기 제1 및 제2 모스 트랜지스터의 불순물 영역들과 전기적으로 연결되는 금속막 패턴을 형성하는 단계; 상기 층간 절연막 및 금속막 패턴 위에 보호 절연막을 형성하는 단계; 상기 보호 절연막 위에 하부 코아막 패턴을 형성하는 단계; 상기 보호 절연막 및 하부 코아막 패턴 위에 제1 폴리이미드막을 형성하는 단계; 상기 제1 폴리이미드막 및 보호 절연막을 패터닝하여 상기 금속막 패턴의 일부 표면을 노출시키는 단계; 상기 제1 폴리이미드막, 보호 절연막 및 금속막 패턴의 노출 표면 위에 시드 금속층을 형성하는 단계; 상기 제1 폴리이미드막 위에서 상기 시드 금속층의 일부를 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 이용하여 상기 시드 금속층 위에 코일 형태의 금속 코일막을 형성하는 단계; 상기 마스크막 패턴 및 마스크막 패턴 하부의 시드 금속층을 제거하는 단계: 상기 제1 폴리이미드막 및 금속 코일막 위에 제2 폴리이미드막을 형성하는 단계; 상기 제2 폴리이미드막 위에 상부 코아막 패턴을 형성하는 단계; 상기 제2 폴리이미드막 및 상부 코아막 패턴 위에 제3 폴리이미드막 및 마스킹 산화막을 순차적으로 형성하는 단계; 및 상기 마스킹 산화막, 제3 폴리이미드막 및 제2 폴리이미드막을 순차적으로 패터닝하여 상기 금속 코일막의 일부 표면을 노출시키는 단계를 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 원칩형 박막 인덕터를 나타내 보인 단면도이다.
도 2를 참조하면, 반도체 기판, 예컨대 실리콘 기판(200) 위에 p-채널형 모스 트랜지스터(pMOS) 및 n-채널형 모스 트랜지스터(nMOS)가 형성된다. p-채널형 모스 트랜지스터(pMOS)는 실리콘 기판(200) 위의 n형 웰 영역(221) 위에 형성되고, n-채널형 모스 트랜지스터(nMOS)는 실리콘 기판(200) 위의 p형 웰 영역(241) 위에 형성된다.
n형 웰 영역(221)의 상부에는 p-채널형 모스 트랜지스터(pMOS)의 소스/드레인 영역으로 사용되는 LDD(Lightly Doped Drain) 구조의 p+형 불순물 영역들(222)이 형성되고, p+형 불순물 영역들(222) 사이의 n형 웰 영역(221) 표면 위에는 제1 게이트 절연막(223) 및 제1 게이트 도전막(224)이 순차적으로 형성된다. 상기 제1 게이트 도전막(224) 및 제1 게이트 절연막(223) 측벽에는 상기 LDD 구조의 형성을 위한 제1 게이트 스페이서(225)가 형성된다.
p형 웰 영역(241)의 상부에는 n-채널형 모스 트랜지스터(nMOS)의 소스/드레인 영역으로 사용되는 LDD(Lightly Doped Drain) 구조의 n+형 불순물 영역들(242)이형성되고, n+형 불순물 영역들(242) 사이의 p형 웰 영역(241) 표면 위에는 제2 게이트 절연막(243) 및 제2 게이트 도전막(244)이 순차적으로 형성된다. 상기 제2 게이트 도전막(244) 및 제2 게이트 절연막(243) 측벽에는 상기 LDD 구조의 형성을 위한 제2 게이트 스페이서(245)가 형성된다.
상기 제1 게이트 도전막(224) 및 제2 게이트 도전막(244)은 제1 층간 절연막(201)에 의해 덮이며, 제1 금속막 패턴들(202)이 제1 층간 절연막(201)을 관통하여 각각 p+형 불순물 영역(222)및 n+형 불순물 영역(242)과 컨택되도록 형성된다. 제1 금속막 패턴들(202) 사이는 제2 층간 절연막(203)에 의해 상호 전기적으로 분리된다. 제2 금속막 패턴들(204)은 제2 층간 절연막(203)을 관통하여 제1 금속막 패턴들(202)과 각각 컨택되도록 형성되며, 제2 금속막 패턴들(204)은 보호 절연막(205) 및 보호 절연막(205) 위의 제1 폴리이미드막(261)에 의해 전기적으로 상호 분리된다. 제2 금속막 패턴들(204)은 Ti/Al-Cu/TiN의 3층 구조로 이루어질 수 있다.
한편 보호 절연막(205)의 일부 표면 위에는 하부 코아(core)막 패턴(262)이 형성된다. 이 하부 코아막 패턴(262)은 대략 3㎛ 두께의 NiFe막으로 이루어진다. 제1 폴리이미드막(261) 및 하부 코아막 패턴(262) 위에는 제2 폴리이미드막(263)이 형성되고, 이 제2 폴리이미드막(263) 내에는 금속 코일막(264)이 형성된다. 금속 코일막(264)은 구리(Cu) 재질로 이루어지며, 그 일부는 제1 폴리이미드막(261) 및 보호 절연막(205)을 관통하여 제2 금속막 패턴들(204)과 전기적으로 연결된다. 금속 코일막(264)과 제2 금속막 패턴들(204) 사이에는 금속 코일막(264) 형성을 위한 시드 금속층(265)이 배치된다. 구리 재질로 이루어진 금속 코일막(264)을 형성하는 경우, 시드 금속층(265)은 대략 200Å 두께의 Ti막 및 대략 500Å 두께의 Cu막으로 이루어진다. 금속 코일막(264)의 상부에는 금 도금 박막(266)이 형성된다.
제2 폴리이미드막(263) 위에는 제3 폴리이미드막(267) 및 마스킹 산화막(268)이 순차적으로 형성되고, 제3 폴리이미드막(267) 내에는 상부 코아막 패턴(269)이 형성된다. 이 상부 코아막 패턴(269)은 대략 3㎛ 두께의 NiFe막으로 이루어진다. 마스킹 산화막(268) 및 제3 폴리이미드막(267)은 금속 코일막(264) 위의 금 도금 박막(266)의 일부 표면을 노출시키는 개구부를 갖는다.
도 3 내지 도 7은 본 발명에 따른 원칩형 박막 인덕터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 통상의 방법을 사용하여 실리콘 기판(200) 위에 상보형 모스 트랜지스터 소자를 형성한다. 즉 소정의 마스크막 패턴을 이용한 이온 주입 및 확산 공정을 수행하여, p형 실리콘 기판(200) 위의 p채널형 모스 트랜지스터 영역(pMOS) 및 n채널형 모스 트랜지스터 영역(nMOS)에 각각 n형 웰 영역(221) 및 p형 웰 영역(241)을 형성한다. 다음에 n형 웰 영역(221)의 채널 형성 영역 및 p형 웰 영역(241)의 채널 형성 영역 위에 각각 제1 게이트 절연막(223) 및 제2 게이트 절연막(243)을 형성한다. 다음에 제1 게이트 절연막(223) 및 제2 게이트 절연막(243) 위에 각각 제1 게이트 도전막(224) 및 제2 게이트 도전막(224)을 형성한다.
다음에 제1 게이트 도전막(224) 및 소정의 마스크막 패턴(미도시)을 이용하여 p채널형 모스 트랜지스터 영역(pMOS)에서의 LDD 구조를 위한 불순물 이온 주입 공정을 수행하고 상기 마스크막 패턴을 제거한다. 다음에 제2 게이트 도전막(244) 및 소정의 마스크막 패턴(미도시)을 이용하여 n채널형 모스 트랜지스터 영역(nMOS)에서의 LDD 구조를 위한 불순물 이온 주입 공정을 수행하고 상기 마스크막 패턴을 제거한다. 경우에 따라서 상기 LDD 구조 형성을 위한 불순물 이온 주입 공정은 순서를 바꾸어서 수행하여도 무방하다. 다음에 제1 게이트 도전막(224) 및 제2 게이트 도전막(244) 측벽에 각각 제1 게이트 스페이서(225) 및 제2 게이트 스페이서(245)를 형성한다.
다음에 제1 게이트 도전막(224), 제1 게이트 스페이서(225) 및 소정의 마스크막 패턴(미도시)을 이용하여 p채널형 모스 트랜지스터 영역(pMOS)에서의 소스/드레인 영역 역할의 p+형 불순물 영역(222)을 형성하고, 상기 마스크막 패턴을 제거한다. 그리고 제2 게이트 도전막(244), 제2 게이트 스페이서(245) 및 소정의 마스크막 패턴(미도시)을 이용하여 n채널형 모스 트랜지스터 영역(nMOS)에서의 소스/드레인 영역 역할의 n+형 불순물 영역(242)을 형성하고, 상기 마스크막 패턴을 제거한다. 경우에 따라서 상기 p+형 불순물 영역(222) 및 n+형 불순물 영역(242)은 순서를 바꾸어서 형성하여도 무방하다.
다음에 전면에 제1 층간 절연막(201)을 형성한 후 패터닝하여 p+형 불순물 영역(222) 및 n+형 불순물 영역(242)의 일부 표면을 노출시키는 개구부들을 형성한다. 그리고 제1 금속막을 전면에 형성하고 패터닝하여 제1 금속막 패턴들(202)을 형성한다. 제1 금속막 패턴들(202) 중 하나는 p채널형 모스 트랜지스터(pMOS)의 소스 전극으로 사용되고, 다른 하나는 n채널형 모스 트랜지스터(nMOS)의 소스 전극으로 사용되며, 그리고 또 다른 하나는 p채널형 모스 트랜지스터(pMOS) 및 n채널형 모스 트랜지스터(nMOS)의 공통 드레인 전극으로 사용된다.
다음에 제1 금속막 패턴(202)을 덮는 제2 층간 절연막(203)을 전면에 형성한 후 패터닝하여 제1 금속막 패턴(202)의 일부 표면을 노출시키는 개구부를 형성한다. 그리고 제2 금속막을 전면에 형성하고 패터닝하여 제2 금속막 패턴들(204)을 형성한다. 상기 제2 금속막 패턴들(204)은 Ti/Al-Cu/TiN의 3층 구조를 사용하여 형성한다. 다음에 전면에 보호 절연막(205)을 형성한다. 상기 보호 절연막(205)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법을 사용한 산화막으로 형성한다.
다음에 도 4를 참조하면, 보호 절연막(205)의 일부 표면 위에 하부 코아막 패턴(262)을 형성한다. 상기 하부 코아막 패턴(262)은 NiFe막을 사용하여 형성한다. 즉 먼저 Ni81Fe19합금막을 RF(Radio-Frequency) 스퍼터링법을 이용하여 보호 절연막(205) 위에 대략 3㎛ 두께로 증착하고, Ni81Fe19합금막 위에 일부 표면을 노출시키는 포토레지스트막 패턴을 형성한다. 다음에 이 포토레지스트막 패턴을 식각 마스크로 하여 Ni81Fe19합금막의 노출 부분을 습식 식각하면 하부 코아막 패턴(262)이 만들어진다. 상기 습식 식각 공정은 상온에서 왕수 용액을 식각액으로 사용하여 수행될 수 있다. 상기 하부 코아막 패턴(262)을 형성한 후 상기 포토레지스트막 패턴은 아세톤 및 이소프로필알코올과 같은 솔벤트를 사용하여 제거한다.
상기 하부 코아막 패턴(262)을 형성한 후, 보호 절연막(206) 및 하부 코아막 패턴(262) 위에 제1 폴리이미드막(261)을 형성한다. 이를 위하여 먼저 VM651과 같은 접촉 증강제(adheasion promoter)와 메탄올 및 탈이온수 혼합 용액을 스핀 코팅법에 의해 코팅하고, 대략 115℃의 온도에서 대략 10분간 건조시킨다. 다음에 대략 2㎛ 두께의 제1 폴리이미드막(261)을 형성하고, 질소 분위기에서 대략 200℃의 온도에서의 소프트 큐어링(soft curing) 및 대략 300℃의 온도에서의 하드 큐어링(hard curing)을 수행한다. 상기 소프트 큐어링 및 하드 큐어링은 대략 30분간 수행한다.
다음에 도 5를 참조하면, 제1 폴리이미드막(261) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴은 제1 폴리이미드막(261)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 포토레지스트막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제1 폴리이미드막(261)의 노출 부분을 제거한다. 상기 식각 공정은 O2플라즈마 또는 O2/CF4플라즈마 분위기에서 수행한다. O2플라즈마 또는 O2/CF4플라즈마 분위기에서의 식각 공정을 수행하고나면, 제1 폴리이미드막(261)의 노출 부분이 제거되어 보호 절연막(205)의 일부 표면이 노출될 뿐만 아니라, 포토레지스트막 패턴 또한 제거되므로, 별도의 포토레지스트막 패턴 제거 단계가 불필요해진다. 다음에 보호 절연막(205)의 노출 부분을 건식 식각 공정을 통하여 제거하여 제2 금속막 패턴(204)의 일부 표면이 노출되도록 한다. 다음에 시드 금속층(265)을 형성한다. 시드 금속층(265)은 RF 스퍼터링 방법을 사용하여 구리(Cu) 재질로 형성하며, 대략 200Å 두께의 Ti 박막과 대략 500Å 두께의 Cu 박막이 순차적으로 적층된 구조를 갖는다. 한편 시드 금속층(265)으로부터 형성될 금속 코일막과 제2 금속막 패턴(204) 사이의 접촉 저항 감소를 위해 시드 금속층(265) 형성 전에 스퍼터링 장비 내에서의 RF 식각을 수행하여 제2 금속막 패턴(204) 표면 위의 자연 산화막을 완전히 제거하는 것이 바람직하다.
다음에 도 6을 참조하면, 제1 폴리이미드막(261) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴(600)을 형성한다. 이 포토레지스트막 패턴(600)은 시드 금속층(265)의 일부를 노출시키는 개구부들을 갖는다. 포토레지스트막 패턴(600)을 형성한 후, 전기 도금(electro-plating)법을 사용하여 시드 금속층(265)으로부터 금속 코일막(264)을 형성한다. 즉 포토레지스트막 패턴(600)에 의해 노출된 시드 금속층(265)이 형성된 결과물을 대략 2%의 불산 용액에 대략 30초 동안 담가 표면 처리한다. 그리고 CuSO4-H2SO4-CuCl2/2H2O 전기 도금 용액에서 전기 도금하여 대략 10㎛ 두께의 금속 코일막(264)을 형성한다. 다음에 공기 노출에 의한 금속 코일막(264)의 부식을 방지하기 위하여, 다시 전기 도금법을 사용하여 금속코일막(264) 상부에 금 도금 박막(266)을 형성한다. 즉 금속 코일막(264)이 형성된 결과물은 아항산염 용액에서 전기 도금하여 대략 2㎛ 두께의 금 도금 박막(266)을 형성한다. 다음에 포토레지스트막 패턴(600)을 아세톤 및 이소프로필알코올과 같은 솔벤트를 사용하여 제거하고, 다시 2%의 불산 용액으로 포토레지스트막 패턴(600) 하부에 존재하였던 시드 금속층(265)을 제거한다.
다음에 도 7을 참조하면, 제1 폴리이미드막(261)위에 금속 코일막(264) 및 금 도금 박막(266)을 덮는 제2 폴리이미드막(263)을 형성하고, 소프트 규어링 및 하드 큐어링을 수행한다. 다음에 제2 폴리이미드막(263) 일부 표면 위에 상부 코아막 패턴(269)을 형성한다. 상기 상부 코아막 패턴(263)은 NiFe막을 사용하여 형성한다. 즉 먼저 Ni81Fe19합금막을 RF(Radio-Frequency) 스퍼터링법을 이용하여 제2 폴리이미드막(263) 위에 대략 3㎛ 두께로 증착하고, Ni81Fe19합금막 위에 일부 표면을 노출시키는 포토레지스트막 패턴을 형성한다. 다음에 이 포토레지스트막 패턴을 식각 마스크로 하여 Ni81Fe19합금막의 노출 부분을 습식 식각하면 상부 코아막 패턴(263)이 만들어진다. 상기 습식 식각 공정은 상온에서 왕수 용액을 식각액으로 사용하여 수행될 수 있다. 상기 상부 코아막 패턴(263)을 형성한 후 상기 포토레지스트막 패턴은 아세톤 및 이소프로필알코올과 같은 솔벤트를 사용하여 제거한다.
다음에 도 2에 도시된 바와 같이, 제2 폴리이미드막(263) 위에 상부 코아막 패턴(263)이 덮여지도록 제3 폴리이미드막(267)을 형성한다. 제3폴리이미드막(267) 형성 전에 VM651과 같은 접촉 증강제(adheasion promoter)와 메탄올 및 탈이온수 혼합 용액을 스핀 코팅법에 의해 코팅하고, 대략 115℃의 온도에서 대략 10분간 건조시킨다. 다음에 대략 2㎛ 두께의 제3 폴리이미드막(267)을 형성하고, 질소 분위기에서 대략 200℃의 온도에서의 소프트 큐어링(soft curing) 및 대략 300℃의 온도에서의 하드 큐어링(hard curing)을 수행한다. 상기 소프트 큐어링 및 하드 큐어링은 대략 30분간 수행한다. 다음에 제3 폴리이미드막(267) 위에 PECVD법에 의한 마스킹 산화막(268)을 형성하고, 포토레지스트막 패턴과 같은 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 마스킹 산화막(268)의 노출 부분 및 제3 폴리이미드막(267)의 노출 부분을 순차적으로 제거하여 금 도금 박막(266)의 상부 일부 표면이 노출되도록 한다. 상기 제3 폴리이미드막(267)의 노출 부분 제거를 위한 식각 공정은 O2플라즈마 또는 O2/CF4플라즈마 분위기에서 수행한다. O2플라즈마 또는 O2/CF4플라즈마 분위기에서의 식각 공정을 수행하고 나면, 제3 폴리이미드막(267)의 노출 부분이 제거되어 금 도금 박막(266)의 일부 표면이 노출될 뿐만 아니라, 포토레지스트막 패턴 또한 제거되므로, 별도의 포토레지스트막 패턴 제거 단계가 불필요해진다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 원칩형 박막 인덕터에 의하면, 동일한 반도체 기판 위에서 집적 회로와 박막 인덕터가 수직 방향으로 배치된 구조를 가짐으로써 박막 인덕터를 요구하는 소형 시스템 전체 크기의 소형화 및 경량화를 용이하게 달성할 수 있다는 이점을 제공한다. 또한 본 발명에 따른 원칩형 박막 인덕터의 제조 방법에 의하면, 별도의 제조 공정으로 집적 회로 및 박막 인덕터를 제조하지 않고, 집적 회로 제조 후에 연속적으로 박막 인덕터를 제조함으로써 제조 공정상의 효율을 크게 증가시킨다는 이점도 또한 제공한다.
Claims (4)
- 제1 도전형의 제1 웰 영역 및 제2 도전형의 제2 웰 영역을 갖는 반도체 기판;상기 제1 웰 영역 상에 형성된 제2 도전형의 채널을 갖는 제1 모스 트랜지스터;상기 제2 웰 영역 상에 형성된 제1 도전형의 채널을 갖는 제2 모스 트랜지스터;상기 제1 및 제2 모스 트랜지스터의 불순물 영역들과 전기적으로 연결되도록 형성된 금속막 패턴들;상기 금속막 패턴들을 덮으면서 상호 분리시키는 보호 절연막;상기 보호 절연막의 일부 표면 위에 형성된 NiFe 하부 코아막 패턴;상기 보호 절연막 및 NiFe 하부 코아막 패턴 위의 제1 폴리이미드막;상기 제1 폴리이미드막 위에서 상기 금속막 패턴들과 컨택되도록 형성된 Cu 금속 코일막;상기 제1 폴리이미드막 및 Cu 금속 코일막 위의 제2 폴리이미드막;상기 제2 폴리이미드막의 일부 표면 위에 형성된 NiFe 상부 코아막 패턴; 및상기 제2 폴리이미드막 및 NiFe 상부 코아막 패턴위의 제3 폴리이미드막을 포함하는 것을 특징으로 하는 원칩형 박막 인덕터.
- 제1항에 있어서,상기 Cu 금속 코일막 하부의 시드 금속층 및 상기 Cu 금속 코일막 상부의 금 도금 박막을 더 구비하는 것을 특징으로 하는 원칩형 박막 인덕터.
- 반도체 기판 위에 제1 도전형의 채널을 갖는 제1 모스 트랜지스터 및 제2 도전형의 채널을 갖는 제2 모스 트랜지스터를 형성하는 단계;상기 제1 모스 트랜지스터 및 제2 모스 트랜지스터를 덮는 층간 절연막을 형성하는 단계;상기 층간 절연막을 관통하여 상기 제1 및 제2 모스 트랜지스터의 불순물 영역들과 전기적으로 연결되는 금속막 패턴을 형성하는 단계;상기 층간 절연막 및 금속막 패턴 위에 보호 절연막을 형성하는 단계;상기 보호 절연막 위에 하부 코아막 패턴을 형성하는 단계;상기 보호 절연막 및 하부 코아막 패턴 위에 제1 폴리이미드막을 형성하는 단계;상기 제1 폴리이미드막 및 보호 절연막을 패터닝하여 상기 금속막 패턴의 일부 표면을 노출시키는 단계;상기 제1 폴리이미드막, 보호 절연막 및 금속막 패턴의 노출 표면 위에 시드 금속층을 형성하는 단계;상기 제1 폴리이미드막 위에서 상기 시드 금속층의 일부를 노출시키는 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴을 이용하여 상기 시드 금속층 위에 코일 형태의 금속 코일막을 형성하는 단계;상기 마스크막 패턴 및 마스크막 패턴 하부의 시드 금속층을 제거하는 단계:상기 제1 폴리이미드막 및 금속 코일막 위에 제2 폴리이미드막을 형성하는 단계;상기 제2 폴리이미드막 위에 상부 코아막 패턴을 형성하는 단계;상기 제2 폴리이미드막 및 상부 코아막 패턴 위에 제3 폴리이미드막 및 마스킹 산화막을 순차적으로 형성하는 단계; 및상기 마스킹 산화막, 제3 폴리이미드막 및 제2 폴리이미드막을 순차적으로 패터닝하여 상기 금속 코일막의 일부 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 원칩형 박막 인덕터의 제조 방법.
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