JP2000031335A - 半導体パッケージ用部材及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細なスルーホール加工が可能で、信頼性の
高いスルーホール導通が得られるとともに、高密度配線
を可能とする。 【解決手段】 充填スルーホールの周辺部分となる層間
絶縁層４を電着ポリイミドを用いてパターニングする第
１の工程と、充填スルーホールとなる部分をメッキによ
り充填形状にする第２の工程と、層間絶縁層４及び充填
スルーホールを含む平面に対して回路形成する第３の工
程と、ランド形状の外側端子１１をエッチングによって
形成する第４の工程を経て半導体パッケージ用部材を製
造する。微細で且つ信頼性の優れたスルーホール導通を
有したものであり、且つ高密度配線が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フレキシブル基板
を有するエリアタイプの半導体パッケージ用部材及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体技術の進歩に伴って、小型
化、高密度化及び低価格化を追究した様々なパッケージ
が開発されている。特に、最近ではノートブックパソコ
ン、デジタルビデオカメラ、携帯電話などポータブルユ
ースの機器の普及が進み、システムサイドからもパッケ
ージ及びボード実装技術に対して小型化、軽量化の要求
が強まっている。このため、従来から使用されてきたＱ
ＦＰ( Quad Flat Package ）のようなパッケージにおい
てもリードピッチの狭小化などの努力がなされている
が、現在では極小のパッケージであるチップサイズパッ
ケージが種々提案され、実用に供されようとしている。

【０００３】パッケージ技術の展開を概観すると、パッ
ケージ形態としては、パッケージの４辺にリードを配置
したペリフェラルアレイタイプとエリアアレイタイプに
分類することができ、またこれらはピンインサーション
タイプとサーフェイスマウントタイプに分類することが
できる。その中で、ペリフェラルアレイタイプに分類さ
れるＤＩＰ( Dual-Inline Package ）についてその発展
経過をみると、まずピンインサーションタイプからサー
フェイスマウントタイプへと変化し、その後次第に実装
密度を上げながら構造を変化させ、現在ではＬＯＣ（ L
ead on Chip ）が大量にメモリー用に使用されている。
最近ではこの構造をもとにＬＯＣタイプのＣＳＰも考案
されている。また、ピン数の増加に対しては、パッケー
ジ４辺にピンを配置したＱＦＰが使用されていて、必要
に応じて放熱板を設けたり、グランドプレーンを導入し
た種々の形態が提案されている。

【０００４】一方、多ピン化において原理的に有利なエ
リアアレイタイプのＰＧＡ（ Pin Grid Array ）におい
ても同様なサーフェイスマウント化及び高機能化、小型
化が進行した。この場合の特徴は、ピンに代わって安価
なボールを使用したＢＧＡ（Ball Grid Array）が開発
されたこと、及び材料のセラミックからプラスティック
への変化である。この場合もまた徹底的な小型化の追究
の結果、ＴＣＰ（ Tape Carrier Package ）技術の応用
であるμＢＧＡやフリップチップを最小にパッケージン
グしたＣＳＰが提案されている。

【０００５】

【発明が解決しようとする課題】上記のように、ＱＦ
Ｐ、ＢＧＡの延長線上に位置付けられるＣＳＰは、大幅
に小型化した外形サイズを実現するために極めて微細な
配線加工を必要とする。μＢＧＡをはじめとするＣｕポ
リイミドタイプは、現在使用されているＣＳＰの中では
エッチング加工によって最も微細加工を達成しているも
のであるが、μＢＧＡはエッチング加工であるがために
その微細化には限界があり、この先さらなる多ピン化、
小型化を求められた場合、現状以上の微細化は困難であ
る。そして、μＢＧＡに限らず、現在のＣＳＰの殆どが
パッケージ化された後に半導体素子の外部電極を半田ボ
ール等で作製しなければならず、工程面で大きな課題と
なっていた。さらに、小型化が進むパッケージと増加す
るピン数の関係から、外部電極がより一層小型化し、半
田ボールの径は半田ボール搭載が極めて困難になるまで
縮小し、半導体パッケージとしての微細加工性に大きな
制約となっていた。

【０００６】

【課題を解決するための手段】上記の問題点を解決する
ために、本発明は、層間絶縁層に電着ポリイミドを使用
し、電着法によって層間絶縁層を形成することでスルー
ホールの形状を決定することとしている。これにより、
微細なスルーホール加工が可能で、信頼性の高いスルー
ホール導通が得られ、高密度配線が可能となる。

【０００７】

【発明の実施の形態】本発明の半導体パッケージ用部材
は、半導体素子の端子と電気的に接続するための内部電
極と、該内部電極と一体的に連結して外部回路と電気的
接続を行うための外部端子と、該外部端子と内部電極を
電気的に接続する充填スルーホールとを具備し、充填ス
ルーホールの周辺の層間絶縁層が電着ポリイミドからな
り、層間絶縁層及び充填スルーホールを含む平面に回路
が形成され、充填スルーホールが外部端子に一体的に連
結して外部端子がランド形状をなしていることを特徴と
する。

【０００８】上記構成の半導体パッケージ用部材は、充
填スルーホールの周辺部分となる層間絶縁層を電着ポリ
イミドを用いてパターニングする第１の工程と、充填ス
ルーホールとなる部分をメッキにより充填形状にする第
２の工程と、層間絶縁層及び充填スルーホールを含む平
面に対して回路形成する第３の工程と、ランド形状の外
部端子をエッチングによって形成する第４の工程を含む
手順により作製されるものである。

【０００９】本発明では、パッケージ用部材を製造する
ために必要な仮基材としての銅箔を用意する。この銅箔
としては、電解銅箔が好ましいが、圧延銅箔でもよい。

【００１０】第１の工程では、まず、銅箔の片面にレジ
スト膜を形成し、フォトリソグラフィー法によりそのレ
ジスト膜をパターニングして層間絶縁層を形成するため
の凹部を形成し、その凹部を充填する形で電着ポリイミ
ドからなる層間絶縁層を電着により成膜する。なお、銅
箔にはその反対面が加工されないようにするためバッキ
ングシートをラミネートしておく。そして、電着ポリイ
ミドの電着を終えた後、レジスト膜を剥離することで、
銅箔の上に電着ポリイミドからなる層間絶縁層をパター
ン状に形成する。

【００１１】第２の工程では、銅箔における層間絶縁層
を形成した面側に、電解銅メッキを行って充填スルーホ
ールとなる部分を充填形状にする。この電解銅メッキ条
件は、膜厚、浴組成及び濃度を含めて特に限定されな
い。

【００１２】第３の工程では、まず、層間絶縁層と充填
スルーホールを含む平面に対し無電解銅メッキを行って
導体化する。バッキングシートがある側の面も同時に導
体化されるため、新しいバッキングシートをラミネート
し直す。そして、回路形成に際しては、必要な解像度に
合わせて選択したレジストをコーティングし、フォトリ
ソグラフィー法により所定の回路デザインを形成する。
このように回路製版が完成したところで、電解銅メッキ
法にて回路形成を行い、所定の剥離液を使用してレジス
トを除去し、配線部以外の化学銅メッキ層を、硫酸、過
酸化水素を主成分とするエッチング液を用いて除去す
る。

【００１３】第４の工程では、まず、回路形成側と反対
側のバッキングシートを剥離し、回路形成側にバッキン
グシートをラミネートする。そして、必要な解像度を満
たしたレジストを外部端子側にコーティングし、フォト
リソグラフィー法により充填スルーホール部分のパター
ニングを行ってから、パターニング部分以外の銅箔をエ
ッチングしてランド状の外部端子を形成し、最後にバッ
キングシートを除去する。

【００１４】この後の工程として、内部配線保護膜及び
外部配線保護膜の形成、内部電極接続用表面処理及び外
部端子接続用表面処理が必要となる。保護膜としては、
目的によって感光性ポリイミドをはじめとする感光性永
久絶縁膜を用いてもよいし、或いは有機物保護膜を設け
ずに配線全面にニッケル層や金層を設けてもよい。ま
た、表面処理に関しても、電極表面にニッケル層や金層
を設けてもよいし、接続機能を満たしていれば他の処理
でもよい。

【００１５】本発明は、エリアアレイタイプの樹脂封止
型半導体装置用の半導体パッケージ用部材であり、ラン
ド状の接続用外部端子を有した片面回路フレキシブル基
板であって、半導体素子との接続がワイヤボンディング
接続及びフリップチップ接続に対応でき、従来の類似の
半導体パッケージより著しい微細化が可能で、且つ優れ
た回路及びそれに対応できる外部端子の形成が可能であ
る。

【００１６】

【実施例】以下、本発明の半導体パッケージ用部材を製
造する具体例を挙げて実施例を説明する。説明には図１
〜図４の工程図を参照する。

【００１７】まず、厚みが０．０１８ｍｍの電解銅箔に
所定の前処理を施した後、図１（ａ）に示すように電解
銅箔１の片面にレジスト膜２を形成した。具体的には、
フォトレジストとしてネガ型の液体レジスト（ＪＳＲ製
「ＴＨＢ３７」）を用い、電解銅箔１の片面に均一に塗
布した。次いで、所定のパターンが形成されたマスクを
介して高圧水銀灯でレジスト膜２を露光した後、所定の
現像液で現像して、図１（ｂ）に示すようにパターニン
グされたレジスト膜２を形成した。

【００１８】次いで、図１（ｃ）に示すように、電解銅
箔１のレジストパターニング面と反対側にバッキングシ
ート３をラミネートした。続いて、図１（ｄ）に示すよ
うにレジスト膜２の凹部に電着法により厚さ２５μｍで
層間絶縁層４を成膜させた後、所定の乾燥を行ってか
ら、所定の剥離液を用いてレジスト膜２を除去し、図１
（ｅ）に示すように、電着ポリイミドからなる層間絶縁
層４をパターン状に形成した。この層間絶縁層４には硬
化処理を施した。

【００１９】続いて、図２に示すように、電解銅箔１に
おける層間絶縁層４を形成した面側に電解銅メッキを施
し、層間絶縁層４と同じ膜厚（２５μｍ）まで銅メッキ
層５を形成した。電解銅メッキは、硫酸銅五水和物濃度
７０ｇ／ｌ、硫酸濃度２００ｇ／ｌ、塩化物濃度６０ｐ
ｐｍの浴組成に光沢剤（奥野製薬株式会社製「トップル
チナ」）を加えて液温３０℃で行った。この段階でキャ
リアとなる層間絶縁層４の間に充填スルーホールが形成
された状態となった。

【００２０】続く図３の工程では、層間絶縁層及び充填
スルーホールを含む平面に回路を形成するが、それに先
立って、図３（ａ）に示すように、無電解メッキ液（上
村工業製「スルカップ」）を用いて、層間絶縁層４及び
充填スルーホールがある側の全面に化学銅メッキ層６を
形成して導体化した。ここで、バッキングシートがある
側の面も同時に導体化されてしまうため、無電解メッキ
後に新しいバッキングシートをラミネートし直した。

【００２１】回路形成は次のようにして行った。まず、
ポジ型ノボラックレジスト（東京応化製「ＡＲ−９０
０」）をロールコーターで塗布して図３（ｂ）に示す如
くレジスト膜７を形成してから、所定のマスクを介して
の露光を行って現像し、図３（ｃ）に示すように所定の
回路デザインを形成した。次いで、電解銅メッキ法によ
り図３（ｄ）に示す如く銅メッキ層８からなる回路を形
成した。そして、所定の剥離液を使用して図３（ｅ）に
示すようにレジスト膜７の除去を行ってから、図３
（ｆ）に示すように配線部以外の化学銅メッキ層６を、
硫酸、過酸化水素を主成分とするエッチング液にてフラ
ッシュエッチングを行って除去した。

【００２２】図４に示す工程では、ランド形状の外部端
子をエッチングによって形成するが、まず、図４（ａ）
に示すように回路形成側と反対側のバッキングシート３
を剥離し、図４（ｂ）に示すように回路形成側にバッキ
ングシート９をラミネートする。次に、銅箔１の反対面
にフォトレジストとしてネガ型の液体レジスト（ＪＳＲ
製「ＴＨＢ３７」）を均一に塗布して、図４（ｃ）に示
すようにレジスト膜１０を形成した。次いで、所定のパ
ターンが形成されたマスクを介して高圧水銀灯でレジス
ト膜１０を露光した後、所定の現像液で現像して、図４
（ｄ）に示すように充填スルーホール部に対応する部分
をパターニングし、硬膜処理、洗浄処理を行った。続い
て、図４（ｅ）に示すように、パターニング部以外の銅
箔１をアンモニア系アルカリエッチング液にてエッチン
グしてランド状の外部端子１１を形成し、最後に図４
（ｆ）に示すようにバッキングシートを除去して半導体
パッケージ用部材の作製を完了した。

【００２３】

【発明の効果】以上説明したように、本発明の半導体パ
ッケージ用部材は、微細で且つ信頼性の優れたスルーホ
ール導通を有したものであり、且つ高密度配線が可能で
ある。しかも，その製造方法は、比較的容易であり、且
つ量産に適している。

【図面の簡単な説明】

【図１】充填スルーホールの周辺部分となる層間絶縁層
を電着ポリイミドを用いてパターニングする手順の工程
図である。

【図２】充填スルーホールとなる部分をメッキにより充
填形状にする手順の工程図である。

【図３】層間絶縁層及び充填スルーホールを含む平面に
対して回路形成した状態を示す説明図である。

【図４】ランド形状の外部端子をエッチングによって形
成する手順の工程図である。

【符号の説明】

１ 電解銅箔 ２ レジスト膜 ３ バッキングシート ４ 層間絶縁層 ５ 電解銅メッキ層 ６ 化学銅メッキ層 ７ レジスト膜 ８ 電解銅メッキ層 ９ バッキングシート １０ レジスト膜 １１ 外部端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体素子の端子と電気的に接続するた
   めの内部電極と、該内部電極と一体的に連結して外部回
   路と電気的接続を行うための外部端子と、該外部端子と
   内部電極を電気的に接続する充填スルーホールとを具備
   し、充填スルーホールの周辺の層間絶縁層が電着ポリイ
   ミドからなり、層間絶縁層及び充填スルーホールを含む
   平面に回路が形成され、充填スルーホールが外部端子に
   一体的に連結して外部端子がランド形状をなしているこ
   とを特徴とする半導体パッケージ用部材。
2. 【請求項２】 請求項１に記載の半導体パッケージ用部
   材の製造方法であって、充填スルーホールの周辺部分と
   なる層間絶縁層を電着ポリイミドを用いてパターニング
   する第１の工程と、充填スルーホールとなる部分をメッ
   キにより充填形状にする第２の工程と、層間絶縁層及び
   充填スルーホールを含む平面に対して回路形成する第３
   の工程と、ランド形状の外部端子をエッチングによって
   形成する第４の工程を含むことを特徴とする半導体パッ
   ケージ用部材の製造方法。