JP3362545B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、パッドに導通するバン
プを任意の位置に形成した半導体装置の製造方法に関す
る。 【０００２】 【従来の技術】近年、半導体素子はその高密度・高集積
化・高速化が益々進み、これに伴ってこれら半導体素子
を回路基板上に高密度に実装する要求が強まっている。
半導体素子を回路基板上に実装するには、従来、半導体
素子をセラミックスまたはプラスチックで外部環境から
保護し、端子を出すことによって実装する方法が知られ
ている。また、高密度化をさらに進めるため、近年では
ＢＧＡパッケージが注目を集め、さらにはチップ（半導
体素子）上にバンプを形成し、これをフェースダウンで
回路基板に接続するフリップチップの実用化検討も活発
になされている。 【０００３】ところで、究極的な高密度実装を考えた場
合、現在のところフリップチップが最も有望であるとさ
れている。このようなフリップチップ実装を可能にする
ためには、半導体素子上に形成されているＡｌパッドの
上に、回路基板との電気的接続部となるバンプを何らか
の方法で形成しなければならない。バンプの形成方法と
しては、蒸着法、めっき法、スタッドバンプ法が従来か
ら知られているが、中でもめっき法が最も一般的とされ
ている。 【０００４】このようなめっき法によるバンプ形成の一
例を、図５を参照して説明する。まず、図５（a）に示
すように半導体素子１のＡｌパッド２上に、蒸着法によ
り該半導体素子１およびＡｌパッド２の上面全体を覆っ
てバリヤメタル層３を形成する。次に、前記バリヤメタ
ル層３の全面にめっきレジスト層４を形成し、公知のリ
ソグラフイー技術、エッチング技術によって図５（ｂ）
に示すようにＡｌパッド２の直上部のみを開口させる。 【０００５】次いで、半導体素子１のＡｌパッド２側の
面を電解液中に浸漬し通電することにより、図５（ｃ）
に示すように前記Ａｌパッド２の直上部にマッシュルー
ム状のはんだバンプ５を形成する。その後、はんだバン
プ５をマスクとして酸等による処理を行い、レジスト層
４、バリヤメタル層３をそれぞれ除去し、さらにフラッ
クスを塗布した後熱処理し、はんだバンプ５を溶融処理
して図５（ｄ）に示すような球状のバンプ５ａにする。 【０００６】また、他のバンプ形成方法のうち蒸着法
は、半導体素子上に金属を蒸著し、この金属層をエッチ
ングしてバンプを形成すべき部位にのみ開口した金属製
マスクを形成し、得られた金属製マスクを用いて再度蒸
著することにより、バンプを形成する方法である。 【０００７】 【発明が解決しようとする課題】ところで、前述したよ
うなフリップチップ実装は、一般に半導体素子と回路基
板との線膨張係数が異なることから、動作による発熱の
ためはんだバンプに応力が集中し、バンプにクラックが
入いってしまい、最終的には電気的に開放状態、すなわ
ち断線状態となってしまうことが知られている。このよ
うな熱ストレスによる応力は、例えば工業調査会による
「高信頼性マイクロソルダリング技術（Ｐ２７５）」等
に示されるように、Coffin-Masonの式に従うことが一般
に知られており、このような知見を通して、バンプを介
しての導通状態を維持させるべく、さまざまな延命のた
めの施策が検討されている。例えば、バンプ高さを高く
することが、バンプを介した導通状態維持についての、
寿命延命対策として有望であることが分かっている。 【０００８】ところが、ＡＳＩＣ（Application Specif
ic Integrated Circuit ）などのように高密度・高集積
化が求められる半導体素子では、出力端子数が多くＡｌ
パッド間の間隔が狭くなっており、一方前記しためっき
法では、バンプ５（５ａ）の高さが電極間隔（Ａｌパッ
ド２、２間の間隔）に制限されている。すなわち、この
制限を越えて球状のバンプ５ａの高さを高く形成しよう
とすると、マッシュルーム状のはんだバンプ５の形成時
に該バンプ５、５間が連続してしまい、電極間（Ａｌパ
ッド２、２間）が電気的に短絡してバンプ５ａの形成が
困難になってしまうからである。例えば、Ａｌパッド
２、２の間隔が１５０μｍであり、現実的なレジスト厚
さを４０μｍとした場合、得られるバンプ５ａの高さは
７０μｍ程度が限界となっているのである。したがっ
て、このような従来のめっき法では、Ａｌパッド間の間
隔の狭い半導体素子上にはバンプを形成することができ
ないのである。 【０００９】また、前記蒸着法では、バンプ形成のため
の蒸着時に、蒸着処理に伴って金属製マスクが温度上昇
することにより該金属製マスクが反ってしまい、結果と
してバンプの形成位置精度が悪くなるといった不都合が
あり、前記めっき法と同様に狭いピッチのバンプ形成に
は適さないのである。 【００１０】また、線膨張係数差による熱ストレスを緩
和する施策として、バンプを千鳥状に配列し、バンプに
かかる応力の集中を分散させることが知られている（例
えば曽我ら著、電子情報通信学会論文誌 C vol.J70-C
No.12 pp.1575-1582 1987年12月）。しかし、この場合
には、Ａｌパッドを予め千鳥状に配列させておくことか
ら、同一出力端子数で考えると、縦横に略等間隔でＡｌ
パッドを配列させた場合に比べ、レイアウト上半導体素
子の面積を大きくしなければならず、コスト・高密度化
という点で不満がある。 【００１１】いずれにせよ、従来のフリップチップ実装
技術では、高信頼性を得るための施策が十分になされて
いないのである。一方、半導体素子を実装するための回
路基板にあっても、その加工精度上、電極端子部の間隔
の限界が１５０μｍ程度とされており、このような理由
からも、従来のフリップチップ実装技術では、そのバン
プ間の間隔を狭くできないのである。 【００１２】しかして、半導体素子におけるＡｌパッド
間間隔は現在１００μｍを下回るところまでファインピ
ッチ化されていることから、これに対応してバンプ間の
間隔も狭くし、フリップチップ化による利点である高密
度化を十分に図りたいとの要求がある。しかし、現状で
は前述した理由により、その要求に応えられないのであ
る。さらに、現状では高密度化に対応して回路基板もそ
の電極端子部の間隔を限界近くまで狭くしていることか
ら、実装時において半導体素子との位置合わせ等を厳密
な精度で行わなくてはならず、そのためこれに対応でき
る高精度の設備が必要となり、したがってコストアップ
を招く結果になっている。 【００１３】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、半導体素子と回路基板と
の線膨張係数の差に起因する不都合を解消して十分な信
頼性を確保するとともに、フリップチップ化による高密
度化の効果を十分発揮でき、しかもコストアップを抑制
することができる半導体装置とその製造方法を提供する
ことにある。 【００１４】 【課題を解決するための手段】本発明の半導体装置の製
造方法では、パッドを有する半導体素子上に第一の層間
絶縁層を形成し、かつ該第一の層間絶縁層の、前記パッ
ドの直上部を開口して該パッドを露出させる第一工程
と、前記第一の層間絶縁層上に、前記パッドから前記バ
ンプ形成位置まで延びる配線部のネガパターンをレジス
ト層で形成した後、全面にバリヤメタル層を形成し、そ
の後前記ネガパターンを溶解処理することにより、前記
ネガパターンと同時に前記ネガパターン上に形成されて
いる前記バリヤメタル層を除去して、残った前記バリヤ
メタル層で前記パッドより半導体素子上のバンプ形成位
置まで延びたパターンの配線部を形成する第二工程と、
前記配線部を覆って前記第一の層間絶縁層上に第二の層
間絶縁層を形成し、かつ該第二の層間絶縁層の、前記バ
ンプ形成位置の直上部を開口して前記配線部を露出させ
る第三工程と、前記半導体素子の、第二の層間絶縁層を
形成した側の面に導電層を形成する第四工程と、前記導
電層上にめっきレジスト層を形成し、かつ前記バンプ形
成位置の直上部を開口して前記導電層を露出させる第五
工程と、前記半導体素子のめっきレジスト層側を電解液
中に浸漬し、通電することによって前記バンプ形成位置
の直上部にバンプを形成する第六工程とを有することを
前記課題の解決手段とした。 【００１５】 【作用】本発明の半導体装置の製造方法によれば、パッ
ドに導通する配線部上の、バンプ形成位置の直上部にバ
ンプを形成するので、パッドの位置や間隔に制限される
ことなくバンプを任意の位置でしかも任意の間隔で形成
配置することができ、したがってバンプを任意の高さに
形成することが可能になる。 【００１６】 【実施例】以下、本発明を実施例により詳しく説明す
る。図１（a）は本発明の半導体装置の製造方法により
製造される半導体装置の一実施例を示す図であり、図１
（a）において符号１０は半導体装置、１１は半導体素
子である。半導体素子１１は、平面視略正方形状の公知
のもので、その一方の面には、回路基板（図示略）と電
気的・機械的に接続するための多数のパッド１２…が所
定の間隔で形成配置されている。また、この半導体素子
１１上には、前記パッド１２…を除く位置に第一の層間
絶縁層１３が形成されている。この第一の層間絶縁層１
３は、無機系または有機系の絶縁物からなるもので、後
述するように半導体素子１１と配線部との間の電気的影
響を排除するためのものである。なお、この第一の層間
絶縁層１３は、前記パッド１２と略同一の厚みに形成さ
れたものとなっている。 【００１７】パッド１２…および第一の層間絶縁層１３
の上には、個々のパッド１２上から第一の層間絶縁層１
３の所定位置に延びる配線部１４が多数形成されてい
る。これら配線部１４…は、それぞれ一つのパッド１２
上に設けられてこれに導通するとともに、その先端部が
予め設定されたバンプ形成位置にまで延びて形成された
もので、例えばＡｕ／Ｃｕ／Ｔｉ等で構成された積層金
属配線により形成されたものである。また、このような
配線部１４…および第一の層間絶縁層１３の上には、第
二の層間絶縁層１５が形成されている。この第二の層間
絶縁層１５は、第一の層間絶縁層１３と同様に無機系ま
たは有機系の絶縁物からなるもので、配線部１４の損傷
を防ぐためのためのものである。 【００１８】この第二の層間絶縁層１５には、そのバン
プ形成位置と対応する箇所にそれぞれ、前記配線部１４
の上面の一部を露出させる開口部１６が形成されてお
り、これら開口部１６…内の、露出した配線部１４の上
面には、それぞれ導電層１７を介して球状のバンプ１８
が形成されている。導電層１７は、後述するようにバン
プ１８の形成のために設けられたものであり、Ｃｕ、Ａ
ｕ等の金属で形成されたものである。バンプ１８は、半
導体素子１１を回路基板に電気的・機械的に接続するた
めの突起物である。なお、バンプ１８については、通
常、共晶はんだ、高融点はんだ等のはんだによって形成
されるが、例えばＮｉ、Ｃｕ等の金属で形成したもので
もよく、さらには、これら金属で形成した後、その表面
に貴金属めっきしたものでもよい。 【００１９】また、このようなバンプ１８は、図１
（ｂ）に示すように半導体素子１１におけるパッド形成
面上の周辺部にて、三列で整列配置されたものとなって
いる。この三列で配置された多数のバンプ１８…のうち
の、最外部の一列、すなわち前記パッド形成面の周辺側
にあるバンプ１８ａ…は、半導体素子１０のパッド１２
…のうち、信号ピンとなるパッドに導通するよう形成さ
れたものであり、また内側の二列にあるバンプ１８ｂ…
は、半導体素子１０のパッド１２…のうち、電源ピンと
なるパッドに導通するよう形成されたものである。ここ
で、半導体素子１１に形成されたパッド１２…は、図１
（ｂ）中に図示していないものの、半導体素子１１の周
辺部にのみ形成されており、したがって前記バンプ１８
…のうち内側に配置されたバンプ１８ｂ…は、周辺部に
形成されたパッド１２に配線部１４を介して接続された
ものとなっている。 【００２０】なお、バンプ１８の配置については、半導
体素子の構成、すなわちその形状やピン数などによって
適宜変更可能であり、例えば図１（ｃ）に示すような配
置にしてもよい。ここで、図１（ｃ）に示したバンプ１
８の配置にあっても、その周辺側の一列が信号ピンとな
るパッドに導通するよう形成され、内側の二列が電源ピ
ンとなるパッドに導通するよう形成されている。 【００２１】このような構成の半導体装置１０にあって
は、予め設定した所定位置にバンプ１８を、パッド１２
に配線部１４を介して導通した状態で形成したので、該
バンプ１８が、パッド１２の位置やその間隔に制限され
ることなく形成されたものとなり、したがってその高さ
や間隔が予め設定された仕様に応じて支障なく形成され
たものとなる。また、半導体素子１１上に第一の層間絶
縁層１３を形成したことから、バンプ１８等から放出さ
れるα線により、半導体素子１１がソフトエラーを起こ
すことを防止することができ、また半導体素子１１上に
形成される構成要素との線膨張係数の差によって生じ
る、半導体素子１１上のパッド１２の損傷を防ぐことが
でき、さらにバンプ１８の下部に加えられるストレスを
緩和することができる。したがって、この半導体装置１
０は、半導体素子１１を保護してそのデバイス特性を長
期に亘って維持することができる。 【００２２】さらに、信号ピンとなるパッド１２に導通
するバンプ１８を周辺側に、電源ピンとなるパッド１２
に導通するバンプ１８をその内側に形成配置したので、
これを回路基板に実装すれば、配線数が多くしたがって
回路基板からさらに引き出すための配線が複雑になる信
号配線を、回路基板の周辺部に周中させることができ、
一方電源配線を、回路基板の内側に一本配設するだけで
よくなる。したがって、回路基板の配線を容易にするこ
とができるとともに、回路基板に実装された後の装置
の、コンピューター等への搭載を容易にすることができ
る。 【００２３】なお、図１（ｂ）、（ｃ）に示した例で
は、バンプ１８のうち周辺側の一列を信号ピンとなるパ
ッドに導通させ、他の列のものを電源ピンとなるパッド
に導通させたが、設計上、例えば周辺側の二列を信号ピ
ンに導通させ、残りを電源ピンに導通させてもよいのは
もちろんであり、また、内側に位置するバンプ１８のう
ち任意のものを、いわゆるダミーのバンプとして放熱用
にしてもよい。 【００２４】次に、このような半導体装置１０の製造方
法を、請求項３記載の製造方法に基づいて説明する。ま
ず、図２（a）に示すように、Ａｌ等からなるパッド１
２を有した半導体素子１１を用意する。なお、図２
（a）においてはパッド１２を一つしか示していないも
のの、半導体素子１１は、前述したように多数のパッド
１２を有しており、これらパッド１２、１２間の間隔
は、この例では１５０μｍとなっている。 【００２５】次に、前記半導体素子１１の、パッド１２
を形成した側の面上に、図２（ｂ）に示すように第一の
層間絶縁層１３を形成し、さらに該第一の層間絶縁層１
３の、前記パッド１２の直上部を開口して該パッド１２
を露出させる開口部１３ａを形成する。具体的には、例
えば感光性ポリイミド〔商品名；ＵＲ−３１００（東レ
社製）〕を半導体素子１１上にスピンコートして厚さ５
μｍ程度の絶縁層を得、これを１００℃で２分間プリベ
ーク処理して第一の層間絶縁層１３とする。そして、予
め用意した露光マスクを用い、これを通して露光しさら
に現像処理することにより、図２（ｂ）中二点鎖線で示
す部分を除去してパッド１２の上面を露出させる開口部
１３ａを形成する。 【００２６】次いで、図２（ｃ）に示すように前記第一
の層間絶縁層１２上に、パッド１０より半導体素子１１
上のバンプ形成位置まで延びたパターンの配線部１４を
形成する。この配線部１４の形成方法としては、まず、
前記第一の層間絶縁層１３上にレジスト〔商品名；ＯＰ
Ｒ−８００（東京応化社製）〕をスピンコートして厚さ
２μｍ程度に形成し、さらに１００℃で９０秒間プリベ
ーク処理した後、予め用意した露光マスクを用いこれを
通して露光しさらに現像処理することにより、パッド１
２からバンプ形成位置まで延びる配線部のネガパターン
を形成する。次に、前記レジスト層上の全面に、スパッ
ク法等の蒸着法によってＴｉ、Ｃｕ、Ａｕを順に、それ
ぞれ０．１μｍ、０．５μｍ、０．１μｍの厚さとなる
ように堆積し、積層構造のバリヤメタル層を形成する。
その後、半導体素子１１の、バリヤメタル層を形成した
側の面をレジスト剥離液に浸漬し、レジスト層を溶解処
理することによってレジスト層上のバリヤメタル層を同
時に除去し、残ったバリヤメタル層を配線部１４とす
る。 【００２７】次いで、得られた配線部１４を覆って前記
第一の層間絶縁層１３上に、図２（ｄ）に示すように第
二の層間絶縁層１５を形成し、さらに該第二の層間絶縁
層の、前記バンプ形成位置の直上部を開口して前記配線
部１４を露出させる開口部１６を形成する。具体的に
は、例えば感光性ポリイミド〔商品名；ＵＲ−３１００
（東レ社製）〕を第一の層間絶縁層１３上にスピンコー
トして厚さ５μｍ程度の絶縁層を得、これを１００℃で
２分間プリベーク処理して第二の層間絶縁層１５とす
る。そして、予め用意した露光マスクを用い、これを通
して露光しさらに現像処理することにより、内径８０μ
ｍの円状の開口面を有する開口部１６を形成する。 【００２８】次いで、第二の層間絶縁層１５を形成した
側の面に、スパッタ等の蒸着法によってＣｕ、Ａｕの順
に堆積し、図２（ｅ）に示すように厚さ１．０μｍのＣ
ｕ層、厚さ０．１μｍのＡｕ層からなる積層構造の導電
層１７を形成する。ここで、Ａｕ層を設けたのは、Ｃｕ
層の酸化防止膜として機能させるためである。次いで、
図３（a）に示すように、この導電層１７上にめっきレ
ジスト層１９を形成し、さらに前記バンプ形成位置の直
上部、すなわち第二の層間絶縁層１５の開口部１６の直
上部を開口して前記導電層１７を露出させる開口部１９
ａを形成する。具体的には、例えばめっき用レジスト
〔商品名；ＰＭＥＲ ＭＲ−１９（東京応化社製）〕を
スピンコートして厚さ４０μｍ程度のめっきレジスト層
１９を得、前記第二の層間絶縁層１５の処理のときと同
じ露光マスクを用いて露光し、さらに現像処理をするこ
とにより、内径８０μｍの円状にバターニングを行うこ
とによって開口部１６に連通する開口部１９ａを形成す
る。 【００２９】次いで、このようにしてめっきレジスト層
１９を形成した半導体素子１１を、図４に示すような電
解めっき装置２０の電解めっき液２１中に浸漬し、通電
することにより、前記バンプ形成位置の直上部、すなわ
ち図３（ｂ）に示すようにめっきレジスト層１９の開口
部１９ａ内にマッシュルーム状のはんだバンプ５を形成
する。ここで、電解めっき装置２０は公知の構成からな
るものであり、装置本体２０ａ内に電解めっき液２１を
貯留するとともに、該電解めっき液２１中にＰｔ／Ｔｉ
メッシュ電極からなる陽極２２を配設したものである。
陽極２２は電源２３に接続されたものであり、この電源
２３には、カソード電極となるピン（図示略）を有した
カソード給電部２４が接続されている。 【００３０】このような電解めっき装置２０によるバン
プ５の形成方法を説明すると、まず、電解めっき装置２
０の電解めっき液２１に半導体素子１１のめっきレジス
ト層１９側を浸漬させ、さらにこの状態でカソード給電
部２４のピンを半導体素子１１に突き当て、そのめっき
レジスト層１９を突き破って該ピンを半導体素子１１の
導電層１７に導通させる。次いで、電源２３よりカソー
ド給電部２４を介して導電層１７に１．５Ａ／ｄｍ2 の
マイナス電流を流し、さらに電解めっき液〔商品名；Ｌ
Ｄ−５（石原薬品社製）〕２１を電解めっき装置２０に
設けられたポンプ２５で噴射する。そして、この状態で
例えば室温にて３時間かけ、これによりＰｂ：Ｓｎ＝９
５：５のはんだを、めっきレジスト層１９の開口部１９
ａ、第二の層間絶縁層１５の開口部１６内に露出する導
電層１７上にめっきし、高さ１００μｍのマッシュルー
ム状のはんだバンプ５を得る。 【００３１】その後、はんだバンプ５を形成した半導体
素子１１上のめっきレジスト層１９をアセトンで溶解・
除去し、さらにめっきレジスト層１９が除去されること
によって露出した導電層１７を、エッチング液を用いて
除去する。なお、導電層１７のエッチング液としては、
導電層１７を形成するＡｕ層用として、（ＮＨ4 Ｉ＋Ｉ
2 ＋ＣＨ3 ＣＯＯＨ）の混合溶液が用いられ、Ｃｕ層用
として、（ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ＋ＥＤＴＡ）の混合溶
液が用いられる。 【００３２】そして、このようにエッチング処理を行っ
た後、その表面、すなわち第二の層間絶縁層１５上にフ
ラックス〔商品名；ＲＨ−５１６８（日本アルファーメ
タル社製）〕をスピンコートし、さらにホットプレート
上にて３５０℃で３０秒間の熱処理を行い、マッシュル
ーム状のはんだバンプ５を溶融することにより、図１
（a）に示したように高さ１００μｍの球状のバンプ１
８を形成し、半導体装置１０を得る。なお、このような
方法により、図１（ｂ）、（ｃ）に示したバンプ１８の
レイアウトとは別に、５００μｍの間隔にて、１００μ
ｍの高さのバンプをエリア上に２４０個形成することが
できた。 【００３３】このような半導体装置１０の製造方法にあ
っては、パッド１２に導通する配線部１４上の、予め設
定したバンプ形成位置の直上部にバンプ１８を形成する
ので、パッド１２の位置やその間隔に制限されることな
くバンプ１８を任意の位置でしかも任意の間隔で形成配
置することができ、これによりバンプ１８を任意の高さ
に形成することができる。したがって、半導体素子１１
と回路基板との熱膨張係数の差に起因してバンプが熱疲
労を起こすことを抑制し、その寿命を長期化することが
できる。また、バンプ１８…を任意の位置に形成するこ
とができることから、予めバンプ１８、１８間の間隔を
十分広くとっておくことにより、半導体装置１０を回路
基板に実装する際、その位置合わせを容易に行うことが
できる。また、半導体素子１１として従来の構成のもの
をそのまま用い、回路基板へのフリップチップ実装を可
能にすることができる。 【００３４】なお、前記実施例では、第一の層間絶縁層
１３、第二の層間絶縁層１５としてポリイミドからなる
絶縁層を用いたが、例えばこれに代え、ＳｉＮx 等の窒
化膜に代表される無機物を絶縁層として用いてもよく、
その場合には、レジストを用いてリソグラフイー、エッ
チングを行う従来公知の方法により、開口部１３ａ、１
６を形成すればよい。また、バリヤメタル層としてＴｉ
／Ｃｕ／Ａｕを用いたが、例えば最下層金属として、Ｔ
ｉに代えてＣｒを用いてもよい。 【００３５】さらに、前記実施例では、配線部１４の形
成方法として、第一の層間絶縁層１３の上にレジストを
形成し、これに配線部１４のネガパターンを形成した
後、バイヤメタル層を形成し、さらにレジスト層を溶解
除去する方法を採用したが、他に例えば、第一の層間絶
縁層１３およびパッド１２の上にバリヤメタル層を形成
し、さらにレジスト層を形成しこれに露光・現像処理を
行って配線部１４のポジパターンを形成し、次いでバリ
ヤメタル層の不要部分を酸等によってエッチング除去
し、その後レジスト剥離液によってレジスト層を除去
し、配線部１４を形成するといった方法を採用してもよ
い。 【００３６】また、電解めっき装置２０によるマッシュ
ルーム状のバンプ５の形成法として、前記実施例に示し
た方法に代え、以下の方法を採用することもできる。電
解めっき液２１として先に用いたＬＤ−５（商品名；石
原薬品社製）に代えて４０℃に加熱したスルファミンニ
ッケルを用い、これをポンプ２５で噴射するとともに、
前記方法と同様にして電源２３よりカソード給電部２４
を介して導電層１７に１．０Ａ／ｄｍ2 のマイナス電流
を流し、これにより高さ５０μｍのマッシュルーム状の
ニッケルバンプを得る。次いで、電解めっき液２１を亜
硫酸金に代えて再度電解めっきを行うことにより、先に
形成したニッケルバンプの上に厚さ０．１μｍの金めっ
きを行う。このような方法によれば、得られるバンプに
金めっきが施されていることから、耐酸化性に優れたも
のとなり、バンプの寿命をさらに延ばすことができる。 【００３７】 【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、パッドに導通する配線部上の、バンプ形
成位置の直上部にバンプを形成するようにし、これによ
りパッドの位置や間隔に制限されることなくバンプを任
意の位置でしかも任意の間隔で形成配置することができ
るようにしたものであるから、バンプを任意の高さに形
成することができ、したがって半導体素子と回路基板と
の熱膨張係数の差に起因してバンプが熱疲労を起こすこ
とを抑制し、その寿命を長期化することができる。 【００３８】また、バンプを任意の位置に形成すること
ができることから、予めバンプ間の間隔を十分広くとっ
ておくことにより、実装精度を従来のごとく厳しくする
必要がなくなり、したがって回路基板への実装の際、該
回路基板の電極端子部との位置合わせが容易になること
から、高精度の設備を用いることなく十分な信頼性を有
する実装を行うことができ、これにより実装不良を防止
し、コストダウンを図ることができる。 【００３９】さらに、バンプを任意の位置に形成するこ
とができることから、半導体素子のファインピッチ化に
伴いそのパッド間隔が、回路基板の電極端子部間の間隔
に比べより狭小化しても、これに容易に対応して高密度
の実装を可能にすることができる。また、半導体素子と
して従来の構成のものをそのまま用い、回路基板へのフ
リップチップ実装を可能にすることができることから、
高密度実装のため莫大な時間やコストをかけて全く新規
な半導体素子を開発する必要がなく、したがって格段に
低いコストで高密度実装を可能にすることができる。
【図面の簡単な説明】 【図１】本発明の半導体装置の一実施例の概略構成を示
す図であり、（ａ）は要部側断面図、（ｂ）は平面図、
（ｃ）は変形例の平面図である。 【図２】（ａ）〜（ｅ）は本発明の製造方法の一実施例
を工程順に説明するための要部側断面図である。 【図３】（ａ）〜（ｂ）は本発明の製造方法の一実施例
を工程順に説明するための要部側断面図であり、図２に
続く工程を示す図である。 【図４】電解めっき装置の概略構成図である。 【図５】（ａ）〜（ｄ）は従来のはんだバンプの形成法
を工程順に説明するための要部側断面図である。 【符号の説明】 ５ マッシュルーム状のはんだバンプ 1０ 半
導体装置 １１ 半導体素子 １２ パ
ッド １３ 第一の層間絶縁層 １３ａ
開口部 １４ 配線部 １５ 第
二の層間絶縁層 １６ 開口部 １７ 導
電層 １８ バンプ

Claims (1)

  1. (57)【特許請求の範囲】 【請求項１】 パッドを有する半導体素子上に、回路基
    板と電気的・機械的に接続されるバンプを形成する半導
    体装置の製造方法であって、 前記半導体素子上に第一の層間絶縁層を形成し、かつ該
    第一の層間絶縁層の、前記パッドの直上部を開口して該
    パッドを露出させる第一工程と、 前記第一の層間絶縁層上に、前記パッドから前記バンプ
    形成位置まで延びる配線部のネガパターンをレジスト層
    で形成した後、全面にバリヤメタル層を形成し、その後
    前記ネガパターンを溶解処理することにより、前記ネガ
    パターンと同時に前記ネガパターン上に形成されている
    前記バリヤメタル層を除去して、残った前記バリヤメタ
    ル層で前記パッドより半導体素子上のバンプ形成位置ま
    で延びたパターンの配線部を形成する第二工程と、 前記配線部を覆って前記第一の層間絶縁層上に第二の層
    間絶縁層を形成し、かつ該第二の層間絶縁層の、前記バ
    ンプ形成位置の直上部を開口して前記配線部を露出させ
    る第三工程と、 前記半導体素子の、第二の層間絶縁層を形成した側の面
    に導電層を形成する第四工程と、 前記導電層上にめっきレジスト層を形成し、かつ前記バ
    ンプ形成位置の直上部を開口して前記導電層を露出させ
    る第五工程と、 前記半導体素子のめっきレジスト層側を電解液中に浸漬
    し、通電することによって前記バンプ形成位置の直上部
    にバンプを形成する第六工程と、 を有することを特徴とする半導体装置の製造方法。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6741085B1 (en) 1993-11-16 2004-05-25 Formfactor, Inc. Contact carriers (tiles) for populating larger substrates with spring contacts
US6690185B1 (en) 1997-01-15 2004-02-10 Formfactor, Inc. Large contactor with multiple, aligned contactor units
TW448524B (en) 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
US6215184B1 (en) * 1998-02-19 2001-04-10 Texas Instruments Incorporated Optimized circuit design layout for high performance ball grid array packages
JP3335575B2 (ja) 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
US6317333B1 (en) * 1997-08-28 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Package construction of semiconductor device
US6169022B1 (en) * 1997-10-13 2001-01-02 Fujitsu Limited Method of forming projection electrodes
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
AU4726397A (en) * 1997-10-30 1999-05-24 Hitachi Limited Semiconductor device and method for manufacturing the same
JP3654485B2 (ja) * 1997-12-26 2005-06-02 富士通株式会社 半導体装置の製造方法
WO1999036957A1 (fr) * 1998-01-19 1999-07-22 Citizen Watch Co., Ltd. Boitier de semiconducteur
JP3715816B2 (ja) * 1999-02-18 2005-11-16 ローム株式会社 半導体チップ
JP3727172B2 (ja) * 1998-06-09 2005-12-14 沖電気工業株式会社 半導体装置
US6162718A (en) * 1998-09-04 2000-12-19 Advanced Micro Devices High speed bump plating/forming
JP2000100814A (ja) 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP4564113B2 (ja) * 1998-11-30 2010-10-20 株式会社東芝 微粒子膜形成方法
JP3577419B2 (ja) * 1998-12-17 2004-10-13 新光電気工業株式会社 半導体装置およびその製造方法
US6831294B1 (en) 1999-01-22 2004-12-14 Renesas Technology Corp. Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes
TW444288B (en) * 1999-01-27 2001-07-01 Shinko Electric Ind Co Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device
US6251694B1 (en) * 1999-05-26 2001-06-26 United Microelectronics Corp. Method of testing and packaging a semiconductor chip
US7215131B1 (en) 1999-06-07 2007-05-08 Formfactor, Inc. Segmented contactor
US6150729A (en) * 1999-07-01 2000-11-21 Lsi Logic Corporation Routing density enhancement for semiconductor BGA packages and printed wiring boards
JP3610262B2 (ja) * 1999-07-22 2005-01-12 新光電気工業株式会社 多層回路基板及び半導体装置
JP2010192928A (ja) * 1999-08-12 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US6483190B1 (en) * 1999-10-20 2002-11-19 Fujitsu Limited Semiconductor chip element, semiconductor chip element mounting structure, semiconductor chip element mounting device and mounting method
US6365973B1 (en) * 1999-12-07 2002-04-02 Intel Corporation Filled solder
EP1139413B1 (en) * 2000-03-24 2005-03-16 Texas Instruments Incorporated Wire bonding process
JP2001339047A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2007335888A (ja) * 2000-12-18 2007-12-27 Renesas Technology Corp 半導体集積回路装置
TW577152B (en) 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
US6445069B1 (en) * 2001-01-22 2002-09-03 Flip Chip Technologies, L.L.C. Electroless Ni/Pd/Au metallization structure for copper interconnect substrate and method therefor
US6605525B2 (en) * 2001-05-01 2003-08-12 Industrial Technologies Research Institute Method for forming a wafer level package incorporating a multiplicity of elastomeric blocks and package formed
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
JP3534717B2 (ja) * 2001-05-28 2004-06-07 シャープ株式会社 半導体装置の製造方法
KR100412133B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법
KR100567225B1 (ko) * 2001-07-10 2006-04-04 삼성전자주식회사 칩 패드가 셀 영역 위에 형성된 집적회로 칩과 그 제조방법 및 멀티 칩 패키지
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
SG122743A1 (en) 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
TW536765B (en) * 2001-10-19 2003-06-11 Acer Labs Inc Chip package structure for array type bounding pad
JP4154219B2 (ja) * 2001-12-25 2008-09-24 キヤノン株式会社 湿式ガス処理方法
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
JP2003243538A (ja) 2002-02-12 2003-08-29 Hitachi Ltd 半導体集積回路装置
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
US6975035B2 (en) 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US20040036170A1 (en) 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
US7498666B2 (en) * 2004-09-27 2009-03-03 Nokia Corporation Stacked integrated circuit
KR100642643B1 (ko) * 2005-03-18 2006-11-10 삼성전자주식회사 내부회로의 전원/접지선들과 직접 접속되는 재배치된전원/접지선들을 갖는 반도체 칩들 및 그 제조방법들
JP4726679B2 (ja) * 2006-03-31 2011-07-20 ルネサスエレクトロニクス株式会社 半導体試験方法および半導体装置
US8592977B2 (en) * 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same
US7749885B2 (en) * 2006-12-15 2010-07-06 Micron Technology, Inc. Semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers
JP2010062170A (ja) * 2008-09-01 2010-03-18 Casio Comput Co Ltd 半導体装置およびその製造方法
JP5285385B2 (ja) * 2008-10-15 2013-09-11 株式会社フジクラ 積層配線基板の製造方法
TWI429039B (zh) * 2010-10-21 2014-03-01 Via Tech Inc 積體電路晶片封裝及實體層介面排列
CN102110666B (zh) * 2010-11-23 2012-12-12 威盛电子股份有限公司 集成电路芯片封装及实体层介面排列
JP2012129570A (ja) * 2012-04-03 2012-07-05 Megica Corp チップの製造方法
KR102357937B1 (ko) 2015-08-26 2022-02-04 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102372349B1 (ko) 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4087314A (en) * 1976-09-13 1978-05-02 Motorola, Inc. Bonding pedestals for semiconductor devices
JPS62150728A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd テ−プキヤリアおよびそれを用いた半導体装置
JPS6378555A (ja) * 1986-09-20 1988-04-08 Fujitsu Ltd 半導体装置
US5066831A (en) * 1987-10-23 1991-11-19 Honeywell Inc. Universal semiconductor chip package
US5220199A (en) * 1988-09-13 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
US4994902A (en) * 1988-11-30 1991-02-19 Hitachi, Ltd. Semiconductor devices and electronic system incorporating them
US5036163A (en) * 1989-10-13 1991-07-30 Honeywell Inc. Universal semiconductor chip package
US5216280A (en) * 1989-12-02 1993-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads at periphery of semiconductor chip
JPH03250628A (ja) * 1990-02-28 1991-11-08 Hitachi Ltd 半導体装置
JPH04346231A (ja) * 1991-05-23 1992-12-02 Canon Inc 半導体装置の製造方法
KR940704114A (ko) * 1991-12-18 1994-12-12 마이클 레비스 필드 프로그래머블 게이트 어레이용 확장 구조(extended architecture for field programmable gate array)
US5281684A (en) * 1992-04-30 1994-01-25 Motorola, Inc. Solder bumping of integrated circuit die
KR960016007B1 (ko) * 1993-02-08 1996-11-25 삼성전자 주식회사 반도체 칩 범프의 제조방법
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
KR960004093B1 (ko) * 1993-03-17 1996-03-26 금성일렉트론주식회사 반도체소자의 범프형성방법
US5442852A (en) * 1993-10-26 1995-08-22 Pacific Microelectronics Corporation Method of fabricating solder ball array
US5490040A (en) * 1993-12-22 1996-02-06 International Business Machines Corporation Surface mount chip package having an array of solder ball contacts arranged in a circle and conductive pin contacts arranged outside the circular array
US5641988A (en) * 1993-12-22 1997-06-24 Vlsi Technology, Inc. Multi-layered, integrated circuit package having reduced parasitic noise characteristics
US5506756A (en) * 1994-01-25 1996-04-09 Intel Corporation Tape BGA package die-up/die down
JP3238011B2 (ja) * 1994-07-27 2001-12-10 株式会社東芝 半導体装置
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
US5534465A (en) * 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US5903058A (en) * 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application

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Publication number Publication date
KR960035835A (ko) 1996-10-28
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