KR100412133B1 - 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 웨이퍼 상태에서 제조되는 웨이퍼 레벨 칩 크기 패키지(wafer level chip scale package) 및 그 제조 방법에 관해 개시한다.
개시된 본 발명의 웨이퍼 레벨 칩크기 패키지 구조는 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩과, 반도체 칩 상에 칩패드를 노출시키는 개구부 및 연장된 일부위에 볼랜드를 가지도록 형성된 배선과, 개구부를 덮어 칩패드 및 배선과 전기적으로 연결되는 도전층과, 배선을 덮되, 볼랜드를 노출시키는 몰딩체와, 볼랜드에 안착되는 도전성 볼을 포함한다.

Description

웨이퍼 레벨 칩크기 패키지 및 그의 제조방법{wafer level chip scale package and method of fabricating the same}
본 발명은 패키지(package) 및 그 제조방법에 관한 것으로, 보다 상세하게는 웨이퍼 상태에서 제조되는 웨이퍼 레벨 칩 크기 패키지(wafer level chip scale package) 및 그 제조 방법에 관한 것이다.
일반적으로 널리 알려진 바와 같이, 웨이퍼의 박막 성장 기법에 의해 제조된 칩(chip)을 웨이퍼로부터 절단(sawing)분리한 다음, 분리된 칩을 실드(shield)나 몰딩(molding)으로 외부의 습기나 불순물로부터 보호되고 또한 외부회로와의 접속을 위한 리드를 부착한 패키지 형태로 상품화된다.
이러한 패키지 중 대부분의 공간을 칩이 차지하는 정도의 크기로 몰딩되는 칩크기의 패키지는 그 자체가 단일한 미소 소자(micro device)로 상품화되어 회로기판에 있어서의 실장밀도를 높이고 응용 주문형 집적회로(ASIC:Application Specific IC)등 각종 집적회로에서의 집적도를 높이는 데 유용하다.
도 1은 종래의 웨이퍼 레벨 칩크기 패키지의 일실시예를 나타내는 단면도이다.
종래의 웨이퍼 레벨 칩크기 패키지는, 도 1에 도시된 바와 같이, 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩(100)과, 반도체 칩(100) 상에 칩패드(102)와 연결되며, 연장된 일부위에 볼랜드(미도시)를 갖는 금속배선과, 금속배선의 일부위에 형성된 UBM과, 외부환경으로부터 상기 결과물을 보호하기 위한 절연체와, 볼랜드에 안착되는 도전성 볼로 구성되어 있다.
이러한 종래의 웨이퍼 레벨 칩크기 패키지의 제조방법은, 도 1에 도시된 바와 같이, 먼저 웨이퍼 상태의 반도체 칩(100) 상에 산화실리콘을 화학기상증착한 다음, 칩패드(102)가 노출되도록 패턴 식각하여 제 1절연막(106)을 형성한다.
상기 웨이퍼 상태의 반도체 칩(100)은 칩패드(102) 및 칩패드들 사이에 보호막(104)이 형성되어 있다.
이 후, 제 1절연막(106) 상에 티타늄(Ti) 또는 바나듐(V) 등의 금속을 스퍼터링법에 의해 증착한 다음, 칩패드(102)가 노출되도록 패턴 식각하여 제 1배선(108)을 형성한다.
그 다음, 제 1절연막(106)의 일장된 일부분을 노출시키도록 패턴 식각하여 제 2절연막(110)을 형성한다.
이어서, 제 2절연막(110) 상에 티타늄(Ti) 또는 바나듐(V) 등의 금속을 스퍼터링법에 의해 증착한 다음, 상기 제 2절연막의 노출된 부위를 덮도록 선택적으로 식각하여 제 2배선(112)을 형성한다.
이때, 상기 제 2배선(112)은 상기 제 1배선(108)을 통해 칩패드(102)와 전기적으로 연결되며, 이 후의 도전성 볼이 안착되는 볼랜드가 된다.
이어서, 제 2배선(112) 상에 도전성 볼(120)을 안착시킨 다음, 상기 도전성볼(120)을 기판(140)에 실장하여 패키지 제조를 완료한다.
그러나, 종래기술에서는 도전성 볼을 기판에 실장할 경우, 기판의 열팽창계수가 약 18ppm이고 반도체 칩의 열팽창계수가 약 3∼4ppm로, 상기 열팽창계수의 차이로 인해 도전성 볼과 접한 기판 및 웨이퍼의 계면에 크랙이 발생되었다.
또한, 종래기술에서는 제 1, 제 2배선 형성을 위한 금속 스퍼터링 공정이 2회 수반되므로, 패키지 제조 공정이 복잡해진 문제점이 있었다.
이에, 본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출된 것으로, 배선 형성을 위한 금속 스퍼터링 공정 수를 줄이어 패키지 제조를 단순화시킬 수 있는 웨이퍼 레벨 칩크기 패키지 구조 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 크랙 발생을 방지하여 제품의 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 칩크기 패키지 구조 및 그의 제조방법을 제공함에 있다.
도 1은 종래의 웨이퍼 레벨 칩크기 패키지의 일실시예를 나타내는 단면도,
도 2는 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 단면도.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 제조공정도.
도 4 및 도 5는 본 발명의 일 실시예에 따른 배선의 제작 과정을 도시한 도면.
도 6은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 단면도.
<도면의 주요부분에 대한 부호의 설명>
200. 반도체 칩 202. 칩패드
203. 금속링 204. 보호층
206. 도전층 208. Cu금속막
209. 배선 210. 볼랜드
212. 트레이스 214. 개구부
215. 솔더 216. 도전층
220. 도전성 볼 230. 몰딩체
240. 기판 250. 솔더주입장치
상기 목적을 달성하기 위한 본 발명에 따른 웨이퍼 레벨 칩크기 패키지 구조는, 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩과, 반도체 칩 상에 칩패드를 노출시키는 개구부 및 연장된 일부위에 볼랜드를 가지도록 형성된 배선과, 개구부를 덮어 칩패드 및 배선과 전기적으로 연결되는 도전층과, 배선을 덮되, 볼랜드를 노출시키는 몰딩체와, 볼랜드에 안착되는 도전성 볼을 포함하는 것을 특징으로 한다.
또한, 상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 제조방법은, 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩을 제공하는 단계와, 반도체 칩 상에 칩패드를 노출시키는 개구부를 가진 배선을 형성하는 단계와, 배선을 하프 에칭하여 볼랜드를 형성하는 단계와, 개구부를 덮어 칩패드 및 배선과 전기적으로 연결되는 도전층을 형성하는 단계와, 배선을 덮되, 볼랜드를 노출시키는 몰딩체를 형성하는 단계와, 볼랜드에 도전성 볼을 안착시키는 단계를 구비한 것을 특징으로 한다.
그리고, 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 제조방법은 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩을 제공하는 단계와, 반도체 칩 상에 칩패드를 노출시키는 개구부을 가진 배선을 형성하는 단계와, 배선을 식각하여 볼랜드를 형성하는 단계와, 개구부를 덮어 칩패드 및 배선과 전기적으로 연결되는 도전층을 형성하는 단계와, 배선을 덮되, 볼랜드를 노출시키는 몰딩체를 형성하는 단계와, 기판 상에 볼랜드를 실장하는 단계를 구비한 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 단면도이고, 도 4 및 도 5는 본 발명의 일 실시예에 따른 배선 제작과정을 도시한 도면이다.
본 발명의 일 실시예에 따른 웨이퍼 레벨 칩크기 패키지는, 도 2에 도시된 바와 같이, 다수의 칩패드(202)가 형성된 웨이퍼 상태의 반도체 칩(200)과, 반도체칩(200) 상에 칩패드(202)를 노출시키도록 형성된 접착층(206)과, 접착층(206) 상에 칩패드(202)를 노출시키는 개구부(214) 및 연장된 일부위에 볼랜드(210)를 갖도록 형성된 배선(209)과, 개구부(214)를 덮어 칩패드(202) 및 배선(209)과 전기적으로 연결되는 도전층(216)과, 상기 결과물을 덮되, 볼랜드(210)를 노출시키는 몰딩체(230)와, 볼랜드(210)에 안착되는 도전성 볼(220)으로 구성된다.
여기에서, 상기 배선(209)은, 도 4 및 도 5에 도시된 바와 같이, 칩패드(202)를 노출시키는 개구부(214)와, 개구부(214)를 링형상으로 애워싸는 금속링(metal ring)(203)과, 연장된 일부위에 형성된 볼랜드(210)와, 금속링(203)과 볼랜드(210)를 연결시키는 트레이스(212)로 이루어진다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 제조공정도이다.
상기 구성을 갖는 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 제조방법은, 도 3a에 도시된 바와 같이, 웨이퍼 상태의 반도체 칩(200) 상에 칩패드(202)를 노출시키도록 패터닝된 접착층(206)을 저온의 열압착방식으로 부착시킨다. 이때, 상기 접착층(206)으로는 폴리이미드(polyimide)계열의 수지가 이용된다.
또한, 웨이퍼 상태의 반도체 칩(200)에는 다수의 칩패드(202) 및 칩패드(202)들 사이의 부분을 덮는 절연층(204)이 형성되어져 있다.
그 다음, 접착층(206) 상에 Cu금속막(208)을 부착한다.
이어서, 도 3b 및 도 4에 도시된 바와 같이, Cu금속막(208)을 선택적으로 식각하여 칩패드(202)를 노출시키는 개구부(214)을 형성한다.
상기 접착층(208)은 저온 압착방식에 의해 형성되므로, 배선 형성용 Cu금속막(208)은 열에 의한 수축 등의 영향을 받지 않는다.
이 후, 도 3c에 도시된 바와 같이, Cu금속막을 선택적으로 하프 에칭(half etching)하여 배선(209)을 형성한다.
상기 배선(209)에는, 도 5에 도시된 바와 같이, 이후의 공정을 거쳐서 형성될 도전성 볼이 안착되는 볼랜드(210)와, 칩패드(202)를 애워싸는 금속링(203)과, 금속링(203)과 볼랜드(210)를 연결시키는 메탈 트레이스(212)가 각각 패터닝된다.
이어서, 도 3d에 도시된 바와 같이, 솔더주입장치(250)를 이용하여 개구부(214)에 솔더(215)를 채워 솔더층(214)을 형성한다.
그 다음, 도 3e에 도시된 바와 같이, 상기 솔더층을 리플로우하여 칩패드(202)와 배선(209)을 연결시키는 도전층(216)을 형성한다.
이 후, 도 3f에 도시된 바와 같이, 배선(209) 및 도전층(216)을 포함하여 상기 결과물을 덮도록 액상 봉지재를 스핀 코팅한 다음, 볼랜드(210)를 노출시키도록 패턴 식각하여 몰딩체(230)을 형성한다. 상기 몰딩체(230)는 볼랜드(210)와 이웃한 볼랜드 사이의 부분이 평탄한 형상을 갖는다.
이어서, 볼랜드(210)에 솔더 볼 등의 도전성 볼(220)을 안착시킨 다음, 도 3g에 도시된 바와 같이, 상기 도전성 볼(220)을 기판(240)에 실장하여 패키지 제조를 완료한다.
이때, 도전성 볼(220)과 기판(240) 사이에 솔더 페이스트(238)을 개재시키어부착력을 강화시킬 뿐만 아니라, 패키지의 두께를 조절할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 단면도이다.
한편, 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지는, 도 6에 도시된 바와 같이, 다수의 칩패드(302)가 형성된 웨이퍼 상태의 반도체 칩(300)과, 반도체 칩(300) 상에 칩패드(302)를 노출시키도록 형성된 접착층(306)과, 접착층(306) 상에 칩패드(302)를 노출시키는 개구부(314) 및 연장된 일부위에 볼랜드(310)를 갖도록 형성된 배선(309)과, 개구부(314)를 덮어 칩패드(302) 및 배선(309)과 전기적으로 연결되는 도전층(316)과, 상기 결과물을 덮되, 볼랜드(310)를 노출시키며, 볼랜드(310)와 볼랜드 사이의 부분이 볼록한 형상을 갖는 몰딩체(330)와, 볼랜드(310)에 안착되는 도전성 볼(320)과, 기판(340)과 도전성 볼(320) 사이에 개재된 도금층(338)으로 구성된다.
상기 구성을 갖는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 제조방법은 몰딩체(330)를 스핀코팅한 다음, 볼랜드(310)와 볼랜드 사이의 부분이 볼록한 형상을 갖도록 패턴 식각하여 형성하고, 도금층(338)을 기판(340)과 도전성 볼(320) 사이에 형성하는 것을 제외하고는 본 발명의 일 실시예와 동일하다.
상기 몰딩체는 볼랜드(310) 사이의 공간이 볼록해지도록 몰딩물질을 스핀코팅 및 돗팅처리를 순차적으로 진행하여 형성한다.
본 발명의 다른 실시예에서는 기판(340)과 도전성 볼(320) 사이에 솔더 페이스트(미도시)를 개재시킴으로써, 기판과(340) 도전성 볼(320)간의 부착력을 강화시킬 뿐만 아니라 패키지 두께를 조절할 수도 있다.
도 7은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 단면도이다.
본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지는, 도 7에 도시된 바와 같이, 다수의 칩패드(402)가 형성된 웨이퍼 상태의 반도체 칩(400)과, 반도체 칩(400) 상에 칩패드(402)를 노출시키도록 형성된 접착층(406)과, 접착층(406) 상에 칩패드(402)를 노출시키는 개구부(414) 및 연장된 일부위에 볼랜드(410)를 갖도록 형성된 배선(409)과, 개구부(414)를 덮어 칩패드(402) 및 배선(409)과 전기적으로 연결되는 도전층(416)과, 상기 결과물을 덮되, 볼랜드(410)를 노출시키는 몰딩체(430)와, 볼랜드(410)가 안착되는 기판(440)과, 볼랜드(410)와 기판(440) 사이에 개재되는 솔더 페이스트(438)로 구성된다.
상기 구성을 갖는 본 발명의 또다른 실시예에 따른 웨이퍼 레벨 칩크기 패키지의 제조방법은 도전성 볼을 사용하지 않고 볼랜드(410)를 직접 기판(440)에 실장하고, 솔더 페이스트(438)를 볼랜드(410)와 기판(440) 사이에 개재시키는 것을 제외하고는 본 발명의 일실시예 및 다른 실시예와 동일하다.
또한, 상기 볼랜드(410)는 도금처리된 것이다.
이상에서와 같이, 본 발명은 기판 상에 접착층을 개재시키어 배선 형성용 Cu금속막을 부착함으로써 배선의 두께 제어가 용이하며, 별도의 스퍼터링 공정이 필요없어 패키지 제조 공정이 단순화되고, 또한 접착층의 두께를 두껍게 하여 솔더조인트의 신뢰성을 확보할 수 있다.
그리고 본 발명은 접착층을 저온 압착방식으로 형성하므로, 배선용 Cu금속막이 열에 의해 수축되는 현상이 방지된다.
또한, 본 발명에서는 기판과 도전성 볼 사이에 솔더 페이스트를 개재시키고 Cu금속막을 충분히 두껍게 형성 가능하므로, 크랙 발생이 방지된다.
그리고 본 발명에서는 칩패드와 연결되는 도전층을 솔더젯팅 방식으로 형성함으로써, 높은 전기특성을 확보할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (29)

  1. 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩과,
    상기 반도체 칩 상에 상기 칩패드를 노출시키는 개구부 및 연장된 일부위에 볼랜드를 가지도록 형성되며, 상기 개구부를 에워싸는 금속링 및 상기 금속링과 상기 볼랜드를 연결시키는 트레이스가 일체로 이루어진 배선과,
    상기 반도체 칩과 상기 배선 사이에 개재되는 접착층과,
    상기 개구부를 덮어 상기 칩패드 및 상기 배선과 전기적으로 연결되는 도전층과,
    상기 배선 및 도전층을 덮되, 상기 볼랜드를 노출시키는 몰딩체와,
    상기 볼랜드에 안착되는 도전성 볼과,
    상기 도전성 볼이 실장되는 기판을 포함한 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  2. 제 1항에 있어서, 상기 접착층의 재질은 폴리이미드 계열의 수지인 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  3. 삭제
  4. 제 1항에 있어서, 상기 도전층의 재질은 솔더인 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  5. 제 1항에 있어서, 상기 기판과 상기 도전성 볼 사이에 개재되는 도금층을 더 추가하는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  6. 제 1항에 있어서, 상기 기판과 상기 도전성 볼 사이에 개재되는 솔더 페이스트가 더 추가된 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  7. 제 1항에 있어서, 상기 몰딩체는 상기 볼랜드들 사이의 공간이 평탄한 형상을 갖는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  8. 제 1항에 있어서, 상기 몰딩체는 상기 볼랜드들 사이의 공간이 볼록한 형상을 갖는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  9. 제 1항에 있어서, 상기 도전성 볼은 솔더 볼인 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  10. 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩과,
    상기 반도체 칩 상에 상기 칩패드를 노출시키는 개구부 및 연장된 일부위에 볼랜드를 가지도록 형성되며, 상기 개구부를 에워싸는 금속링 및 상기 금속링과 상기 볼랜드를 연결시키는 트레이스가 일체로 이루어진 배선과,
    상기 반도체 칩과 상기 배선 사이에 개재된 접착층과,
    상기 개구부를 덮어 상기 칩패드 및 상기 배선과 전기적으로 연결된 도전층과,
    상기 배선 및 도전층을 덮되, 상기 볼랜드를 노출시키는 몰딩체와,
    상기 볼랜드가 실장되는 기판과,
    상기 볼랜드와 상기 기판 사이에 개재된 솔더 페이스트를 포함한 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지.
  11. 제 10항에 있어서, 상기 접착층의 재질은 폴리이미드 계열의 수지인 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  12. 삭제
  13. 제 10항에 있어서, 상기 도전층의 재질은 솔더인 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  14. 제 10항에 있어서, 상기 몰딩체는 상기 볼랜드들 사이의 공간이 평탄한 형상을 갖는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  15. 제 10항에 있어서, 상기 도전성 볼은 솔더 볼인 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  16. 제 10항에 있어서, 상기 볼랜드는 도금처리된 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지 구조.
  17. 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩을 제공하는 단계와,
    상기 반도체 칩 상에 접착층을 개재시키어 상기 칩패드를 노출시키는 개구부 및 하프 에칭된 볼랜드를 가지며, 상기 개구부를 에워싸는 금속링 및 상기 금속링과 상기 볼랜드를 연결시키는 트레이스가 일체로 형성된 배선을 형성하는 단계와,
    상기 개구부를 덮어 상기 칩패드 및 상기 배선과 전기적으로 연결되는 도전층을 형성하는 단계와,
    상기 결과물을 덮되, 상기 볼랜드를 노출시키는 몰딩체를 형성하는 단계와,
    상기 볼랜드 상에 솔더 페이스트를 도포하여 도전성 볼을 안착시키는 단계와,
    상기 도전성 볼을 기판 상에 실장하는 단계를 구비한 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  18. 삭제
  19. 제 17항에 있어서, 상기 접착층의 재질은 폴리이미드 계열의 수지인 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  20. 제 17항에 있어서, 상기 볼랜드는 도금처리한 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  21. 제 17항에 있어서, 상기 도전층은 상기 개구부에 솔더를 젯팅방식으로 채워 형성하는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  22. 제 17항에 있어서, 상기 몰딩체는 스핀코팅 방식으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  23. 제 17항에 있어서, 상기 몰딩체는 상기 볼랜드 사이의 공간이 볼록해지도록 몰딩물질을 스핀코팅 및 돗팅처리를 순차적으로 진행하여 형성하는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  24. 다수의 칩패드가 형성된 웨이퍼 상태의 반도체 칩을 제공하는 단계와,
    상기 반도체 칩 상에 접착층을 개재시키어 상기 칩패드를 노출시키는 개구부를 가진 배선을 형성하는 단계와,
    상기 배선을 하프 에칭하여 볼랜드를 형성함과 동시에 상기 개구부를 에워싸는 금속링 및 상기 금속링과 상기 볼랜드를 연결시키는 트레이스를 일체로 형성하는 단계와,
    상기 개구부를 덮어 상기 칩패드 및 상기 배선과 전기적으로 연결되는 도전층을 형성하는 단계와,
    상기 결과물을 덮되, 상기 볼랜드를 노출시키는 몰딩체를 형성하는 단계와,
    기판 상에 솔더 페이스트를 개재시키어 상기 볼랜드를 실장하는 단계와,
    상기 볼랜드를 기판 상에 실장하는 단계를 구비한 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  25. 제 24항에 있어서, 상기 접착층의 재질은 폴리이미드 계열의 수지인 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  26. 제 24항에 있어서, 상기 볼랜드를 도금처리하는 단계를 더 추가한 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  27. 제 24항에 있어서, 상기 도전층은 상기 개구부에 솔더를 젯팅방식으로 채워 형성하는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  28. 제 24항에 있어서, 상기 몰딩체는 몰딩물질을 스핀코팅 처리하여 형성하는것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
  29. 제 24항에 있어서, 상기 몰딩체는 상기 볼랜드 사이의 공간이 평탄해지도록 몰딩물질을 스핀코팅 처리하여 형성하는 것을 특징으로 하는 웨이퍼 레벨 칩크기 패키지의 제조방법.
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