JP2000286283A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000286283A JP2000286283A JP8999999A JP8999999A JP2000286283A JP 2000286283 A JP2000286283 A JP 2000286283A JP 8999999 A JP8999999 A JP 8999999A JP 8999999 A JP8999999 A JP 8999999A JP 2000286283 A JP2000286283 A JP 2000286283A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】実装を行う接続用電極を形成する工程で、半
導体チップ上に接続用電極を再配置配線するためのパタ
ーン形成、実装時にかかる応力を緩和するための応力
緩和層の形成、接続用電極を形成する工程、を容易に
行い低コストの接続用電極を形成する。 【解決手段】絶縁膜を全面に形成した後電極パッド部
を露出させ、実装のための再配置配線電極用金属層を
全面に形成させ、再配置配線電極用金属層のうち、接
続用電極取り出し部を除く再配置配線電極パターンとな
る部分の上にのみ絶縁膜を形成し、接続用電極を形成
するした後、再配置配線電極パターン以外の不要な再
配置配線電極用金属層を除去する。この際との絶縁
膜を同一材料で作成する。を無電解または電解めっき
によるＮｉ・Ａｕ・Ｃｕの組み合わせで形成する。
導体チップ上に接続用電極を再配置配線するためのパタ
ーン形成、実装時にかかる応力を緩和するための応力
緩和層の形成、接続用電極を形成する工程、を容易に
行い低コストの接続用電極を形成する。 【解決手段】絶縁膜を全面に形成した後電極パッド部
を露出させ、実装のための再配置配線電極用金属層を
全面に形成させ、再配置配線電極用金属層のうち、接
続用電極取り出し部を除く再配置配線電極パターンとな
る部分の上にのみ絶縁膜を形成し、接続用電極を形成
するした後、再配置配線電極パターン以外の不要な再
配置配線電極用金属層を除去する。この際との絶縁
膜を同一材料で作成する。を無電解または電解めっき
によるＮｉ・Ａｕ・Ｃｕの組み合わせで形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に半導体装置を実装するための電極の製造方法に
関する。
法、特に半導体装置を実装するための電極の製造方法に
関する。
【０００２】
【従来の技術】急速な半導体技術の進歩により、半導体
チップの高性能化と、同時にチップサイズの小型化が図
られてきた。しかしながら、一方でチップ自体の小型化
により、それをパッケージ化し、実装する技術が困難と
なってきており、また実装コストの大幅な増加の原因に
もなっている。昨今急速に普及してきたパッケージ方法
にウェハーレベルＣＳＰがあるが、これは半導体チップ
の能動面上に一定の間隔で接続用電極（通常ははんだボ
ールなどで形成される）を再配置配線して形成するもの
で、チップと同じサイズで、実装面積を増加させずに基
板への実装が可能となる高密度実装の方式である。図３
に半導体装置に形成した接続用端子の概観を示す。半導
体チップを形成した半導体装置１上に、接続用電極６が
一定の間隔で形成されている。
チップの高性能化と、同時にチップサイズの小型化が図
られてきた。しかしながら、一方でチップ自体の小型化
により、それをパッケージ化し、実装する技術が困難と
なってきており、また実装コストの大幅な増加の原因に
もなっている。昨今急速に普及してきたパッケージ方法
にウェハーレベルＣＳＰがあるが、これは半導体チップ
の能動面上に一定の間隔で接続用電極（通常ははんだボ
ールなどで形成される）を再配置配線して形成するもの
で、チップと同じサイズで、実装面積を増加させずに基
板への実装が可能となる高密度実装の方式である。図３
に半導体装置に形成した接続用端子の概観を示す。半導
体チップを形成した半導体装置１上に、接続用電極６が
一定の間隔で形成されている。
【０００３】また、図４は、半導体チップを形成した半
導体装置１が接続用電極６を介して、基板８に実装され
た状態を示した図である。半導体チップと同じサイズの
実装面積で実装可能な、非常に小型の半導体装置を作成
することができる。
導体装置１が接続用電極６を介して、基板８に実装され
た状態を示した図である。半導体チップと同じサイズの
実装面積で実装可能な、非常に小型の半導体装置を作成
することができる。
【０００４】
【発明が解決しようとする課題】これら半導体チップを
実装するための接続用電極を形成するためには、半導
体チップ上に接続用電極を再配置配線するためのパター
ン形成、実装時にかかる応力を緩和するための応力緩
和層の形成、接続用電極を形成する工程の大きく分け
て３つの工程からなる。一般的にその製造方法を推定す
るに、プロセスが長く、特にフォト工程が複数回必要で
あることは必須である。図５に再配置配線製造工程（推
定）の一例を示す。この方法ではフォト工程は少なくと
も３回（５−ｂ、５−ｄ、５−ｆ）必要であり、いずれ
もエッチング材料や目的が異なるため、３回ともレジス
ト材料やエッチャントを変える必要が生じる。図５にお
いて、半導体装置１上に応力緩和層２を形成し、Ａｌパ
ッド部３を穴あけする工程（５−ａ、５−ｂ）。その上
に電極を再配置配線するための電極金属（４−ａ）を形
成し、フォトレジスト９を用いて再配置配線電極パター
ン（４−ｂ）にパターニングする工程（５−ｃ、５−
ｄ、５−ｅ）。さらに接続用電極６を指定位置に形成す
るためのカバーレジスト１０のパターニングと接続用電
極形成の工程（５−ｆ、５−ｇ）。また最後に形成する
接続用電極（はんだボール）自体の強度を出すために、
さらに補強用の樹脂１１を形成することが必要になって
くる（５−ｈ）。以上のように非常に工程が長く、した
がって実装のコストアップは免れない。本発明はこれら
のプロセスを簡略化し、ＣＳＰ実装を行うための接続用
電極を低コストで形成でき、低コストの半導体装置を提
供することにある。
実装するための接続用電極を形成するためには、半導
体チップ上に接続用電極を再配置配線するためのパター
ン形成、実装時にかかる応力を緩和するための応力緩
和層の形成、接続用電極を形成する工程の大きく分け
て３つの工程からなる。一般的にその製造方法を推定す
るに、プロセスが長く、特にフォト工程が複数回必要で
あることは必須である。図５に再配置配線製造工程（推
定）の一例を示す。この方法ではフォト工程は少なくと
も３回（５−ｂ、５−ｄ、５−ｆ）必要であり、いずれ
もエッチング材料や目的が異なるため、３回ともレジス
ト材料やエッチャントを変える必要が生じる。図５にお
いて、半導体装置１上に応力緩和層２を形成し、Ａｌパ
ッド部３を穴あけする工程（５−ａ、５−ｂ）。その上
に電極を再配置配線するための電極金属（４−ａ）を形
成し、フォトレジスト９を用いて再配置配線電極パター
ン（４−ｂ）にパターニングする工程（５−ｃ、５−
ｄ、５−ｅ）。さらに接続用電極６を指定位置に形成す
るためのカバーレジスト１０のパターニングと接続用電
極形成の工程（５−ｆ、５−ｇ）。また最後に形成する
接続用電極（はんだボール）自体の強度を出すために、
さらに補強用の樹脂１１を形成することが必要になって
くる（５−ｈ）。以上のように非常に工程が長く、した
がって実装のコストアップは免れない。本発明はこれら
のプロセスを簡略化し、ＣＳＰ実装を行うための接続用
電極を低コストで形成でき、低コストの半導体装置を提
供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体素子を形成した半導体装置の能動面
に、該半導体装置を基板に実装するための接続用電極を
形成する工程において、半導体装置の能動面上に絶縁膜
を全面に形成した後、半導体装置上に形成されてある電
極パッド部を露出させる第１の工程、その上の全面に実
装のための再配置配線電極用金属層を形成し、さらにそ
の上に絶縁膜を全面に形成する第２の工程、第２の工程
で形成した絶縁膜のうち、再配置配線電極となる所定パ
ターン上の一部でかつ接続用電極を形成するための取り
出し部となる部分、及び再配置配線電極となる所定パタ
ーン以外の部分、を露出させる第３の工程、該接続用電
極取り出し部に接続用電極を形成する第４の工程、第３
の工程で形成した再配置配線電極となる所定パターン上
の絶縁膜、および第４の工程で形成した接続用電極をマ
スクとして、再配置配線電極パターン以外の不要な再配
置配線電極用金属層を除去する第５の工程、からなるこ
とを特徴とする。
造方法は、半導体素子を形成した半導体装置の能動面
に、該半導体装置を基板に実装するための接続用電極を
形成する工程において、半導体装置の能動面上に絶縁膜
を全面に形成した後、半導体装置上に形成されてある電
極パッド部を露出させる第１の工程、その上の全面に実
装のための再配置配線電極用金属層を形成し、さらにそ
の上に絶縁膜を全面に形成する第２の工程、第２の工程
で形成した絶縁膜のうち、再配置配線電極となる所定パ
ターン上の一部でかつ接続用電極を形成するための取り
出し部となる部分、及び再配置配線電極となる所定パタ
ーン以外の部分、を露出させる第３の工程、該接続用電
極取り出し部に接続用電極を形成する第４の工程、第３
の工程で形成した再配置配線電極となる所定パターン上
の絶縁膜、および第４の工程で形成した接続用電極をマ
スクとして、再配置配線電極パターン以外の不要な再配
置配線電極用金属層を除去する第５の工程、からなるこ
とを特徴とする。
【０００６】また本発明の半導体装置の製造方法におい
て、第１の工程で形成する絶縁膜と第３の工程で形成す
る絶縁膜として、同一材料を使用することを特徴とす
る。
て、第１の工程で形成する絶縁膜と第３の工程で形成す
る絶縁膜として、同一材料を使用することを特徴とす
る。
【０００７】また本発明の半導体装置の製造方法におい
て、第３の工程で形成する絶縁膜の膜厚として、第４の
工程で形成する接続用電極の高さの１／２以上１未満で
あることを特徴とする。
て、第３の工程で形成する絶縁膜の膜厚として、第４の
工程で形成する接続用電極の高さの１／２以上１未満で
あることを特徴とする。
【０００８】また本発明の半導体装置の製造方法におい
て、第１の工程で形成する絶縁膜と第３の工程で形成す
る絶縁膜として、同一材料を使用することを特徴とす
る。
て、第１の工程で形成する絶縁膜と第３の工程で形成す
る絶縁膜として、同一材料を使用することを特徴とす
る。
【０００９】また本発明の半導体装置の製造方法におい
て、第１の工程で形成する絶縁膜と第３の工程で形成す
る絶縁膜として、同一材料の感光性ポリイミド樹脂を使
用することを特徴とする。
て、第１の工程で形成する絶縁膜と第３の工程で形成す
る絶縁膜として、同一材料の感光性ポリイミド樹脂を使
用することを特徴とする。
【００１０】また本発明の半導体装置の製造方法におい
て、第３の工程で形成する絶縁膜の膜厚として、第４の
工程で形成する接続用電極の高さの１／２以上１未満で
あることを特徴とする。
て、第３の工程で形成する絶縁膜の膜厚として、第４の
工程で形成する接続用電極の高さの１／２以上１未満で
あることを特徴とする。
【００１１】また本発明の半導体装置の製造方法におい
て、第４の工程で形成する接続用電極として、 Ｎｉま
たはＡｕまたはＣｕを無電解めっき法または無電解めっ
き法と電解めっき法の組み合わせにより形成した、 Ｎ
ｉまたはＡｕまたはＣｕ単体、またはＮｉ−Ａｕの積層
膜、またはＮｉ−Ｃｕの積層膜、またはＮｉ−Ａｕ−Ｃ
ｕの積層膜のうちのいずれかを使用することを特徴とす
る。
て、第４の工程で形成する接続用電極として、 Ｎｉま
たはＡｕまたはＣｕを無電解めっき法または無電解めっ
き法と電解めっき法の組み合わせにより形成した、 Ｎ
ｉまたはＡｕまたはＣｕ単体、またはＮｉ−Ａｕの積層
膜、またはＮｉ−Ｃｕの積層膜、またはＮｉ−Ａｕ−Ｃ
ｕの積層膜のうちのいずれかを使用することを特徴とす
る。
【００１２】また本発明の半導体装置の製造方法におい
て、半導体チップを形成したウェハーの状態で請求項１
の工程を行ってもよい。
て、半導体チップを形成したウェハーの状態で請求項１
の工程を行ってもよい。
【００１３】
【発明の実施の形態】以下、本発明の製造方法を実施の
形態に基づき、詳細に説明する。
形態に基づき、詳細に説明する。
【００１４】＜実施の形態１＞実施の形態１を図１を用
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のポリイミド
（例として株式会社旭化成製パイメル）を２０μｍ塗布
し（１−ａ）、すでにウェハーに形成されたＡｌパッド
３に対応する位置にフォトリソ法によりホールを形成
し、Ａｌパッドを露出させる（１−ｂ）。次にこのウェ
ハー全面に再配置配線電極用金属層４−ａとしてバリヤ
メタルとしてＴａＮをスパッタにより形成し、さらにＣ
ｕを連続してスパッタする（１−ｃ）。さらにその上
に、絶縁膜ｂ（パターニング用マスク兼補強層）５とし
て再度ポリイミド（絶縁膜ａと同じ材料）を１５μｍ塗
布し、再配置配線電極４−ｂとなるパターンの上にのみ
同様の方法で絶縁膜を形成する（１−ｄ）。この際、接
続用電極６を形成する位置にはポリイミドを形成せず、
電極表面が露出している状態にしておく。この状態で接
続用電極６として使用するはんだボールをスクリーン印
刷により所定位置に印刷する（１−ｅ）。最後に１−ｄ
で形成した絶縁膜と１−ｅで形成したはんだボールをマ
スクとして、露出している再配置配線電極用金属層であ
るＣｕとバリヤメタルＴａＮ（再配置配線電極用金属層
不要部７）を連続のウェットエッチング工程により除去
する（１−ｆ）。これにより、図２に示したような再配
置配線電極４と接続用電極６が、半導体装置１上に形成
できる。
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のポリイミド
（例として株式会社旭化成製パイメル）を２０μｍ塗布
し（１−ａ）、すでにウェハーに形成されたＡｌパッド
３に対応する位置にフォトリソ法によりホールを形成
し、Ａｌパッドを露出させる（１−ｂ）。次にこのウェ
ハー全面に再配置配線電極用金属層４−ａとしてバリヤ
メタルとしてＴａＮをスパッタにより形成し、さらにＣ
ｕを連続してスパッタする（１−ｃ）。さらにその上
に、絶縁膜ｂ（パターニング用マスク兼補強層）５とし
て再度ポリイミド（絶縁膜ａと同じ材料）を１５μｍ塗
布し、再配置配線電極４−ｂとなるパターンの上にのみ
同様の方法で絶縁膜を形成する（１−ｄ）。この際、接
続用電極６を形成する位置にはポリイミドを形成せず、
電極表面が露出している状態にしておく。この状態で接
続用電極６として使用するはんだボールをスクリーン印
刷により所定位置に印刷する（１−ｅ）。最後に１−ｄ
で形成した絶縁膜と１−ｅで形成したはんだボールをマ
スクとして、露出している再配置配線電極用金属層であ
るＣｕとバリヤメタルＴａＮ（再配置配線電極用金属層
不要部７）を連続のウェットエッチング工程により除去
する（１−ｆ）。これにより、図２に示したような再配
置配線電極４と接続用電極６が、半導体装置１上に形成
できる。
【００１５】＜実施の形態２＞実施の形態２を図１を用
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のポリイミド
（例として株式会社旭化成製パイメル）を２０μｍ塗布
し（１−ａ）、すでにウェハーに形成されたＡｌパッド
３に対応する位置にフォトリソ法によりホールを形成
し、Ａｌパッドを露出させる（１−ｂ）。次にこのウェ
ハー全面に、再配置配線電極用金属層４−ａとして、無
電解めっき法によりＮｉ−Ａｕ−Ｃｕを連続して形成す
る（１−ｃ）。この際、Ｎｉ層に対してＡｕ層は極端に
薄くて良く、またＣｕもＮｉに比べて薄くて良い。さら
にその上に、絶縁膜ｂ（パターニング用マスク兼補強
層）５として再度ポリイミド（絶縁膜ａと同じ材料）を
１５μｍ塗布し、再配置配線電極４−ｂとなるパターン
の上にのみ同様の方法で絶縁膜を形成する（１−ｄ）。
この際接続用電極６を形成する位置にはポリイミドを形
成せず、電極表面が露出している状態にしておく。この
状態で接続用電極６として使用するはんだボールをスク
リーン印刷により所定位置に印刷する（１−ｅ）。最後
に１−ｄで形成した絶縁膜と１−ｅで形成したはんだボ
ールをマスクとして、露出している再配置配線電極用金
属層不要部７（Ｃｕ・Ａｕ・Ｎｉの三層）を連続のウェ
ットエッチング工程により除去する（１−ｆ）。これに
より、図２に示したような再配置配線電極４と接続用電
極６が、半導体装置１上に形成できる。
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のポリイミド
（例として株式会社旭化成製パイメル）を２０μｍ塗布
し（１−ａ）、すでにウェハーに形成されたＡｌパッド
３に対応する位置にフォトリソ法によりホールを形成
し、Ａｌパッドを露出させる（１−ｂ）。次にこのウェ
ハー全面に、再配置配線電極用金属層４−ａとして、無
電解めっき法によりＮｉ−Ａｕ−Ｃｕを連続して形成す
る（１−ｃ）。この際、Ｎｉ層に対してＡｕ層は極端に
薄くて良く、またＣｕもＮｉに比べて薄くて良い。さら
にその上に、絶縁膜ｂ（パターニング用マスク兼補強
層）５として再度ポリイミド（絶縁膜ａと同じ材料）を
１５μｍ塗布し、再配置配線電極４−ｂとなるパターン
の上にのみ同様の方法で絶縁膜を形成する（１−ｄ）。
この際接続用電極６を形成する位置にはポリイミドを形
成せず、電極表面が露出している状態にしておく。この
状態で接続用電極６として使用するはんだボールをスク
リーン印刷により所定位置に印刷する（１−ｅ）。最後
に１−ｄで形成した絶縁膜と１−ｅで形成したはんだボ
ールをマスクとして、露出している再配置配線電極用金
属層不要部７（Ｃｕ・Ａｕ・Ｎｉの三層）を連続のウェ
ットエッチング工程により除去する（１−ｆ）。これに
より、図２に示したような再配置配線電極４と接続用電
極６が、半導体装置１上に形成できる。
【００１６】＜実施の形態３＞実施の形態３を図１を用
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のＢＣＢ（例と
して株式会社ダウケミカル製サイクロテン）を２０μｍ
塗布し（１−ａ）、すでにウェハーに形成されたＡｌパ
ッド３に対応する位置にフォトリソ法によりホールを形
成し、Ａｌパッドを露出させる（１−ｂ）。次にこのウ
ェハー全面に、再配置配線電極用金属層４−ａとして、
無電解めっき法によりＮｉ−Ｃｕを連続して形成し、続
けて電解めっき法によりさらにＣｕ膜を厚付け形成する
（１−ｃ）。この際無電解めっきによるＣｕ層は薄くて
良い。さらにその上に、絶縁膜ｂ（パターニング用マス
ク兼補強層）５として再度ＢＣＢ（絶縁膜ａと同じ材
料）を１５μｍ塗布し、再配置配線電極４−ｂとなるパ
ターンの上にのみ同様の方法で絶縁膜を形成する（１−
ｄ）。この際接続用電極６を形成する位置にはＢＣＢを
形成せず、電極表面が露出している状態にしておく。こ
の状態で接続用電極６として使用するはんだボールをス
クリーン印刷により所定位置に印刷する（１−ｅ）。最
後に１−ｄで形成した絶縁膜と１−ｅで形成したはんだ
ボールをマスクとして、露出している再配置配線電極用
金属層不要部７（Ｃｕ・ Ｎｉの二層）をウェットエッ
チング工程により除去する（１−ｆ）。これにより、図
２に示したような再配置配線電極４と接続用電極６が、
半導体装置１上に形成できる。
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のＢＣＢ（例と
して株式会社ダウケミカル製サイクロテン）を２０μｍ
塗布し（１−ａ）、すでにウェハーに形成されたＡｌパ
ッド３に対応する位置にフォトリソ法によりホールを形
成し、Ａｌパッドを露出させる（１−ｂ）。次にこのウ
ェハー全面に、再配置配線電極用金属層４−ａとして、
無電解めっき法によりＮｉ−Ｃｕを連続して形成し、続
けて電解めっき法によりさらにＣｕ膜を厚付け形成する
（１−ｃ）。この際無電解めっきによるＣｕ層は薄くて
良い。さらにその上に、絶縁膜ｂ（パターニング用マス
ク兼補強層）５として再度ＢＣＢ（絶縁膜ａと同じ材
料）を１５μｍ塗布し、再配置配線電極４−ｂとなるパ
ターンの上にのみ同様の方法で絶縁膜を形成する（１−
ｄ）。この際接続用電極６を形成する位置にはＢＣＢを
形成せず、電極表面が露出している状態にしておく。こ
の状態で接続用電極６として使用するはんだボールをス
クリーン印刷により所定位置に印刷する（１−ｅ）。最
後に１−ｄで形成した絶縁膜と１−ｅで形成したはんだ
ボールをマスクとして、露出している再配置配線電極用
金属層不要部７（Ｃｕ・ Ｎｉの二層）をウェットエッ
チング工程により除去する（１−ｆ）。これにより、図
２に示したような再配置配線電極４と接続用電極６が、
半導体装置１上に形成できる。
【００１７】＜実施の形態４＞実施の形態４を図１を用
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のポリイミド
（例として株式会社旭化成製パイメル）を２０μｍ塗布
し（１−ａ）、すでにウェハーに形成されたＡｌパッド
３に対応する位置にフォトリソ法によりホールを形成
し、Ａｌパッドを露出させる（１−ｂ）。次にこのウェ
ハー全面にバリヤメタルとしてＴｉＮをスパッタにより
形成し、さらにその上に再配置配線電極用金属層４−ａ
として無電解めっき法によりＣｕを形成し、続けて電解
めっき法によりさらにＣｕ膜を厚付け形成する（１−
ｃ）。この際無電解めっきによるＣｕ層は薄くて良い。
さらにその上に、絶縁膜ｂ（パターニング用マスク兼補
強層）５として再度ポリイミド（絶縁膜ａと同じ材料）
を塗布１５μｍし、再配置配線電極４−ｂとなるパター
ンの上にのみ同様の方法で絶縁膜を形成する（１−
ｄ）。この際、接続用電極６を形成する位置にはポリイ
ミドを形成せず、電極表面が露出している状態にしてお
く。この状態で接続用電極６として使用するはんだボー
ルをスクリーン印刷により所定位置に印刷する（１−
ｅ）。最後に１−ｄで形成した絶縁膜と１−ｅで形成し
たはんだボールをマスクとして、露出している再配置配
線電極用金属層であるＣｕをウェットエッチング工程に
より除去し、つづいてバリヤメタルＴｉＮをドライエッ
チングにより除去する（再配置配線電極用金属層不要部
７）（１−ｆ）。これにより、図２に示したような再配
置配線電極４と接続用電極６が、半導体装置１上に形成
できる。
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のポリイミド
（例として株式会社旭化成製パイメル）を２０μｍ塗布
し（１−ａ）、すでにウェハーに形成されたＡｌパッド
３に対応する位置にフォトリソ法によりホールを形成
し、Ａｌパッドを露出させる（１−ｂ）。次にこのウェ
ハー全面にバリヤメタルとしてＴｉＮをスパッタにより
形成し、さらにその上に再配置配線電極用金属層４−ａ
として無電解めっき法によりＣｕを形成し、続けて電解
めっき法によりさらにＣｕ膜を厚付け形成する（１−
ｃ）。この際無電解めっきによるＣｕ層は薄くて良い。
さらにその上に、絶縁膜ｂ（パターニング用マスク兼補
強層）５として再度ポリイミド（絶縁膜ａと同じ材料）
を塗布１５μｍし、再配置配線電極４−ｂとなるパター
ンの上にのみ同様の方法で絶縁膜を形成する（１−
ｄ）。この際、接続用電極６を形成する位置にはポリイ
ミドを形成せず、電極表面が露出している状態にしてお
く。この状態で接続用電極６として使用するはんだボー
ルをスクリーン印刷により所定位置に印刷する（１−
ｅ）。最後に１−ｄで形成した絶縁膜と１−ｅで形成し
たはんだボールをマスクとして、露出している再配置配
線電極用金属層であるＣｕをウェットエッチング工程に
より除去し、つづいてバリヤメタルＴｉＮをドライエッ
チングにより除去する（再配置配線電極用金属層不要部
７）（１−ｆ）。これにより、図２に示したような再配
置配線電極４と接続用電極６が、半導体装置１上に形成
できる。
【００１８】＜実施の形態５＞実施の形態５を図１を用
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のポリイミド
（例として株式会社旭化成製パイメル）を２０μｍ塗布
し（１−ａ）、すでにウェハーに形成されたＡｌパッド
３に対応する位置にフォトリソ法によりホールを形成
し、Ａｌパッドを露出させる（１−ｂ）。次にこのウェ
ハー全面にバリヤメタルとしてＴｉＮをスパッタにより
形成し、さらにその上に再配置配線電極用金属層４−ａ
として無電解めっき法によりＮｉを形成し、続けて電解
めっき法によりＣｕ膜を形成する（１−ｃ）。この際無
電解めっきによるＮｉ層は薄くて良い。さらにその上
に、絶縁膜ｂ（パターニング用マスク兼補強層）５とし
て再度ポリイミド（絶縁膜ａと同じ材料）を塗布１５μ
ｍし、再配置配線電極４−ｂとなるパターンの上にのみ
同様の方法で絶縁膜を形成する（１−ｄ）。この際、接
続用電極６を形成する位置にはポリイミドを形成せず、
電極表面が露出している状態にしておく。この状態で接
続用電極６として使用するはんだボールをスクリーン印
刷により所定位置に印刷する（１−ｅ）。最後に１−ｄ
で形成した絶縁膜と１−ｅで形成したはんだボールをマ
スクとして、露出している再配置配線電極用金属層であ
るＣｕをウェットエッチング工程により除去し、つづい
てバリヤメタルＴｉＮをドライエッチングにより除去す
る（再配置配線電極用金属層不要部７）（１−ｆ）。こ
れにより、図２に示したような再配置配線電極４と接続
用電極６が、半導体装置１上に形成できる。
いて説明する。半導体素子を形成したウェハー１上に、
絶縁膜ａ（応力緩和層）２として感光性のポリイミド
（例として株式会社旭化成製パイメル）を２０μｍ塗布
し（１−ａ）、すでにウェハーに形成されたＡｌパッド
３に対応する位置にフォトリソ法によりホールを形成
し、Ａｌパッドを露出させる（１−ｂ）。次にこのウェ
ハー全面にバリヤメタルとしてＴｉＮをスパッタにより
形成し、さらにその上に再配置配線電極用金属層４−ａ
として無電解めっき法によりＮｉを形成し、続けて電解
めっき法によりＣｕ膜を形成する（１−ｃ）。この際無
電解めっきによるＮｉ層は薄くて良い。さらにその上
に、絶縁膜ｂ（パターニング用マスク兼補強層）５とし
て再度ポリイミド（絶縁膜ａと同じ材料）を塗布１５μ
ｍし、再配置配線電極４−ｂとなるパターンの上にのみ
同様の方法で絶縁膜を形成する（１−ｄ）。この際、接
続用電極６を形成する位置にはポリイミドを形成せず、
電極表面が露出している状態にしておく。この状態で接
続用電極６として使用するはんだボールをスクリーン印
刷により所定位置に印刷する（１−ｅ）。最後に１−ｄ
で形成した絶縁膜と１−ｅで形成したはんだボールをマ
スクとして、露出している再配置配線電極用金属層であ
るＣｕをウェットエッチング工程により除去し、つづい
てバリヤメタルＴｉＮをドライエッチングにより除去す
る（再配置配線電極用金属層不要部７）（１−ｆ）。こ
れにより、図２に示したような再配置配線電極４と接続
用電極６が、半導体装置１上に形成できる。
【００１９】
【発明の効果】本発明により図２に記したような再配置
配線構造と接続用電極を形成することができ、ＣＳＰす
るための能動面実装が可能な半導体装置を提供すること
ができる。特に本発明の特色は、フォト工程が２回であ
るだけでなく、応力緩和のための絶縁膜樹脂層と、再配
置配線電極を形成するためのパターン形成を、応力緩和
層と同一の材料を使用することにより、同一のフォトプ
ロセスを使用できコストを下げることができる。さらに
は、再配置配線電極形成のためのパターン形成で使用し
た絶縁膜樹脂層を厚膜化することによりはんだボールの
補強材としても使用できるため、非常に信頼性の高い接
続用電極を形成できる。
配線構造と接続用電極を形成することができ、ＣＳＰす
るための能動面実装が可能な半導体装置を提供すること
ができる。特に本発明の特色は、フォト工程が２回であ
るだけでなく、応力緩和のための絶縁膜樹脂層と、再配
置配線電極を形成するためのパターン形成を、応力緩和
層と同一の材料を使用することにより、同一のフォトプ
ロセスを使用できコストを下げることができる。さらに
は、再配置配線電極形成のためのパターン形成で使用し
た絶縁膜樹脂層を厚膜化することによりはんだボールの
補強材としても使用できるため、非常に信頼性の高い接
続用電極を形成できる。
【図１】本発明の製造方法を示した図。
【図２】本発明の製造方法により形成した半導体装置の
断面図。
断面図。
【図３】半導体装置に形成した接続用電極の外観図。
【図４】半導体装置を実装した状態の断面図。
【図５】接続用電極の再配置配線構造の製造方法の一例
を示す図。
を示す図。
【符号の説明】 １．半導体装置 ２．絶縁膜ａ（応力緩和層） ３．Ａｌパッド ４−ａ．再配置配線電極用金属層 ４−ｂ．再配置配線電極 ５．絶縁膜ｂ（パターニング用マスク兼補強層） ６．接続用電極 ７．再配置配線電極用金属層不要部 ８．基板 ９．電極パターニングのためのフォトレジスト １０．はんだボール形成のためのカバーレジスト １１．はんだボール補強用樹脂層
Claims (6)
- 【請求項１】半導体素子を形成した半導体装置の能動面
に、該半導体装置を基板に実装するための接続用電極を
形成する工程において、半導体装置の能動面上に絶縁膜
を全面に形成した後、半導体装置上に形成されてある電
極パッド部を露出させる第１の工程、その上の全面に実
装のための再配置配線電極用金属層を形成し、さらにそ
の上に絶縁膜を全面に形成する第２の工程、第２の工程
で形成した絶縁膜のうち、再配置配線電極となる所定パ
ターン上の一部でかつ接続用電極を形成するための取り
出し部となる部分、及び再配置配線電極となる所定パタ
ーン以外の部分、を露出させる第３の工程、該接続用電
極取り出し部に接続用電極を形成する第４の工程、第３
の工程で形成した再配置配線電極となる所定パターン上
の絶縁膜、および第４の工程で形成した接続用電極をマ
スクとして、再配置配線電極パターン以外の不要な再配
置配線電極用金属層を除去する第５の工程、からなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、第１の工程で形成する絶縁膜と第３の工程で形成
する絶縁膜として、同一材料を使用することを特徴とす
る半導体装置の製造方法。 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、第１の工程で形成する絶縁膜と第３の工程で形成
する絶縁膜として、同一材料の感光性ポリイミド樹脂を
使用することを特徴とする半導体装置の製造方法。 - 【請求項４】請求項１記載の半導体装置の製造方法にお
いて、第３の工程で形成する絶縁膜の膜厚として、第４
の工程で形成する接続用電極の高さの１／２以上１未満
であることを特徴とする半導体装置の製造方法。 - 【請求項５】請求項１記載の半導体装置の製造方法にお
いて、第４の工程で形成する接続用電極として、 Ｎｉ
またはＡｕまたはＣｕを無電解めっき法または無電解め
っき法と電解めっき法の組み合わせにより形成した、
ＮｉまたはＡｕまたはＣｕ単体、またはＮｉ−Ａｕの積
層膜、またはＮｉ−Ｃｕの積層膜、またはＮｉ−Ａｕ−
Ｃｕの積層膜のうちのいずれかを使用することを特徴と
する半導体装置の製造方法。 - 【請求項６】請求項１記載の半導体装置の製造方法にお
いて、半導体チップを形成したウェハーの状態で請求項
１の工程を行うことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8999999A JP2000286283A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8999999A JP2000286283A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286283A true JP2000286283A (ja) | 2000-10-13 |
Family
ID=13986304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8999999A Withdrawn JP2000286283A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286283A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412133B1 (ko) * | 2001-06-12 | 2003-12-31 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법 |
| US7196000B2 (en) | 2002-10-22 | 2007-03-27 | Samsung Electronics Co., Ltd. | Method for manufacturing a wafer level chip scale package |
| KR100699891B1 (ko) | 2006-01-14 | 2007-03-28 | 삼성전자주식회사 | 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법 |
| US7545027B2 (en) | 2005-11-17 | 2009-06-09 | Samsung Electronics Co., Ltd. | Wafer level package having redistribution interconnection layer and method of forming the same |
| US7662670B2 (en) | 2002-10-30 | 2010-02-16 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US7719102B2 (en) | 2002-06-18 | 2010-05-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7795115B2 (en) | 2005-12-28 | 2010-09-14 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US7919875B2 (en) | 2003-08-06 | 2011-04-05 | Sanyo Electric Co., Ltd. | Semiconductor device with recess portion over pad electrode |
| US8105856B2 (en) | 2002-04-23 | 2012-01-31 | Semiconductor Components Industries, Llc | Method of manufacturing semiconductor device with wiring on side surface thereof |
| JP2017514314A (ja) * | 2014-05-05 | 2017-06-01 | クアルコム，インコーポレイテッド | 無機層内の高密度インターコネクトおよび有機層内の再配線層を備える集積デバイス |
-
1999
- 1999-03-30 JP JP8999999A patent/JP2000286283A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412133B1 (ko) * | 2001-06-12 | 2003-12-31 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법 |
| US8105856B2 (en) | 2002-04-23 | 2012-01-31 | Semiconductor Components Industries, Llc | Method of manufacturing semiconductor device with wiring on side surface thereof |
| US7719102B2 (en) | 2002-06-18 | 2010-05-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7196000B2 (en) | 2002-10-22 | 2007-03-27 | Samsung Electronics Co., Ltd. | Method for manufacturing a wafer level chip scale package |
| US7662670B2 (en) | 2002-10-30 | 2010-02-16 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US7919875B2 (en) | 2003-08-06 | 2011-04-05 | Sanyo Electric Co., Ltd. | Semiconductor device with recess portion over pad electrode |
| US7545027B2 (en) | 2005-11-17 | 2009-06-09 | Samsung Electronics Co., Ltd. | Wafer level package having redistribution interconnection layer and method of forming the same |
| US7795115B2 (en) | 2005-12-28 | 2010-09-14 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| KR100699891B1 (ko) | 2006-01-14 | 2007-03-28 | 삼성전자주식회사 | 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법 |
| JP2017514314A (ja) * | 2014-05-05 | 2017-06-01 | クアルコム，インコーポレイテッド | 無機層内の高密度インターコネクトおよび有機層内の再配線層を備える集積デバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040430 |