KR100699891B1 - 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법 - Google Patents

재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법 Download PDF

Info

Publication number
KR100699891B1
KR100699891B1 KR1020060004176A KR20060004176A KR100699891B1 KR 100699891 B1 KR100699891 B1 KR 100699891B1 KR 1020060004176 A KR1020060004176 A KR 1020060004176A KR 20060004176 A KR20060004176 A KR 20060004176A KR 100699891 B1 KR100699891 B1 KR 100699891B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
redistribution
layer
forming
Prior art date
Application number
KR1020060004176A
Other languages
English (en)
Inventor
이인영
정현수
이동호
심성민
유승관
박명순
서동수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060004176A priority Critical patent/KR100699891B1/ko
Priority to US11/549,933 priority patent/US20070164431A1/en
Application granted granted Critical
Publication of KR100699891B1 publication Critical patent/KR100699891B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

재배선과 금속 배선간의 기생 캐패시턴스를 감소시킬 수 있는 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법이 개시된다. 개시된 본 발명의 웨이퍼 레벨 칩 사이즈 패키지는 다수의 본딩 패드가 배열되어 있는 웨이퍼를 포함한다. 상기 본딩 패드가 오픈되도록 웨이퍼 상에 형성된 절연 부재가 형성되고, 상기 절연 부재 상에 상기 오픈된 본딩 패드와 콘택되도록 재배선이 형성된다. 상기 재배선의 일부에 외부 접속 단자가 부착된다. 여기서, 상기 재배선과 오버랩되는 절연 부재 부분에 에어(air)가 트랩되어 있는 다수의 공간부가 형성된다.
웨이퍼 레벨 칩 사이즈 패키지, 재배선, 재배치, 에어 트랩

Description

재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법{A wafer level chip scale package having rerouting layer and method of manufacturing the same}
도 1 내지 도 6은 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 7은 본 발명의 일실시예에 따른 메쉬 영역이 형성된 제 1 층간 절연막의 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 제 1 층간 절연막의 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지의 단면도이다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조방법을 설명하기 위한 가 공정별 단면도이다.
-도면의 주요 부분에 대한 부호의 설명-
100 : 웨이퍼 105 : 패드 110 : 보호막
115 : 제 1 층간 절연막 115a : 단위 메쉬 116 : 메쉬 영역
120 : 제 2 층간 절연막 140 : 재배선 150 : 솔더볼
본 발명은 웨이퍼 레벨 칩 사이즈 패키지(wafer level chip scale package:WLCSP) 및 그 제조방법에 관한 것으로, 보다 구체적으로는 재배치 기술을 이용하여 웨이퍼 상에 제조되는 칩 사이즈 패키지 및 그 제조방법에 관한 것이다.
전자 산업에 있어서 기술 개발의 주요 추세중 하나는 소자의 크기를 축소하는 것이다. 반도체 패키지 분야에 있어서도 패키지의 크기를 칩 수준으로 축소하는 것이 주요 관심사이며, 특히 재배치(redistribution) 또는 재배선(rerouting) 기술을 이용하여 웨이퍼 상태에서 칩 사이즈 패키지를 구현하는 것이 최근 경향이다.
상기 재배치(재배선) 기술은 솔더볼이 부착되는 위치를 재배선(금속배선)에 의해 재배치하는 것이다. 즉, 종래의 솔더볼은 웨이퍼의 알루미늄 패드상에 부착되었다. 그러나, 상기 알루미늄 패드가 조밀하게 배치됨에 따라, 이웃하는 솔더볼간의 쇼트가 발생될 수 있다. 이에 따라, 웨이퍼 결과물 상부에 알루미늄 패드와 콘택되면서 패턴(알루미늄 패드)이 드물게 배치된 영역쪽으로 금속 배선을 형성하고, 상기 금속 배선 상부에 솔더 볼을 부착시켰다. 여기서, 상기 금속 배선을 재배선이라고 하고, 솔더볼의 배치를 변경시켰으므로 재배치 기술이라 한다.
그런데, 상기 재배선은 반도체 소자를 구성하는 금속 배선 부분과 오버랩되며, 오버랩된 부분에서 기생 캐패시턴스가 발생된다. 이러한 기생 캐패시턴스는 솔더볼을 통해 입력되는 외부 신호의 전달을 지연시키는 원인이 된다.
그러므로, 재배선을 사용하면서도 기생 캐패시턴스의 영향을 줄일 수 있는 방법이 간절히 요구되고 있다.
따라서, 본 발명의 목적은 재배선과 금속 배선간의 기생 캐패시턴스를 감소시킬 수 있는 웨이퍼 레벨 칩 사이즈 패키지를 제공하는 것이다.
또한, 본 발명의 다른 목적은 재배선과 금속 배선간의 기생 캐패시턴스를 감소시킬 수 있는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지는 다수의 본딩 패드가 배열되어 있는 웨이퍼를 포함한다. 상기 본딩 패드가 오픈되도록 웨이퍼 상에 형성된 절연 부재가 형성되고, 상기 절연 부재 상에 상기 오픈된 본딩 패드와 콘택되도록 재배선이 형성된다. 상기 재배선의 일부에 외부 접속 단자가 부착된다. 여기서, 상기 재배선과 오버랩되는 절연 부재 부분에 에어(air)가 트랩되어 있는 다수의 공간부가 형성된다.
상기 절연 부재는 상기 패드를 오픈시키면서 웨이퍼 표면에 형성되는 보호막과, 상기 보호막 상부에 형성되며 상기 다수의 공간부가 마련되어 있는 제 1 층간 절연막, 및 상기 다수의 공간부내에 에어가 트랩되도록 상기 제 1 층간 절연막 상에 얹혀진 제 2 층간 절연막으로 구성될 수 있다.
또한, 상기 절연 부재는 상기 패드를 오픈시키면서 웨이퍼 표면에 형성되는 보호막과, 상기 보호막 상부에 형성되며 상기 다수의 공간부가 마련되어 있는 제 1 층간 절연막과, 상기 제 1 층간 절연막 상에 형성되며, 다수의 공간부를 포함하는 제 2 층간 절연막, 및 상기 제 2 층간 절연막의 공간부내에 에어가 트랩되도록 상기 제 2 층간 절연막 상에 얹혀진 제 3 층간 절연막으로 구성될 수 있다.
또한, 상기 절연 부재는 상기 패드를 오픈시키면서 웨이퍼 표면에 형성되는 보호막과, 상기 보호막 상에 형성되며, 재배선과 대응되는 부분에 에어를 트랩하는 재배선 크기 정도의 케이브(cave)를 포함하는 층간 절연막, 및 상기 케이브 내에 적어도 하나가 형성되어 층간 절연막을 지지하는 절연 포스트를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지는 본딩 패드가 배열되어 있는 웨이퍼를 포함한다. 상기 웨이퍼 상에 상기 본딩 패드를 각각 노출시키는 보호막이 형성되며, 상기 보호막 상부에 상기 본딩 패드 및 적어도 한군데 이상의 보호막을 노출시키는 홀을 구비한 제 1 층간 절연막 및 상기 층간 절연막 상에 얹혀져서 상기 홀 내부에 에어를 트랩시키는 제 2 층간 절연막이 순차적으로 형성된다. 다음, 상기 본딩 패드와 콘택되면서 상기 제 2 층간 절연막 상에 재배선이 형성되며, 상기 재배선 상부에 상기 재배선의 선택 영역을 노출시키는 제 3 층간 절연막이 형성되고, 상기 노출된 재배선의 선택 영역에 외부 접속 단자가 부착된다.
또한, 본 발명의 다른 견지에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조방법은 다음과 같다. 먼저, 패드가 배열된 웨이퍼 상에 패드 부분이 오픈되도록 보호막을 형성한다. 그 후에, 상기 보호막 상부에 상기 패드를 오픈시키면서, 상기 에어가 트랩되어 있는 공간부를 구비한 절연 부재를 형성하고, 상기 절연 부재 상부에 상기 패드와 콘택되도록 재배선을 형성한다. 그 후에, 상기 재배선이 형성된 웨 이퍼 결과물 상부에 상기 재배선이 소정 부분을 오픈시키는 절연막을 형성한 다음, 상기 오픈된 재배선과 콘택되도록 외부 접속 단자를 형성한다.
상기 절연 부재를 형성하는 단계는, 상기 보호막 상부에 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막의 소정 부분을 노광 및 현상하여, 상기 제 1 층간 절연막에 상기 패드를 오픈시키는 패드 오픈부와 보호막의 다수 부분을 노출시키는 공간부를 형성하는 단계, 상기 공간부내에 에어가 트랩될 수 있도록 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계, 및 상기 패드가 오픈되도록 제 2 층간 절연막의 소정 부분을 제거하는 단계를 포함할 수 있다.
또한, 상기 절연 부재를 형성하는 단계는, 상기 재배선이 형성될 예정 영역에 해당하는 보호막 상부에 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 상부에 상기 패드를 노출시키는 제 1 홀과, 상기 제 1 층간 절연막의 소정 부분을 다수 군데 노출시키는 제 2 홀을 포함하는 제 2 홀을 형성하는 단계, 상기 제 2 홀을 통해 상기 현상액을 주입하여 상기 제 1 층간 절연막을 선택적으로 제거하여, 케이브를 형성하는 단계, 상기 노출된 패드와 콘택되도록 상기 제 2 층간 절연막 상부에 재배선을 형성하는 단계, 상기 재배선 상부에 제 3 층간 절연막을 형성하는 단계, 상기 재배선의 소정 부분이 노출되도록 제 3 층간 절연막을 패터닝하는 단계, 및 상기 노출된 재배선과 콘택되도록 외부 접속 단자를 부착하는 단계를 포함하며, 상기 제 3 층간 절연막을 형성하는 단계시, 상기 재배선과 제 2 층간 절연막의 계면 및 상기 제 2 홀을 통해 제 3 층간 절연막 물질이 유입되어 상기 케이브내에 상기 제 2 층간 절연막을 지지하는 포스트가 형성될 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 발명은 재배선과 오버랩되는 층간 절연막에 에어를 트랩시킬 것이다. 이에 의해, 재배선과 금속 배선 사이의 층간 절연막, 예컨대 폴리이미드 계열의 막보다 낮은 유전율을 갖는 에어가 트랩되어 있으므로, 기생 캐패시턴스를 감소시킬 수 있을 것이다. 이하의 실시예에서 다양한 형태의 에어가 트랩된 층간 절연막이 제시될 것이다.
도 1 내지 도 6은 본 발명의 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 1을 참조하여, 패드(105)가 형성되어 있는 웨이퍼(100)를 준비한다. 도면에는 도시되지 않았지만, 상기 웨이퍼(100)에 반도체 회로 소자 및 배선들이 형성되어 있으며, 상기 패드(105)는 웨이퍼(100) 결과물 표면에 형성되면서 상기 반도체 회로 소자 및 배선들과 전기적으로 연결되어 있다. 상기 패드(105)는 예를 들어 알루미늄 금속막으로 형성될 수 있다. 패드(105)가 구비된 웨이퍼(105) 상부에 보호막(110)을 형성한 다음, 상기 패드(105) 표면이 노출되도록 보호막(110) 을 소정 부분 식각한다. 이때, 상기 보호막(110)은 예를 들어 실리콘 질화막이 이용될 수 있다.
다음, 도 2를 참조해서, 보호막(110) 상부에 제 1 층간 절연막(115)을 형성한다. 제 1 층간 절연막(115)은 중합체층으로 불려질 수 있으며, 열응력을 흡수 또는 완화하는 역할을 한다. 상기 제 1 층간 절연막(115)으로는 주로 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole:PBO), 벤조사이클로부텐(benzocyclobutene:BCB), 또는 에폭시(epoxy)등이 이용될 수 있으며, 예를 들어, 통상적인 스핀 코팅 방식으로 형성될 수 있다.
다음, 상기 제 1 층간 절연막(115)이 형성된 웨이퍼(100) 상에 포토 마스크(200)를 얼라인한다. 상기 포토 마스크(200)는 상기 패드(105)를 오픈시키면서, 제 1 층간 절연막(115)의 소정 부분에 메쉬 영역을 형성하기 위하여 제공된다. 이러한 포토 마스크(200)는 패드(105) 및 제 1 층간 절연막(115)의 소정 부분을 노출시키기 위한 오픈 영역(200a,200b)을 포함한다.
도 3을 참조하여, 상기 포토 마스크(200)의 형태로 상기 제 1 층간 절연막(115)을 노광시킨다음, 노광된 제 1 층간 절연막(115)을 공지의 현상 용액에 의해 제거한다. 이에 따라, 상기 패드(105)가 오픈되고, 제 1 층간 절연막(115)의 소정 영역에 다수의 공간부(115a)가 형성된다. 이때, 상기 다수의 공간부(115a)가 형성된 부분은 이후 재배선이 오버랩될 부분이다. 여기서, 상기 공간부(115a)는 그 직경이 -- 내지 -- ㎛ 정도로 매우 미세하여 메쉬(mesh)로 불려질 수 있으며, 이후 상기 다수의 공간부, 즉, 다수의 메쉬(115a)가 분포된 영역을 메쉬 영역(116)이라 칭할 것이다. 그 후, 상기 제 1 층간 절연막(115)을 약 200 내지 350℃의 온도 범위에서 약 2시간 가량 경화 처리한다.
여기서, 도 7은 메쉬 영역(116)이 형성된 제 1 층간 절연막(115)을 나타낸 평면도로서, 메쉬 영역(116)은 재배선 예정 영역(116a) 및 솔더볼 부착 예정 영역(116b)으로 구분되어 지며, 솔더볼 부착 예정 영역(116b)은 재배선 영역(116a)보다는 큰 사이즈를 가질 수 있다.
다음, 도 4에 도시된 바와 같이, 메쉬 영역(116)이 형성된 제 1 층간 절연막(115) 상부에 제 2 층간 절연막(120)이 형성된다. 제 2 층간 절연막(120)은 상기 메쉬(115a)에 에어(air)를 트랩할 수 있도록 상기 메쉬(115a)가 채워지지 않도록 형성되어야 한다. 이러한 제 2 층간 절연막(120)은 에폭시류와같이 고점도를 갖는 물질이 이용되거나, 상기 제 2 층간 절연막(120)을 필름화하여 라미네이트(laminate) 방식으로 형성할 수 있다.
도 5를 참조해서, 상기 패드(105)가 오픈되도록 상기 제 2 층간 절연막(120)을 식각한다음, 상기 노출된 패드(105) 및 제 2 층간 절연막(120) 상부에 제 1 금속층(125)을 형성한다. 상기 제 1 금속층(125)은 예를 들어 씨드 금속층일 수 있으며, 예를 들어,Ti/Cu, Tiw/NiV, Ti/TiV 또는 Ti/Ni/Cu막으로 형성될 수 있다. 이러한 제 1 금속층(125)은 스퍼터링 방식 또는 화학 기상 증착 방식으로 형성될 수 있으며, 예를 들어 300 내지 3000Å 두께로 형성함이 바람직하다. 다음 제 1 금속층(125) 상부에 재배선을 한정하기 위하여, 상기 패드(105) 및 메쉬 영역(116)이 노출되도록 레지스트 패턴(130)을 형성한다. 상기 레지스트 패턴(130)은 공지의 포토 리소그라피 방식으로 형성할 수 있다.
그 다음, 노출된 제 1 금속층(125) 상부에 메인 금속층인 제 2 금속층(135)을 형성한다. 제 2 금속층(135)은 노출된 제 1 금속층(125) 상부에 선택적으로 형성되며, 구리 포함 금속막, 예를 들어 Cu/Ti층으로 형성될 수 있다. 이와 같은 제 2 금속층(130)은 예컨대, 스퍼터링(sputtering) 또는 도금(plating)방식으로 형성될 수 있으며, 상기 도금 방식으로 제 2 금속층(130)을 형성하는 경우, 제 1 금속층(125)이 도전 전극이 된다. 이러한 제 2 금속층(130)은 2000 내지 15000Å 두께로 형성될 수 있다.
도 6에 도시된 바와 같이, 상기 레지스트 패턴(130)을 공지의 방식으로 제거하고 나서, 제 2 금속층(135)을 마스크로 이용하여 상기 제 1 금속층(125)을 식각하므로써, 재배선(140)을 형성한다. 이때, 재배선(140) 하부에는 제 1 층간 절연막(115)의 메쉬 영역(116)이 위치한다.
재배선(140)이 형성된 웨이퍼(100) 결과물 상부에 제 3 층간 절연막(145)을 형성한다. 이때, 제 3 층간 절연막(145)은 제 1 층간 절연막(115)과 마찬가지로 폴리이미드, 폴리벤즈옥사졸, 벤조사이클로부텐 또는 에폭시류가 주로 이용될 수 있다. 다음, 재배선(140)의 소정 부분이 노출되도록 상기 제 3 층간 절연막(145)을 소정 부분 제거한 다음, 노출된 재배선(140)과 콘택되도록 솔더볼(150)을 부착한다.
이와 같은 본 발명의 실시예는 재배선(140)과 오버랩되는 절연부재, 즉, 제 1 층간 절연막(115) 부분에 메쉬 영역(116)을 형성하고, 상기 각각의 메쉬(115a)에 에어를 트랩시킨다. 알려진 바와 같이, 에어는 폴리이미드 계열의 제 1 층간 절연막(115)보다 낮은 유전율을 가지므로, 상기 메쉬(115a)내에 트랩되는 에어에 의해 재배선(115)과 웨이퍼(100)내의 금속 배선 사이에 발생되는 기생 캐패시턴스가 감소된다.
또한, 본 실시예에서는 재배선(140)과 오버랩되는 제 1 층간 절연막(115)에 메쉬(115a)를 형성하였지만, 도 8에 도시된 바와 같이 제 1 층간 절연막(115) 전체에 형성할 수도 있다. 제 1 층간 절연막(115) 전체에 형성되는 메쉬(115a)는 상술한 실시예와 마찬가지로 패드(105) 오픈과 동시에 포토 마스크(도시되지 않음)를 통해 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지의 단면도이다.
도 9를 참조하여, 메쉬 영역(116)을 갖는 제 1 층간 절연막(115)과 제 2 층간 절연막(120) 사이에, 메쉬 영역(119)을 갖는 제 4 층간 절연막(118)이 더 개재될 수 있다. 제 4 층간 절연막(118)의 메쉬 영역(119)은 제 1 층간 절연막(115)의 메쉬 영역(116)과 오버랩됨이 바람직하고, 제 4 층간 절연막(118)의 각 메쉬(118a)는 상기 제 1 층간 절연막(115)의 메쉬(115a) 사이에 위치함이 바람직하다. 이와 같이 메쉬 영역을 복층으로 형성하여도 동일한 효과를 달성할 수 있다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 10을 참조하여, 패드(105)를 갖는 웨이퍼(100) 상에 보호막(110)을 형성한다음, 패드(105)가 오픈되도록 보호막(110)을 소정 부분 식각한다. 다음 보호막(110) 상부의 소정 부분에 제 1 층간 절연막(115)을 형성한다. 제 1 층간 절연막(115)은 현상 용액에 의해 쉽게 제거 가능한 물질, 예컨대, 포토레지스트막등이 이용될 수 있다. 그 다음, 제 1 층간 절연막(115)을 소정 부분 패터닝하여, 상기 재배선 예정 영역에 제 1 층간 절연막(115)을 잔류시킨다.
제 1 층간 절연막(115)을 포함하는 웨이퍼(100) 상부에 제 2 층간 절연막(120)을 형성한다. 제 2 층간 절연막(120)은 상기 제 1 층간 절연막(115)과 제거 선택비(혹은 현상 선택비)를 갖는 물질로 형성됨이 바람직하며, 예를 들어 폴리이미드, 폴리벤즈옥사졸, 벤조사이클로부텐 또는 에폭시등 물질로 형성될 수 있다. 이러한 제 2 층간 절연막(120)은 제 1 층간 절연막(115)보다 얇은 두께로 형성될 수 있다. 이어서, 상기 패드(105) 및 제 1 층간 절연막(115))의 소정 부분 노출될 수 있도록, 상기 제 2 층간 절연막(120)을 소정 부분 노광한다. 상기 노광 공정은 상술한 실시예와 같이 포토 마스크(200, 도 2 참조)를 이용하여 진행할 수 있다. 그 후, 노광된 제 2 층간 절연막(120)을 현상액에 의해 제거하여, 상기 제 2 층간 절연막(120)내에 패드(105)를 노출시키는 제 1 홀(h1) 및 제 1 층간 절연막(115)의 다수 부분을 노출시키는 제 2 홀(h2)을 형성한다. 이때, 제 2 층간 절연막(120)에 가해지는 노광 강도에 의해, 상기 제 2 홀(h2)이 상기 제 1 층간 절연막(115)의 내부까지 연장될 수도 있다. 즉, 제 2 층간 절연막(120)에 가해지는 노광량이 큰 경 우, 제 2 층간 절연막(120) 하부의 제 1 층간 절연막(115)에도 노광 에너지가 전달되어, 상기 현상 공정시, 노광된 제 1 층간 절연막(115)이 제거될 수 있다.
여기서, 상기 제 2 홀(h2)은 상기 제 1 홀(h1)에 비해 충분히 작은 크기를 가질 수 있으며, 예컨대, 패드(105)를 오픈시키는 제 1 홀(h1)의 직경보다 1/2 내지 1/100 정도의 크기(확인 요망)를 가짐이 바람직하다.
그 후, 도 11을 참조하여, 제 2 층간 절연막(120)내에 홀(h1,h2)이 형성된 상태에서, 상기 웨이퍼(100) 결과물을 제 1 층간 절연막(115) 제거용 현상액에 침지시킨다. 그러면, 상기 제 2 층간 절연막(120)내의 다수의 제 2 홀(h2)을 통해 유입되는 현상액에 의해 상기 제 1 층간 절연막(115)이 제거된다. 이에 의해, 제 1 층간 절연막(115)이 형성되었던 영역에 케이브(cave:c)가 마련된다.
도 12에 도시된 바와 같이, 상기 노출된 본딩 패드(105)와 콘택되도록 제 2 층간 절연막(120) 상부에 금속층을 형성한다. 상기 금속층은 상술한 바와 같이 씨드층인 제 1 금속층 및 메인층인 제 2 금속층으로 구성될 수 있으며, 상기 제 1 금속층은 스퍼터링 방식으로, 제 2 금속층은 도금 방식으로 각각 형성될 수 있다. 이때, 상기 제 2 홀(h2)의 사이즈는 제 1 홀(h1)의 사이즈보다 충분히 작고, 단차 피복성이 낮은 스퍼터링 방식으로 제 1 금속층이 형성됨에 따라, 상기 제 1 금속층은 상기 제 2 홀(h2) 및 케이브(c) 내부에 형성되지 않고 상기 제 2 층간 절연막(120) 상부에만 형성된다. 그 후, 제 2 금속층은 제 1 금속층을 도금 전극으로 하여 형성되므로, 제 1 금속층 상부에만 형성된다. 그 후, 제 2 및 제 1 금속층을 소정 부분 패터닝하여 재배선(141)을 형성한다. 이때, 재배선(141)에 의해 적어도 하나의 제 2 홀(h2)이 노출됨이 바람직하다.
다음, 도 13을 참조하면, 재배선(141)이 형성된 웨이퍼(100) 상부에 제 3 층간 절연막(145)을 형성한다. 제 3 층간 절연막(145) 증착시, 상기 제 3 층간 절연막(145) 물질이 상기 제 2 층간 절연막(120)과 재배선(141)의 계면을 통해 상기 제 2 홀(h2)로 흘러 들어가서, 상기 케이브(c) 내에 포스트(145a)를 형성한다. 상기 포스트(145)는 상기 제 2 층간 절연막(120)을 지지하는 역할을 한다. 그 후, 재배선(141)의 소정 부분이 노출되도록 제 3 층간 절연막(145)을 소정 부분 제거한 다음, 노출된 재배선(141) 상에 외부 접속 단자, 즉, 솔더볼(150)을 형성한다.
이와 같은 실시예 역시 재배선(141)과 오버랩되는 층간 절연막(145,120)내에 에어를 포함하는 케이브가 마련되어 있으므로, 재배선(141)과 금속 배선(도시되지 않음) 사이의 기생 캐패시턴스를 크게 감소시킬 수 있다.
본 발명은 상기한 실시예에 국한되는 것은 아니다. 본 실시예서는 외부 접속 단자로 솔더볼(150)을 사용하였지만, 여기에 국한되지 않고, 구리(cu), 금(Au), 또는 니켈(Ni)등의 금속 범프로 사용될 수 있음은 물론이다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 재배선과 오버랩되는 층간 절연막내에 에어가 트랩된 공간부를 형성한다. 이에 의해, 재배선과 웨이퍼내의 금속 배선 사이에 유전율이 낮은 에어 공간부가 위치되므로, 재배선과 금속 배선 사이의 기생 캐패시턴스를 감소시킬 수 있다. 이에 따라, 고속 동작이 가능한 반도체 패키지를 제작할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (35)

  1. 다수의 본딩 패드가 배열되어 있는 웨이퍼;
    상기 본딩 패드가 오픈되도록 웨이퍼 상에 형성된 절연 부재;
    상기 오픈된 본딩 패드와 콘택되면서, 상기 절연 부재 상부에 형성되는 재배선; 및
    상기 재배선의 일부에 전기적으로 연결되는 외부 접속 단자를 포함하며,
    상기 재배선과 오버랩되는 절연 부재 부분에 에어(air)가 트랩되어 있는 다수의 공간부가 설치되는 웨이퍼 레벨 칩 사이즈 패키지.
  2. 제 1 항에 있어서, 상기 절연 부재는,
    상기 패드를 오픈시키면서 웨이퍼 표면에 형성되는 보호막;
    상기 보호막 상부에 형성되며 상기 다수의 공간부가 마련되어 있는 제 1 층간 절연막; 및
    상기 다수의 공간부내에 에어가 트랩되도록 상기 제 1 층간 절연막 상에 얹혀진 제 2 층간 절연막을 포함하는 웨이퍼 레벨 칩 사이즈 패키지.
  3. 제 2 항에 있어서, 상기 제 1 층간 절연막의 공간부는 메쉬 형태를 갖고, 각각의 메쉬의 크기는 -- 내지 --㎛인 웨이퍼 레벨 칩 사이즈 패키지.
  4. 제 2 항에 있어서, 상기 제 1 층간 절연막은 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole:PBO), 벤조사이클로부텐(benzocyclobutene:BCB), 또는 에폭시(epoxy) 중 선택되는 하나로 형성되는 웨이퍼 레벨 칩 사이즈 패키지.
  5. 제 2 항에 있어서, 상기 공간부는 제 1 층간 절연막 전면에 걸쳐 형성되는 웨이퍼 레벨 칩 사이즈 패키지.
  6. 제 1 항에 있어서, 상기 절연 부재는,
    상기 패드를 오픈시키면서 웨이퍼 표면에 형성되는 보호막;
    상기 보호막 상부에 형성되며 상기 다수의 공간부가 마련되어 있는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에 형성되며, 다수의 공간부를 포함하는 제 2 층간 절연막; 및
    상기 제 2 층간 절연막의 공간부내에 에어가 트랩되도록 상기 제 2 층간 절연막 상에 얹혀진 제 3 층간 절연막을 포함하는 웨이퍼 레벨 칩 사이즈 패키지.
  7. 제 6 항에 있어서, 상기 제 2 층간 절연막의 공간부는 상기 제 1 층간 절연막의 공간부 사이에 위치하는 웨이퍼 레벨 칩 사이즈 패키지.
  8. 제 1 항에 있어서, 상기 절연 부재는,
    상기 패드를 오픈시키면서 웨이퍼 표면에 형성되는 보호막;
    상기 보호막 상에 형성되며, 재배선과 대응되는 부분에 에어를 트랩하는 재배선 크기 정도의 케이브(cave)를 포함하는 층간 절연막; 및
    상기 케이브내에 적어도 하나가 형성되어 층간 절연막을 지지하는 절연 포스트를 포함하는 웨이퍼 레벨 칩 사이즈 패키지.
  9. 제 8 항에 있어서, 상기 재배선이 형성된 절연 부재 상부에 상기 재배선의 선택된 부분을 오픈시키는 층간 절연막을 더 포함하고,
    상기 절연 포스트는 재배선상에 형성되는 층간 절연막과 동일 물질인 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지.
  10. 제 1 항에 있어서, 상기 재배선이 형성된 절연 부재 상부에 상기 재배선의 선택된 부분을 오픈시키는 층간 절연막이 더 형성되는 웨이퍼 레벨 칩 사이즈 패키지.
  11. 제 1 항에 있어서, 상기 재배선은 씨드 금속층 및 씨드 금속층 상에 형성되는 메인 금속층을 포함하는 웨이퍼 레벨 칩 사이즈 패키지.
  12. 제 11 항에 있어서, 상기 씨드 금속층은 Ti/Cu, Tiw/NiV, Ti/TiV 및 Ti/Ni/Cu막 중 선택되는 하나인 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키 지.
  13. 제 12 항에 있어서, 상기 메인 금속층은 Cu 포함층인 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지.
  14. 본딩 패드가 배열되어 있는 웨이퍼;
    상기 본딩 패드를 각각 노출시키면서 상기 웨이퍼 상에 형성되는 보호막;
    상기 보호막 상부에 형성되며, 상기 본딩 패드 및 적어도 한군데 이상의 보호막을 노출시키는 홀을 구비한 제 1 층간 절연막;
    상기 층간 절연막 상에 얹혀져서 상기 홀 내부에 에어를 트랩시키는 제 2 층간 절연막;
    상기 본딩 패드와 콘택되면서 상기 제 2 층간 절연막 상에 형성되는 재배선;
    상기 재배선 상부에 형성되며 상기 재배선의 선택 영역을 노출시키는 제 3 층간 절연막; 및
    상기 노출된 재배선의 선택 영역에 부착되는 외부 접속 단자를 포함하는 웨이퍼 레벨 칩 사이즈 패키지.
  15. 제 14 항에 있어서, 상기 제 1 층간 절연막의 공간부는 메쉬 형태를 갖고, 각각의 메쉬의 크기는 -- 내지 --㎛인 웨이퍼 레벨 칩 사이즈 패키지.
  16. 제 14 항에 있어서, 상기 제 1 층간 절연막은 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole:PBO), 벤조사이클로부텐(benzocyclobutene:BCB), 또는 에폭시(epoxy) 중 선택되는 하나로 형성되는 웨이퍼 레벨 칩 사이즈 패키지.
  17. 제 14 항에 있어서, 상기 공간부는 제 1 층간 절연막 전체에 걸쳐 형성되는 웨이퍼 레벨 칩 사이즈 패키지.
  18. 제 14 항에 있어서, 상기 제 1 층간 절연막과 제 2 층간 절연막 사이에 공간부를 구비한 층간 절연막을 더 개재되는 웨이퍼 레벨 칩 사이즈 패키지.
  19. 제 18 항에 있어서, 상기 제 1 및 제 2 층간 절연막 사이에 개재되는 추가 층간 절연막의 공간부는 상기 제 1 층간 절연막의 공간부 사이에 위치되는 웨이퍼 레벨 칩 사이즈 패키지.
  20. 패드가 배열된 웨이퍼 상에 패드 부분이 오픈되도록 보호막을 형성하는 단계;
    상기 보호막 상부에 상기 패드를 오픈시키면서, 상기 에어가 트랩되어 있는 공간부를 구비한 절연 부재를 형성하는 단계;
    상기 절연 부재 상부에 상기 패드와 콘택되도록 재배선을 형성하는 단계;
    상기 재배선이 형성된 웨이퍼 결과물 상부에 상기 재배선이 소정 부분을 오 픈시키는 절연막을 형성하는 단계; 및
    상기 오픈된 재배선과 콘택되도록 외부 접속 단자를 형성하는 단계를 포함하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  21. 제 20 항에 있어서, 상기 절연 부재를 형성하는 단계는,
    상기 보호막 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막의 소정 부분을 노광 및 현상하여, 상기 제 1 층간 절연막에 상기 패드를 오픈시키는 패드 오픈부와 보호막의 다수 부분을 노출시키는 공간부를 형성하는 단계;
    상기 공간부내에 에어가 트랩될 수 있도록 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계; 및
    상기 패드가 오픈되도록 제 2 층간 절연막의 소정 부분을 제거하는 단계를 포함하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  22. 제 21 항에 있어서, 상기 제 1 층간 절연막은 제 1 층간 절연막은 폴리이미드, 폴리벤즈옥사졸, 벤조사이클로부텐 및 에폭시(epoxy) 중 선택되는 하나로 형성하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  23. 제 21 항에 있어서, 상기 제 2 층간 절연막은 에폭시류의 고점도 층간 절연막인 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  24. 제 21 항에 있어서, 상기 제 2 층간 절연막은 라미네이트(laminate) 방식으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  25. 제 21 항에 있어서, 상기 제 1 층간 절연막의 공간부는 상기 재배선과 오버랩되는 부분에 형성하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  26. 제 21 항에 있어서, 상기 제 1 층간 절연막의 공간부는 제 1 층간 절연막 전체적으로 형성하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  27. 제 21 항에 있어서, 상기 제 1 층간 절연막에 공간부를 형성하는 단계와, 상기 제 2 층간 절연막을 형성하는 단계 사이에,
    상기 제 1 층간 절연막 상부에 추가 층간 절연막을 더 형성하는 단계; 및
    상기 추가 층간 절연막의 소정 부분에 공간부를 형성하는 단계를 더 포함하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  28. 제 27 항에 있어서, 상기 추가 층간 절연막은 상기 추가 층간 절연막의 공간부가 상기 제 1 층간 절연막의 공간부 사이에 위치하도록 형성하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  29. 제 20 항에 있어서, 상기 절연 부재를 형성하는 단계는,
    상기 재배선이 형성될 예정 영역에 해당하는 보호막 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 상기 패드를 노출시키는 제 1 홀과, 상기 제 1 층간 절연막의 소정 부분을 다수 군데 노출시키는 제 2 홀을 포함하는 제 2 홀을 형성하는 단계;
    상기 제 2 홀을 통해 상기 현상액을 주입하여 상기 제 1 층간 절연막을 선택적으로 제거하여, 케이브를 형성하는 단계;
    상기 노출된 패드와 콘택되도록 상기 제 2 층간 절연막 상부에 재배선을 형성하는 단계;
    상기 재배선 상부에 제 3 층간 절연막을 형성하는 단계;
    상기 재배선의 소정 부분이 노출되도록 제 3 층간 절연막을 패터닝하는 단계; 및
    상기 노출된 재배선과 콘택되도록 외부 접속 단자를 부착하는 단계를 포함하며,
    상기 제 3 층간 절연막을 형성하는 단계시, 상기 재배선과 제 2 층간 절연막의 계면 및 상기 제 2 홀을 통해 제 3 층간 절연막 물질이 유입되어 상기 케이브내에 상기 제 2 층간 절연막을 지지하는 포스트가 형성되는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  30. 제 29 항에 있어서, 상기 제 1 층간 절연막은 포토레지스트막인 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  31. 제 20 항에 있어서, 상기 재배선을 형성하는 단계는,
    상기 패드와 콘택되도록 씨드 금속층을 형성하는 단계; 및
    상기 씨드 금속층 상부에 메인 금속층을 형성하는 단계를 포함하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  32. 제 31 항에 있어서, 상기 씨드 금속층은 Ti/Cu, Tiw/NiV, Ti/TiV 및 Ti/Ni/Cu막 중 선택되는 하나로 형성되는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  33. 제 32 항에 있어서, 상기 씨드 금속층은 화학 기상 증착법 또는 스퍼터링 방식으로 형성하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  34. 제 31 항에 있어서, 상기 메인 금속층은 Cu 포함층인 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  35. 제 34 항에 있어서, 상기 메인 금속층은 도금 방식 또는 스퍼터링 방식으로 형성하는 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
KR1020060004176A 2006-01-14 2006-01-14 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법 KR100699891B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060004176A KR100699891B1 (ko) 2006-01-14 2006-01-14 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법
US11/549,933 US20070164431A1 (en) 2006-01-14 2006-10-16 Wafer level chip scale package having rerouting layer and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060004176A KR100699891B1 (ko) 2006-01-14 2006-01-14 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법

Publications (1)

Publication Number Publication Date
KR100699891B1 true KR100699891B1 (ko) 2007-03-28

Family

ID=38262421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060004176A KR100699891B1 (ko) 2006-01-14 2006-01-14 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법

Country Status (2)

Country Link
US (1) US20070164431A1 (ko)
KR (1) KR100699891B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060117B1 (ko) 2009-09-14 2011-08-29 앰코 테크놀로지 코리아 주식회사 적층 칩 반도체 패키지

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100806350B1 (ko) * 2007-01-25 2008-03-06 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
KR20090042574A (ko) * 2007-10-26 2009-04-30 삼성전자주식회사 반도체 모듈 및 이를 구비하는 전자 장치
US7897431B2 (en) * 2008-02-01 2011-03-01 Promos Technologies, Inc. Stacked semiconductor device and method
WO2010068488A1 (en) * 2008-11-25 2010-06-17 Lord Corporation Methods for protecting a die surface with photocurable materials
US9093448B2 (en) 2008-11-25 2015-07-28 Lord Corporation Methods for protecting a die surface with photocurable materials
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
JP5330359B2 (ja) * 2010-11-19 2013-10-30 株式会社東芝 高周波回路
US20130299967A1 (en) * 2012-05-10 2013-11-14 Texas Instruments Incorporated Wsp die having redistribution layer capture pad with at least one void
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
KR20170040842A (ko) * 2015-10-05 2017-04-14 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102450326B1 (ko) * 2015-10-06 2022-10-05 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
CN112397467B (zh) * 2020-11-13 2024-02-27 武汉新芯集成电路制造有限公司 晶圆键合结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286283A (ja) 1999-03-30 2000-10-13 Seiko Epson Corp 半導体装置の製造方法
KR20010105769A (ko) * 2000-05-18 2001-11-29 윤종용 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법
KR20030068376A (ko) * 2002-02-13 2003-08-21 삼성전자주식회사 웨이퍼 레벨 패키지의 공기 패드 솔더 접합 구조 및 그제조 방법
JP2005093931A (ja) 2003-09-19 2005-04-07 Hitachi Maxell Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7073254B2 (en) * 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US5983492A (en) * 1996-11-27 1999-11-16 Tessera, Inc. Low profile socket for microelectronic components and method for making the same
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
US6521970B1 (en) * 2000-09-01 2003-02-18 National Semiconductor Corporation Chip scale package with compliant leads
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
US6888256B2 (en) * 2001-10-31 2005-05-03 Infineon Technologies Ag Compliant relief wafer level packaging
US20040040855A1 (en) * 2002-08-28 2004-03-04 Victor Batinovich Method for low-cost redistribution and under-bump metallization for flip-chip and wafer-level BGA silicon device packages
US6806570B1 (en) * 2002-10-24 2004-10-19 Megic Corporation Thermal compliant semiconductor chip wiring structure for chip scale packaging
US6913946B2 (en) * 2003-06-13 2005-07-05 Aptos Corporation Method of making an ultimate low dielectric device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286283A (ja) 1999-03-30 2000-10-13 Seiko Epson Corp 半導体装置の製造方法
KR20010105769A (ko) * 2000-05-18 2001-11-29 윤종용 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법
KR20030068376A (ko) * 2002-02-13 2003-08-21 삼성전자주식회사 웨이퍼 레벨 패키지의 공기 패드 솔더 접합 구조 및 그제조 방법
JP2005093931A (ja) 2003-09-19 2005-04-07 Hitachi Maxell Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060117B1 (ko) 2009-09-14 2011-08-29 앰코 테크놀로지 코리아 주식회사 적층 칩 반도체 패키지

Also Published As

Publication number Publication date
US20070164431A1 (en) 2007-07-19

Similar Documents

Publication Publication Date Title
KR100699891B1 (ko) 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법
US20220320024A1 (en) Polymer Layers Embedded with Metal Pads for Heat Dissipation
US10153240B2 (en) Method of packaging semiconductor devices
KR101497697B1 (ko) 반도체 장치 및 그 제조 방법
CN106711140B (zh) 半导体器件及其形成方法
US20150228594A1 (en) Via under the interconnect structures for semiconductor devices
KR101095409B1 (ko) 반도체 장치
US11715681B2 (en) Fan-out package structure and method
KR20140012689A (ko) 지지 터미널 패드를 갖는 반도체 칩
JP2013093630A (ja) アンダーバンプ配線層の方法および装置
WO2013192054A1 (en) Semiconductor chip with expansive underbump metallization structures
TWI820351B (zh) 半導體封裝及其製造方法
US20130256871A1 (en) Semiconductor chip device with fragmented solder structure pads
US20220230940A1 (en) Barrier Structures Between External Electrical Connectors
CN113658873A (zh) 半导体系统封装及其制造方法
US9281234B2 (en) WLCSP interconnect apparatus and method
KR20200102741A (ko) 전도성 필라를 갖는 반도체 패키지 및 그 제조 방법
KR102481141B1 (ko) 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법
US8048776B2 (en) Semiconductor device and method of supporting a wafer during backgrinding and reflow of solder bumps
KR100806350B1 (ko) 반도체 소자 패키지 및 그 제조 방법
US20120261812A1 (en) Semiconductor chip with patterned underbump metallization
CN112563229A (zh) 半导体封装及其制造方法
US20220173063A1 (en) Method for Forming Semiconductor Package and Semiconductor Package
KR101920434B1 (ko) 인쇄회로기판 및 그 제조방법
KR101671973B1 (ko) 다층 금속 범프 구조체 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee