KR101095409B1 - 반도체 장치 - Google Patents

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KR101095409B1
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metal layer
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insulating layer
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히로히사 마츠키
가즈유키 이마무라
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

반도체 소자(100)에서의 절연층 위에 배설된 복수의 전극 패드(47)와, 일단이 상기 전극 패드(47)의 표출부에 접속되고, 상기 전극 패드(47)마다 상기 절연층 위에 연재하여 배설된 복수의 도전층(51)과, 상기 도전층(51)의 타단에 배설된 돌기 전극(52)을 구비하고, 상기 도전층(51)의 연재하는 방향은, 상기 전극 패드(47)에 대하여 일정한 방향으로 연재하고 있는 것을 특징으로 하는 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 특히 외부 접속용 돌기 전극을 통하여 배선 기판 등의 지지 기판에 플립 칩 실장(實裝)되는 반도체 소자의 구조에 관한 것이다.
최근, 전자 기기의 고기능화, 고속 동작화에 따라, 당해 전자 기기에 탑재되는 반도체 장치에서도, 더욱 고기능화, 고집적화, 소형화가 요구되고 있다. 이 때문에, 배선 기판 등의 지지 기판 위에 반도체 소자를 실장할 때, 당해 반도체 소자의 실장 수단으로서, 당해 반도체 소자를, 땜납 범프라고 불리는 외부 접속용 돌기 전극을 통하여 배선 기판에 페이스다운 상태를 갖고 실장하는, 소위 플립 칩 실장 방식이 채용되고 있다.
이러한 플립 칩 실장에 적용되는 반도체 소자의, 땜납 범프 배설(配設)면을 도 1에 나타내고, 또한, 도 1의 점선 A-A에서의 단면을 도 2에 나타낸다.
도 1 및 도 2를 참조하건대, 반도체 소자(30)에서는, 실리콘(Si)으로 이루어지는 반도체 기판(1)에 소위 웨이퍼 프로세스가 적용되어, 그 한쪽의 주면(主面)에, 트랜지스터 등의 능동 소자 및 용량 소자 등의 수동 소자가 복수개 형성되어 있다(도시되지 않음). 그리고, 이들 능동 소자, 수동 소자 등의 기능 소자는, 당해 반도체 기판(1)의 한쪽의 주면 위에, 산화 실리콘(SiO2)층 등의 절연층(2)을 통하여 형성된 다층 배선층(3)을 통하여 서로 접속되고, 전자 회로가 형성되어 있다.
이러한 다층 배선층(3)은 알루미늄(Al) 또는 구리(Cu) 등으로 이루어지는 배선층(4)이 층간 절연층(5)을 통하여 복수 적층되어 형성되어 있다. 그리고 층간 접속부(6)를 통하여 상하의 배선층(4) 사이, 및 상기 반도체 기판(1)에 형성되어 있는 기능 소자가 적절히 접속되어 있다.
상기 층간 절연층(5)을 구성하는 재료로서는, 예를 들면, 유기 수지, 탄소(C)를 첨가한 산화 실리콘(SiOC), 또는 불소(F)가 첨가된 실리콘 글라스(FSG : Fluorine doped Silicon Glass) 등의 유전율이 낮은 재료(소위 Low-K 재료)가 사용되어, 배선간에 생기는 용량을 저감하고, 전기 신호의 전달의 고속화가 도모된다.
당해 다층 배선층(3)의 상부에는 알루미늄(Al)으로 이루어지는 전극 패드(7)가 복수개 선택적으로 배설되고, 다층 배선층(3)을 구성하는 배선층(4)과 적절히 접속되어 있다.
또한 당해 다층 배선층(3) 위에는 상기 전극 패드(7)의 중앙부를 표출하도록 선택적으로 개구를 갖고, 예를 들면 질화 실리콘(SiN) 또는 산화 실리콘(SiO2)으로 이루어지고, 패시베이션층이라고도 불리는 무기 절연층(8)이 선택적으로 배설되어 있다.
또한, 반도체 소자의 표면의 보호를 도모하기 위해, 상기 무기 절연층(8)의 상면 및 전극 패드(7) 위에서의 무기 절연층(8)의 단부면을 덮어 유기 절연층(9)이 선택적으로 배설되어 있다.
당해 유기 절연층(9)은, 예를 들면, 폴리이미드, 벤조시클로부텐, 페놀 수지, 또는 폴리벤조옥사졸 등의 유기 절연성 재료로부터 선택된다.
무기 절연층(8) 및 유기 절연층(9)에 의해 피복되지 않은 전극 패드(7) 위에는, 티탄(Ti) 또는 크롬(Cr)으로 이루어지는 제 1 범프 하지 금속(UBM : Under-Bump Metallization)층(10), 및 니켈(Ni) 또는 구리(Cu)로 이루어지는 제 2 범프 하지 금속층(11)을 적층하여 배치되어 있고, 당해 제 1 범프 하지 금속층(10), 제 2 범프 하지 금속층(11)은 상기 유기 절연층(9) 구단면(口端面)에서부터 그 주위를 덮어 배설되어 있다.
그리고 제 2 범프 하지 금속층(11)에는 대략 구형(球狀)의 외부 접속용 돌기 전극(12)이 배설되어 있다. 당해 외부 접속용 돌기 전극(12)은 주석(Sn)-은(Ag), 또는 구리(Cu)를 포함하는 주석(Sn)-은(Ag) 등, 납(Pb)을 함유하지 않은 땜납으로 구성되고, 땜납 범프라고도 불린다.
이러한 구조를 갖는 반도체 소자(30)는 이하의 공정을 거쳐 형성된다.
즉, 상기 다층 배선층(3) 위에, 당해 다층 배선층(3)의 상부에 배설된 전극 패드(7)가 선택적으로 표출하여, 무기 절연층(8), 유기 절연층(9)이 배설된다. 당해 절연층(8, 9)은 소위 기상 성장법 등에 의해 형성되고, 또한 당해 절연층에 대한 선택적 개구의 형성은 소위 포토 에칭법을 적용할 수 있다.
계속해서, 당해 전극 패드(7)의 표출부를 포함하고, 유기 절연층(9)에 연재(延在)하는 제 1 범프 하지 금속층(10)을 형성한다. 당해 제 1 범프 하지 금속층(10)은 소위 스퍼터링법에 의해 피착(被着)할 수 있다.
계속해서, 제 1 범프 하지 금속층(10) 위에, 포토레지스트층을 형성하고, 노광, 현상, 경화 처리를 행하여, 당해 포토레지스트층에 대하여, 상기 전극 패드(7)에서의 외부 접속용 돌기 전극(12)의 형성 예정 위치에 대응하는 개구를 형성한다.
계속해서, 전해 도금 처리를 행하여, 상기 포토레지스트층의 개구부 내에 표출되어 있는 제 1 범프 하지 금속층(10) 위에 제 2 범프 하지 금속층(11)을 형성한다. 계속해서, 당해 제 2 범프 하지 금속층(11)에 외부 접속용 전극층(12)을 형성한다. 이 때, 당해 외부 접속용 전극층(12)은 상기 포토레지스트층 위에 연재하여 형성된다.
이후, 포토레지스트층을 박리 제거하고, 또한, 외부 접속용 전극층(12)을 에칭 마스크로서 사용하여, 상기 제 1 범프 하지 금속층(10)의 불필요 부분을 제거한다.
계속해서, 리플로 가열에 의해 상기 외부 접속용 전극층(12)을 용융하여, 대략 구형으로 정형 처리한다. 이에 의해, 반도체 기판(1)의 제 2 범프 하지 금속층(11) 위에, 대략 구형의 외부 접속용 전극(12)이 배설된 반도체 소자(30)가 형성된다.
당해 반도체 소자(30)를 배선 기판에 플립 칩 실장한 상태를 도 3에 나타낸다. 당해 반도체 소자(30)는 배선 기판(21) 위에 페이스다운 상태를 갖고 실장되어 있다. 이러한 배선 기판(21)은 글라스 에폭시재(材), 폴리이미드 테이프 등으로 이루어지는 유기 빌드업 기판으로 형성되어 있다. 당해 배선 기판(21)의 한쪽의 주면(상면)에는, 전극 패드(22)가 복수개 선택적으로 배설되고, 당해 전극 패드(22)의 중앙부를 표출하도록 선택적으로 개구를 갖는 솔더레지스트(23)가 피복 배설되어 있다.
당해 배선 기판(21) 위에 배설된 전극 패드(22)에 대하여 상기 반도체 소자(30)의 외부 접속용 돌기 전극(12)이 접속되고, 또한, 당해 반도체 소자(30)와 배선 기판(21) 사이에는 소위 언더필(underfill)재(24)가 충전되어 있다. 한편, 당해 배선 기판(21)의 다른쪽의 주면(하면)에는, 땜납으로 이루어지는 외부 접속용 돌기 전극(25)이 배설되어 있다.
이러한 구조를 갖는 반도체 장치(50)는 이하의 공정을 거쳐 형성된다.
즉, 반도체 소자(30)를 배선 기판(21)의 한쪽의 주면(상면)에 대하여 플립 칩(페이스다운) 방식으로 탑재한다.
계속해서, 당해 반도체 소자(30)의 외부 접속용 돌기 전극(12)과, 배선 기판(21)의 전극 패드(22) 위에 미리 배설되어 있는 예비 땜납(땜납 프리코트·도시되지 않음)을 리플로 가열 처리에 의해 용융하여, 당해 반도체 소자(30)의 외부 접속용 돌기 전극(12)과 배선 기판(21) 위의 전극 패드(22)를 접속한다.
계속해서, 반도체 소자(10)와 배선 기판(21) 사이에 언더필재(24)를 충전하고, 경화시킨다.
이후, 배선 기판(21)의 다른쪽의 주면(하면)에 땜납 볼을 탑재하고, 리플로 가열 공정 및 냉각 공정을 거쳐, 외부 접속용 돌기 전극(25)을 배설한다.
이와 같이, 반도체 기판 위에 외부 접속 단자를 설치할 때에, 반도체 장치의 전기적 특성의 열화를 방지하기 위해서, 반도체 기판 내에 형성된 전자 회로에 접속된 내부 배선층과, 상기 반도체 기판상의 임의의 위치에서 상기 내부 배선층과 접속되고 상기 반도체 기판 위에 형성된 보호층으로부터 표출된 비어와, 상기 비어와 접속되고 상기 보호층 위에 형성된 배선층과, 상기 배선층과 접속되고 소정의 높이를 가진 외부 접속 단자를 갖는 반도체 장치로서, 상기 비어의 바로 아래에는 전자 회로를 설치하지 않고, 상기 비어의 직경이 상기 배선층의 폭과 동등 이하의 치수인 구조가 제안되어 있다(예를 들면, 특허문헌 1 참조).
또한, 반도체 기판 위에 형성된 반도체 집적 회로의 인출 전극 위에, 범프 하지 도체층을 통하여, 주석(Sn)을 함유하는 땜납 범프 전극을 설치하여 이루어지는 반도체 집적 회로 장치로서, 상기 범프 하지 도체층은 인출 전극 위에 설치된 접착 기능을 갖는 도체층 위에, 팔라듐(Pd)을 함유하는 도체층을 설치하여 이루어지는 반도체 집적 회로 장치가 제안되어 있다(예를 들면, 특허문헌 2 참조).
일본국 특개2000-243876호 공보 일본국 특허3645391호 공보
전술한 바와 같이, 반도체 소자(30)를, 그 표면에 배설된 외부 접속용 돌기 전극(12)을 통하여, 배선 기판(21)에 플립 칩 실장하는 반도체 장치의 제조에서는, 리플로 가열 공정에서, 외부 접속용 돌기 전극(12) 및 배선 기판(21)의 전극 패드(22) 위에 미리 피복된 예비 땜납(땜납 프리코트)을 용융함으로써, 반도체 소자(30)의 외부 접속용 돌기 전극(12)과 배선 기판(21) 위의 전극 패드(22)를 접속한다. 이후, 냉각 처리를 실시하여 당해 외부 접속용 돌기 전극을 고착화하고 있다.
이러한 반도체 소자(30)를 구성하는 실리콘(Si) 기판의 열팽창 계수는, 약 3ppm/℃ 내지 4ppm/℃이고, 한편 유기 재료로 형성되는 배선 기판(21)의 열팽창 계수는 약 10ppm/℃ 내지 17ppm/℃이며, 당해 배선 기판(21)의 열팽창 계수는 반도체 소자(30)의 열팽창 계수보다 크다.
따라서, 외부 접속용 돌기 전극의 리플로 가열 공정 후, 냉각되면, 반도체 소자(30)의 열팽창 계수와 배선 기판(21)의 열팽창 계수의 차이에 의거하여, 왜곡 응력이 현저하게 발생한다. 즉, 배선 기판(21)의 열팽창 계수가 반도체 소자(30)의 열팽창 계수보다 크기 때문에, 이러한 냉각 처리시에, 온도 변화에 의한 신축이 큰 배선 기판(21)으로부터 반도체 소자(30)에 대하여 응력이 작용한다.
이러한 상태는 땜납재(외부 접속용 돌기 전극(12) 및 예비 땜납)가 고화한 상태에서 생기기 때문에, 배선 기판(21)으로부터 반도체 소자(30)에 작용하는 응력을 당해 땜납에 의해 흡수할 수 없다.
따라서, 배선 기판(21)으로부터 반도체 소자(30)의 외부 접속용 돌기 전극(12)에 작용하는 응력은, 제 2 범프 하지 금속층(11), 제 1 범프 하지 금속층(10) 및 전극 패드(7)를 통하여, 다층 배선층(3)에서의 소위 Low-K 재료로 구성되는 층간 절연층(5)에 작용하게 된다.
그 결과, 당해 층간 절연층(5)을 통하여 적층되어 있는 배선층(4)에서 층간 박리가 발생하여, 반도체 장치(50)에 전기적 불량이 생기게 된다.
본 발명은 상기한 점을 감안하여 이루어진 것으로서, 외부 접속용 돌기 전극을 통하여 반도체 소자를 배선 기판에 실장할 때에, 배선 기판으로부터 상기 외부 접속용 돌기 전극을 통하여 반도체 소자의 Low-K 재료 등으로 구성되는 층간 절연층을 포함하는 다층 배선부에 작용하는 응력을 완화하여, 당해 배선층에서의 층간 박리의 발생을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일관점에 의하면, 반도체 기판 위의 배선층에 배설된 복수의 전극 패드와, 상기 전극 패드를 표출하여 상기 배선층 위에 배설된 절연층과, 일단(一端)이 상기 전극 패드의 표출부에 접속되고, 상기 복수의 전극 패드마다 상기 절연층 위에 연재하여 배설된 복수의 도전층과, 상기 도전층의 타단(他端)에 배설된 돌기 전극을 구비하고, 상기 도전층의 연재하는 방향은, 상기 복수의 전극 패드에 대하여 일정한 방향으로 연재하고 있는 것을 특징으로 하는 반도체 장치가 제공된다.
모든 상기 도전층의 연재하는 방향이, 일정한 방향으로 연재하고 있어도 된다. 또한, 상기 도전층의 연재하는 방향은, 상기 반도체 기판의 중심부로부터 외주(外周) 방향으로 연재하고 있어도 된다. 또한, 상기 도전층의 연재하는 방향은, 상기 반도체 기판의 외주부로부터 중심 방향으로 연재하고 있어도 된다. 상기 전극 패드는, 상기 반도체 기판의 주면에서, 종방향 및 횡방향으로 대략 동일한 간격으로 매트릭스 형상으로 복수 배설되어 있어도 된다. 상기 배선층은, 비유전율이 5 이하인 층간 절연막을 포함하는 것으로 하여도 된다. 상기 도전층은 복수의 금속층으로 구성되는 것으로 하여도 된다.
본 발명의 다른 관점에 의하면, 반도체 기판 위의 배선층에 배설된 전극 패드와, 상기 전극 패드의 표면의 일부 및 상기 배선층 위에 배설된 절연층과, 상기 전극 패드의 표출부를 덮고 또한 상기 절연층 위에 연재하여 배설된 도전층과, 상기 전극 패드 위의, 상기 도전층 위에 배설된 돌기 전극을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
상기 전극 패드의 표출부는 상기 절연막에 의해 복수의 영역으로 분할되고, 당해 분할된 영역 위에 상기 도전층이 배설되어 있어도 된다.
상술한 반도체 장치는, 배선 기판에 플립 칩 실장되는 것으로 하여도 된다.
본 발명에 의하면, 외부 접속용 돌기 전극을 통하여 반도체 소자를 배선 기판에 실장할 때에, 배선 기판으로부터 상기 외부 접속용 돌기 전극을 통하여, 반도체 소자의 Low-K 재료 등으로 구성되는 층간 절연층을 포함하는 다층 배선부에 작용하는 응력이 완화되어, 배선층에서의 층간 박리의 발생을 방지할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 종래의 반도체 소자의 구조를 나타낸 평면도.
도 2는 도 1의 점선 A-A에서의 단면도.
도 3은 도 1 및 도 2에 나타낸 반도체 소자를 배선 기판에 플립 칩 실장한 상태를 나타낸 도면.
도 4는 본 발명의 제 1 실시형태와 관련된 반도체 장치에 적용되는 반도체 소자의 평면도.
도 5는 도 4의 점선 A-A에서의 단면도.
도 6은 도 5에 나타낸 반도체 소자의 변형예의 도면.
도 7은 도 4 및 도 5에 나타낸 반도체 소자를 배선 기판에 플립 칩 실장한 상태를 나타낸 도면.
도 8은 본 발명의 제 1 실시형태와 관련된 반도체 소자에서, 제 1 범프 하지 금속층 및 제 2 범프 하지 금속층의 적층 구조체의 도출(導出)·연재 형태의 제 1 변형예를 나타낸 평면도.
도 9는 본 발명의 제 1 실시형태와 관련된 반도체 소자에서, 제 1 범프 하지 금속층 및 제 2 범프 하지 금속층의 적층 구조체의 도출·연재 형태의 제 2 변형예를 나타낸 평면도.
도 10은 본 발명의 제 2 실시형태와 관련된 반도체 장치에 적용되는 반도체 소자의 구조를 나타낸 도면.
도 11은 본 발명의 제 1 실시형태와 관련된 반도체 장치의 제조 방법을 설명하기 위한 플로차트.
이하, 도면을 참조하여, 본 발명의 실시형태와 관련된 반도체 장치 및 그 제조 방법에 대해서 설명한다.
1. 반도체 장치
[제 1 실시형태]
본 발명의 제 1 실시형태와 관련된 반도체 소자의 주면(主面)을 도 4에 나타낸다. 또한, 당해 도 4의, 점선 A-A에서의 단면을 도 5에 나타낸다.
도 4 및 도 5를 참조하건대, 본 발명의 제 1 실시형태에서의 반도체 소자(100)에서는, 실리콘(Si)으로 이루어지는 반도체 기판(41)에 소위 웨이퍼 프로세스가 적용되어, 그 한쪽의 주면에, 트랜지스터 등의 능동 소자 및 용량 소자 등의 수동 소자가 배설(配設)되어 있다(도시되지 않음).
그리고, 이들 능동 소자, 수동 소자 등의 기능 소자는 당해 반도체 기판(41)의 한쪽의 주면 위에, 산화 실리콘(SiO2)층 등의 절연층(42)을 통하여 형성된 다층 배선층(43)을 통하여 서로 접속되고, 전자 회로가 형성되어 있다.
이러한 구성에서, 다층 배선층(43)은, 도 5에 나타낸 바와 같이, 알루미늄(Al) 또는 구리(Cu) 등으로 이루어지는 배선층(44)이 층간 절연층(45)을 통하여 복수층 적층되어 형성되어 있다. 그리고 층간 접속부(46)를 통하여 상하의 배선층(44) 사이 및 상기 반도체 기판(1)에 형성되어 있는 기능 소자가 적절히 접속되어 있다. 즉, 당해 배선층의 일부는 상기 절연층(42)을 선택적으로 관통하여, 상기 반도체 기판(41)에 형성되어 있는 기능 소자에 접속되어 있다.
당해 층간 접속부(46)는 상기 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등을 갖고 형성된다.
여기서, 층간 절연층(45)을 구성하는 재료로서는, 예를 들면, 유기 수지, 탄소(C)를 포함하는 산화 실리콘(SiOC), 또는 불소(F)가 첨가된 실리콘 글라스(FSG : Fluorine doped Silicon Glass) 등의 비유전율 5 이하의 재료(소위 Low-K 재료)가 사용되어, 배선간에 형성되는 전기 용량을 저감하고, 전기 신호의 전달의 고속화가 도모된다.
당해 다층 배선층(43)의 상부에는, 알루미늄(Al)으로 이루어지는 전극 패드(전극부)(47)가 복수개 배설되고, 다층 배선층(43)을 구성하는 배선층(44)과 적절히 접속되어 있다. 당해 전극 패드(47)는, 도 4에 나타낸 바와 같이, 반도체 소자(100)의 주면에서, 격자 형상으로, 즉, 종방향 및 횡방향으로 대략 등간격으로, 복수개가 소위 매트릭스 형상으로 배설되어 있다.
또한, 상기 다층 배선층(43) 위에는, 상기 전극 패드(47)의 중앙부를 표출하는 개구를 갖고, 질화 실리콘(SiN) 또는 산화 실리콘(SiO2) 등의 무기 절연층(48)이 선택적으로 배설되어 있다. 당해 무기 절연층(48)은 패시베이션층이라고도 불린다.
또한, 전극 패드(47) 위에 배설되는 무기 절연층(48)의 개구의 개구 직경은 15㎛ 이상으로 된다. 당해 개구 직경이 15㎛보다 작으면, 콘택트 저항이 커져서, 양호한 전기적 접속이 곤란해진다.
또한, 반도체 소자(100)의 표면의 보호를 도모하기 위해, 상기 무기 절연층(48)의 상면 및 전극 패드(47) 위에서의 무기 절연층(48)의 내측면을 덮어, 유기 절연층(49)이 배설되어 있다.
당해 유기 절연층(49)으로서는, 약 2GPa 내지 20GPa의 영률을 갖는 절연 재료가 적용되고, 예를 들면 폴리이미드, 벤조시클로부텐, 페놀 수지, 또는 폴리벤조옥사졸 등으로부터 선택된다. 당해 유기 절연층(49)의 막두께는 5㎛ 이상으로 된다.
그리고, 상기 전극 패드(47)의 표출부, 즉 상기 무기 절연층(48) 및 유기 절연층(49)에 의해 피복되어 있지 않은 표면에는, 당해 유기 절연층(49) 위에 연재(延在)하여, 제 1 범프 하지 금속층(UBM : Under-Bump Metallization)(50) 및 제 2 범프 하지 금속층(51)이 적층 상태를 나타내어 배설되어 있다. 당해 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체는 상기 전극 패드(47)의 표출부로부터 연재하는 방향을 따라, 그 폭이 점차 확대되고 있다.
여기서, 상기 제 1 범프 하지 금속층(50)은 티탄(Ti) 또는 크롬(Cr)으로 이루어지는 하층 금속층(50A)과, 당해 하층 금속층(50A) 위에 배설된 구리(Cu)로 이루어지는 상층 금속층(50B)으로 구성되어 있다(도시되지 않음). 이들 금속층은 스퍼터링법에 의해 피착된다. 그리고 하층 금속층(50A)은 유기 절연층(49)을 구성하는 유기 절연 재료와의 밀착성도 고려되어 선택된다.
한편, 제 2 범프 하지 금속층(51)으로서는 구리(Cu) 또는 니켈(Ni)이 적용된다. 당해 제 2 범프 하지 금속층(51)을 구성하는 금속층은 도금법에 의해 피착된다. 이 때, 상기 제 1 범프 하지 금속층(50)에서의 상층 금속층(50B)은, 당해 제 2 범프 하지 금속층(51)의 피착을 용이화한다. 당해 제 2 범프 하지 금속층(51)은 그 두께를 5㎛ 이상으로 하여, 열수축시에서의 응력의 완화를 지원한다.
그리고, 당해 제 2 범프 하지 금속층(51) 위에는 외부 접속용 돌기 전극(52)이 선택적으로 배설되어 있다. 당해 외부 접속용 돌기 전극(52)은 니켈(Ni) 또는 구리(Cu)로 이루어지는 하지층(52A)과, 당해 하지층(52A) 위에 배설된 저융점 금속층(52B)으로 구성된다.
당해 저융점 금속층(52B)은 융점이 약 350℃ 이하의 합금, 예를 들면 주석(Sn)-은(Ag), 또는 구리(Cu)를 포함하는 주석(Sn)-은(Ag) 등, 납(Pb)을 함유하지 않은 땜납, 소위 납 프리 땜납으로 구성된다. 당해 저융점 금속층(52B)은 땜납 범프라고도 불린다. 당해 저융점 금속층(52B)은 하지층(52A)에 대하여, 상기 전극 패드(47)보다 큰 면적을 갖고 접해 있다.
그리고, 당해 외부 접속용 돌기 전극(52)의 표면에는, 금(Au), 구리(Cu), 니켈(Ni), 또는 주석(Sn) 등의 금속 피복이 배설 형성되어 있어도 된다. 또한, 당해 외부 접속용 돌기 전극(52)은, 도시되는 대략 반구(半球) 형상의 형상에 한정되지 않고, 대략 원주 형상이어도 된다.
이러한 구성에서, 복수의 전극 패드(47)에 접속된, 상기 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체는, 도 4에 나타낸 바와 같이, 각각 동일 방향으로, 동등한 길이를 갖고 연재하여 배설되어 있다.
이 결과, 외부 접속용 돌기 전극(52)은 반도체 소자(100)의 주면에서, 상기 전극 패드(47)의 간격과 대략 동등한 간격을 갖고, 종방향 및 횡방향으로 대략 등간격으로, 소위 매트릭스 형상으로 배설되어 있다.
또한, 당해 반도체 소자(100)에서는, 도 6에 나타낸 바와 같이, 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체의 상면으로서, 외부 접속용 돌기 전극(52)에 의해 피복되지 않고 표출하고 있는 부위를 포함하는 유기 절연층(49)의 상면을, 유기물로 이루어지는 절연 부재(55)에 의해 피복해도 된다.
이러한 절연 부재(55)의 피복에 의해, 제 2 범프 하지 금속층(51)의 표면의 산화를 방지할 수 있고, 또한 유기 절연층(49)을 보호할 수 있다.
이러한 구성을 갖는 반도체 소자(100)를 배선 기판 위에 플립 칩 실장(實裝)한 상태를, 반도체 장치(200)로서, 도 7에 나타낸다.
여기서, 배선 기판(71)은 글라스 에폭시재(材), 폴리이미드 테이프 등으로 이루어지는 유기 빌드업 기판으로 구성되어 있다. 당해 배선 기판(71)의 한쪽의 주면(상면)에는, 전극 패드(72)가 복수개 선택적으로 배설되고, 당해 전극 패드(72)의 중앙부를 표출하도록 개구를 갖는 솔더레지스트(73)가 선택적으로 배설되어 있다.
배선 기판(71) 위에 배설된 전극 패드(72)에 대하여 반도체 소자(100)의 외부 접속용 돌기 전극(52)이 접속되어 있다. 당해 반도체 소자(100)와 배선 기판(71) 사이에는 소위 언더필재(74)가 충전되어 있다. 또한, 배선 기판(71)의 다른쪽의 주면(하면)에는, 땜납으로 이루어지는 외부 접속용 돌기 전극(75)이 배설되어 있다.
전술한 바와 같이, 본 발명의 제 1 실시형태와 관련된 반도체 소자(100)에서는, 외부 접속용 돌기 전극(52)은 범프 하지 금속층(50, 51)의 연재에 의해, 전극 패드(47)로부터 횡방향으로 편기(偏寄)한 영역에 위치하여 배설되어 있다. 즉, 당해 외부 접속용 돌기 전극(52)은 그 하면 전체면이 제 2 범프 하지 금속층(51) 및 제 1 범프 하지 금속층(50)을 통하여 유기 절연층(49) 위에 위치하고 있다.
따라서, 반도체 소자(100)를 배선 기판(71)에 실장할 때에, 리플로 가열 공정 후에 냉각되어, 반도체 소자(100)의 열팽창 계수와 배선 기판(71)의 열팽창 계수의 차이에 의거하여, 배선 기판(71)으로부터 반도체 소자(100)의 외부 접속용 돌기 전극(52)에 응력이 작용해도, 당해 응력은 전극 패드(47)부에 직접적으로는 미치지 못한다. 그리고, 당해 응력은 제 2 범프 하지 금속층(51), 제 1 범프 하지 금속층(50) 및 유기 절연층(49) 등에 의해 분산되어, 완화된다.
이에 의해, 반도체 소자(100)를 배선 기판(71)에 실장할 때에, 당해 반도체 소자(100)의 외부 접속용 돌기 전극(52)에 작용하는 응력이, 전극 패드(47)를 통하여 다층 배선층(43)에서의 소위 Low-K 재료로 구성되는 층간 절연층(45) 부분에 작용하는 것이 방지된다. 그리고, 당해 층간 절연층(45)을 통하여 적층되어 있는 배선층(44)에서의 층간 박리의 발생을 방지할 수 있고, 반도체 장치(200)에서의 전기적 불량의 발생을 회피할 수 있다.
또한, 상기 유기 절연층(49)은 탄성을 갖기 때문에, 반도체 소자(100)를 배선 기판(71)에 실장할 때에, 당해 배선 기판(71)으로부터 외부 접속용 돌기 전극(52)을 통하여, 제 2 범프 하지 금속층(제 2 금속부)(51) 방향에 대하여 작용하는 응력을 분산(완화)시키는 것에 기여한다.
상기 반도체 소자(100)에서의 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체의 도출·연재 방향은, 상기 실시형태에 한정되지 않고, 여러가지 선택할 수 있다. 즉, 예를 들면 도 8 또는 도 9에 나타낸 형태를 채용할 수도 있다.
도 8에, 본 발명의 제 1 실시형태와 관련된 반도체 소자(110)에서, 제 1 범프 하지 금속층(49) 및 제 2 범프 하지 금속층(50)의 적층 구조체의 도출·연재 형태의 제 1 변형예를 나타낸다.
당해 반도체 소자(110)의 주면에는, 그 중앙부를 제외하고, 전극 패드(47)가 격자 형상으로, 즉 종방향 및 횡방향으로 등간격으로 복수개 배설되어 있다. 그리고, 여기서는, 당해 전극 패드(47)는 그 배설 위치에 대하여 4개의 그룹으로 되어 있고, 당해 전극 패드(47)에 접속된 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체는, 당해 그룹에 대응하여 그룹화되어 있고, 당해 그룹이 각각 반도체 소자(110)의 4개의 모서리부(코너부) 방향으로 도출·연재되어 있다.
이러한 구성에 의해, 이웃하는 외부 접속용 돌기 전극(52)은, 각각의 위치가 서로 겹치지 않고, 배치의 자유도를 높일 수 있고, 또한 당해 반도체 소자(110)의 주면의 단부 근방에서, 외부 접속용 돌기 전극(52)이 기울어진 방향으로 형성되는 것을 방지할 수 있다.
또한, 도 9에, 본 발명의 제 1 실시형태와 관련된 반도체 소자(120)에서, 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 도출·연재 형태의 제 2 변형예를 나타낸다.
당해 반도체 소자(120)의 주면에는, 그 4개의 모서리부(코너부)에 분산되는 것과 같이, 전극 패드(47)가 격자 형상으로, 즉 종방향 및 횡방향으로 등간격으로 복수개 배설되어 있다.
그리고, 여기서는, 당해 전극 패드(47)는 그 배설 위치에 대하여 4개의 그룹으로 되어 있고, 당해 전극 패드(47)에 접속된 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체는, 당해 그룹에 대응하여 그룹화되어 있고, 당해 그룹이 각각 반도체 소자(120)의 대략 중앙부를 향하여 도출·연재되어 있다.
이러한 구성에 의해서도, 이웃하는 외부 접속용 돌기 전극(52)은, 각각의 위치가 서로 겹치지 않고, 배치의 자유도를 높일 수 있고, 또한 당해 반도체 소자(120)의 주면의 단부 근방에서, 외부 접속용 돌기 전극(52)이 편기한 방향으로 형성되는 것을 방지할 수 있다.
일반적으로, 반도체 소자가 실장되는 배선 기판에서 온도 변화에 의한 신축에 따라 작용하는 응력은, 반도체 소자의 4개의 모서리부(코너부)가 크다. 따라서, 이와 같이 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체를 배설하고, 전극 패드(47)의 위치로부터 그 반도체 소자(120)의 중앙부측쪽으로 위치 이동하여 외부 접속용 돌기 전극(52)을 배설함으로써, 당해 전극 패드(47)에 작용하는 응력을 억제할 수 있다.
[제 2 실시형태]
본 발명의 제 2 실시형태와 관련된 반도체 소자에 대해서 도 10을 참조하여 설명한다.
당해 도 10에서는, 제 2 실시형태와 관련된 반도체 소자(150)에서의, 1개의 외부 접속용 돌기 전극(52)과 당해 외부 접속용 돌기 전극(52)에 접속되는 배선층 구조를 주체로 나타내고 있다. 여기서, 도 10의 A는 당해 외부 접속용 돌기 전극(52)과 당해 외부 접속용 돌기 전극(52)에 접속되는 배선층의 단면 구조를 나타내고 있고, 한편, 도 10의 B는 당해 외부 접속용 돌기 전극(52) 및 범프 하지 금속층이 배설되기 전의 전극 패드부의 평면 형상을 나타내고 있다. 도 10의 A는 도 10의 B의 A-A' 단면에 상당한다.
또한, 당해 도 10에서는, 상기 제 1 실시형태와 관련된 반도체 소자(100)에서의 구성과 대응하는 부위에는 동일한 부호를 붙이고 있다.
본 발명의 제 2 실시형태와 관련된 반도체 소자(150)에서는, 반도체 기판(41)에 소위 웨이퍼 프로세스가 적용되어, 그 한쪽의 주면에 트랜지스터 등의 능동 소자 및 용량 소자 등의 수동 소자가 형성되고(도시되지 않음), 또한 당해 반도체 기판(41)의 한쪽의 주면 위에, 산화 실리콘(SiO2)층(42) 등의 절연층을 통하여 다층 배선층(43)이 배설되어 있다.
이러한 다층 배선층(43)은 배선층(44)이 층간 절연층(45)을 통하여 복수층 적층되어 형성되어 있다. 그리고 층간 접속부(46)를 통하여 상하의 배선층(44) 사이가 적절히 접속되어 있다.
당해 다층 배선층(43)의 상부에는, 알루미늄(Al)으로 이루어지는 전극 패드(전극부)(47)가 복수개 배설되고, 다층 배선층(43)을 구성하는 배선층(44)과 적절히 접속되어 있다. 본 실시형태에서도, 당해 전극 패드(47)는 반도체 소자(150)의 주면에서 격자 형상으로, 즉, 종방향 및 횡방향으로 대략 등간격으로, 복수개가 소위 매트릭스 형상으로 배설되어 있다.
또한, 다층 배선층(43) 위에는, 상기 전극 패드(47) 표면을 선택적으로 표출하는 개구를 갖고, 질화 실리콘(SiN) 또는 산화 실리콘(SiO2)으로 이루어지는 무기 절연층(48) 및 폴리이미드 등의 유기 절연층(49)이 적층되어 배설되어 있다.
본 실시형태에서의 특징적 구성으로서, 당해 전극 패드(47) 위에는, 당해 전극 패드(47) 표면을 복수의 영역으로 분할하여 표출하도록, 상기 절연층이 선택적으로 배설되어 있다. 즉, 상기 전극 패드(47) 위에는, 당해 전극 패드(47)의 표면을 선택적으로 덮는 무기 절연층(48), 및 당해 무기 절연층(48)의 상면 및 측면을 피복하는 유기 절연층(49)이 배설되어 있다.
이에 의해, 유기 절연층(49)은 무기 절연층(48)의 표면을 덮고, 또한 상기 전극 패드(47)의 표면을 선택적으로 표출하고 있다.
도 10에 나타낸 바와 같이, 본 실시형태에서는, 전극 패드(47)의 표면에 십자 형상으로 무기 절연층(48)이 배설되고, 또한 당해 무기 절연층(48)을 덮어 유기 절연층(49)이 배설되어 있다.
이에 의해, 당해 전극 패드(47)의 표면은 4개의 영역(47a 내지 47d)으로 분할되고, 각각이 유기 절연층(49)에서의 소위 부채 형상을 갖는 개구(49A)에서 표출되어 있다.
그리고, 당해 전극 패드(47)는 부채 형상의 개구(49A)의 각각에서 범프 하지 금속층(57)에 접해 있다. 즉, 당해 범프 하지 금속층(57)은 전극 패드(47)에 대하여, 4개소로 분산(분할)되어 접속되어 있다.
당해 범프 하지 금속층(57)의 두께는 상기 유기 절연층(49) 및 무기 절연층(48)의 적층된 두께보다 얇고, 상기 부채 형상의 개구 내외에 단차를 생기게 하여 배설되어 있다.
여기서, 당해 범프 하지 금속층(57)으로서는, 상기 제 1 실시형태에서의 제 1 범프 하지 금속층(50)과 동일한 재료로 이루어지는 하층, 제 2 범프 하지 금속층(51)과 동일한 재료로 이루어지는 중간층, 및 외부 접속용 돌기 전극의 하지층(52A)과 동일한 재료로 이루어지는 상층으로 구성되는 3층 구조가 적용된다.
그리고, 당해 범프 하지 금속층(57) 위에는 외부 접속용 돌기 전극(52)이 배설된다. 당해 외부 접속용 돌기 전극(52)은 당해 범프 하지 금속층(57)을 통하여 상기 전극 패드(47)와 전기적으로 도통 접속된다.
이러한 반도체 소자 구조에 의하면, 배선 기판(71)에 실장할 때에, 리플로 가열 공정 후에 냉각되고, 반도체 소자(150)의 열팽창 계수와 배선 기판(71)의 열팽창 계수의 차이에 의거하여, 배선 기판(71)으로부터 반도체 소자(150)의 외부 접속용 돌기 전극(52)에 응력이 작용해도, 당해 외부 접속용 돌기 전극(52)에 생기는 응력은, 범프 하지 금속층(57)을 통하여 전극 패드(47)의 표면에 대하여 복수의 영역으로 분할되어 인가된다. 즉, 당해 응력은 분산되어 전극 패드(47)에 인가된다. 이에 의해, 당해 전극 패드(47)에서의 응력의 집중은 완화된다.
따라서, 본 실시형태에서도, 반도체 소자(150)를 배선 기판(71)에 실장할 때, 당해 반도체 소자(150)의 외부 접속용 돌기 전극(52)에 작용하는 응력이 전극 패드(47)를 통하여 다층 배선층(43)에서의 소위 Low-K 재료로 구성되는 층간 절연층(45) 부분에 작용하는 것을 방지할 수 있다. 이에 의해, 당해 층간 절연층(45)을 통하여 적층되어 있는 배선층(44)에서의 층간 박리의 발생을 방지할 수 있고, 반도체 장치(150)에서의 전기적 불량의 발생을 회피할 수 있다.
또한, 도 10에 나타낸 실시형태에서는, 전극 패드(47)가 표출되는 표면은, 부채 형상을 갖는 4개의 영역으로 분할되어 있지만, 본 발명은 이러한 형태에 한정되는 것은 아니다.
즉, 당해 전극 패드(47)의 표면을 덮는 절연층에 설치되는 개구의 형상은 필요에 따라 선택할 수 있다. 그리고, 당해 개구의 수를 복수개로 함으로써, 배선 기판 등으로의 실장시, 반도체 소자의 외부 접속용 돌기 전극에 작용하는 응력을 분산시킬 수 있다.
2. 반도체 장치의 제조 방법
[제 1 실시형태와 관련된 반도체 장치의 제조 방법]
도 5, 도 7, 도 9 및 도 11을 참조하여, 본 발명의 제 1 실시형태와 관련된 반도체 장치(200)의 제조 방법에 대해서 설명한다.
반도체 기판의 한쪽의 주면 위에서, 다층 배선층을 통하여 배설된 전극 패드(47)를 표출하도록 선택적으로 개구가 형성된 유기 절연층(49) 위에, 제 1 범프 하지 금속층(50)을 스퍼터링법에 의해 피착한다(도 11 스텝 S1). 이 때, 상기 전극 패드(47)를 표출하는 유기 절연층(49)의 개구 직경은, 예를 들면 15㎛ 이상으로 설정되고, 또한 당해 유기 절연층(49)의 막두께는, 예를 들면 약 5㎛ 이상으로 설정된다.
계속해서, 제 1 범프 하지 금속층(50)에 스핀코트법에 의해 포토레지스트층을 형성한다(도 11 스텝 S2). 당해 포토레지스트층에 대하여 노광, 현상, 경화 처리를 행하여, 당해 포토레지스트층에 대하여 제 2 범프 하지 금속층(51)의 형성 예정 위치에 대응하는 개구를 형성한다.
도 5에 나타낸 예에서는, 전극 패드(47)의 형성 위치로부터, 동일 방향으로 편기시킨 개소에, 또한 도 8에 나타낸 예에서는, 전극 패드(47)의 형성 위치로부터, 더욱 외연부(外緣部) 방향으로 편기시킨 개소에, 또한 도 9에 나타낸 예에서는, 전극 패드(47)의 형성 위치로부터 반도체 소자의 중심 방향으로 편기시킨 개소에, 당해 개구를 형성한다.
계속해서, 전해 도금 처리를 행하여, 상기 포토레지스트층의 개구부 내에 제 2 범프 하지 금속층(51)을 형성한다(도 11 스텝 S3). 이 때, 당해 제 2 범프 하지 금속층(51)의 두께는, 예를 들면 5㎛ 이상으로 선택된다.
계속해서, 상기 포토레지스트층을 제거한다(도 11 스텝 S4).
이후, 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체 위에, 스핀코트에 의해 다시 포토레지스트층을 형성한다(도 11 스텝 S5).
그리고, 노광, 현상, 경화 처리를 실시하여, 당해 포토레지스트층에 대하여 상기 외부 접속용 돌기 전극 형성 예정 위치에 대응하는 개구를 형성한다.
계속해서, 당해 포토레지스트층 개구부 내에, 외부 접속용 돌기 전극 하지층(52A) 및 외부 접속용 돌기 전극(52B)을 순차 형성한다(도 11 스텝 S6). 이 때, 외부 접속용 돌기 전극(52B)의 일부는 포토레지스트층 위에 연재한다.
이후, 상기 포토레지스트층을 제거한다(도 11 스텝 S7).
계속해서, 상기 제 2 범프 하지 금속층(51)을 마스크로 하여, 소위 웨트(wet) 에칭법에 의해, 상기 제 1 범프 하지 금속층(50)의 불필요 부분을 제거한다(도 11 스텝 S8).
계속해서, 리플로 가열에 의해 상기 외부 접속용 돌기 전극(52)을 용융하여, 이를 대략 구형으로 정형 처리한다(도 11 스텝 S9). 즉, 반도체 기판(1)의, 상기 제 1 범프 하지 금속층(50) 및 제 2 범프 하지 금속층(51)의 적층 구조체 위에, 대략 구형의 외부 접속용 돌기 전극(52)이 형성된다.
이와 같이 대략 구형의 외부 접속용 돌기 전극(52)이 형성된 반도체 소자(100)를, 배선 기판(71)에 대하여 플립 칩(페이스다운) 방식으로 탑재한 후에, 리플로 가열 처리에 의해, 외부 접속용 돌기 전극(52) 및 배선 기판(71)의 전극 패드(72) 위에 설치된 예비 땜납(땜납 프리코트·도시를 생략)을 용융하여, 당해 반도체 소자(100)의 외부 접속용 돌기 전극(52)과 배선 기판(70)에서의 전극 패드(72)를 접속한다.
계속해서, 반도체 소자(100)와 배선 기판(71) 사이에 언더필재(74)를 충전하고, 경화시킨다.
이후, 배선 기판(71)의 하면에 땜납 볼을 탑재하고, 리플로 가열 공정 및 냉각 공정을 거쳐, 외부 접속용 돌기 전극(75)을 배설한다.
또한, 필요하면, 당해 외부 접속용 돌기 전극(75)을 배설에 선행하여, 상기 반도체 소자(100)를 피복하는 수지 밀봉부가 배설되어도 된다.
이에 의해, 본 발명의 제 1 실시형태와 관련된 반도체 장치(200)가 형성된다.
[제 2 실시형태와 관련된 반도체 장치의 제조 방법]
도 10에 나타낸, 본 발명의 제 2 실시형태와 관련된 반도체 소자(150)는 이하의 공정을 거쳐 형성된다.
주지(周知)의 방법에 의해, 반도체 기판(41) 위에 설치된 배선층(43) 위에, 무기 절연층(48) 및 유기 절연층(49)을 순차 피복 형성한다. 이 때, 무기 절연층(48) 및 유기 절연층(49)에는 전극 패드(47)의 표면을 선택적으로 표출하기 위한 개구가 선택적으로 형성된다.
즉, 당해 전극 패드(47)를 덮는 무기 절연층(48)에 대하여 선택 에칭 처리를 실시하여, 당해 무기 절연층(48)에, 전극 패드(47)의 표면을 복수개의 영역에서 표출하는 개구를 형성한다.
계속해서, 당해 무기 절연층(48) 위에 유기 절연층(49)을 피착하고, 당해 유기 절연층(49)에 대해서도 선택 에칭 처리를 실시하여, 상기 전극 패드(47) 위에서 무기 절연층(48)에 설치되어 있는 개구에 대응하는 개구를 형성한다. 이에 의해, 당해 유기 절연층(49)에 설치된 복수개의 개구 내 각각에 상기 전극 패드(47)의 표면이 표출된다.
계속해서, 스퍼터링법을 사용하여, 상기 전극 패드(47)의 표출부 및 유기 절연층(49) 위에, 범프 하지 금속층(57)의 하층(상기 제 1 실시형태에서의 제 1 범프 하지 금속층(50)과 동일한 재료로 이루어지는 금속층)을 형성한다.
계속해서, 당해 범프 하지 금속층(57)의 하층 위에, 범프 하지 금속층의 상층(상기 제 1 실시형태에서의 제 2 범프 하지 금속층(51)과 동일한 재료로 이루어지는 금속층)을, 포토레지스트층을 마스크로 하는 소위 선택 도금법에 의해 피착한다.
또한, 상기 범프 하지 금속층(57)의 상층 위에, 스핀코트에 의해 포토레지스트층을 도포 형성하고, 노광, 현상, 경화 처리를 행하여, 당해 포토레지스트층에 대하여 상기 전극 패드(47) 위에서의 외부 접속용 돌기 전극(52)의 형성 위치에 대응하는 개구를 형성한다.
그리고, 전기 도금 처리를 행하여, 상기 포토레지스트층의 개구부 내에 외부 접속용 돌기 전극 하지층(52A)(상기 제 1 실시형태에서의 외부 접속용 돌기 전극의 하지층(52A)과 동일한 재료로 이루어지는 금속층)을 형성한다.
계속해서, 전기 도금 처리를 행하고, 상기 포토레지스트층의 개구부 내에서, 상기 외부 접속용 돌기 전극 하지층(52A) 위에 외부 접속용 전극층(52B)을 형성한다. 당해 외부 접속용 전극층(52B)은 상기 포토레지스트층 위에 그 일부가 연재하여 형성된다.
이후, 상기 포토레지스트층을 박리 제거하고, 또한, 상기 외부 접속용 돌기 전극(52)을 마스크로서 사용하여, 소위 웨트 에칭법에 의해 상기 범프 하지 금속층(57)의 불필요 부분을 제거한다.
이에 의해, 각 전극 패드부에서는, 범프 하지 금속층(57)은 유기 절연층(49)의 개구부 내에서 전극 패드(47)의 표면에 접하고, 또한 당해 전극 패드(47) 주위의 유기 절연층(49) 위에 연재하여 배설된다.
계속해서, 리플로 가열에 의해 상기 외부 접속용 전극층(52B)을 용융하여, 이를 대략 구형으로 정형 처리한다. 이에 의해, 범프 하지 금속층(57) 위에 대략 구형의 외부 접속용 돌기 전극(52)이 형성된다.
이와 같이, 대략 구형의 외부 접속용 돌기 전극(52)이 형성된 반도체 소자(150)를, 배선 기판에 대하여 플립 칩(페이스다운) 방식으로 탑재한 후에, 리플로 가열 처리에 의해, 외부 접속용 돌기 전극(52) 및 배선 기판의 전극 패드(72) 위에 설치된 예비 땜납(땜납 프리코트·도시를 생략)을 용융하여, 당해 반도체 소자(150)의 외부 접속용 돌기 전극(52)과 배선 기판상의 전극 패드(72)를 접속한다.
계속해서, 반도체 소자(150)와 배선 기판 사이에 언더필재를 충전하고, 경화시킨다.
이후, 배선 기판의 하면에 땜납 볼을 탑재하고, 리플로 가열 공정 및 냉각 공정을 거쳐, 외부 접속용 돌기 전극(75)을 접속한다. 또한, 필요하면, 당해 외부 접속용 돌기 전극의 배설에 선행하여, 상기 반도체 소자(150)를 피복하는 수지 밀봉부가 배설되어도 된다.
이에 의해, 본 발명의 제 2 실시형태와 관련된 반도체 장치가 형성된다.
이상, 본 발명을 실시예에 의해 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 본 발명 사상의 범위 내에서 여러가지 변형 및 개량이 가능한 것은 말할 필요도 없다.
산업상의 이용 가능성
본 발명은 반도체 장치에 적용되고, 보다 구체적으로는, 외부 접속용 돌기 전극을 통하여 배선 기판에 실장되는 반도체 장치에 적용된다.
100, 110, 120, 150 반도체 소자
41 반도체 기판
43 다층 배선층
44 배선층
45 층간 절연층
46 배선 접속부
47 전극 패드
48 무기 절연층
49 유기 절연층
50 제 1 범프 하지 금속층
51 제 2 범프 하지 금속층
52 외부 접속용 돌기 전극
55 절연 부재
71 배선 기판
200 반도체 장치

Claims (17)

  1. 반도체 기판 위의 배선층에 배설(配設)된 복수의 전극 패드와,
    상기 전극 패드를 표출하여 상기 배선층 위에 배설된 절연층과,
    일단(一端)이 상기 전극 패드의 표출부에 접속되고, 상기 복수의 전극 패드마다 상기 절연층 위에 연재(延在)하여 배설된 복수의 도전층과,
    상기 도전층의 타단(他端)에 배설된 돌기 전극을 구비하고,
    상기 복수의 도전층은, 상기 복수의 전극 패드에 대하여 일정한 방향으로 연재하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전극 패드는, 상기 반도체 기판의 주면(主面)에서, 종방향 및 횡방향으로 동일한 간격으로 매트릭스 형상으로 복수 배설되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 돌기 전극은, 상기 반도체 기판의 주면에서, 종방향 및 횡방향으로 동일한 간격으로 매트릭스 형상으로 복수 배설되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 전극 패드로부터, 상기 전극 패드와 상기 도전층에 의해 접속된 상기 돌기 전극까지의 거리는, 모두 동일한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    모든 상기 도전층이, 일정한 방향으로 연재하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 도전층은, 상기 반도체 기판의 중심부로부터 외주(外周) 방향으로 연재하고 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 도전층은, 상기 반도체 기판의 외주부로부터 중심 방향으로 연재하고 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 절연층은, 무기 절연막과, 상기 무기 절연막 위에 형성된 유기 절연막으로 구성되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 도전층은 복수의 금속층으로 구성되는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 도전층은 티탄 및 크롬 중 어느 한쪽을 포함하는 재료로 구성되는 제 1 범프 하지 금속층, 및, 구리 및 니켈 중 어느 한쪽을 포함하는 재료로 구성되는 제 2 범프 하지 금속층으로 이루어지는 것을 특징으로 하는 반도체 장치.
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