JP2000299406A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000299406A JP2000299406A JP11108284A JP10828499A JP2000299406A JP 2000299406 A JP2000299406 A JP 2000299406A JP 11108284 A JP11108284 A JP 11108284A JP 10828499 A JP10828499 A JP 10828499A JP 2000299406 A JP2000299406 A JP 2000299406A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- wiring layer
- semiconductor device
- metal post
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Abstract
(57)【要約】
【課題】 半田バンプや半田ボールを使用した半導体装
置に於いて、半田バンプや半田ボールによるＩＣの劣化
を抑止する。 【解決手段】 ＩＣ領域Ｓよりも外側に半田バンプまた
は半田ボールを形成する。またＴＥＧパターンがダイシ
ングラインに形成される場合は、半田バンプまたは半田
ボールがスペースＡにも重畳するように設ける。
置に於いて、半田バンプや半田ボールによるＩＣの劣化
を抑止する。 【解決手段】 ＩＣ領域Ｓよりも外側に半田バンプまた
は半田ボールを形成する。またＴＥＧパターンがダイシ
ングラインに形成される場合は、半田バンプまたは半田
ボールがスペースＡにも重畳するように設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にチップサイズパッケージに関する。チップサイ
ズパッケージ（Chip Size Package）は、ＣＳＰとも呼
ばれ、チップサイズと同等か、わずかに大きいパッケー
ジの総称であり、実装基板への高密度実装を目的とした
パッケージである。
し、特にチップサイズパッケージに関する。チップサイ
ズパッケージ（Chip Size Package）は、ＣＳＰとも呼
ばれ、チップサイズと同等か、わずかに大きいパッケー
ジの総称であり、実装基板への高密度実装を目的とした
パッケージである。
【０００２】
【従来の技術】従来、この分野では、一般にＢＧＡ（Ba
ll Grid Array）と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチＢＧＡと呼ば
れ、ＢＧＡのボールピッチをさらに狭ピッチにして外形
がチップサイズに近くなった構造等が知られている。
ll Grid Array）と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチＢＧＡと呼ば
れ、ＢＧＡのボールピッチをさらに狭ピッチにして外形
がチップサイズに近くなった構造等が知られている。
【０００３】また、最近では、「日経マイクロデバイ
ス」１９９８年８月号 ４４頁〜７１頁に記載されたウ
エハーＣＳＰがある。このウエハーＣＳＰは、基本的に
は、チップのダイシング前に配線やアレイ状のパッドを
ウエハープロセス（前工程）で作り込むＣＳＰである。
この技術によって、ウエハープロセスとパッケージ・プ
ロセス（後工程）が一体化され、パッケージ・コストが
大幅に低減できるようになることが期待されている。
ス」１９９８年８月号 ４４頁〜７１頁に記載されたウ
エハーＣＳＰがある。このウエハーＣＳＰは、基本的に
は、チップのダイシング前に配線やアレイ状のパッドを
ウエハープロセス（前工程）で作り込むＣＳＰである。
この技術によって、ウエハープロセスとパッケージ・プ
ロセス（後工程）が一体化され、パッケージ・コストが
大幅に低減できるようになることが期待されている。
【０００４】ウエーハＣＳＰの種類には、封止樹脂型と
再配線型がある。封止樹脂型は、従来のパッケージと同
様に表面を封止樹脂で覆った構造であり、チップ表面の
配線層上にメタルポストを形成し、その周囲を封止樹脂
で固める構造である。
再配線型がある。封止樹脂型は、従来のパッケージと同
様に表面を封止樹脂で覆った構造であり、チップ表面の
配線層上にメタルポストを形成し、その周囲を封止樹脂
で固める構造である。
【０００５】一般にパッケージをプリント基板に搭載す
ると、プリント基板との熱膨張差によって発生した応力
がメタルポストに集中すると言われているが、樹脂封止
型では、メタルポストが長くなるため、応力が分散され
ると考えられている。
ると、プリント基板との熱膨張差によって発生した応力
がメタルポストに集中すると言われているが、樹脂封止
型では、メタルポストが長くなるため、応力が分散され
ると考えられている。
【０００６】一方、再配線型は、図３に示すように、封
止樹脂を使わず、再配線を形成した構造である。つまり
チップ５１の表面にＡｌ電極５２、配線層５３、絶縁層
５４が積層され、配線層５３上にはメタルポスト５５が
形成され、その上に半田ボール５６が形成されている。
配線層５３は、半田ボール５６をチップ上に所定のアレ
イ状に配置するための再配線として用いられる。
止樹脂を使わず、再配線を形成した構造である。つまり
チップ５１の表面にＡｌ電極５２、配線層５３、絶縁層
５４が積層され、配線層５３上にはメタルポスト５５が
形成され、その上に半田ボール５６が形成されている。
配線層５３は、半田ボール５６をチップ上に所定のアレ
イ状に配置するための再配線として用いられる。
【０００７】封止樹脂型は、メタルポストを１００μｍ
程度と長くし、これを封止樹脂で補強することにより、
高い信頼性が得られる。しかしながら、封止樹脂を形成
するプロセスは、後工程において金型を用いて実施する
必要があり、プロセスが複雑になる。
程度と長くし、これを封止樹脂で補強することにより、
高い信頼性が得られる。しかしながら、封止樹脂を形成
するプロセスは、後工程において金型を用いて実施する
必要があり、プロセスが複雑になる。
【０００８】一方、再配線型では、プロセスは比較的単
純であり、しかも殆どの工程をウエーハプロセスで実施
できる利点がある。
純であり、しかも殆どの工程をウエーハプロセスで実施
できる利点がある。
【０００９】
【発明が解決しようとする課題】どちらにしても、半田
バンプまたは半田ボールは、チップの周囲に形成される
パッド電極５７の内側に延在され、マトリックス状に配
置される。
バンプまたは半田ボールは、チップの周囲に形成される
パッド電極５７の内側に延在され、マトリックス状に配
置される。
【００１０】しかし、このＣＳＰを実装基板に半田接続
すると、半田バンプまたは半田ボールは、この実装状態
では、半田の接続の良否が判断できない問題があった。
また配線層５３、メタルポスト、半田は、ＩＣ回路が
形成されている上に形成されている。そのため、配線層
やメタルポストから発生する歪み、半田から加わる熱や
応力によりＩＣ回路の特性が変化する問題もあった。
すると、半田バンプまたは半田ボールは、この実装状態
では、半田の接続の良否が判断できない問題があった。
また配線層５３、メタルポスト、半田は、ＩＣ回路が
形成されている上に形成されている。そのため、配線層
やメタルポストから発生する歪み、半田から加わる熱や
応力によりＩＣ回路の特性が変化する問題もあった。
【００１１】本発明は、前記問題点を解決するものであ
る。
る。
【００１２】
【課題を解決するための手段】本発明は上記の課題に鑑
みてなされ、第１に、メタルポストを、前記電極パッド
群および前記電極パッド群で囲まれた領域の外側に延在
させ、半田バンプまたは前記半田ボールは、チップの周
囲に形成する事で解決するものである。
みてなされ、第１に、メタルポストを、前記電極パッド
群および前記電極パッド群で囲まれた領域の外側に延在
させ、半田バンプまたは前記半田ボールは、チップの周
囲に形成する事で解決するものである。
【００１３】またダイシングラインの近傍に配線層を延
在させ、メタルポストをダイシングラインの近傍に形成
することで解決するものである。
在させ、メタルポストをダイシングラインの近傍に形成
することで解決するものである。
【００１４】更には、半田バンプまたは半田ボールを、
ダイシングラインのマージン領域近傍に設ける事で解決
するものである。
ダイシングラインのマージン領域近傍に設ける事で解決
するものである。
【００１５】半導体チップのＩＣ回路は、電極パッドの
周囲または電極パッド群で囲まれた領域に形成されてい
る。従って実質ＩＣ回路を囲んで電極パッド群の外側に
配線層、メタルポスト、半田バンプまたは半田ボールを
形成することでＩＣ回路実装部への影響を無くすことが
できる。
周囲または電極パッド群で囲まれた領域に形成されてい
る。従って実質ＩＣ回路を囲んで電極パッド群の外側に
配線層、メタルポスト、半田バンプまたは半田ボールを
形成することでＩＣ回路実装部への影響を無くすことが
できる。
【００１６】またＩＣによっては、スクライブラインに
テストパターンが設けられ、マージンをおよそ５０〜１
００μｍも取っているものがある。従ってこのマージン
に設けることで、電極パッドの外側の領域を狭くでき、
チップサイズをそれほど拡大することもない。
テストパターンが設けられ、マージンをおよそ５０〜１
００μｍも取っているものがある。従ってこのマージン
に設けることで、電極パッドの外側の領域を狭くでき、
チップサイズをそれほど拡大することもない。
【００１７】更には、実装基板に本半導体装置を実装し
ても、半田ボールの観察が可能となり、半田不良の判断
が可能となる。
ても、半田ボールの観察が可能となり、半田不良の判断
が可能となる。
【００１８】
【発明の実施の形態】次に、本発明の実施形態について
説明する。
説明する。
【００１９】図１、図２に於いて、図番１は、通常のワ
イヤボンディングタイプのＩＣチップに於いて、最上層
のメタル（ボンディングパッドとしても機能する部分）
の部分であり、このＡｌ電極１のコンタクトホールＣが
形成される層間絶縁膜を図番２で示す。
イヤボンディングタイプのＩＣチップに於いて、最上層
のメタル（ボンディングパッドとしても機能する部分）
の部分であり、このＡｌ電極１のコンタクトホールＣが
形成される層間絶縁膜を図番２で示す。
【００２０】またこのコンタクトホールＣの下層には、
メタルが複数層で形成され、例えばトランジスタ（ＭＯ
Ｓ型のトランジスタまたはＢＩＰ型のトランジスタ）、
拡散領域、ポリＳｉゲートまたはポリＳｉ等とコンタク
トしている。
メタルが複数層で形成され、例えばトランジスタ（ＭＯ
Ｓ型のトランジスタまたはＢＩＰ型のトランジスタ）、
拡散領域、ポリＳｉゲートまたはポリＳｉ等とコンタク
トしている。
【００２１】ここで、本実施例は、ＭＯＳ型でも、ＢＩ
Ｐ型でも実施できる事は言うまでもない。
Ｐ型でも実施できる事は言うまでもない。
【００２２】また本構造は、一般には一層メタル、２層
メタル…と呼ばれるＩＣである。
メタル…と呼ばれるＩＣである。
【００２３】更には、パッシベーション膜を図番３で示
す。ここでパッシベーション膜３は、Ｓｉ窒化膜、エポ
キシ樹脂またはポリイミド樹脂等でなり、更にこの上に
は、絶縁樹脂層が被覆されても良い。この絶縁樹脂層
は、フラット性を実現し、半田ボールの高さを一定にす
る事ができる。
す。ここでパッシベーション膜３は、Ｓｉ窒化膜、エポ
キシ樹脂またはポリイミド樹脂等でなり、更にこの上に
は、絶縁樹脂層が被覆されても良い。この絶縁樹脂層
は、フラット性を実現し、半田ボールの高さを一定にす
る事ができる。
【００２４】またＡｌ電極１上には、窒化Ｔｉ膜が形成
されている。
されている。
【００２５】パッシベーション膜３と前記絶縁樹脂層
は、窒化Ｔｉ膜を露出する開口部Ｋが形成され、ここに
は、配線層のメッキ電極（シード層）としてＣｕの薄膜
層６が形成される。そしてこの上には、Ｃｕメッキによ
り形成される配線層７が形成される。
は、窒化Ｔｉ膜を露出する開口部Ｋが形成され、ここに
は、配線層のメッキ電極（シード層）としてＣｕの薄膜
層６が形成される。そしてこの上には、Ｃｕメッキによ
り形成される配線層７が形成される。
【００２６】そして、配線層７を含むチップ全面には、
樹脂から成る樹脂層Ｒが形成される。ただし、図面上で
は省略しているが、樹脂層Ｒと配線層７、樹脂層Ｒとメ
タルポスト８の界面にはＳｉ3Ｎ4膜が設けられても良
い。
樹脂から成る樹脂層Ｒが形成される。ただし、図面上で
は省略しているが、樹脂層Ｒと配線層７、樹脂層Ｒとメ
タルポスト８の界面にはＳｉ3Ｎ4膜が設けられても良
い。
【００２７】樹脂層Ｒは、熱硬化性、熱可塑性樹脂であ
れば実施可能である。ここで、樹脂Ｒは、液状のアミッ
ク酸を主材料として用意され、ウェハ全面にスピンオン
され、厚さ２０〜６０μｍ程度で形成される。その後、
この樹脂Ｒは、熱硬化反応により重合される。温度は、
３００°Ｃ以上である。しかし熱硬化前のアミック酸よ
り成る樹脂は、前記温度の基で非常に活性に成り、Ｃｕ
と反応し、その界面を悪化させる問題がある。しかし、
配線層の表面にＳｉ3Ｎ4膜を被覆する事により、このＣ
ｕとの反応を防止することができる。ここでＳｉ3Ｎ4膜
の膜厚は、１０００〜３０００Å程度である。また前記
スピンオンの変わりにウェハを金型に載置して封止す
る、またウェハに樹脂を塗布しても可能である。
れば実施可能である。ここで、樹脂Ｒは、液状のアミッ
ク酸を主材料として用意され、ウェハ全面にスピンオン
され、厚さ２０〜６０μｍ程度で形成される。その後、
この樹脂Ｒは、熱硬化反応により重合される。温度は、
３００°Ｃ以上である。しかし熱硬化前のアミック酸よ
り成る樹脂は、前記温度の基で非常に活性に成り、Ｃｕ
と反応し、その界面を悪化させる問題がある。しかし、
配線層の表面にＳｉ3Ｎ4膜を被覆する事により、このＣ
ｕとの反応を防止することができる。ここでＳｉ3Ｎ4膜
の膜厚は、１０００〜３０００Å程度である。また前記
スピンオンの変わりにウェハを金型に載置して封止す
る、またウェハに樹脂を塗布しても可能である。
【００２８】またＳｉ3Ｎ4膜は、バリア性が優れた絶縁
膜で良いが、ＳｉＯ２膜は、バリア性に劣る。しかしＳ
ｉＯ２膜を採用する場合は、Ｓｉ3Ｎ4膜よりもその膜厚
を厚くする必要があり。またＳｉ3Ｎ4膜は、プラズマＣ
ＶＤ法で形成できるので、そのステップカバレージも優
れ、好ましい。更に、メタルポスト８を形成した後、樹
脂層Ｒを被覆するので、前記Ｓｉ3Ｎ4膜を形成するとＣ
ｕから成る配線層７とアミック酸を主材料とする樹脂層
の反応を防止するばかりでなく、Ｃｕから成るメタルポ
スト８とアミック酸を主材料とする樹脂層Ｒの反応も防
止できる。
膜で良いが、ＳｉＯ２膜は、バリア性に劣る。しかしＳ
ｉＯ２膜を採用する場合は、Ｓｉ3Ｎ4膜よりもその膜厚
を厚くする必要があり。またＳｉ3Ｎ4膜は、プラズマＣ
ＶＤ法で形成できるので、そのステップカバレージも優
れ、好ましい。更に、メタルポスト８を形成した後、樹
脂層Ｒを被覆するので、前記Ｓｉ3Ｎ4膜を形成するとＣ
ｕから成る配線層７とアミック酸を主材料とする樹脂層
の反応を防止するばかりでなく、Ｃｕから成るメタルポ
スト８とアミック酸を主材料とする樹脂層Ｒの反応も防
止できる。
【００２９】また、配線層７の端部にメタルポスト８の
頭部が顔を出し、メタルポスト８の頭部のＮｉ、Ａｕが
露出されている。前記メタルポストは、前記メッキ電極
を介してメッキで形成されても良いし、スパッタリング
で形成されても良い。
頭部が顔を出し、メタルポスト８の頭部のＮｉ、Ａｕが
露出されている。前記メタルポストは、前記メッキ電極
を介してメッキで形成されても良いし、スパッタリング
で形成されても良い。
【００３０】Ｃｕから成るメタルポスト８の上に直接半
田ボールが形成されると、酸化されたＣｕが原因で半田
ボールとの接続強度が劣化する。また酸化防止のために
Ａｕを直接形成すると、Ａｕが拡散されるため、間にＮ
ｉが挿入されている。ＮｉはＣｕの酸化防止をし、また
ＡｕはＮｉの酸化防止をしている。従って半田ボールの
劣化および強度の劣化は抑制される。
田ボールが形成されると、酸化されたＣｕが原因で半田
ボールとの接続強度が劣化する。また酸化防止のために
Ａｕを直接形成すると、Ａｕが拡散されるため、間にＮ
ｉが挿入されている。ＮｉはＣｕの酸化防止をし、また
ＡｕはＮｉの酸化防止をしている。従って半田ボールの
劣化および強度の劣化は抑制される。
【００３１】ここでＮｉ、Ａｕは、電解メッキで形成さ
れるが無電解メッキでも良い。
れるが無電解メッキでも良い。
【００３２】最後には、メタルポスト８の頭部に、半田
ボール１２（または半田バンプ）が形成される。
ボール１２（または半田バンプ）が形成される。
【００３３】ここで半田ボールと半田バンプの違いにつ
いて説明する。半田ボールは、予めボール状の半田が別
途用意され、メタルポスト８に固着されるものであり、
半田バンプは、配線層７、メタルポスト８を介して電解
メッキで形成されるものである。半田バンプは、最初は
厚みを有した膜として形成され、後熱処理により球状に
形成されるものである。
いて説明する。半田ボールは、予めボール状の半田が別
途用意され、メタルポスト８に固着されるものであり、
半田バンプは、配線層７、メタルポスト８を介して電解
メッキで形成されるものである。半田バンプは、最初は
厚みを有した膜として形成され、後熱処理により球状に
形成されるものである。
【００３４】ここでは、シード層も含めて配線層がパタ
ーニングされが取り除かれるので、電解メッキでは形成
できず、実際は半田ボールが用意される。
ーニングされが取り除かれるので、電解メッキでは形成
できず、実際は半田ボールが用意される。
【００３５】以上、ウェハスケール・ＣＳＰの一例を説
明した。本発明のＣＳＰは、これに限らないが、特に半
田ボールや半田バンプをチップの表面に形成するもので
有ればよい。
明した。本発明のＣＳＰは、これに限らないが、特に半
田ボールや半田バンプをチップの表面に形成するもので
有ればよい。
【００３６】続いて本発明のポイントを説明する。本発
明は、帯状に周囲を囲んだ電極パッド（前述したＡｌ電
極）群１…の配置領域およびこの電極パッド群１…で囲
まれた領域（以下回路領域と呼ぶ）の外側に半田ボール
または半田バンプを形成することにある。
明は、帯状に周囲を囲んだ電極パッド（前述したＡｌ電
極）群１…の配置領域およびこの電極パッド群１…で囲
まれた領域（以下回路領域と呼ぶ）の外側に半田ボール
または半田バンプを形成することにある。
【００３７】このために配線層７、メタルポスト８も前
記回路領域の外側に設けられる。従って配線層７、メタ
ルポスト８、半田ボールまたは半田バンプから受ける歪
みや応力は、直接回路領域に加わらず、また半田ボール
や半田バンプの溶融時の熱歪みも加わりにくいので、Ｉ
Ｃ回路の劣化等を抑制するとができる。
記回路領域の外側に設けられる。従って配線層７、メタ
ルポスト８、半田ボールまたは半田バンプから受ける歪
みや応力は、直接回路領域に加わらず、また半田ボール
や半田バンプの溶融時の熱歪みも加わりにくいので、Ｉ
Ｃ回路の劣化等を抑制するとができる。
【００３８】また本半導体装置を実装基板に取り付けて
も、半田バンプまたは半田ボールは、半導体チップの周
囲から観察することが可能となるため、半田の接合状態
が観察できる。特に半田不良を確認し、再度溶融し直す
ことも可能となる。
も、半田バンプまたは半田ボールは、半導体チップの周
囲から観察することが可能となるため、半田の接合状態
が観察できる。特に半田不良を確認し、再度溶融し直す
ことも可能となる。
【００３９】図３に於いて、実線で示す矩形領域Ｓは本
来の半導体チップ領域であり、矩形領域Ｓと点線で示す
矩形領域Ｍとの間は、ダイシング時に設けられるマージ
ンである。実際、パターン上で本来のＩＣ領域は何処に
なるのかと言われても説明は難しいが、一般には電極パ
ッドの外側には、耐湿性向上のためにシールリングＬＧ
が形成されている。このシールリングは、一層メタルＩ
Ｃでは、一層目のメタルが実質周囲を囲んでいる。この
メタルは、半導体基板まで到達するコンタクトが周囲に
形成され、この上に形成されている。従って絶縁膜とメ
タルの界面、絶縁膜が何層も積層されている場合は、こ
れらの界面をメタルで遮断しているので、ダイシング側
面からの湿気の浸入を阻止できるものである。
来の半導体チップ領域であり、矩形領域Ｓと点線で示す
矩形領域Ｍとの間は、ダイシング時に設けられるマージ
ンである。実際、パターン上で本来のＩＣ領域は何処に
なるのかと言われても説明は難しいが、一般には電極パ
ッドの外側には、耐湿性向上のためにシールリングＬＧ
が形成されている。このシールリングは、一層メタルＩ
Ｃでは、一層目のメタルが実質周囲を囲んでいる。この
メタルは、半導体基板まで到達するコンタクトが周囲に
形成され、この上に形成されている。従って絶縁膜とメ
タルの界面、絶縁膜が何層も積層されている場合は、こ
れらの界面をメタルで遮断しているので、ダイシング側
面からの湿気の浸入を阻止できるものである。
【００４０】ここではこのシールリングで囲んだ領域を
ＩＣ領域（実際は、シールリングを残してダイシングす
るから更に外に数十μｍのスペースが設けられる。）と
する。つまり仮想的に実線ＳがシールリングＬＧである
とする。
ＩＣ領域（実際は、シールリングを残してダイシングす
るから更に外に数十μｍのスペースが設けられる。）と
する。つまり仮想的に実線ＳがシールリングＬＧである
とする。
【００４１】ダイシングブレードの幅は、およそ３０〜
４０μｍ程度と言われている。またダイシング精度はダ
イシング装置にもよるが、±数μｍである。例えば±３
μｍとする。つまりＤＬは３０μｍ、Ｌは、３６μｍで
ある。
４０μｍ程度と言われている。またダイシング精度はダ
イシング装置にもよるが、±数μｍである。例えば±３
μｍとする。つまりＤＬは３０μｍ、Ｌは、３６μｍで
ある。
【００４２】例えば具体的に例をあげると、ＴＥＧパタ
ーンがダイシングライン部に形成されない機種では、Ｌ
が４０μｍ程度であり、マージンが１０μｍとなる。従
ってダイシング精度を考慮しても７μｍが余っている。
またＴＥＧパターンが形成される機種では、ＴＥＧパタ
ーンのサイズにもよるが、Ｌは、１５０μｍ、ブレード
として４０μｍを採用しても、ダイシングに必要な幅
は、４０＋３×２μｍで、ＤＬとして必要な幅は、４６
μｍである。従って１０４／２の５２μｍがダイシング
側壁からＩＣ領域まで存在し、デッドスペースＤにな
る。
ーンがダイシングライン部に形成されない機種では、Ｌ
が４０μｍ程度であり、マージンが１０μｍとなる。従
ってダイシング精度を考慮しても７μｍが余っている。
またＴＥＧパターンが形成される機種では、ＴＥＧパタ
ーンのサイズにもよるが、Ｌは、１５０μｍ、ブレード
として４０μｍを採用しても、ダイシングに必要な幅
は、４０＋３×２μｍで、ＤＬとして必要な幅は、４６
μｍである。従って１０４／２の５２μｍがダイシング
側壁からＩＣ領域まで存在し、デッドスペースＤにな
る。
【００４３】本発明は、この領域Ｄにも着目している。
例えば半田ボールのサイズは、３００〜８００μｍであ
る。従って、小さいサイズで有れば、前記５２μｍの領
域に配置できることになる。
例えば半田ボールのサイズは、３００〜８００μｍであ
る。従って、小さいサイズで有れば、前記５２μｍの領
域に配置できることになる。
【００４４】図１に戻れば、点線で示す部分がＩＣ領域
Ｓであり、仮にこの領域にシールリングが形成されてい
るとする。
Ｓであり、仮にこの領域にシールリングが形成されてい
るとする。
【００４５】本発明は、ＴＥＧパターンがダイシングラ
インに設けられた機種では、ＩＣ領域Ｓと実際のダイシ
ング側壁Ｍとの間に５２μｍのデッドスペースＤが存在
するため、ここにメタルポストおよび半田ボールまたは
半田バンプを実装しても良い。スペースＡは、ダイシン
グ装置およびＴＥＧパターンが入るか入らないかで実質
決まるマージンであり、半田ボールや半田バンプのサイ
ズによっては、チップサイズを大きくするために、スペ
ースＨを広げる必要がある場合もある。
インに設けられた機種では、ＩＣ領域Ｓと実際のダイシ
ング側壁Ｍとの間に５２μｍのデッドスペースＤが存在
するため、ここにメタルポストおよび半田ボールまたは
半田バンプを実装しても良い。スペースＡは、ダイシン
グ装置およびＴＥＧパターンが入るか入らないかで実質
決まるマージンであり、半田ボールや半田バンプのサイ
ズによっては、チップサイズを大きくするために、スペ
ースＨを広げる必要がある場合もある。
【００４６】またマージンＡは、全く利用しないとし、
ＩＣ領域ＳからのスペースＨを広げて設け、一回り大き
な半導体チップサイズとし、符号Ｈで示す部分に配線
層、メタルポスト、半田バンプまたは半田ボールを設け
ても良い。この場合は、前記スペースＡは、全く利用し
ないのでチップの利用効率は低下する。
ＩＣ領域ＳからのスペースＨを広げて設け、一回り大き
な半導体チップサイズとし、符号Ｈで示す部分に配線
層、メタルポスト、半田バンプまたは半田ボールを設け
ても良い。この場合は、前記スペースＡは、全く利用し
ないのでチップの利用効率は低下する。
【００４７】以上、どちらにしてもＩＣ領域の外側に半
田バンプまたは半田ボールが実装できるので、ＩＣ回路
への影響を極力抑えられ、また実装基板に本ＣＳＰを実
装しても、半田接合状態が観察でき、不良の解析、また
は不良を判断して半田を再溶融すれば、装置としての歩
留まりも向上させることができる。
田バンプまたは半田ボールが実装できるので、ＩＣ回路
への影響を極力抑えられ、また実装基板に本ＣＳＰを実
装しても、半田接合状態が観察でき、不良の解析、また
は不良を判断して半田を再溶融すれば、装置としての歩
留まりも向上させることができる。
【００４８】
【発明の効果】本発明によれば、ＩＣ領域の外側に半田
バンプまたは半田ボールが実装できるので、ＩＣ回路へ
の影響を極力抑えられ、また実装基板に本ＣＳＰを実装
しても、半田接合状態が観察でき、不良の解析、または
不良を判断して半田を再溶融すれば、装置としての歩留
まりも向上させることができる。
バンプまたは半田ボールが実装できるので、ＩＣ回路へ
の影響を極力抑えられ、また実装基板に本ＣＳＰを実装
しても、半田接合状態が観察でき、不良の解析、または
不良を判断して半田を再溶融すれば、装置としての歩留
まりも向上させることができる。
【図１】 本発明の実施形態に係る半導体装置の平面図
である。
である。
【図２】 図１の断面図である。
【図３】 従来の半導体装置の平面図である。
【図４】 図３の断面図である。
Claims (5)
- 【請求項１】 金属材料から成る電極パッドに接続さ
れ、チップ表面に延在するＣｕを主材料とする配線層
と、 前記配線層の一領域に形成されたメタルポストと、 前記配線層を含むチップ表面を被覆し、前記メタルポス
トの表面が露出するように被覆された絶縁樹脂層と、 前記メタルポストに固着された半田バンプまたは半田ボ
ールとを具備する半導体装置に於いて、 前記メタルポストは、前記電極パッド群および前記電極
パッド群で囲まれた領域の外側に位置し、前記半田バン
プまたは前記半田ボールは、チップの周囲に形成される
ことを特徴とした半導体装置。 - 【請求項２】 半導体ウェハの各ＩＣ上に絶縁樹脂層が
形成され、前記絶縁樹脂層から露出したメタルポストに
半田バンプまたは半田ボールが形成され、前記ＩＣを囲
むダイシングラインに沿って個々に分離される半導体装
置であり、金属材料から成る電極パッドに接続され、ダ
イシングラインの近傍まで延在するＣｕを主材料とする
配線層と、 前記ダイシングラインの近傍の前記配線層の一領域に形
成されたメタルポストと、 前記配線層を含むチップ表面を被覆し、前記メタルポス
トの表面が露出するように被覆された絶縁樹脂層と、 前記メタルポストの露出領域に固着された半田バンプま
たは半田ボールとを具備する事を特徴とした半導体装
置。 - 【請求項３】 前記半田バンプまたは半田ボールは、前
記ダイシングラインのマージン領域近傍に設けられる請
求項２に記載の半導体装置。 - 【請求項４】 前記半田バンプまたは半田ボールは、ダ
イシングラインのマージンに重畳して配置される請求項
１または請求項２に記載の半導体装置。 - 【請求項５】 前記ダイシングラインには、ＴＥＧパタ
ーンが形成される請求項２、請求項３または請求項４に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108284A JP2000299406A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108284A JP2000299406A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299406A true JP2000299406A (ja) | 2000-10-24 |
Family
ID=14480768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108284A Pending JP2000299406A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299406A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289633A (ja) * | 2001-01-18 | 2002-10-04 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
| JP2003068934A (ja) * | 2001-08-30 | 2003-03-07 | Ibiden Co Ltd | 半導体チップ |
| JP2003332488A (ja) * | 2002-05-16 | 2003-11-21 | Matsushita Electric Ind Co Ltd | 電子部品 |
| EP1424730A1 (de) * | 2002-11-29 | 2004-06-02 | Infineon Technologies AG | Halbleiterchip mit Anschlusskontaktflächen und Anordnung eines solchen Halbleiterchips auf einem Träger |
| JP2004179538A (ja) * | 2002-11-28 | 2004-06-24 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004186333A (ja) * | 2002-12-02 | 2004-07-02 | Seiko Epson Corp | 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器 |
| US6952048B2 (en) | 2003-07-08 | 2005-10-04 | Oki Electric Industry Co., Ltd. | Semiconductor device with improved design freedom of external terminal |
| US7575994B2 (en) | 2005-06-15 | 2009-08-18 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2011014605A (ja) * | 2009-06-30 | 2011-01-20 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7977229B2 (en) | 2000-04-28 | 2011-07-12 | Oki Semiconductor Co., Ltd. | Method for fabricating resin-molded semiconductor device having posts with bumps |
| JP5387407B2 (ja) * | 2007-07-25 | 2014-01-15 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US8716874B2 (en) | 2010-09-15 | 2014-05-06 | Ricoh Company, Ltd. | Semiconductor device having metal posts non-overlapping with other devices and layout method of semiconductor device |
| JP2017526168A (ja) * | 2014-07-01 | 2017-09-07 | 日本テキサス・インスツルメンツ株式会社 | バッチパッケージング低ピンカウント埋め込み半導体チップの構造及び方法 |
-
1999
- 1999-04-15 JP JP11108284A patent/JP2000299406A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7977229B2 (en) | 2000-04-28 | 2011-07-12 | Oki Semiconductor Co., Ltd. | Method for fabricating resin-molded semiconductor device having posts with bumps |
| JP2002289633A (ja) * | 2001-01-18 | 2002-10-04 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
| JP2003068934A (ja) * | 2001-08-30 | 2003-03-07 | Ibiden Co Ltd | 半導体チップ |
| JP4707283B2 (ja) * | 2001-08-30 | 2011-06-22 | イビデン株式会社 | 半導体チップ |
| JP2003332488A (ja) * | 2002-05-16 | 2003-11-21 | Matsushita Electric Ind Co Ltd | 電子部品 |
| US7632711B2 (en) | 2002-11-28 | 2009-12-15 | Oki Semiconductor Co., Ltd. | Fabrication method for chip size package and non-chip size package semiconductor devices |
| JP2004179538A (ja) * | 2002-11-28 | 2004-06-24 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7012339B2 (en) | 2002-11-28 | 2006-03-14 | Oki Electric Industry Co., Ltd. | Semiconductor chip with passive element in a wiring region of the chip |
| EP1424730A1 (de) * | 2002-11-29 | 2004-06-02 | Infineon Technologies AG | Halbleiterchip mit Anschlusskontaktflächen und Anordnung eines solchen Halbleiterchips auf einem Träger |
| JP2004186333A (ja) * | 2002-12-02 | 2004-07-02 | Seiko Epson Corp | 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器 |
| US7132749B2 (en) | 2002-12-02 | 2006-11-07 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US7795129B2 (en) | 2002-12-02 | 2010-09-14 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US7098127B2 (en) | 2002-12-02 | 2006-08-29 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US9362246B2 (en) | 2002-12-02 | 2016-06-07 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US6952048B2 (en) | 2003-07-08 | 2005-10-04 | Oki Electric Industry Co., Ltd. | Semiconductor device with improved design freedom of external terminal |
| US7575994B2 (en) | 2005-06-15 | 2009-08-18 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP5387407B2 (ja) * | 2007-07-25 | 2014-01-15 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2011014605A (ja) * | 2009-06-30 | 2011-01-20 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US8716874B2 (en) | 2010-09-15 | 2014-05-06 | Ricoh Company, Ltd. | Semiconductor device having metal posts non-overlapping with other devices and layout method of semiconductor device |
| JP2017526168A (ja) * | 2014-07-01 | 2017-09-07 | 日本テキサス・インスツルメンツ株式会社 | バッチパッケージング低ピンカウント埋め込み半導体チップの構造及び方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10566255B2 (en) | Method of manufacturing semiconductor device | |
| US20190341269A1 (en) | Stiffener package and method of fabricating stiffener package | |
| US7498196B2 (en) | Structure and manufacturing method of chip scale package | |
| US6534387B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2001035965A (ja) | 半導体パッケージ及びその製造方法 | |
| JP2000228420A (ja) | 半導体装置及びその製造方法 | |
| US20080054461A1 (en) | Reliable wafer-level chip-scale package solder bump structure in a packaged semiconductor device | |
| US20020089043A1 (en) | Semiconductor package with shortened electric signal paths | |
| US20240055344A1 (en) | Connection structure and method of forming the same | |
| JP2000299406A (ja) | 半導体装置 | |
| US20020031880A1 (en) | Circuit probing contact pad formed on a bond pad in a flip chip package | |
| US20050151268A1 (en) | Wafer-level assembly method for chip-size devices having flipped chips | |
| JP2000188357A (ja) | 半導体装置およびその製造方法 | |
| US20080258306A1 (en) | Semiconductor Device and Method for Fabricating the Same | |
| US6342399B1 (en) | Testing integrated circuits | |
| US20110316157A1 (en) | Semiconductor device and a method for manufacturing the same | |
| US7595268B2 (en) | Semiconductor package having re-distribution lines for supplying power and a method for manufacturing the same | |
| US20040089946A1 (en) | Chip size semiconductor package structure | |
| US8058735B2 (en) | Wafer-level chip scale package having stud bump and method for fabricating the same | |
| JP4462664B2 (ja) | チップサイズパッケージ型の半導体装置 | |
| JP2000164617A (ja) | チップサイズパッケージおよびその製造方法 | |
| JP2003031768A (ja) | 半導体装置およびその製造方法 | |
| JP6012688B2 (ja) | 半導体装置 | |
| JP2001110828A (ja) | 半導体装置の製造方法 | |
| JP2000091339A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |