JP4068801B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、回路素子およびＡｌ（アルミニウム）配線が形成された半導体ウエハを半導体チップに分割する工程に先立って、前記Ａｌ配線上にＣｕ（銅）配線および半田バンプを形成するプロセスによって製造される半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
パッケージプロセス（後工程）をウエハプロセス（前工程）と一体化し、回路素子およびＡｌ配線が形成された半導体ウエハを半導体チップに分割する工程に先立って、半導体ウエハの各チップ領域に半田バンプを形成する、いわゆるウエハレベルＣＳＰ(Chip Scale Package)またはウエハプロセス・パッケージ（Wafer Process Package；ＷＰＰ）と呼ばれるパッケージング技術は、ウエハプロセスを応用してパッケージプロセスを処理するため、半導体ウエハから切断した半導体チップ毎にパッケージプロセス（後工程）を処理する従来方法に比べて工程数を大幅に低減することができるという利点がある。このウエハレベルＣＳＰについては、例えば日経ＢＰ社発行（１９９９年２月１日）の「日経マイクロデバイス」３８頁〜６３頁や、特許国際公開ＷＯ／２３６９６号公報などに記載がある。
【０００３】
上記ウエハレベルＣＳＰのように、半導体チップの外部接続端子を半田バンプで構成する半導体装置においては、回路素子にメモリ素子が含まれる場合、半田バンプを構成する材料中のＰｂ（鉛）などに含まれる放射性同位元素から放射されるα線によるメモリセルのソフトエラーを回避する対策が必要となる。
【０００４】
１９９９ ＩＥＥＥ（アイ・イー・イー・イー）Electronic Components and Technology Conference Pb-Free Solder Alloys for Flip Chip Applications は、実質的にＰｂを含んでいない、いわゆるＰｂフリー半田を使って前記半田バンプを構成すると共に、メモリセル形成領域外の周辺回路領域に半田バンプを配置することによってソフトエラーを回避する技術を開示している。
【０００５】
特開平１１−１１１８８５号公報は、再配置用の配線パターンをＢＬＭ膜（電極パッドと半田バンプとの間の密着性向上や相互拡散防止を目的として形成される下地膜パターン）で構成したＢＧＡ(Ball Grid Array)に関するものであるが、上記ＢＬＭ膜をα線遮蔽率が０．１以下の金属膜（例えばＣｕ膜）で構成することにより、従来プロセスに新たな材料を追加することなくα線遮蔽を可能とする技術を開示している。
【０００６】
【発明が解決しようとする課題】
本発明者らは、回路素子およびＡｌ配線が形成された半導体ウエハを半導体チップに分割する工程に先立って、Ａｌ配線上にＣｕ配線および半田バンプを形成するウエハプロセス・パッケージを開発している。このウエハプロセス・パッケージは、回路素子の一部にメモリ素子を含むため、α線によるソフトエラー対策として、実質的にＰｂを含まないＰｂフリー半田を使って半田バンプを構成することを検討している。
【０００７】
ところが、本発明者らが、９８．５％のＳｎ（錫）、１％のＡｇ（銀）および０．５％のＣｕからなるＰｂフリー半田材料のα線量を測定したところ、図２６に示すように、Ｐｂフリー半田材料からも僅かながらα線が放射されていることが判明した。なお、ここでのα線の測定時間は２０万秒、半田バンプの直径は２．５ｃｍとした。
【０００８】
上記Ｐｂフリー半田材料に含まれるα線量は、Ｐｂに含まれるα線量に比べれば僅かではあるが、メモリ素子の微細化が進み、最小加工寸法が０．２μｍ程度以下になると、この程度の僅かなα線量であってもメモリセルへの影響が無視できなくなる。
【０００９】
半田バンプに含まれるα線の影響を回避する対策として、放射性同位元素の量を極めて少なくした高純度の半田材料を使用することも考えられるが、このような高純度の半田材料は極めて高価なため、汎用のウエハプロセス・パッケージに適用することは困難である。
【００１０】
また、他のα線対策として、メモリ素子の上部に半田バンプを配置しない方法や、Ｃｕ配線の一部で構成される半田バンプ接続部（以下、バンプ・ランドともいう）とＡｌ配線との間に介在する絶縁膜の膜厚を厚く（例えば３０μｍ以上）したり、バンプ・ランドと絶縁膜との間に別途厚い樹脂層などを設けたりすることにより、これらの絶縁膜や樹脂層でα線を遮蔽することも考えられる。
【００１１】
しかし、メモリ素子の上部に半田バンプを配置しない方法は、半導体チップ上のバンプ配置エリアが限られてしまうため、半田バンプの狭ピッチ化が避けられない。そのため、半導体チップを実装する配線基板も狭ピッチ化に対応した高価なものを用意しなければならないため、汎用のウエハプロセス・パッケージに適用することは困難である。また、バンプ・ランド（Ｃｕ配線）とＡｌ配線との間に介在する絶縁層（または樹脂層）を厚くした場合は、絶縁層（または樹脂層）に形成されるＣｕ配線とＡｌ配線とを接続する開孔が深くなるためにＣｕ配線とＡｌ配線との間に高段差が生じ、両者の接続信頼性が低下するという別の問題が生じる。
【００１２】
本発明の目的は、回路素子およびＡｌ配線が形成された半導体ウエハを半導体チップに分割する工程に先立って、Ａｌ配線上にＣｕ配線および半田バンプを形成するプロセスによって製造される半導体装置のα線ソフトエラーを防止することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、回路素子およびＡｌ配線が形成された半導体ウエハを半導体チップに分割する工程に先立って、Ａｌ配線上にＣｕ配線および半田バンプを形成するプロセスによって製造される半導体装置において、バンプ電極接続部（バンプ・ランド）の膜厚を、最上層Ａｌ配線の一部で構成されるボンディングパッドの膜厚よりも大きくするものである。
【００１６】
上記した手段によれば、半田バンプ中の放射性同位元素から放射されるα線がバンプ電極接続部によって遮蔽されるので、新たな製造工程を追加したり、高価な材料を使用したりすることなく、α線ソフトエラーを防止することが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳述する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１に示すように、本実施形態の半導体装置は、パッケージ基板２の主面上に１個のシリコンチップ１Ａをフェイスダウン・ボンディングしたＢＧＡ(Ball Grid Array)である。
【００１９】
パッケージ基板２は、ガラスエポキシ樹脂、ＢＴ(Bis-maleimide Triazine)樹脂などからなる基板にＣｕ配線を形成した汎用のプリント配線基板で構成されており、その裏面（下面）の電極パッド３には、ＢＧＡの外部接続端子を構成する複数個の半田バンプ５が接続されている。特に限定はされないが、パッケージ基板２の外形寸法は、縦×横＝１４ｍｍ×２２ｍｍ、半田バンプ５の数は、１１９個である。また、半田バンプ５の直径は７５０μｍ、隣接する半田バンプ５とのピッチは１．２７ｍｍである。
【００２０】
シリコンチップ１Ａは、その主面に形成された複数個の半田バンプ６のそれぞれを、パッケージ基板２の主面の対応する電極パッド４に接続するフリップチップ方式によって実装されている。シリコンチップ１Ａとパッケージ基板２との隙間には、例えばシリコンフィラーを添加したエポキシ樹脂からなるアンダーフィル樹脂７が充填されている。アンダーフィル樹脂７は、シリコンチップ１Ａとパッケージ基板２との熱膨張係数差に起因して、両者の接続部である半田バンプ６に加わる応力を緩和する機能と、シリコンチップ１Ａの主面に水分などが浸入するのを防ぐ機能とを兼ねている。シリコンチップ１Ａの裏面（上面）には、金属製の保護プレート８が接着剤９によって貼り付けられている。
【００２１】
図２は、シリコンチップ１Ａの主面を示す斜視図である。シリコンチップ１Ａの主面上には、前述した複数個の半田バンプ６がマトリクス状に配置されている。特に限定はされないが、シリコンチップ１Ａの外形寸法は、縦×横＝８ｍｍ×９ｍｍ、半田バンプ６の数は、１９６個である。また、半田バンプ６の直径は２００μｍ程度、隣接する半田バンプ４とのピッチは０．５４ｍｍである。半田バンプ６は、例えば９８．５％のＳｎ（錫）、１％のＡｇ（銀）および０．５％のＣｕからなる、実質的にＰｂ（鉛）を含まないＰｂフリー半田（溶融温度＝２２０℃〜２３０℃）で構成されている。
【００２２】
シリコンチップ１Ａの主面には、例えば８メガビット（Ｍｂｉｔ）の記憶容量を有するＳＲＡＭ(Static Random Access Memory)が形成されている。このＳＲＡＭは、ワークステーションのキャッシュメモリなどに使用されるものであり、図３に示すように、複数のメモリマットに分割された記憶部と、入出力回路（入力バッファデコーダ、出力回路）、コントロール回路および降圧電源回路などからなる周辺回路部とで構成されている。また、シリコンチップ１Ａの主面の中央部には、複数個のボンディングパッドＢＰが図の左右方向に沿って二列に配置されている。
【００２３】
図４は、図２に示した半田バンプ６と図３に示した回路ブロックとを重ね合わせた平面図である。図示のように、半田バンプ６は、シリコンチップ１Ａの主面のほぼ全域に亘って配置されており、それらの一部はメモリマットの上部に配置され、他の一部は周辺回路部の上部に配置されている。一方、ボンディングパッドＢＰは、記憶部と周辺回路部との間、すなわち回路が形成されていない領域に配置されている。
【００２４】
図５は、上記半田バンプ６に接続されたＣｕ配線１０の一部を示す斜視図、図６は、シリコンチップ１Ａの要部断面図である。
【００２５】
シリコンチップ１Ａの主面は、半田バンプ６が形成された領域を除き、最上層保護膜１２で覆われている。最上層保護膜１２は、膜厚１５μｍ程度の感光性ポリイミド樹脂膜で構成されている。最上層保護膜１２の下層には、Ｃｕ（銅）配線１０およびその一端部を構成するバンプ・ランド（バンプ電極接続部）１０Ａが形成されており、バンプ・ランド１０Ａの上面には、上記半田バンプ６が接続されている。Ｃｕ配線１０およびバンプ・ランド１０Ａの形成方法については、後述する。
【００２６】
Ｃｕ配線１０およびバンプ・ランド１０Ａの下層には、膜厚５μｍ程度の感光性ポリイミド樹脂膜１１が形成されている。Ｃｕ配線１０の他端部は、感光性ポリイミド樹脂膜１１に形成された開孔１３を通じて前記ボンディングパッドＢＰと電気的に接続されている。
【００２７】
図７は、図６の一部を拡大して示す断面図である。シリコンチップ１Ａの主面には、ＳＲＡＭのメモリセルあるいは周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。メモリセルを構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、０．２μｍ以下の最小加工寸法、例えば０．１８μｍ以下の最小加工寸法で形成されている。
【００２８】
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部には、下層から順に絶縁膜２０、第１層Ａｌ配線２１、第１層間絶縁膜２２、第２層Ａｌ配線２３、第２層間絶縁膜２４、第３層Ａｌ配線２５および無機パッシベーション膜２６が形成されている。なお、実際のシリコンチップ１Ａには、４層またはそれ以上のＡｌ配線が形成される場合もあるが、ここではＡｌ配線が３層であるものとして説明する。
【００２９】
第１〜第３層Ａｌ配線（２１、２３、２５）は、Ａｌ合金膜で構成されている。最上層配線である第３層Ａｌ配線２５の膜厚は０．８μｍ程度であり、第１および第２層Ａｌ配線（２１、２３）の膜厚はそれよりも薄い。
【００３０】
絶縁膜２０、第１および第２層間絶縁膜（２２、２４）は、酸化シリコン膜で構成されている。第２層間絶縁膜２４の膜厚は２μｍ程度であり、第１層間絶縁膜２２および絶縁膜２０の膜厚はそれよりも薄い。
【００３１】
無機パッシベーション膜２６は、例えば膜厚０．３μｍ程度の酸化シリコン膜と膜厚１．３μｍ程度の窒化シリコン膜とを積層した絶縁膜で構成されている。前記ボンディングパッドＢＰは、最上層配線である第３層Ａｌ配線２５の上部の無機パッシベーション膜２６をエッチングし、第３層Ａｌ配線２５の一部を露出させることによって形成されている。
【００３２】
本実施形態のＣｕ配線１０およびバンプ・ランド１０Ａは、膜厚６μｍ程度のＣｕ膜と、その上部に形成された膜厚３μｍのＮｉ（ニッケル）膜との積層膜で構成されている。この積層膜の膜厚（９μｍ程度）は、Ｃｕ配線１０およびバンプ・ランド１０Ａの下層に形成された感光性ポリイミド樹脂膜１１の膜厚（５μｍ程度）、無機パッシベーション膜２６の膜厚（１．６μｍ程度）、第３層Ａｌ配線２５およびボンディングパッドＢＰの膜厚（０．８μｍ程度）、第２層間絶縁膜２４の膜厚（２μｍ程度）に比べて厚い。すなわち、Ｃｕ配線１０およびバンプ・ランド１０Ａは、メモリセルを構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）と、Ｃｕ配線１０およびバンプ・ランド１０Ａとの間に介在する絶縁材料および配線材料のいずれよりも厚い膜厚で構成されている。
【００３３】
Ｃｕ配線１０およびバンプ・ランド１０Ａを構成するＣｕ膜およびＮｉ膜は、同一膜厚の絶縁材料（酸化シリコン膜、窒化シリコン膜、ポリイミド樹脂膜など）に比べてα線遮蔽効果が２〜３倍高い。従って、Ｃｕ配線１０およびバンプ・ランド１０Ａをこのような厚い膜厚で構成することにより、バンプ・ランド１０Ａ上に接続された半田バンプ６中の放射性同位元素から放射されるα線をバンプ・ランド１０Ａによって有効に遮蔽することができる。また、Ｃｕ配線１０を厚膜化することにより、その抵抗値を第１〜第３層Ａｌ配線（２１、２３、２５）の抵抗値よりも一桁以上（１０倍以上〜１００倍未満）小さくすることができる。
【００３４】
図８（ａ）は、バンプ・ランド１０Ａの直径（Ｄ1）とその上部に接続された半田バンプ６の直径（Ｄ2）との関係を示す平面図、同図（ｂ）は、同図（ａ）のＢ−Ｂ線に沿った断面図である。
【００３５】
図示のように、本実施形態では、バンプ・ランド１０Ａの直径（Ｄ1）を半田バンプ６の直径（Ｄ2）よりも大きくする（Ｄ1＞Ｄ2）。これにより、半田バンプ６の全周に亘って、バンプ・ランド１０Ａが半田バンプ６よりも外側に張り出すので、半田バンプ６から斜め方向（図（ｂ）の矢印で示す方向）に放射されるα線も、バンプ・ランド１０Ａによって有効に遮蔽することができる。バンプ・ランド１０Ａの直径（Ｄ1）は、半田バンプ６の直径（Ｄ2）より少なくとも５０μｍ以上とすることが望ましい。
【００３６】
次に、上記ＢＧＡの製造方法を図９〜図２５を用いて工程順に説明する。図９は、シリコンウエハからシリコンチップを切り出すまでの工程（前工程）を示す製造フロー図、図１０は、シリコンチップをパッケージ基板に搭載してＢＧＡを組み立てるまでの工程（後工程）を示す製造フロー図である。
【００３７】
ＢＧＡを製造するには、まず図１１に示すようなシリコンウエハ１を用意する。シリコンウエハ１の主面には、複数のチップ領域１Ｂがマトリクス状に区画されており、それぞれのチップ領域１Ｂには、前記図３に示したような回路ブロックを有するＳＲＡＭが形成されている。
【００３８】
図１２に示すように、ＳＲＡＭは、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１〜第３層Ａｌ配線（２１、２３、２５）などによって回路が構成されている。ＳＲＡＭの回路を構成するこれらのＭＩＳＦＥＴおよび配線は、周知のウエハプロセスによって形成される。また、各チップ領域１Ｂの中央部には、最上層配線である第３層Ａｌ配線２５の表面を覆う無機パッシベーション膜２６をエッチングし、第３層Ａｌ配線２５の一部を露出させることによって形成されたボンディングパッドＢＰが配置されている。各チップ領域１Ｂは、このボンディングパッドＢＰが形成された段階でウエハ検査、プローブ検査に付され、ＳＲＡＭの良、不良が判別される。
【００３９】
次に、図１３に示すように、無機パッシベーション膜２６の上部に回転塗布法で感光性ポリイミド樹脂膜１１を形成した後、感光性ポリイミド樹脂膜１１に開孔１３を形成してボンディングパッドＢＰの表面を露出させる。開孔１３を形成するには、ボンディングパッドＢＰの上部以外の領域の感光性ポリイミド樹脂膜１１を露光およびベークして半硬化させ、続いてボンディングパッドＢＰの上部の非露光（未硬化）部分を現像により除去する。感光性ポリイミド樹脂膜１１は、その下層の無機パッシベーション膜２６と共に、第３層Ａｌ配線２５と、後に形成されるＣｕ配線１０とを絶縁する層間絶縁膜として機能する。
【００４０】
次に、ウエハ１をベークすることによって、半硬化の感光性ポリイミド樹脂膜１１を完全硬化させた後、図１４に示すように、開孔１３の底部に露出したボンディングパッドＢＰの表面を含む感光性ポリイミド樹脂膜１１の上部にメッキシード層１４を形成する。メッキシード層１４は、例えばスパッタリング法で堆積した膜厚５０ｎｍ〜１５０ｎｍ程度のＣｒ膜と膜厚０．１μｍ〜０．７μｍ程度のＣｕ膜とで構成する。
【００４１】
次に、図１５に示すように、メッキシード層１４の上部に、Ｃｕ配線形成領域を開孔したフォトレジスト膜３１を形成し、フォトレジスト膜３１をマスクに用いた電解メッキ法でメッキシード層１４の表面にメタル膜１０Ｂを形成する。メタル膜１０Ｂは、膜厚６μｍ程度のＣｕ膜と膜厚３μｍ程度のＮｉ膜とで構成する。Ｃｕ膜の上部のＮｉ膜は、半田バンプ６の主成分であるＳｎがＣｕ膜中に拡散し、バンプ・ランド１０ＡやＣｕ配線１０が脆くなる不具合を防止するために形成する。
【００４２】
前述したように、Ｃｕ配線１０およびバンプ・ランド１０Ａを構成するメタル膜１０Ｂを上記のような厚い膜厚で形成することにより、バンプ・ランド１０Ａ上に接続される半田バンプ６中の放射性同位元素から放射されるα線をバンプ・ランド１０Ａによって有効に遮蔽することが可能となる。メタル膜１０Ｂは、メッキ法以外の方法、例えばスパッタリング法などによって形成することもできるが、電解メッキ法で形成することにより、厚膜化および細線化が容易になる。
【００４３】
次に、フォトレジスト膜３１を除去した後、Ｃｕ配線形成領域以外の領域の感光性ポリイミド樹脂膜１１上に残った不要なメッキシード層１４をウェットエッチングで除去することにより、図１６に示すように、メタル膜１０ＢからなるＣｕ配線１０を形成する。なお、メッキシード層１４をウェットエッチングで除去する際には、メタル膜１０Ｂ（Ｃｕ配線１０）の表面も同時にエッチングされるが、その膜厚はメッキシード層１に比べて遙かに厚いので支障はない。
【００４４】
次に、図１７および図１８に示すように、Ｃｕ配線１０の上部に感光性ポリイミド樹脂膜を回転塗布して最上層保護膜１２を形成した後、Ｃｕ配線１０の一端部上の最上層保護膜１２を露光、現像により除去することによって、バンプ・ランド１０Ａを形成する。最上層保護膜１２は、感光性ポリイミド樹脂に代えてソルダレジストなどで構成してもよい。
【００４５】
次に、バンプ・ランド１０Ａの表面に無電解メッキ法を用いて膜厚２０ｎｍ〜１００ｎｍ程度のＡｕメッキ層（図示せず）を形成した後、図１９に示すように、バンプ・ランド１０Ａの上に半田バンプ１４を形成する。半田バンプ１４を形成するには、図２０に示すように、バンプ・ランド１０Ａの配置に対応する開孔３２が形成された半田印刷マスク３３をウエハ１の主面上に重ね合わせ、スキージ３４を使ってバンプ・ランド１０Ａ上に半田ペースト６Ａを印刷する。その後、ウエハ１を２４０℃程度の温度で加熱し、バンプ・ランド１０Ａ上の半田ペースト６Ａをリフローさせることにより、前記図１９に示すような球状の半田バンプ６が得られる。半田バンプ６は、あらかじめ球状に成形加工した半田ボールをバンプ・ランド１０Ａ上に供給し、その後、ウエハ１を加熱して半田ボールをリフローさせることによって形成することもできる。
【００４６】
その後、プローブ試験によって各チップ領域１Ｂに形成されたＳＲＡＭの良、不良を判定した後、図２１に示すように、ダイシングブレード３５を使って各チップ領域１Ｂを個片化することにより、前記図２に示したシリコンチップ１Ａが得られる。このようにして得られたシリコンチップ１Ａは、さらに必要に応じて性能、外観などの各種最終検査に付された後、トレー治具に収納されて組み立て工程に搬送される。
【００４７】
上記シリコンチップ１Ａを使ってＢＧＡを組み立てるには、まず図２２に示すようなパッケージ基板２を用意し、その上面の電極パッド４にフラックスを印刷した後、シリコンチップ１Ａの各半田バンプ６を対応する電極パッド４上に位置決めする。続いて図２３に示すように、パッケージ基板２を２４０℃程度の温度で加熱し、半田バンプ６をリフローさせることにより、半田バンプ６と電極パッド４との接続を行う。
【００４８】
次に、図２４に示すように、パッケージ基板２の下面の電極パッド３に半田バンプ５を接続する。電極パッド３に半田バンプ５を接続するには、まず電極パッド４の表面にフラックスを印刷した後、あらかじめ球状に成形加工した半田ボールを電極パッド３上に供給し、その後、ウエハ１を加熱して半田ボールをリフローさせる。半田バンプ５は、シリコンチップ１Ａの主面の半田バンプ６よりも低融点の半田材料、例えば６３％のＳｎおよび３７％のＰｂからなる共晶半田（溶融温度＝約１８３℃）で構成する。
【００４９】
次に、パッケージ基板２の上面および下面を洗浄してフラックス残渣を除去した後、図２５に示すように、パッケージ基板２の上面とシリコンチップ１Ａの主面との隙間にアンダーフィル樹脂７を充填して加熱硬化させる。その後、シリコンチップ１Ａの上面に接着剤９を使って金属製の保護プレート８を貼り付け、接着剤９の硬化およびバーンイン検査を経ることにより、前記図１に示すＢＧＡが完成する。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
バンプ・ランド上に形成する半田バンプは、９８．５％のＳｎ、１％のＡｇおよび０．５％のＣｕからなる半田材料に限定されるものではなく、他の半田材料を使用することもできる。この場合、９０％以上のＳｎを含み、実質的にＰｂを含まないＰｂフリー半田で構成することが望ましい。
【００５２】
Ｃｕ配線およびバンプ・ランドは、Ｃｕ膜とＮｉ膜との積層膜に限定されるものではなく、少なくともＣｕを主成分とする導電膜であれば使用することができる。
【００５３】
シリコンチップを実装するＢＧＡの構造は、前記実施の形態で示したものに限定されるものではなく、少なくとも半田バンプを介して半導体チップを配線基板に実装する形態のものであればよい。
【００５４】
シリコンチップに形成されるメモリ素子は、ＳＲＡＭに限定されるものではなく、ＤＲＡＭ(Dynamic Random Access Memory)、フラッシュメモリなどのメモリ素子や、これらのメモリ素子を混載したものであってもよい。
【００５５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５６】
本発明によれば、回路素子およびＡｌ配線が形成された半導体ウエハを半導体チップに分割する工程に先立って、Ａｌ配線上にＣｕ配線および半田バンプを形成するプロセスによって製造される半導体装置のα線ソフトエラーを防止することができる。
【００５７】
本発明によれば、上記半導体装置の製造工程を増やすことなく、α線ソフトエラーを防止することができる。
【００５８】
本発明によれば、上記半導体装置の製造コストを増やすことなく、α線ソフトエラーを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の断面図である。
【図２】本発明の一実施の形態である半導体装置に実装される半導体チップの斜視図である。
【図３】本発明の一実施の形態である半導体装置に実装される半導体チップの回路ブロック図である。
【図４】図２に示した半田バンプと図３に示した回路ブロックとを重ね合わせた平面図である。
【図５】本発明の一実施の形態である半導体装置に実装される半導体チップのＣｕ配線を示す斜視図である。
【図６】本発明の一実施の形態である半導体装置に実装される半導体チップの一部を示す断面図である。
【図７】図６の要部拡大断面図である。
【図８】（ａ）は、バンプ・ランドの直径とその上部に接続された半田バンプの直径との関係を示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線に沿った断面図である。
【図９】本発明の一実施の形態である半導体装置の製造方法の一部（前工程）を示すフロー図である。
【図１０】本発明の一実施の形態である半導体装置の製造方法の他の一部（後工程）を示すフロー図である。
【図１１】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの平面図である。
【図１２】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１７】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１８】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの要部斜視図である。
【図１９】本発明の一実施の形態である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図２０】本発明の一実施の形態である半導体装置の半田バンプ形成工程を示す説明図である。
【図２１】本発明の一実施の形態である半導体装置のウエハダイシング工程を示す説明図である。
【図２２】本発明の一実施の形態である半導体装置のチップ実装工程を示す断面図である。
【図２３】本発明の一実施の形態である半導体装置のチップ実装工程を示す断面図である。
【図２４】本発明の一実施の形態である半導体装置のチップ実装工程を示す断面図である。
【図２５】本発明の一実施の形態である半導体装置のチップ実装工程を示す断面図である。
【図２６】本発明者が測定したＰｂフリー半田材料から放射されるα線量を示すグラフである。
【符号の説明】
１ シリコンウエハ
１Ａ シリコンチップ
１Ｂ チップ領域
２ パッケージ基板
３ 電極パッド
４ 電極パッド
５ 半田バンプ
６ 半田バンプ
６Ａ 半田ペースト
７ アンダーフィル樹脂
８ 保護プレート
９ 接着剤
１０ Ｃｕ配線
１０Ａ バンプ・ランド
１０Ｂ メタル膜
１１ 感光性ポリイミド樹脂膜
１２ 最上層保護膜
１３ 開孔
１４ メッキシード層
２０ 絶縁膜
２１ 第１層Ａｌ配線
２２ 第１層間絶縁膜
２３ 第２層Ａｌ配線
２４ 第２層間絶縁膜
２５ 第３層Ａｌ配線
２６ 無機パッシベーション膜
３１ フォトレジスト膜
３２ 開孔
３３ 半田印刷マスク
３４ スキージ
３５ ダイシング・ブレード
ＢＰ ボンディングパッド
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (16)

  1. ＭＩＳＦＥＴが形成された主面を有する半導体チップと、
    ボンディングパッド部を有し、前記半導体チップの前記主面に形成され、Ａｌ（アルミニウム）を主成分とする第１配線と、
    前記ボンディングパッド部を露出するように、前記第１配線上に形成された第１絶縁膜と、
    バンプ電極接続部を有し、前記第１絶縁膜上に形成され、前記ボンディングパッド部と電気的に接続され、Ｃｕ（銅）を主成分とする第２配線と、
    前記第２配線上に形成され、Ｎｉ（ニッケル）を主成分とする第３配線と、
    前記第３配線を介して前記バンプ電極接続部と電気的に接続され、Ｓｎ（錫）を主成分とする半田バンプと、
    を含み、
    前記バンプ電極接続部の直径は、前記半田バンプの直径よりも大きく、
    前記第２配線および前記第３配線のそれぞれの膜厚は、前記第１配線の膜厚よりも大きいことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第２配線の抵抗値は、前記第１配線の抵抗値よりも一桁以上小さいことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第２配線は、メッキ法で形成された銅膜を含むことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記ＭＩＳＦＥＴは、ＳＲＡＭ、ＤＲＡＭ、またはフラッシュメモリなどのメモリ素子や、これらのメモリ素子を混載したものを構成していることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記半田バンプの材料は、９０％以上のＳｎ（錫）を含むことを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記ＭＩＳＦＥＴの加工寸法は、０．１８μｍ以下であることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記第１配線は、複数層で構成され、前記バンプ電極接続部を構成する前記第２配線の膜厚は、前記複数層の第１配線の間に形成された層間絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記第１配線と前記第２配線との間に介在する前記第１絶縁膜は、無機パッシベーション膜とその上部に形成されたポリイミド樹脂膜との積層膜からなることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、前記バンプ電極接続部を構成する前記第２配線の膜厚は、前記無機パッシベーション膜の膜厚よりも大きいことを特徴とする半導体装置。
  10. 請求項８記載の半導体装置において、前記バンプ電極接続部を構成する前記第２配線の膜厚は、前記ポリイミド樹脂膜の膜厚よりも大きいことを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、前記バンプ電極接続部の直径は、前記バンプ電極の直径よりも５０μｍ以上大きいことを特徴とする半導体装置。
  12. 請求項１記載の半導体装置において、前記バンプ電極は、前記ＭＩＳＦＥＴの上部に配置され、前記ボンディングパッド部は、前記ＭＩＳＦＥＴが形成されていない領域に配置されていることを特徴とする半導体装置。
  13. 請求項１記載の半導体装置において、前記バンプ電極は、実質的にＰｂを含んでいないことを特徴とする半導体装置。
  14. 請求項１記載の半導体装置において、前記半導体チップは、前記バンプ電極を介して配線基板に実装されていることを特徴とする半導体装置。
  15. 請求項１記載の半導体装置において、前記第３配線は、前記バンプ電極接続部を構成する部分を除き、最上層保護膜で被覆されていることを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、前記最上層保護膜は、ポリイミド樹脂膜からなることを特徴とする半導体装置。
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