CN101816067A - 半导体集成电路装置 - Google Patents

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Abstract

本发明是一种半导体集成电路装置，包含多个各个由逻辑电路的集合构成的单位，各个由上述逻辑电路的集合构成的单位，具有彼此共同的安装设计的图案，另外，具有用于从外部对该半导体集成电路装置供给电源的电源端子间的间隔的偶数倍的尺寸。

Description

半导体集成电路装置
技术领域
本发明涉及半导体集成电路装置，特别涉及具有能够使安装设计容易的构成的半导体集成电路装置。
背景技术
以往的半导体集成电路装置的安装设计的潮流是，由于开发资源的问题，为了尽可能高效率地进行半导体集成电路装置的安装作业，首先制作成为基础的逻辑电路的块，并把它翻转展开。
图1表示半导体集成电路装置的一例的俯视图。
图1的半导体集成电路装置中，包含作为逻辑电路的块的模块1和模块2，在该各个模块中包含6个高速缓冲存储器。而且，在图1例的情况下，这6个高速缓冲存储器的每个都具有同样的安装设计的内容，因而使安装设计容易了。
在此，所谓翻转展开，就是说把安装设计的内容，例如如图1中成为左右对称那样，按原样复制。在图1的例中，对于由6个高速缓冲存储器构成的模块(block)1，把它的安装设计的内容以成为左右对称的方式进行复制，来生成模块2的安装设计的内容。采用这样构成整体的底层编辑(Floorplan)的设计方法。
图2表示在具有图1的构成的半导体集成电路装置的上位层所设置的凸块和半导体集成电路装置所包含的各高速缓冲存储器之间的位置关系的例，图3表示这样的半导体集成电路装置中的凸块的配置和电源构造(斜视图)的例。
图3所示的构造例如与图2中6个高速缓冲存储器中的一个高速缓冲存储器的部分相当。
在此，所谓凸块(bump)就是用于对半导体集成电路装置从外部供给电源的电极，也称为电源端子。
图2表示关于模块1中包含的6个高速缓冲存储器其中之一的高速缓冲存储器的、与上位层的凸块之间的位置关系。图中VSS、VDD分别表示VSS凸块、VDD凸块的位置。所谓VSS凸块、VDD凸块，分别地一方为电源侧的端子(即正极)，另一方为接地侧的端子(即负极)。而且，如图2所示，与各VSS凸块、VDD凸块的配置间隔相当的距离被称为凸块间距。
此外，如图2和图3所示，作为不同种类的凸块的VDD凸块和VSS凸块，以不同种类的凸块彼此邻接的方式交替地排列，同一种类的凸块，例如VDD凸块彼此或VSS凸块彼此不邻接。这是由于为了供给电源需要把正极和负极相互对应而设置。
图3表示模块的上位层中的VSS凸块B11～B14、VDD凸块B21～B25的配置和下位层的电源图案(pattern)VSS、VDD、P11～P15、P21～P25的配置。
在此，分别地，在图中的最上位层上用圆表示VSS凸块、VDD凸块，图中在最下部，分别将电源图案VSS、VDD表示为在纵横方向延展的细长的带状的图案。
在上位层所设置的VSS凸块、VDD凸块和下位层的电源图案VSS、VDD通过通路(via)等相互电连接，因而通过上位层的VDD凸块、VSS凸块，对下位层的电源图案VSS、VDD从外部供给电源。
如图3所示那样，半导体集成电路装置的电源图案VSS、VDD针对上位层的VDD凸块、VDD凸块的凸块间距以一定间隔被配置多个。
另一方面，对于半导体集成电路装置中的比电源图案VSS、VDD更下位层的高速缓冲存储器等的设计，为了使半导体集成电路装置的芯片面积做得更小，每个高速缓冲存储器的宏观尺寸(即该高速缓冲存储器整体的尺寸)被尽可能做得更小来设计。
这样的设计方法由于使每个高速缓冲存储器省面积，所以可以称为有效的方法。
但是若根据这样的设计方法，例如如图2所示那样，就会发生每个高速缓冲存储器的宏观尺寸与上位层的VSS凸块、VDD凸块的凸块间距不符合的状况。
也就是说，在图2的例中，如图所示，与上位层的VSS凸块、VDD凸块之间的位置关系所表示的高速缓冲存储器的纵横方向各个长度(即宏观尺寸)比凸块间距的3倍大，4倍小。另外，如图2所示，4个VSS凸块(图2中，与记载为VSS的矩形对应)和5个VDD凸块(同样，与记载为VDD矩形对应)属于高速缓冲存储器。
图4表示半导体集成电路装置中包含的各个高速缓冲存储器C1、C2的俯视图。而且，在图4的构成中，以等间隔配置电源图案。
图4的各高速缓冲存储器C1、C2中的电源图案与上述图3中的电源图案之间的关系如以下所示。
在图3的例中，为了容易理解上位层的凸块和电源图案之间的关系，表示了对各个凸块设置了2根电源图案的例。在图3的情况下，VSS凸块B14与2根电源图案P11、P12对应，同样地VDD凸块B24和2根电源图案P21、P22对应。
另一方面，与一个凸块对应的电源图案的数量一般比该例多。在图4的例中，和图3的情况一样，2根电源图案与一个凸块B连接。而且在图4中将各电源图案VSS、VDD表示为在图中上下方向延展的细长的带状的图案。而且，在图4中，和图3的情况一样，凸块B中着色的一方表示VSS凸块，未着色的一方表示VDD凸块。
另外，图4中，针A、B、C、D分别表示在设置了电源图案VSS、VDD的层的更下位层所设置的逻辑电路模块的输入输出端子。为了把这些针A、B、C、D与该半导体集成电路装置的外部进行电连接，如图所示，以与各针A、B、C、D连接的方式设置了图中向下方向延展的布线图案P151、P152。
此处，在将高速缓冲存储器的内部的端子与高速缓冲存储器的外部连接时，需要避开电源图案VSS、VDD、P111、P121、P112、P122等进行布线。
另外，在为了高效率进行安装作业而采用了将逻辑电路的模块翻转展开的设计方法的情况下，若考虑以在翻转展开后上位层的电源图案VSS、VDD和用于将高速缓冲存储器的内部端子与上述高速缓冲存储器的外部连接的布线不短路的方式进行布线，则优选，在各高速缓冲存储器中，用于将高速缓冲存储器的内部端子与上述高速缓冲存储器的外部连接的布线相对于上位层的电源图案VSS、VDD的相对位置，针对其他高速缓冲存储器不变而为一定，如此来配置用于将高速缓冲存储器的内部端子与上述高速缓冲存储器的外部连接的布线。
在此，在各个高速缓冲存储器的尺寸比凸块间距的3倍大比4倍小那样的情况下，假设上位层的VSS、VDD凸块的位置和下位层的各个高速缓冲存储器的位置之间的相对关系，成为按高速缓冲存储器的每个而不同的位置关系。在此情况下，如图4所示，存在成为上位层的电源图案VSS、VDD与高速缓冲存储器C1、C2之间的相对位置按高速缓冲存储器的每个而不同的构成的情况。
也就是说，在图4的例的情况下，在高速缓冲存储器C1的针A、B的左侧存在电源图案VSS、P111和VDD、121。对此，在也与高速缓冲存储器C1同样地配置了针A、B的的高速缓冲存储器C2中，针A、B的左侧的电源图案VSS、P111、VDD、P121，与高速缓冲存储器C1相比，相对地向左侧偏移而被配置。
另外，如上所述，为了以一定的间隔来配置上位层的电源图案VSS、VDD，在高速缓冲存储器C2中，针A、B的右侧的电源图案VSS、P112、VDD、P122的位置，与高速缓冲存储器C1相比，与上述同样相对地向左侧偏移。在这种情况下，在对高速缓冲存储器C2进行与高速缓冲存储器C1同样的布线时，产生不理想的情况。
也就是说，从高速缓冲存储器C1的针A、B过来的布线图案P151、P152，如图所示在高速缓冲存储器C1的下端的附近被弯曲成钩状，其路径被向右侧移位。但是，在对高速缓冲存储器C2的布线图案P161、P162按原样也采用该布线图案的路径的情况下，如图明示那样，从针B过来的布线图案P162与邻近的电源图案VSS、P112接触，造成短路。为了避免这样的状况，如图4所示，在是高速缓冲存储器C2的情况下，与高速缓冲存储器C1不同，使从针A、B过来的布线如图所示那样在高速缓冲存储器C2的下端的附近弯曲成钩状，将其路径向左侧移位。因此，存在需要按每个高速缓冲存储器变更从内部端子引向外部的布线路径的情况。
这样，需要个别地对各个高速缓冲存储器中的安装设计进行研究，从而认为安装设计的效率恶化。
专利文献1：日本特开平7-22510号公报
专利文献2：日本特开平11-250700号公报
发明内容
本发明是鉴于上述问题点而完成的，本发明的目的是提供不使安装效率降低而能够提高安装设计的效率的构成的半导体集成电路装置。
本发明是包含多个各个都由逻辑电路的集合构成的单位的半导体集成电路装置，各个上述由逻辑电路的集合构成的单位具有彼此共同的安装设计的图案，上述由逻辑电路的集合构成的单位的每个具有用于从外部对该半导体集成电路装置供给电源的电源端子间的间隔的偶数倍的尺寸。
根据本发明，能够在解决半导体集成电路装置的安装效率低下的问题的同时，使其中包含的各个高速缓冲存储器中与上位层的凸块之间的相对位置关系保持固定，所以，能够将一个高速缓冲存储器的设计内容按原样适用于其他的高速缓冲存储器，从而能够提高安装设计的效率。
附图说明
图1是用于说明半导体集成电路装置的安装设计的一例的俯视图。
图2是用于说明半导体集成电路装置的安装设计中的以前的问题点的图(其1)。
图3是用于说明半导体集成电路装置的安装设计的一例的斜视图。
图4是用于说明半导体集成电路装置的安装设计中的以前的问题点的图(其2)。
图5是用于说明基于本发明的一实施例的半导体集成电路装置的构成的俯视图。
图6是用于说明基于本发明的一实施例的半导体集成电路装置中包含的高速缓冲存储器所包含的时钟发生器的电路构成的图。
图7是用于说明基于本发明的另外的实施例的半导体集成电路装置的构成的俯视图。
图8是用于说明基于本发明的实施例的半导体集成电路装置的构成的俯视图(其1)。
图9是用于说明基于本发明的实施例的半导体集成电路装置的构成的俯视图(其2)。
符号的说明
11、13、21、23、31、33存储器单元阵列
12、22、32控制电路
14、16、24、26、34、36I/O电路
15、25、35时钟发生器
37标准单元区域
C1、C2、C11、C21、C31、C41、C42高速缓冲存储器
B、B11～B15、B21～B24凸块
P11～P15、P21～P25电源图案
P111、P112、P121、P121电源图案
P151、P152、P161、P162布线图案
具体实施方式
在图2的例的情况下，如上所述，各个高速缓冲存储器的纵横方向各个长度比凸块间距的3倍大比4倍小，因此产生了上述的问题点，但是，使各个高速缓冲存储器的纵横方向各个长度为凸块间距的偶数倍，例如成为4倍那样来进行各个高速缓冲存储器的安装设计。
其结果，各个高速缓冲存储器中与上位层的VSS、VDD凸块的位置之间的相对位置关系不会按每个高速缓冲存储器不同，而能够保持固定。从而消除了上述问题。也就是说，不需要个别地研究各个高速缓冲存储器中的安装设计的内容，而能够把针对一个高速缓冲存储器的安装设计的内容，对其他的高速缓冲存储器按原样应用而不需要特别地进行研究。
在此，在将各个高速缓冲存储器的纵横方向各个长度不是设为凸块间距的偶数倍而是奇数倍的情况下，产生了以下的问题。
如上所述，需要凸块由电源侧的凸块和接地侧的凸块2种凸块(即VDD、VSS)构成。这是因为供给电源需要正极和负极。
在此，若假设高速缓冲存储器的纵横方向各个长度为凸块间距的奇数倍的情况，例如每个为凸块间距的3倍的情况，则如上所述，作为属于各个高速缓冲存储器的凸块，VSS是4个，而VDD为5个，两者的个数不一致。另一方面，由于如上所述的理由，VDD、VSS的2种电极应该是分别成对的电极，需要使其个数一致。
对此，如本发明，在将高速缓冲存储器的纵横方向各个长度设为凸块间距的偶数倍的情况下，例如在上述例的情况下，把各个高速缓冲存储器的纵横方向的尺寸设计成是各个凸块间距的4倍，据此，属于各个高速缓冲存储器的2种凸块VSS、VDD的个数总能保持一致。
而且，在这样将高速缓冲存储器的纵横方向各个长度设为凸块间距的偶数倍的情况下，不一定需要对该高速缓冲存储器的纵横方向将该偶数倍的偶数都设为相等的偶数，例如4倍，也可以设为彼此不同的偶数(例如，纵向长度为4倍，横向长度为6倍等)。这种情况下也可以和上述的情况同样，使属于各个高速缓冲存储器的2种凸块VSS、VDD的个数保持一致。
以下，就本发明的实施例，与图示一起进行说明。而且，以下以高速缓冲存储器为例进行说明。
在本实施例中，在半导体集成电路装置的安装设计中，通过扩大高速缓冲存储器的面积，使高速缓冲存储器的纵横方向的尺寸与凸块间距的2n(其中n是正的整数，下同)相一致。而且，也可以在高速缓冲存储器的内部包含基于重复图案的逻辑电路、测试电路等定型的逻辑电路等。
在本实施例中，也可以通过在半导体集成电路装置中包含的高速缓冲存储器的内部编入逻辑电路、测试电路等定型的逻辑电路等，来使高速缓冲存储器的宏观尺寸与凸块间距×2n相一致。其结果，能够消除通过上位设计得到的基本模块中有可能产生的无用的死区空间(deadspace)。
其结果，在上位设计中进行的基本模块的翻转展开后，对于用于从高速缓冲存储器的外部向高速缓冲存储器的内部的端子连接的布线的路径，不需要个别地研究与上位层的电源图案之间的相对位置，而能够利用重复图案作为各个高速缓冲存储器的安装设计的内容，能够大幅度提高安装设计作业的效率。
进而，通过在高速缓冲存储器内设置标准单元区域，能够尽可能减小在高速缓冲存储器之外产生新的位置的必要性，因而能够缩短高速缓冲存储器彼此的间隔而进行配置，能够提高半导体集成电路装置的芯片整体的安装密度。
另外，通过使高速缓冲存储器的宏观尺寸与凸块间距×2n相一致，高速缓冲存储器的宏观尺寸可以产生富余，利用其空闲的空间(space)，使高速缓冲存储器内部包含的各个基本电路的模块的面积扩大。其结果，能够进行考虑了DFM(Design for Manufacturing，制造设计)的安装设计，能够扩大晶体管的配置间隔和信号布线间隔，能够实现降低高速缓冲存储器内部的信号布线间容量且抗噪声能力强的高速缓冲存储器，并且能够提高产品的成品率。
图5是用于说明本发明的一实施例的半导体集成电路装置中包含的高速缓冲存储器的概略构成的图。
图5中(a)是未应用本实施例的情况的构成。在图5的(a)中，作为高速缓冲存储器C11的主要电路，具有存储器单元阵列11、13、时钟生成器15、作为与外部之间的接口的输入输出电路14、16以及地址译码器等控制电路12作为基本电路的模块。
图5中(a)表示对于这样的电路构成的高速缓冲存储器的安装设计，主要考虑优先安装效率即以使安装面积最小为出发点进行的安装设计的情况下的配置构成。
在此情况下，在图5的(a)中，如图所示，高速缓冲存储器C11的纵横方向的尺寸与凸块间距×2n不一致。为此，可以认为，需要个别地对各个高速缓冲存储器的安装设计进行研究，安装设计的效率恶化。
另一方面，图5中(b)表示本实施例的半导体集成电路装置中包含的高速缓冲存储器C21的配置构成。
图5中(b)的高速缓冲存储器C21的安装设计是使高速缓冲存储器的纵横方向的尺寸是凸块间距的偶数倍、即凸块间距×2n而完成的。其结果能够使安装设计的效率提高。
在图5中(b)的情况下，如图所示，与图5中(a)的情况相比较，通过把高速缓冲存储器的内部包含的基本电路的模块的面积扩大，使高速缓冲存储器的宏观尺寸与凸块间距×2n相一致。
对于图5中(b)所示的高速缓冲存储器C21，作为其主要的电路也具有存储器单元阵列21、23、时钟生成器25、输入输出电路24、26、控制电路22作为基本电路的模块。各基本电路模块的构成和功能与图5中(a)图示的高速缓冲存储器C11是同样的，但是各基本电路模块的面积如图所示，与图5中(a)所图示的高速缓冲存储器C11中的情况相比被扩大了。
作为扩大基本电路的模块的面积的方法之一，列举了扩大晶体管的配置间隔和信号布线间隔的方法。通常，为了把高速缓冲存储器的宏观尺寸设计得尽可能小，按照MDR(Mask Design Rule，模板设计标准)的最小规则进行配置、布线，但是，在本实施例中，通过扩大高速缓冲存储器的各基本电路的模块的面积，以使高速缓冲存储器的宏观尺寸与凸块间距×2n相一致的方式进行安装设计。因此，高速缓冲存储器的宏观尺寸产生富余，从而能够利用空闲的空间扩大各基本电路的模块内的晶体管的配置间隔和信号布线间隔。
其结果，能够实现降低高速缓冲存储器内部的信号布线间容量且抗噪声能力强的高速缓冲存储器。即能够进行考虑了DFM(Design forManufacturing，制造设计)的安装设计，能够使成品率提高。
作为用于扩大高速缓冲存储器的各基本电路的模块的面积的其他的方法，例如，也可以在时钟生成器15中包含如图6所示那样的时刻调整电路51B、芯片改版用的虚拟晶体管(dummy transistor)51E或测试电路51C等。
时钟发生器15包含图6中(a)所示的时钟信号的相位或占空比调整用的电路51A、51D等。占空比调整用的电路51A、51D从高速缓冲存储器的外部接受主时钟信号CLK的供给，并向高速缓冲存储器内的其他的基本电路的模块分配时钟。因此，如图所示那样，利用彼此串联连接的反向电路INV和NAND电路NAND的功能，提供适当调整时钟的相位或占空比的功能。
近年来，随着半导体集成电路装置的安装构造的细微化，存在晶体管的制造偏差成为大的问题的情况。特别地半导体集成电路装置中的高速缓冲存储器，存在难以进行高速缓冲存储器内部的时钟调整的情况，在最坏的情况下，也可以设想由于晶体管的制造偏差而使高速缓冲存储器不动作那样的状况。
对此，如果利用通过扩大构成高速缓冲存储器的基本电路模块的面积而得到的空间，而使用于调整被提供到高速缓冲存储器内部的时钟的时刻的时刻调整电路51B包含在时钟发生器15内，则能够进行高速缓冲存储器内部的细微的时刻调整，从而能够实现对制造偏差具有较强抵抗力的高速缓冲存储器。
图6中(b)表示时刻调整电路51B的电路构成例。
图6中(b)所示的时刻调整电路51B，由反向电路INV和通道晶体管PAS(pass transistor)的组合构成，能够通过通道晶体管PAS的开关切换控制，调整构成时刻调整电路51B的彼此串联连接的反相器的个数，其结果，能够调整输出信号的延迟量。
或者，如果利用通过扩大构成高速缓冲存储器的基本电路的模块的面积而产生的空间，在时钟发生器15内包含半导体集成电路装置的芯片改版用的虚拟晶体管51E，则在以高速缓冲存储器为主要因素在半导体集成电路装置的芯片中发生问题时，不用进行整体改版(即晶体管的配置变更等)，就能够只通过金属改版(晶体管间的布线的变更等)来实现半导体集成电路装置的芯片的改版，从而能够大幅度消减由芯片改版引起的成本。
图6中(c)表示虚拟晶体管51E的电路构成例。
图6中(c)所示的虚拟晶体管51E由彼此串联连接的多个反相器构成。通过金属改版，把虚拟晶体管电路51E适当插入相位或占空比调整用的电路51D，由此，能够变更相位、占空比调整用电路51D中生成的时钟信号的波形。这样，就能够应对因进行芯片改版导致芯片产生问题的情况。
或者，通过利用通过扩大构成高速缓冲存储器的基本电路的模块的面积而产生的空间，在时钟发生器15内插入测试电路51C，从而能够成为能够使用测试电路51C进行高速缓冲存储器试验的构成。
图6中(d)表示测试电路51C的电路构成例。
图6中(d)所示的测试电路51C由反向电路INV和通道晶体管PAS的组合构成，利用从外部供给的测试用的信号TEST进行通道晶体管PAS的开关切换控制，由此，能够调整构成测试电路51C的彼此串联连接的反相器的个数，其结果，能够调整从测试电路51C输出的信号的延迟量。这样，能够验证针对各种各样的延迟量的电路的动作。
另外，在为了使高速缓冲存储器的宏观尺寸与凸块间距×2n相一致而扩大高速缓冲存储器内部的各基本电路的模块的面积时，在扩大面积的前后，在高速缓冲存储器的宏观尺寸的变化量超过一定量(例如100μm左右)的情况下，基本电路的模块间的布线距离变长，从结果来看，可以设想产生高速缓冲存储器的在动作上的延迟量的增加的情况。
在这种情况下，对于通过只扩大构成高速缓冲存储器的各基本电路的模块的面积来使高速缓冲存储器的纵横方向的尺寸与凸块间距的2n倍相一致的方法，可以采用以下的方法来代替。
如图7所示，利用上述的方法以一定量扩大构成高速缓冲存储器的各基本电路的模块的面积的同时，进而在高速缓冲存储器的内部编入不需要用复杂的逻辑表现的中继器那样的标准单元。
作为基于图7中(b)所示的本实施例的高速缓冲存储器C31的主要电路，具有存储器单元阵列31、33、时钟生成器35、输入输出电路34、36、控制电路32作为基本电路的模块。各基本电路的模块的构成和功能与图7中(a)所示的高速缓冲存储器C11是同样的，但是各个电路模块的面积如图所示，与高速缓冲存储器C11的情况相比扩大了一定量。
进而，在图7中(b)所示的实施例的情况下，在高速缓冲存储器C31内设置用于配置标准单元的标准单元区域37。其结果，如图7中(b)所示，高速缓冲存储器C31的面积进一步扩大了，高速缓冲存储器C31的纵横方向的尺寸成为凸块间距的2n倍。
通过采用图7中(b)所示的方法，不用加长构成高速缓冲存储器的各个基本电路模块间的布线距离，就能够使高速缓冲存储器的宏观尺寸与凸块间距×2n相一致。
如图7中(b)那样，通过采用把中继器那样的标准单元编入高速缓冲存储器的内部的方法，在上位设计中，在进行基本模块的翻转后，能够尽可能省去在高速缓冲存储器之外另外设置标准单元区域等的位置的必要性，其结果，如图8所示，能够使高速缓冲存储器紧凑配置，能够提高作为半导体集成电路装置的芯片整体的安装密度。
这样，通过分别扩大构成高速缓冲存储器的各基本电路的模块的面积或把标准单元编入高速缓冲存储器的内部，而使高速缓冲存储器的宏观尺寸与凸块间距×2n相一致，由此，如图9所示那样，在上位设计中，对于用于从高速缓冲存储器的外部向其内部的端子进行连接的布线图案P151、P152的配置，不需要对每个高速缓冲存储器个别地考虑上位层的电源图案P111、P121、P112、P122之间的相对位置。其结果，能够利用重复图案进行各高速缓冲存储器的安装设计，因而能够使安装设计作业大幅度省力。
在图9的情况下，由于使各高速缓冲存储器C41、C42的纵横方向的尺寸为凸块间距的2n倍，所以属于各高速缓冲存储器C41、C42的每个的、其上位层的凸块B的内容不随各个高速缓冲存储器的每个而变化，成为固定。而且，在图9中，与图4中的情况同样，凸块B之中被着色的一方表示VSS凸块，未被着色的一方表示VDD凸块。
在高速缓冲存储器的纵横方向的尺寸为凸块间距的奇数倍，例如3倍的情况下，属于各高速缓冲存储器的9个(3×3＝9)凸块，对于一个高速缓冲存储器，VDD为5个而VSS成为4个，在其邻接的高速缓冲存储器中，VDD为4个而VSS却为5个。因此，与高速缓冲存储器相对应的凸块随每个高速缓冲存储器而变化不能保持固定。
对此，如本实施例那样，在高速缓冲存储器的纵横方向的尺寸为凸块间距的偶数(2n倍)，例如4倍的情况下，可以将与各高速缓冲存储器对应的16个(4×4＝16)凸块总是设定为，VDD为8个且VSS为8个，而且其排列也能够总是固定。因此，若以图9为例，能够使各高速缓冲存储器C41、C42和其上位层的凸块B之间的相对配置关系不随每个高速缓冲存储器而变化，保持固定。其结果，在凸块B的下位且在构成高速缓冲存储器的逻辑电路的层的上位配置的、与凸块B连接的电源图案的配置，也不会在各个高速缓冲存储器间变化，能够如图9所示那样固定。
其结果，构成各高速缓冲存储器C41、C42的逻辑电路中的端子亦即针A、B、C、D的配置与其上位的电源图案P111、P121、P112、P122等的配置之间的相对位置关系也在高速缓冲存储器C41、C42之间成为固定。另外，关于从这些针A、B、C、D开始向外部的布线图案P151、P152等的路径，也能够在每个高速缓冲存储器C41、C42中都保持固定。因此，对于各高速缓冲存储器C41、C42的安装设计，不用按每个高速缓冲存储器进行个别的研究，而能够按原样将对一个高速缓冲存储器的安装设计对其他的高速缓冲存储器应用。
从而，能够在各高速缓冲存储器的安装设计中利用重复图案，从而能够提高安装设计的效率。
根据本发明的实施例，能够有效地缩短半导体集成电路装置的整体开发工时，消减成本，并且能在短时间内制造高性能以及高成品率的产品。
而且，在图1、2、4、5、7、8、9中，为了容易理解，图示了高速缓冲存储器间的间隔，但是实际上邻接的高速缓冲存储器之间或高速缓冲存储器与标准单元区域之间的间隔，与高速缓冲存储器的宏观尺寸相比，小得几乎可以忽略。因此能够认为，所谓“将高速缓冲存储器的纵横方向的尺寸设为凸块间距的偶数倍”与“将分割半导体电路装置的基板来分配针对各高速缓冲存储器的区域时的、对该各高速缓冲存储器所分配的区域的纵横方向的尺寸设为凸块间距的偶数倍”是同等含义，在这样的构成中，如上所述，能够使各高速缓冲存储器与其上位层的凸块之间的相对配置关系，不按每个高速缓冲存储器而变化，保持一定。
在上述实施例中，作为一例，图示了使高速缓冲存储器的纵横方向的尺寸为凸块间距的偶数倍(例如4倍)的构成，但是，不限于该例，例如可以是使高速缓冲存储器的至少纵向或横向的尺寸为凸块间距的偶数倍那样的构成的实施例。

Claims (5)

1.一种半导体集成电路装置，
包含多个各个都由逻辑电路的集合构成的单位，
各个上述由逻辑电路的集合构成的单位，具有彼此共同的安装设计的内容，
将每个上述由逻辑电路的集合构成的单位的纵向和横向的长度分别设为用于从外部对该半导体集成电路装置供给电源的电源端子间的间隔的偶数倍。
2.根据权利要求1所述的半导体集成电路装置，其中，
在每个上述由逻辑电路的集合构成的单位中，设置了与其对应的与上述电源端子连接的用于供给电源的电源图案，
使上述电源端子之中的偶数个属于每个上述由逻辑电路的集合构成的单位。
3.根据权利要求1所述的半导体集成电路装置，其中，
每个上述由逻辑电路的集合构成的单位中构成了高速缓冲存储器。
4.根据权利要求3所述的半导体集成电路装置，其中，
在上述高速缓冲存储器的内部包含重复图案逻辑电路、测试电路和标准单元中的至少一个电路。
5.一种半导体装置，具有等间隔配置的多个凸块和高速缓冲存储器，其特征在于，
将上述高速缓冲存储器的横向方向的宽度和纵向方向的宽度设为相邻的凸块彼此的间隔的偶数倍。
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