JP3177464B2 - 入出力回路セル及び半導体集積回路装置 - Google Patents
入出力回路セル及び半導体集積回路装置Info
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は、入出力回路セル及
び半導体集積回路装置に関する。
び半導体集積回路装置に関する。
【０００２】
【従来の技術】１チップＣＰＵ等の半導体集積回路装置
においては、１つの半導体チップ上に、論理素子ユニッ
トやメモリユニットの他に、外部とインターフェースす
る外部インターフェースユニット及び、この外部インタ
ーフェースユニットと外部の入出力端子の間のバッファ
となる入出力回路ユニットが形成される。
においては、１つの半導体チップ上に、論理素子ユニッ
トやメモリユニットの他に、外部とインターフェースす
る外部インターフェースユニット及び、この外部インタ
ーフェースユニットと外部の入出力端子の間のバッファ
となる入出力回路ユニットが形成される。
【０００３】ここで、入出力回路ユニットを構成する入
出力回路の入出力端子は、多層配線基板中の配線によっ
て入出力バンプに接続されている。一般に、従来の入出
力バンプのピッチ間隔は、パッケージに形成されるピン
のピッチ間隔と等しくなるようにしている。一方、入出
力回路の大きさは、回路種や外部を駆動するための負荷
駆動力や，利用できる半導体プロセスによって大きさが
規定されており、入出力回路のピッチ間隔は、上述した
入出力バンプのピッチ間隔とは異なっている。従って、
半導体チップ上に、入出力回路を配置する場合には、入
出力バンプのピッチ間隔（即ち、パッケージのピンのピ
ッチ間隔）と入出力回路のピッチ間隔を整合させる必要
がある。例えば、パッケージのピンのピッチ間隔（即
ち、入出力バンプのピッチ間隔）が３００μｍとし、入
出力回路のピッチ間隔が１８０μｍとすると、両者の最
小公倍数を取り、１８００μｍの間に、パッケージの６
ピン（６個の入出力バンプ）に対して、６個の入出力回
路を対応させて、これらの入出力バンプと入出力回路
は、レイアウト上まとめて配置するようにしていた。
出力回路の入出力端子は、多層配線基板中の配線によっ
て入出力バンプに接続されている。一般に、従来の入出
力バンプのピッチ間隔は、パッケージに形成されるピン
のピッチ間隔と等しくなるようにしている。一方、入出
力回路の大きさは、回路種や外部を駆動するための負荷
駆動力や，利用できる半導体プロセスによって大きさが
規定されており、入出力回路のピッチ間隔は、上述した
入出力バンプのピッチ間隔とは異なっている。従って、
半導体チップ上に、入出力回路を配置する場合には、入
出力バンプのピッチ間隔（即ち、パッケージのピンのピ
ッチ間隔）と入出力回路のピッチ間隔を整合させる必要
がある。例えば、パッケージのピンのピッチ間隔（即
ち、入出力バンプのピッチ間隔）が３００μｍとし、入
出力回路のピッチ間隔が１８０μｍとすると、両者の最
小公倍数を取り、１８００μｍの間に、パッケージの６
ピン（６個の入出力バンプ）に対して、６個の入出力回
路を対応させて、これらの入出力バンプと入出力回路
は、レイアウト上まとめて配置するようにしていた。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路装置においては、パッケージのピンと
入出力回路は、レイアウト上まとめて配置するようにし
ているため、入出力回路を半導体チップ上に任意に配置
できないという問題があった。
の半導体集積回路装置においては、パッケージのピンと
入出力回路は、レイアウト上まとめて配置するようにし
ているため、入出力回路を半導体チップ上に任意に配置
できないという問題があった。
【０００５】そして、従来は、パッケージのピンと入出
力回路は、レイアウト上まとめて配置する必要があるた
め、例えば、半導体チップの周辺，即ち、正方形状の半
導体チップの４辺のそれぞれに入出力回路を搭載するよ
うようにしていた。しかしながら、半導体チップの周辺
に入出力回路を搭載する方式では、外部インターフェー
スユニットは、４辺に配置された入出力回路から等距離
にある半導体チップの中央付近に搭載することになる。
その結果、チップサイズの大規模化が進むと、外部イン
ターフェースユニットと入出力回路の距離が大きくな
り、伝搬ディレイが大きくなるという問題があった。特
に、半導体集積回路装置として高性能ＣＰＵに適用する
場合には、性能に対するオーバーヘッドが大きくなるも
のであった。また、半導体チップの周辺に入出力回路を
搭載する方式では、半導体チップサイズと入出力バンプ
のピッチ間隔によって、１辺に配置できる入出力バンプ
の数が制限されることになる。即ち、入出力端子数が制
限されることになる。
力回路は、レイアウト上まとめて配置する必要があるた
め、例えば、半導体チップの周辺，即ち、正方形状の半
導体チップの４辺のそれぞれに入出力回路を搭載するよ
うようにしていた。しかしながら、半導体チップの周辺
に入出力回路を搭載する方式では、外部インターフェー
スユニットは、４辺に配置された入出力回路から等距離
にある半導体チップの中央付近に搭載することになる。
その結果、チップサイズの大規模化が進むと、外部イン
ターフェースユニットと入出力回路の距離が大きくな
り、伝搬ディレイが大きくなるという問題があった。特
に、半導体集積回路装置として高性能ＣＰＵに適用する
場合には、性能に対するオーバーヘッドが大きくなるも
のであった。また、半導体チップの周辺に入出力回路を
搭載する方式では、半導体チップサイズと入出力バンプ
のピッチ間隔によって、１辺に配置できる入出力バンプ
の数が制限されることになる。即ち、入出力端子数が制
限されることになる。
【０００６】近年の半導体の微細化技術とともにＬＳＩ
の高集積化が進むと、中央処理演算装置（ＣＰＵ）等が
１チップに集積され、１チップに必要とされる入出力端
子の数も増加する傾向にある。そして、半導体チップの
周辺に入出力回路を搭載する方式では、入出力端子数
は、数百端子程度が限界となっている。
の高集積化が進むと、中央処理演算装置（ＣＰＵ）等が
１チップに集積され、１チップに必要とされる入出力端
子の数も増加する傾向にある。そして、半導体チップの
周辺に入出力回路を搭載する方式では、入出力端子数
は、数百端子程度が限界となっている。
【０００７】それに対して、パッケージのピンと入出力
回路をレイアウト上まとめて配置する他の方法として、
例えば、半導体チップの内部にストライプ状に入出力回
路を配置する方式が知られている。半導体チップの内部
に、８本のストライプ状に入出力回路を配置すれば、半
導体チップの４辺に入出力回路を配置する方式に比べ
て、入出力端子数を２倍にすることが可能である。そし
て、半導体チップの内部にストライプ状に入出力回路を
配置することにより、半導体チップの中央に配置される
外部インターフェースユニットとの距離は、上述の方式
に比べて相対的に短くできるため、伝搬ディレイは小さ
くすることが可能となる。しかしながら、半導体チップ
の内部にストライプ状に入出力回路を搭載する方式で
は、論理ユニットは、ストライプ状に配置された入出力
回路で分断されることになる。その結果、内部論理は、
入出力回路を渡って伝搬する必要がるため、内部論理の
伝搬ディレイのオーバーヘッドが大きくなるという問題
があった。
回路をレイアウト上まとめて配置する他の方法として、
例えば、半導体チップの内部にストライプ状に入出力回
路を配置する方式が知られている。半導体チップの内部
に、８本のストライプ状に入出力回路を配置すれば、半
導体チップの４辺に入出力回路を配置する方式に比べ
て、入出力端子数を２倍にすることが可能である。そし
て、半導体チップの内部にストライプ状に入出力回路を
配置することにより、半導体チップの中央に配置される
外部インターフェースユニットとの距離は、上述の方式
に比べて相対的に短くできるため、伝搬ディレイは小さ
くすることが可能となる。しかしながら、半導体チップ
の内部にストライプ状に入出力回路を搭載する方式で
は、論理ユニットは、ストライプ状に配置された入出力
回路で分断されることになる。その結果、内部論理は、
入出力回路を渡って伝搬する必要がるため、内部論理の
伝搬ディレイのオーバーヘッドが大きくなるという問題
があった。
【０００８】本発明の目的は、入出力回路を半導体チッ
プ上に任意に配置できる入出力回路セルを提供するにあ
る。
プ上に任意に配置できる入出力回路セルを提供するにあ
る。
【０００９】本発明の他の目的は、外部インターフェー
スユニットと入出力回路の間の伝搬ディレイが小さく、
内部論理の伝搬ディレイのオーバーヘッドが小さい半導
体集積回路装置を提供することにある。
スユニットと入出力回路の間の伝搬ディレイが小さく、
内部論理の伝搬ディレイのオーバーヘッドが小さい半導
体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体チップに形成され、信号端子と電
源端子を有する入出力回路と、この入出力回路の信号端
子及び電源端子とそれぞれ配線で接続された複数の入出
力バンプから構成される入出力回路セルにおいて、上記
入出力回路に対して上記複数の入出力バンプを対応させ
るとともに、上記入出力バンプを上記入出力回路の投影
面内の中央に配置するようにしたものであり、かかる構
成により、入出力回路を半導体チップ上に任意に配置し
得るものとなる。
に、本発明は、半導体チップに形成され、信号端子と電
源端子を有する入出力回路と、この入出力回路の信号端
子及び電源端子とそれぞれ配線で接続された複数の入出
力バンプから構成される入出力回路セルにおいて、上記
入出力回路に対して上記複数の入出力バンプを対応させ
るとともに、上記入出力バンプを上記入出力回路の投影
面内の中央に配置するようにしたものであり、かかる構
成により、入出力回路を半導体チップ上に任意に配置し
得るものとなる。
【００１１】また、上記目的を達成するために、本発明
は、半導体チップに形成され、信号端子と電源端子を有
する入出力回路と、この入出力回路の信号端子及び電源
端子とそれぞれ配線で接続された複数の入出力バンプか
ら構成される入出力回路セルにおいて、上記入出力回路
に対して上記複数の入出力バンプを対応させるととも
に、上記複数の入出力バンプが占める面積を、上記入出
力回路が占める面積に等しくなるように、上記入出力回
路に対して、上記入出力バンプを配置するようにしたも
のであり、かかる構成により、入出力回路を半導体チッ
プ上に任意に配置し得るものとなる。
は、半導体チップに形成され、信号端子と電源端子を有
する入出力回路と、この入出力回路の信号端子及び電源
端子とそれぞれ配線で接続された複数の入出力バンプか
ら構成される入出力回路セルにおいて、上記入出力回路
に対して上記複数の入出力バンプを対応させるととも
に、上記複数の入出力バンプが占める面積を、上記入出
力回路が占める面積に等しくなるように、上記入出力回
路に対して、上記入出力バンプを配置するようにしたも
のであり、かかる構成により、入出力回路を半導体チッ
プ上に任意に配置し得るものとなる。
【００１２】また、上記目的を達成するために、本発明
は、半導体チップに形成され、外部インターフェースユ
ニットに接続される入出力回路ユニットを有する半導体
集積回路装置において、上記入出力回路ユニットは、複
数の入出力回路セルから構成され、上記入出力回路セル
は、信号端子と電源端子を有する入出力回路と、この入
出力回路の信号端子及び電源端子とそれぞれ配線で接続
された複数の入出力バンプから構成され、上記入出力回
路に対して上記複数の入出力バンプを対応させた入出力
回路セルを単位として、上記半導体チップ上にレイアウ
トするようにしたものであり、かかる構成により、入出
力回路を半導体チップ上に任意に配置し得るものとな
る。
は、半導体チップに形成され、外部インターフェースユ
ニットに接続される入出力回路ユニットを有する半導体
集積回路装置において、上記入出力回路ユニットは、複
数の入出力回路セルから構成され、上記入出力回路セル
は、信号端子と電源端子を有する入出力回路と、この入
出力回路の信号端子及び電源端子とそれぞれ配線で接続
された複数の入出力バンプから構成され、上記入出力回
路に対して上記複数の入出力バンプを対応させた入出力
回路セルを単位として、上記半導体チップ上にレイアウ
トするようにしたものであり、かかる構成により、入出
力回路を半導体チップ上に任意に配置し得るものとな
る。
【００１３】上記半導体集積回路装置において、好まし
くは、上記入出力回路ユニットは、上記半導体チップの
隣合う２辺にＬ字型に配置するようにしたものであり、
かかる構成により、外部インターフェースユニットと入
出力回路の間の伝搬ディレイを小さくし、内部論理の伝
搬ディレイのオーバーヘッドを小さくし得るものとな
る。
くは、上記入出力回路ユニットは、上記半導体チップの
隣合う２辺にＬ字型に配置するようにしたものであり、
かかる構成により、外部インターフェースユニットと入
出力回路の間の伝搬ディレイを小さくし、内部論理の伝
搬ディレイのオーバーヘッドを小さくし得るものとな
る。
【００１４】
【発明の実施の形態】以下、図１〜図６を用いて、本発
明の一実施形態による半導体集積回路装置について説明
する。最初に、図１を用いて、本発明の一実施形態によ
る半導体集積回路装置における半導体チップ上の各ユニ
ットの配置について説明する。図１は、本発明の一実施
形態による半導体集積回路装置における半導体チップ上
のユニット配置の説明図である。
明の一実施形態による半導体集積回路装置について説明
する。最初に、図１を用いて、本発明の一実施形態によ
る半導体集積回路装置における半導体チップ上の各ユニ
ットの配置について説明する。図１は、本発明の一実施
形態による半導体集積回路装置における半導体チップ上
のユニット配置の説明図である。
【００１５】半導体チップ１０００の左側の１辺及び下
側の１辺の計２辺には、Ｌ字型に入出力回路ユニット１
１０，２１０が配置されている。入出力回路ユニット１
１０は、Ｎ個の入出力回路１１０−１，１１０−２，１
１０−３，…，１１０−Ｎから構成されている。同様に
して、入出力回路ユニット２１０は、Ｎ個の入出力回路
２１０−１，…，２１０−Ｎから構成されている。入出
力回路１１０−１，１１０−２，１１０−３，…，１１
０−Ｎ，２１０−１，…，２１０−Ｎは、それぞれ、入
力バッファアンプ等を含む入力回路若しくは出力バッフ
ァアンプを含む出力回路である。入力回路は、電源ノイ
ズ対策のためのバイパスコンデンサを含むものであって
もよいものである。出力回路は、ＬＳＩ外部伝送系のイ
ンピーダンス整合のための終端抵抗を含むものであって
もよいものである。
側の１辺の計２辺には、Ｌ字型に入出力回路ユニット１
１０，２１０が配置されている。入出力回路ユニット１
１０は、Ｎ個の入出力回路１１０−１，１１０−２，１
１０−３，…，１１０−Ｎから構成されている。同様に
して、入出力回路ユニット２１０は、Ｎ個の入出力回路
２１０−１，…，２１０−Ｎから構成されている。入出
力回路１１０−１，１１０−２，１１０−３，…，１１
０−Ｎ，２１０−１，…，２１０−Ｎは、それぞれ、入
力バッファアンプ等を含む入力回路若しくは出力バッフ
ァアンプを含む出力回路である。入力回路は、電源ノイ
ズ対策のためのバイパスコンデンサを含むものであって
もよいものである。出力回路は、ＬＳＩ外部伝送系のイ
ンピーダンス整合のための終端抵抗を含むものであって
もよいものである。
【００１６】半導体チップ１０００の左下の隅，即ち、
Ｌ字型に配置された入出力回路ユニット１１０，２１０
に最も近接する位置には、外部インターフェースユニッ
トであるＳＰＵ（Ｓｅｃｏｎｄ ｃａｓｈ Ｐｒｏｃｅ
ｓｓｏｒ Ｕｎｉｔ）２００が配置されている。ＳＰＵ
２００は、入出力回路ユニット１１０，２１０に近接し
て配置されているため、ＳＰＵ２００と入出力回路ユニ
ット１１０，２１０との距離を小さくすることができ
る。従って、従来の半導体チップの周辺に入出力回路を
搭載する方式に比べて、伝搬ディレイを小さくすること
ができるものである。
Ｌ字型に配置された入出力回路ユニット１１０，２１０
に最も近接する位置には、外部インターフェースユニッ
トであるＳＰＵ（Ｓｅｃｏｎｄ ｃａｓｈ Ｐｒｏｃｅ
ｓｓｏｒ Ｕｎｉｔ）２００が配置されている。ＳＰＵ
２００は、入出力回路ユニット１１０，２１０に近接し
て配置されているため、ＳＰＵ２００と入出力回路ユニ
ット１１０，２１０との距離を小さくすることができ
る。従って、従来の半導体チップの周辺に入出力回路を
搭載する方式に比べて、伝搬ディレイを小さくすること
ができるものである。
【００１７】半導体チップ１０００の残りの領域に、メ
モリユニット（ＭＵ：ＭｅｍｏｒｙＵｎｉｔ）４００，
浮動小数点ユニット（ＦＵ：Ｆｌｏａｔｉｎｇ−ｐｏｉ
ｎｔ Ｕｎｉｔ）５００，分岐命令ユニット（ＢＵ：Ｂ
ｒａｎｃｈ Ｕｎｉｔ）６００等が配置される。即ち、
ＭＵ４００，ＦＵ５００，ＢＵ６００等は、入出力回路
ユニット１１０，２１０によって分断されることなく、
それぞれ、まとめて配置することが可能となっている。
従って、従来の半導体チップの内部にストライプ状に入
出力回路を搭載する方式に比べて、内部論理の伝搬ディ
レイのオーバーヘッドが小さくすることができるもので
ある。
モリユニット（ＭＵ：ＭｅｍｏｒｙＵｎｉｔ）４００，
浮動小数点ユニット（ＦＵ：Ｆｌｏａｔｉｎｇ−ｐｏｉ
ｎｔ Ｕｎｉｔ）５００，分岐命令ユニット（ＢＵ：Ｂ
ｒａｎｃｈ Ｕｎｉｔ）６００等が配置される。即ち、
ＭＵ４００，ＦＵ５００，ＢＵ６００等は、入出力回路
ユニット１１０，２１０によって分断されることなく、
それぞれ、まとめて配置することが可能となっている。
従って、従来の半導体チップの内部にストライプ状に入
出力回路を搭載する方式に比べて、内部論理の伝搬ディ
レイのオーバーヘッドが小さくすることができるもので
ある。
【００１８】次に、図２を用いて、入出力回路ユニット
１１０，２１０を構成する入出力回路について説明す
る。図２は、本発明の一実施形態による半導体集積回路
装置に用いる入出力回路セルの説明図である。
１１０，２１０を構成する入出力回路について説明す
る。図２は、本発明の一実施形態による半導体集積回路
装置に用いる入出力回路セルの説明図である。
【００１９】図２においては、３個の入出力回路セル１
００−１，１００−２，１００−３を図示している。入
出力回路セル１００−１は、図１に示した入出力回路１
１０−１と、入出力バンプ１２０−１，１２２−１と、
多層配線基板に形成された配線１３２−１，１３４−１
とから形成されている。
００−１，１００−２，１００−３を図示している。入
出力回路セル１００−１は、図１に示した入出力回路１
１０−１と、入出力バンプ１２０−１，１２２−１と、
多層配線基板に形成された配線１３２−１，１３４−１
とから形成されている。
【００２０】入出力回路セル１００−１の断面構造につ
いては、図３〜図５を用いて詳述するが、入出力回路１
１０−１の上には、配線１３２−１，１３４−１が形成
されている多層配線基板が接続される。配線１３２−１
の一端は、入出力回路１１０−１に形成されている信号
端子１１２−１と接続されている。また、配線１３２−
２の一端は、入出力回路１１０−１に形成されている電
源端子１１４−１と接続されている。
いては、図３〜図５を用いて詳述するが、入出力回路１
１０−１の上には、配線１３２−１，１３４−１が形成
されている多層配線基板が接続される。配線１３２−１
の一端は、入出力回路１１０−１に形成されている信号
端子１１２−１と接続されている。また、配線１３２−
２の一端は、入出力回路１１０−１に形成されている電
源端子１１４−１と接続されている。
【００２１】配線１３２−１，１３４−１が形成されて
いる多層配線基板の上には、入出力バンプ１２０−１，
１２２−１が形成される。入出力バンプ１２０−１は、
配線１３２−１の他端と接続されている。また、入出力
バンプ１２２−１は、配線１３４−１の他端と接続され
ている。
いる多層配線基板の上には、入出力バンプ１２０−１，
１２２−１が形成される。入出力バンプ１２０−１は、
配線１３２−１の他端と接続されている。また、入出力
バンプ１２２−１は、配線１３４−１の他端と接続され
ている。
【００２２】即ち、入出力バンプ１２０−１は、配線１
３２−１を介して、入出力回路１１０−１に形成されて
いる信号端子１１２−１と接続されており、信号バンプ
となる。また、入出力バンプ１２２−１は、配線１３４
−１を介して、入出力回路１１０−１に形成されている
電源端子１１４−１と接続されており、電源バンプとな
る。
３２−１を介して、入出力回路１１０−１に形成されて
いる信号端子１１２−１と接続されており、信号バンプ
となる。また、入出力バンプ１２２−１は、配線１３４
−１を介して、入出力回路１１０−１に形成されている
電源端子１１４−１と接続されており、電源バンプとな
る。
【００２３】同様にして、入出力回路セル１００−２
は、図１に示した入出力回路１１０−２と、入出力バン
プ１２０−２，１２２−２と、多層配線基板に形成され
た配線１３２−２，１３４−２とから形成されている。
入出力バンプ１２０−２は、配線１３２−２を介して、
入出力回路１１０−２に形成されている信号端子１１２
−２と接続されており、また、入出力バンプ１２２−２
は、配線１３４−２を介して、入出力回路１１０−２に
形成されている電源端子１１４−２と接続されている。
また、入出力回路セル１００−３は、図１に示した入出
力回路１１０−３と、入出力バンプ１２０−３，１２２
−３と、多層配線基板に形成された配線１３２−３，１
３４−３とから形成されている。入出力バンプ１２０−
３は、配線１３２−３を介して、入出力回路１１０−３
に形成されている信号端子１１２−３と接続されてお
り、また、入出力バンプ１２２−３は、配線１３４−３
を介して、入出力回路１１０−３に形成されている電源
端子１１４−３と接続されている。
は、図１に示した入出力回路１１０−２と、入出力バン
プ１２０−２，１２２−２と、多層配線基板に形成され
た配線１３２−２，１３４−２とから形成されている。
入出力バンプ１２０−２は、配線１３２−２を介して、
入出力回路１１０−２に形成されている信号端子１１２
−２と接続されており、また、入出力バンプ１２２−２
は、配線１３４−２を介して、入出力回路１１０−２に
形成されている電源端子１１４−２と接続されている。
また、入出力回路セル１００−３は、図１に示した入出
力回路１１０−３と、入出力バンプ１２０−３，１２２
−３と、多層配線基板に形成された配線１３２−３，１
３４−３とから形成されている。入出力バンプ１２０−
３は、配線１３２−３を介して、入出力回路１１０−３
に形成されている信号端子１１２−３と接続されてお
り、また、入出力バンプ１２２−３は、配線１３４−３
を介して、入出力回路１１０−３に形成されている電源
端子１１４−３と接続されている。
【００２４】次に、図３を用いて、入出力回路セル１１
０−１の断面構造について説明する。図３は、本発明の
一実施形態による半導体集積回路装置に用いる入出力回
路セルの断面図であり、図２のＸ−Ｘ断面図である。
０−１の断面構造について説明する。図３は、本発明の
一実施形態による半導体集積回路装置に用いる入出力回
路セルの断面図であり、図２のＸ−Ｘ断面図である。
【００２５】入出力回路１１０−１は、半導体チップ１
０００の内部に形成されている。入出力回路１１０−１
の表面に、多層配線基板１３０が形成される。多層配線
基板１３０の中には、配線１３２−１，１３４−１が形
成される。配線１３２−１の一端が、入出力回路１１０
−１の信号端子１１２−１と接続されるように、配線１
３２−１は、多層配線基板１３０の中に形成される。ま
た、配線１３４−１の一端が、入出力回路１１０−１の
電源端子１１４−１と接続されるように、配線１３４−
１は、多層配線基板１３０の中に形成される。配線１３
２−１，１３４−１の他端には、それぞれ、入出力バン
プ１２０−１，１２２−１が形成される。以上のように
して、入出力回路セル１００−１は、入出力回路１１０
−１と、入出力バンプ１２０−１，１２２−１と、多層
配線基板１３０に形成された配線１３２−１，１３４−
１とによって構成されている。
０００の内部に形成されている。入出力回路１１０−１
の表面に、多層配線基板１３０が形成される。多層配線
基板１３０の中には、配線１３２−１，１３４−１が形
成される。配線１３２−１の一端が、入出力回路１１０
−１の信号端子１１２−１と接続されるように、配線１
３２−１は、多層配線基板１３０の中に形成される。ま
た、配線１３４−１の一端が、入出力回路１１０−１の
電源端子１１４−１と接続されるように、配線１３４−
１は、多層配線基板１３０の中に形成される。配線１３
２−１，１３４−１の他端には、それぞれ、入出力バン
プ１２０−１，１２２−１が形成される。以上のように
して、入出力回路セル１００−１は、入出力回路１１０
−１と、入出力バンプ１２０−１，１２２−１と、多層
配線基板１３０に形成された配線１３２−１，１３４−
１とによって構成されている。
【００２６】入出力バンプ１２０−１，１２２−１は、
それぞれ、パッケージ基板１５０の中に形成された配線
１５２−１，１５４−１の一端と接続される。パッケー
ジ基板１５０は、多層配線基板である。配線１５２−
１，１５４−１の他端は、それぞれ、入出力ピン１６０
−１，１６２−１に接続される。
それぞれ、パッケージ基板１５０の中に形成された配線
１５２−１，１５４−１の一端と接続される。パッケー
ジ基板１５０は、多層配線基板である。配線１５２−
１，１５４−１の他端は、それぞれ、入出力ピン１６０
−１，１６２−１に接続される。
【００２７】次に、図４を用いて、複数の入出力回路セ
ル１１０−１，１１０−２，１１０−３に対する断面構
造について説明する。図４は、本発明の一実施形態によ
る半導体集積回路装置に用いる複数の入出力回路セルの
断面図であり、図２のＹ−Ｙ断面図である。
ル１１０−１，１１０−２，１１０−３に対する断面構
造について説明する。図４は、本発明の一実施形態によ
る半導体集積回路装置に用いる複数の入出力回路セルの
断面図であり、図２のＹ−Ｙ断面図である。
【００２８】入出力回路１１０−１，１１０−２，１１
０−３は、それぞれ、半導体チップ１０００の内部に、
等間隔で形成されている。入出力回路１１０−１，１１
０−２，１１０−３の表面に、多層配線基板１３０が形
成される。多層配線基板１３０の中には、配線１３２−
１，１３２−２，１３２−３が形成される。配線１３２
−１の一端が、入出力回路１１０−１の信号端子１１２
−１と接続されるように、配線１３２−１は、多層配線
基板１３０の中に形成される。また、配線１３２−２の
一端が、入出力回路１１０−２の信号端子１１２−２と
接続されるように、配線１３２−２は、多層配線基板１
３０の中に形成される。さらに、配線１３２−３の一端
が、入出力回路１１０−３の信号端子１１２−３と接続
されるように、配線１３２−３は、多層配線基板１３０
の中に形成される。配線１３２−１，１３２−２，１３
２−３の他端には、それぞれ、入出力バンプ１２０−
１，１２０−２，１２０−３が形成される。
０−３は、それぞれ、半導体チップ１０００の内部に、
等間隔で形成されている。入出力回路１１０−１，１１
０−２，１１０−３の表面に、多層配線基板１３０が形
成される。多層配線基板１３０の中には、配線１３２−
１，１３２−２，１３２−３が形成される。配線１３２
−１の一端が、入出力回路１１０−１の信号端子１１２
−１と接続されるように、配線１３２−１は、多層配線
基板１３０の中に形成される。また、配線１３２−２の
一端が、入出力回路１１０−２の信号端子１１２−２と
接続されるように、配線１３２−２は、多層配線基板１
３０の中に形成される。さらに、配線１３２−３の一端
が、入出力回路１１０−３の信号端子１１２−３と接続
されるように、配線１３２−３は、多層配線基板１３０
の中に形成される。配線１３２−１，１３２−２，１３
２−３の他端には、それぞれ、入出力バンプ１２０−
１，１２０−２，１２０−３が形成される。
【００２９】図示したように、入出力バンプ１２０−
１，１２０−２，１２０−３は、それぞれ、入出力回路
１１０−１，１１０−２，１１０−３の中央に位置して
おり、入出力回路１１０−１，１１０−２，１１０−３
と入出力バンプ１２０−１，１２０−２，１２０−３と
の相互の位置関係は、各入出力回路セル毎に一定になっ
ている。ここで、信号端子１１２−１，１１２−２，１
１２−３が、それぞれ、入出力回路１１０−１，１１０
−２，１１０−３に対して異なる位置に設けられている
としても、入出力回路１１０−１，１１０−２，１１０
−３と入出力バンプ１２０−１，１２０−２，１２０−
３との間に介在する多層配線基板１３０の中の配線１３
２−１，１３２−２，１３２−３の配線形状を適宜設定
することによって、入出力回路１１０と入出力バンプ１
２０との相互の位置関係は、各入出力回路セル毎に一定
になってすることが可能である。
１，１２０−２，１２０−３は、それぞれ、入出力回路
１１０−１，１１０−２，１１０−３の中央に位置して
おり、入出力回路１１０−１，１１０−２，１１０−３
と入出力バンプ１２０−１，１２０−２，１２０−３と
の相互の位置関係は、各入出力回路セル毎に一定になっ
ている。ここで、信号端子１１２−１，１１２−２，１
１２−３が、それぞれ、入出力回路１１０−１，１１０
−２，１１０−３に対して異なる位置に設けられている
としても、入出力回路１１０−１，１１０−２，１１０
−３と入出力バンプ１２０−１，１２０−２，１２０−
３との間に介在する多層配線基板１３０の中の配線１３
２−１，１３２−２，１３２−３の配線形状を適宜設定
することによって、入出力回路１１０と入出力バンプ１
２０との相互の位置関係は、各入出力回路セル毎に一定
になってすることが可能である。
【００３０】入出力バンプ１２０−１，１２０−２，１
２０−３は、それぞれ、パッケージ基板１５０の中に形
成された配線１５２−１，１５２−２，１５２−３の一
端と接続される。パッケージ基板１５０の中に形成され
た配線１５２−１，１５４−１の他端は、それぞれ、入
出力ピン１６０−１，１６０−２，１６０−３に接続さ
れる。
２０−３は、それぞれ、パッケージ基板１５０の中に形
成された配線１５２−１，１５２−２，１５２−３の一
端と接続される。パッケージ基板１５０の中に形成され
た配線１５２−１，１５４−１の他端は、それぞれ、入
出力ピン１６０−１，１６０−２，１６０−３に接続さ
れる。
【００３１】次に、図５を用いて、複数の入出力回路セ
ル１１０−１，１１０−２，１１０−３に対する電源端
子側の配線接続構造について説明する。図５は、本発明
の一実施形態による半導体集積回路装置に用いる複数の
入出力回路セルの電源端子側の配線接続構造を模式的に
表した説明図であり、図２のＺ−Ｚ方向に断面をとった
時の配線接続構造図である。
ル１１０−１，１１０−２，１１０−３に対する電源端
子側の配線接続構造について説明する。図５は、本発明
の一実施形態による半導体集積回路装置に用いる複数の
入出力回路セルの電源端子側の配線接続構造を模式的に
表した説明図であり、図２のＺ−Ｚ方向に断面をとった
時の配線接続構造図である。
【００３２】図２に示した入出力回路１１０−１，１１
０−２，１１０−３の説明では明示しなかったが、入出
力回路１１０−１，１１０−２，１１０−３は、それぞ
れ、３種類の電源端子が構成されている。即ち、接地レ
ベルのＶSS電源端子と、最も高いレベルのＶDD電源端子
と、接地レベルとＶDDレベルの中間レベルのＶTT電源端
子である。ＶSS電源端子と、ＶDD電源端子と、ＶTT電源
端子には、それぞれ、異なる電源電圧ＶSS，ＶDD，ＶTT
を供給する必要がある。そのため、例えば、図２に示し
た入出力バンプ１２２−１から電源電圧ＶDDを供給し、
３つの入出力回路１１０−１，１１０−２，１１０−３
に分配する。同様にして、入出力バンプ１２２−２から
電源電圧ＶSSを供給し、３つの入出力回路１１０−１，
１１０−２，１１０−３に分配し、入出力バンプ１２２
−３から電源電圧ＶTTを供給し、３つの入出力回路１１
０−１，１１０−２，１１０−３に分配する。
０−２，１１０−３の説明では明示しなかったが、入出
力回路１１０−１，１１０−２，１１０−３は、それぞ
れ、３種類の電源端子が構成されている。即ち、接地レ
ベルのＶSS電源端子と、最も高いレベルのＶDD電源端子
と、接地レベルとＶDDレベルの中間レベルのＶTT電源端
子である。ＶSS電源端子と、ＶDD電源端子と、ＶTT電源
端子には、それぞれ、異なる電源電圧ＶSS，ＶDD，ＶTT
を供給する必要がある。そのため、例えば、図２に示し
た入出力バンプ１２２−１から電源電圧ＶDDを供給し、
３つの入出力回路１１０−１，１１０−２，１１０−３
に分配する。同様にして、入出力バンプ１２２−２から
電源電圧ＶSSを供給し、３つの入出力回路１１０−１，
１１０−２，１１０−３に分配し、入出力バンプ１２２
−３から電源電圧ＶTTを供給し、３つの入出力回路１１
０−１，１１０−２，１１０−３に分配する。
【００３３】図５は、上述した配線関係を示している。
即ち、図４に示したように、入出力バンプ１２０−１
は、配線１３２−１により、入出力回路１１０−１の電
源端子１１２−１に接続されているが、電源端子１１２
−１がＶDD電源端子であるとすると、配線１３２−１
は、他の入出力回路１１０−２，１１−３のＶDD電源端
子にも接続されている。同様にして、電源端子１１２−
２がＶSS電源端子であるとすると、入出力バンプ１２０
−２は、配線１３２−２によって、入出力回路１１０−
２の電源端子１１２−２に接続され、さらに、他の入出
力回路１１０−１，１１０−３のＶSS電源端子にも接続
されている。また、電源端子１１２−３がＶTT電源端子
であるとすると、入出力バンプ１２０−３は、配線１３
２−３によって、入出力回路１１０−３の電源端子１１
２−３に接続され、さらに、他の入出力回路１１０−
１，１１０−２のＶTT電源端子にも接続されている。
即ち、図４に示したように、入出力バンプ１２０−１
は、配線１３２−１により、入出力回路１１０−１の電
源端子１１２−１に接続されているが、電源端子１１２
−１がＶDD電源端子であるとすると、配線１３２−１
は、他の入出力回路１１０−２，１１−３のＶDD電源端
子にも接続されている。同様にして、電源端子１１２−
２がＶSS電源端子であるとすると、入出力バンプ１２０
−２は、配線１３２−２によって、入出力回路１１０−
２の電源端子１１２−２に接続され、さらに、他の入出
力回路１１０−１，１１０−３のＶSS電源端子にも接続
されている。また、電源端子１１２−３がＶTT電源端子
であるとすると、入出力バンプ１２０−３は、配線１３
２−３によって、入出力回路１１０−３の電源端子１１
２−３に接続され、さらに、他の入出力回路１１０−
１，１１０−２のＶTT電源端子にも接続されている。
【００３４】以上説明したように、本実施形態において
は、図２に示したように、入出力バンプ１２０−１，１
２２−１，１２０−２，１２２−２，１２０−３，１２
２−３は、それぞれ、入出力回路１１０−１，１１０−
２，１１０−３の投影面内の中央の位置に配置されてい
る。従って、入出力バンプのピッチ間隔Ｌ１と、入出力
回路のピッチ間隔Ｌ２は、等しいものである。従来の方
法では、入出力バンプと入出力回路は、レイアウト上複
数個をまとめて配置する必要があったのに対して、本実
施形態では、個々の入出力回路をそれぞれ独立して任意
の位置に配置することが可能となる。即ち、バンプと入
出力回路セルを一つの単位としてレイアウトすること
で、ＬＳＩ内の入出力バンプ配置と入出力回路セルの配
置が等価になる。従って、ＬＳＩ内の入出力バンプ配置
と入出力回路セル配置を独立に考える必要がなくなり、
ＬＳＩ設計者は必要な場所に入出力回路セルを配置する
ことだけ考えればよいため、レイアウトが容易となるも
のである。
は、図２に示したように、入出力バンプ１２０−１，１
２２−１，１２０−２，１２２−２，１２０−３，１２
２−３は、それぞれ、入出力回路１１０−１，１１０−
２，１１０−３の投影面内の中央の位置に配置されてい
る。従って、入出力バンプのピッチ間隔Ｌ１と、入出力
回路のピッチ間隔Ｌ２は、等しいものである。従来の方
法では、入出力バンプと入出力回路は、レイアウト上複
数個をまとめて配置する必要があったのに対して、本実
施形態では、個々の入出力回路をそれぞれ独立して任意
の位置に配置することが可能となる。即ち、バンプと入
出力回路セルを一つの単位としてレイアウトすること
で、ＬＳＩ内の入出力バンプ配置と入出力回路セルの配
置が等価になる。従って、ＬＳＩ内の入出力バンプ配置
と入出力回路セル配置を独立に考える必要がなくなり、
ＬＳＩ設計者は必要な場所に入出力回路セルを配置する
ことだけ考えればよいため、レイアウトが容易となるも
のである。
【００３５】また、入出力回路を任意の位置に配置でき
ることから、例えば、図１に示したように、半導体チッ
プ１０００の２辺にＬ字型に入出力回路１１０−１，
…，１１０−Ｎ，２１０−１，…，２１０−Ｎを配置す
ることが可能となる。
ることから、例えば、図１に示したように、半導体チッ
プ１０００の２辺にＬ字型に入出力回路１１０−１，
…，１１０−Ｎ，２１０−１，…，２１０−Ｎを配置す
ることが可能となる。
【００３６】従って、Ｌ字型に配置された入出力回路ユ
ニット１１０，２１０に最も近接する位置に、ＳＰＵ２
００を配置できるため、ＳＰＵ２００と入出力回路ユニ
ット１１０，２１０との距離を小さくすることができ
る。従って、従来の半導体チップの周辺に入出力回路を
搭載する方式に比べて、伝搬ディレイを小さくすること
ができるものである。
ニット１１０，２１０に最も近接する位置に、ＳＰＵ２
００を配置できるため、ＳＰＵ２００と入出力回路ユニ
ット１１０，２１０との距離を小さくすることができ
る。従って、従来の半導体チップの周辺に入出力回路を
搭載する方式に比べて、伝搬ディレイを小さくすること
ができるものである。
【００３７】また、半導体チップ１０００の残りの領域
に、ＭＵ４００，ＦＵ５００，ＢＵ６００等を配置する
ことにより、これらのユニットは、入出力回路ユニット
１１０，２１０によって分断されることなく、それぞ
れ、まとめて配置することが可能となっている。従っ
て、従来の半導体チップの内部にストライプ状に入出力
回路を搭載する方式に比べて、内部論理の伝搬ディレイ
のオーバーヘッドが小さくすることができるものであ
る。
に、ＭＵ４００，ＦＵ５００，ＢＵ６００等を配置する
ことにより、これらのユニットは、入出力回路ユニット
１１０，２１０によって分断されることなく、それぞ
れ、まとめて配置することが可能となっている。従っ
て、従来の半導体チップの内部にストライプ状に入出力
回路を搭載する方式に比べて、内部論理の伝搬ディレイ
のオーバーヘッドが小さくすることができるものであ
る。
【００３８】ここで、従来の入出力バンプのピッチ間隔
を３００μｍとするとき、本実施形態において、入出力
バンプのピッチ間隔Ｌ１及び入出力回路のピッチ間隔Ｌ
２を１５０μｍとすることにより、従来のように、半導
体チップの４辺に入出力回路を配置した場合と同等の入
出力ピン数を得ることができる。また、Ｌ字型のそれぞ
れの辺に配置された入出力回路の列を、図１に示したよ
うに１列でなく、２列を並列に配置することにより、入
出力ピン数を２倍にすることも可能である。
を３００μｍとするとき、本実施形態において、入出力
バンプのピッチ間隔Ｌ１及び入出力回路のピッチ間隔Ｌ
２を１５０μｍとすることにより、従来のように、半導
体チップの４辺に入出力回路を配置した場合と同等の入
出力ピン数を得ることができる。また、Ｌ字型のそれぞ
れの辺に配置された入出力回路の列を、図１に示したよ
うに１列でなく、２列を並列に配置することにより、入
出力ピン数を２倍にすることも可能である。
【００３９】入出力バンプ１２０−１，１２２−１，１
２０−２，１２２−２，１２０−３，１２２−３は、そ
れぞれ、入出力回路１１０−１，１１０−２，１１０−
３の信号端子１１２−１，１１２−２，１１２−３及び
電源端子１１４−１，１１４−２，１１４−３と、多層
配線基板中に形成された配線１３２−１，１３４−１，
１３２−２，１３４−２，１３２−３，１３４−３と接
続されている。従って、信号端子１１２−１，１１２−
２，１１２−３及び電源端子１１４−１，１１４−２，
１１４−３が、入出力回路１１０−１，１１０−２，１
１０−３の中のどのような位置に配置されているとして
も、配線１３２−１，１３４−１，１３２−２，１３４
−２，１３２−３，１３４−３の位置を変えることによ
り、入出力バンプ１２０−１，１２２−１，１２０−
２，１２２−２，１２０−３，１２２−３は、それぞ
れ、入出力回路１１０−１，１１０−２，１１０−３の
中央の位置に配置することが可能となる。
２０−２，１２２−２，１２０−３，１２２−３は、そ
れぞれ、入出力回路１１０−１，１１０−２，１１０−
３の信号端子１１２−１，１１２−２，１１２−３及び
電源端子１１４−１，１１４−２，１１４−３と、多層
配線基板中に形成された配線１３２−１，１３４−１，
１３２−２，１３４−２，１３２−３，１３４−３と接
続されている。従って、信号端子１１２−１，１１２−
２，１１２−３及び電源端子１１４−１，１１４−２，
１１４−３が、入出力回路１１０−１，１１０−２，１
１０−３の中のどのような位置に配置されているとして
も、配線１３２−１，１３４−１，１３２−２，１３４
−２，１３２−３，１３４−３の位置を変えることによ
り、入出力バンプ１２０−１，１２２−１，１２０−
２，１２２−２，１２０−３，１２２−３は、それぞ
れ、入出力回路１１０−１，１１０−２，１１０−３の
中央の位置に配置することが可能となる。
【００４０】次に、図６を用いて、入出力バンプ１２０
と入出力回路１１０の位置関係について、別の観点から
説明する。図６は、本発明の一実施形態による半導体集
積回路装置に用いる入出力回路セルの入出力バンプと入
出力回路の位置関係の説明図である。
と入出力回路１１０の位置関係について、別の観点から
説明する。図６は、本発明の一実施形態による半導体集
積回路装置に用いる入出力回路セルの入出力バンプと入
出力回路の位置関係の説明図である。
【００４１】本実施形態においては、２個の入出力バン
プが、１個の入出力回路に１対１で対応しており、入出
力バンプの占める面積を、入出力回路の占める面積と等
しくしているものである。この点について、図６を参照
して説明する。ここで、入出力回路の占める面積とは、
入出力回路が隣合って配置される場合、隣合う入出力回
路の中央を境界として定めた場合に、ある入出力回路が
占める面積のことである。即ち、図６に示す例におい
て、入出力回路１１０−２が、入出力回路１１０−１，
１１０−３と隣合っている場合、入出力回路１１０−１
と入出力回路１１０−２の中央を示す破線ＣＬ−１が境
界となり、入出力回路１１０−１３入出力回路１１０−
２の中央を示す破線ＣＬ−２が境界となる。左右につい
ては、入出力回路１１０−２の端部を境界とする。この
とき、斜線で示される領域の面積Ｓ１が、入出力回路の
占める面積となる。
プが、１個の入出力回路に１対１で対応しており、入出
力バンプの占める面積を、入出力回路の占める面積と等
しくしているものである。この点について、図６を参照
して説明する。ここで、入出力回路の占める面積とは、
入出力回路が隣合って配置される場合、隣合う入出力回
路の中央を境界として定めた場合に、ある入出力回路が
占める面積のことである。即ち、図６に示す例におい
て、入出力回路１１０−２が、入出力回路１１０−１，
１１０−３と隣合っている場合、入出力回路１１０−１
と入出力回路１１０−２の中央を示す破線ＣＬ−１が境
界となり、入出力回路１１０−１３入出力回路１１０−
２の中央を示す破線ＣＬ−２が境界となる。左右につい
ては、入出力回路１１０−２の端部を境界とする。この
とき、斜線で示される領域の面積Ｓ１が、入出力回路の
占める面積となる。
【００４２】一方、入出力バンプの占める面積とは、入
出力バンプが隣合って配置される場合、隣合う入出力バ
ンプの中央を境界として定めた場合に、ある入出力バン
プが占める面積のことである。即ち、図６に示す例にお
いて、入出力バンプ１２０−３が、入出力バンプ１２０
−２，１２０−４，１２２−３と隣合っている場合、入
出力バンプ１２０−２と入出力バンプ１２９０２の中央
を示す破線ＣＬ−２が境界となり、入出力バンプ１２０
−２と入出力バンプ１２０−４の中央を示す破線ＣＬ−
３が境界となり、入出力バンプ１２０−２と入出力バン
プ１２２−３の中央を示す破線ＣＬ−４が境界となる。
左については、入出力回路１１０−２の端部を境界とす
る。このとき、斜線で示される領域の面積Ｓ２が、入出
力バンプ１２０−３の占める面積となる。同様にして、
斜線で示される領域の面積Ｓ３が、入出力バンプ１２２
−３の占める面積となる。入出力バンプ１２０−２の占
める面積は、面積Ｓ２に等しく、入出力バンプ１２２−
２の示す面積は、面積Ｓ３に等しいものである。
出力バンプが隣合って配置される場合、隣合う入出力バ
ンプの中央を境界として定めた場合に、ある入出力バン
プが占める面積のことである。即ち、図６に示す例にお
いて、入出力バンプ１２０−３が、入出力バンプ１２０
−２，１２０−４，１２２−３と隣合っている場合、入
出力バンプ１２０−２と入出力バンプ１２９０２の中央
を示す破線ＣＬ−２が境界となり、入出力バンプ１２０
−２と入出力バンプ１２０−４の中央を示す破線ＣＬ−
３が境界となり、入出力バンプ１２０−２と入出力バン
プ１２２−３の中央を示す破線ＣＬ−４が境界となる。
左については、入出力回路１１０−２の端部を境界とす
る。このとき、斜線で示される領域の面積Ｓ２が、入出
力バンプ１２０−３の占める面積となる。同様にして、
斜線で示される領域の面積Ｓ３が、入出力バンプ１２２
−３の占める面積となる。入出力バンプ１２０−２の占
める面積は、面積Ｓ２に等しく、入出力バンプ１２２−
２の示す面積は、面積Ｓ３に等しいものである。
【００４３】２個の入出力バンプ１２０−２，１２２−
２が、１個の入出力回路１１０−２に１対１で対応して
いるため、入出力バンプの占める面積（Ｓ２＋Ｓ３）
を、入出力回路の占める面積Ｓ１と比較すると、両者は
等しくなっている。
２が、１個の入出力回路１１０−２に１対１で対応して
いるため、入出力バンプの占める面積（Ｓ２＋Ｓ３）
を、入出力回路の占める面積Ｓ１と比較すると、両者は
等しくなっている。
【００４４】本実施形態では、入出力回路に対して入出
力バンプを対応して設け、入出力バンプの占める面積
を、入出力回路の占める面積と等しくするようにしてい
るので、個々の入出力回路をそれぞれ独立して任意の位
置に配置することが可能となる。
力バンプを対応して設け、入出力バンプの占める面積
を、入出力回路の占める面積と等しくするようにしてい
るので、個々の入出力回路をそれぞれ独立して任意の位
置に配置することが可能となる。
【００４５】また、Ｌ字型に配置された入出力回路ユニ
ットに最も近接する位置に、ＳＰＵを配置できるため、
従来の半導体チップの周辺に入出力回路を搭載する方式
に比べて、伝搬ディレイを小さくすることができるもの
である。
ットに最も近接する位置に、ＳＰＵを配置できるため、
従来の半導体チップの周辺に入出力回路を搭載する方式
に比べて、伝搬ディレイを小さくすることができるもの
である。
【００４６】また、ＭＵ，ＦＵ，ＢＵ等のユニットは、
入出力回路ユニットによって分断されることなく、それ
ぞれ、まとめて配置できるため、内部論理の伝搬ディレ
イのオーバーヘッドが小さくすることができるものであ
る。
入出力回路ユニットによって分断されることなく、それ
ぞれ、まとめて配置できるため、内部論理の伝搬ディレ
イのオーバーヘッドが小さくすることができるものであ
る。
【００４７】なお、以上の説明では、図２の左側の列に
示した入出力バンプ１２０−１，１２０−２，１２０−
３を信号端子に接続し、右側の列に示した入出力バンプ
１２２−１，１２２−２，１２２−３を電源端子に接続
するものとして説明したが、信号端子と電源端子を交互
に接続する構成としてもよい。即ち、入出力バンプ１２
０−１，１２２−２，１２０−３を信号端子に接続し、
右側の列に示した入出力バンプ１２２−１，１２０−
２，１２２−３を電源端子に接続する。このような接続
関係とすることにより、信号端子に接続される入出力バ
ンプ１２０−１，１２２−２，１２０−３の間の距離を
互いに離すことができ、また、間に比較的安定な電源ラ
インが介在することになるので、信号の相互の影響を低
減することができる。
示した入出力バンプ１２０−１，１２０−２，１２０−
３を信号端子に接続し、右側の列に示した入出力バンプ
１２２−１，１２２−２，１２２−３を電源端子に接続
するものとして説明したが、信号端子と電源端子を交互
に接続する構成としてもよい。即ち、入出力バンプ１２
０−１，１２２−２，１２０−３を信号端子に接続し、
右側の列に示した入出力バンプ１２２−１，１２０−
２，１２２−３を電源端子に接続する。このような接続
関係とすることにより、信号端子に接続される入出力バ
ンプ１２０−１，１２２−２，１２０−３の間の距離を
互いに離すことができ、また、間に比較的安定な電源ラ
インが介在することになるので、信号の相互の影響を低
減することができる。
【００４８】以上説明したように、入出力回路と入出力
バンプの配置が、ＬＳＩ等の内部論理のフロアプランと
同じ扱いで可能となり、入出力回路のオーバーヘッドが
小さくなり、ＬＳＩの性能を最大限に引き出すフロアプ
ランが可能となる。即ち、半導体集積回路装置としての
性能の向上を効果的に図ることができる。
バンプの配置が、ＬＳＩ等の内部論理のフロアプランと
同じ扱いで可能となり、入出力回路のオーバーヘッドが
小さくなり、ＬＳＩの性能を最大限に引き出すフロアプ
ランが可能となる。即ち、半導体集積回路装置としての
性能の向上を効果的に図ることができる。
【００４９】以上説明したように、本実施形態によれ
ば、個々の入出力回路をそれぞれ独立して任意の位置に
配置することが可能となる。
ば、個々の入出力回路をそれぞれ独立して任意の位置に
配置することが可能となる。
【００５０】また、Ｌ字型に配置された入出力回路ユニ
ットに最も近接する位置に、ＳＰＵを配置できるため、
従来の半導体チップの周辺に入出力回路を搭載する方式
に比べて、伝搬ディレイを小さくすることができるもの
である。
ットに最も近接する位置に、ＳＰＵを配置できるため、
従来の半導体チップの周辺に入出力回路を搭載する方式
に比べて、伝搬ディレイを小さくすることができるもの
である。
【００５１】また、ＭＵ，ＦＵ，ＢＵ等のユニットは、
入出力回路ユニットによって分断されることなく、それ
ぞれ、まとめて配置できるため、内部論理の伝搬ディレ
イのオーバーヘッドが小さくすることができるものであ
る。
入出力回路ユニットによって分断されることなく、それ
ぞれ、まとめて配置できるため、内部論理の伝搬ディレ
イのオーバーヘッドが小さくすることができるものであ
る。
【００５２】次に、図７を用いて、本発明の他の実施形
態による入出力回路セルについて説明する。図７は、本
発明の他の実施形態による半導体集積回路装置に用いる
入出力回路セルの説明図である。
態による入出力回路セルについて説明する。図７は、本
発明の他の実施形態による半導体集積回路装置に用いる
入出力回路セルの説明図である。
【００５３】入出力回路セルは、１個の入出力回路１７
０に対して、４個の入出力バンプ１８０，１８２，１８
４，１８６が対応する構成である。入出力バンプ１８０
は、多層配線基板に形成された配線１９０を介して、入
出力回路１７０に形成されている信号端子１７２と接続
されており、信号バンプとなる。また、入出力バンプ１
８２は、配線１９２を介して、入出力回路１７０に形成
されているＶDD電源端子１７４と接続されており、ＶDD
電源バンプとなる。さらに、入出力バンプ１８４は、配
線１９４を介して、入出力回路１７０に形成されている
ＶSS電源端子１７６と接続されており、ＶSS電源バンプ
となる。入出力バンプ１８６は、配線１９６を介して、
入出力回路１７０に形成されているＶTT電源端子１７８
と接続されており、ＶTT電源バンプとなる。
０に対して、４個の入出力バンプ１８０，１８２，１８
４，１８６が対応する構成である。入出力バンプ１８０
は、多層配線基板に形成された配線１９０を介して、入
出力回路１７０に形成されている信号端子１７２と接続
されており、信号バンプとなる。また、入出力バンプ１
８２は、配線１９２を介して、入出力回路１７０に形成
されているＶDD電源端子１７４と接続されており、ＶDD
電源バンプとなる。さらに、入出力バンプ１８４は、配
線１９４を介して、入出力回路１７０に形成されている
ＶSS電源端子１７６と接続されており、ＶSS電源バンプ
となる。入出力バンプ１８６は、配線１９６を介して、
入出力回路１７０に形成されているＶTT電源端子１７８
と接続されており、ＶTT電源バンプとなる。
【００５４】従って、図５において説明したように、１
つの電源バンプから３個の入出力回路の電源端子に電源
を分配する配線は、不要となるものである。
つの電源バンプから３個の入出力回路の電源端子に電源
を分配する配線は、不要となるものである。
【００５５】次に、図８を用いて、本発明のその他の実
施形態による半導体集積回路装置における半導体チップ
上の各ユニットの配置について説明する。図８は、本発
明のその他の実施形態による半導体集積回路装置におけ
る半導体チップ上のユニット配置の説明図である。
施形態による半導体集積回路装置における半導体チップ
上の各ユニットの配置について説明する。図８は、本発
明のその他の実施形態による半導体集積回路装置におけ
る半導体チップ上のユニット配置の説明図である。
【００５６】半導体チップ１０００Ａの左側の１辺及び
下側の１辺の計２辺には、Ｌ字型に入出力回路ユニット
１１０Ａ，２１０Ａが配置されている。入出力回路ユニ
ット１１０Ａは、図１に示したように複数個の入出力回
路から構成されている。同様にして、入出力回路ユニッ
ト２１０Ａは、複数の入出力回路から構成されている。
半導体チップ１０００Ａの左下の隅，即ち、Ｌ字型に
配置された入出力回路ユニット１１０Ａ，２１０Ａに最
も近接する位置には、外部インターフェースユニットで
ある第１のＳＰＵ２００Ａが配置されている。ＳＰＵ２
００Ａは、入出力回路ユニット１１０Ａ，２１０Ａに近
接して配置されているため、ＳＰＵ２００Ａと入出力回
路ユニット１１０Ａ，２１０Ａとの距離を小さくするこ
とができる。従って、従来の半導体チップの周辺に入出
力回路を搭載する方式に比べて、伝搬ディレイを小さく
することができるものである。
下側の１辺の計２辺には、Ｌ字型に入出力回路ユニット
１１０Ａ，２１０Ａが配置されている。入出力回路ユニ
ット１１０Ａは、図１に示したように複数個の入出力回
路から構成されている。同様にして、入出力回路ユニッ
ト２１０Ａは、複数の入出力回路から構成されている。
半導体チップ１０００Ａの左下の隅，即ち、Ｌ字型に
配置された入出力回路ユニット１１０Ａ，２１０Ａに最
も近接する位置には、外部インターフェースユニットで
ある第１のＳＰＵ２００Ａが配置されている。ＳＰＵ２
００Ａは、入出力回路ユニット１１０Ａ，２１０Ａに近
接して配置されているため、ＳＰＵ２００Ａと入出力回
路ユニット１１０Ａ，２１０Ａとの距離を小さくするこ
とができる。従って、従来の半導体チップの周辺に入出
力回路を搭載する方式に比べて、伝搬ディレイを小さく
することができるものである。
【００５７】半導体チップ１０００Ａの残りの領域に、
メモリユニット（ＭＵ）４００Ａ，浮動小数点ユニット
（ＦＵ）５００Ａ，分岐命令ユニット（ＢＵ）６００Ａ
等が配置される。ここで、ＦＵ５００Ａ及びＢＵ６００
Ａは、ＳＰＵ３００Ａと接続されている。しかしなが
ら、ＭＵ４００Ａが、ＳＰＵ３００Ａから離れて配置さ
れているため、新たに、ＭＵ４００Ａの近傍に、ＳＰＵ
３１０Ａを配置している。ＳＰＵ３１０Ａの近傍には、
入出力回路２１０Ｂを配置している。ＭＵ４００Ａは、
外部とインターフェースするための端子数が少なくよい
ものであるため、このように、任意の位置に入出力回路
２１０Ｂを配置することも可能である。
メモリユニット（ＭＵ）４００Ａ，浮動小数点ユニット
（ＦＵ）５００Ａ，分岐命令ユニット（ＢＵ）６００Ａ
等が配置される。ここで、ＦＵ５００Ａ及びＢＵ６００
Ａは、ＳＰＵ３００Ａと接続されている。しかしなが
ら、ＭＵ４００Ａが、ＳＰＵ３００Ａから離れて配置さ
れているため、新たに、ＭＵ４００Ａの近傍に、ＳＰＵ
３１０Ａを配置している。ＳＰＵ３１０Ａの近傍には、
入出力回路２１０Ｂを配置している。ＭＵ４００Ａは、
外部とインターフェースするための端子数が少なくよい
ものであるため、このように、任意の位置に入出力回路
２１０Ｂを配置することも可能である。
【００５８】本実施形態においては、入出力回路１１０
Ａ，２１０Ａ，２１０Ｂによって構成される入出力回路
セルは、図２〜図４に示した構成としているため、個々
の入出力回路をそれぞれ独立して任意の位置に配置する
ことが可能であり、最も適切なる位置に、新たに、入出
力回路２１０Ｂを配置することも可能である。
Ａ，２１０Ａ，２１０Ｂによって構成される入出力回路
セルは、図２〜図４に示した構成としているため、個々
の入出力回路をそれぞれ独立して任意の位置に配置する
ことが可能であり、最も適切なる位置に、新たに、入出
力回路２１０Ｂを配置することも可能である。
【００５９】
【発明の効果】本発明によれば、入出力回路を半導体チ
ップ上に任意に配置できるものとなる。
ップ上に任意に配置できるものとなる。
【００６０】また、本発明によれば、半導体集積回路装
置における外部インターフェースユニットと入出力回路
の間の伝搬ディレイが小さく、内部論理の伝搬ディレイ
のオーバーヘッドが小さくすることが可能となる。
置における外部インターフェースユニットと入出力回路
の間の伝搬ディレイが小さく、内部論理の伝搬ディレイ
のオーバーヘッドが小さくすることが可能となる。
【図１】本発明の一実施形態による半導体集積回路装置
における半導体チップ上のユニット配置の説明図であ
る。
における半導体チップ上のユニット配置の説明図であ
る。
【図２】本発明の一実施形態による半導体集積回路装置
に用いる入出力回路セルの説明図である。
に用いる入出力回路セルの説明図である。
【図３】本発明の一実施形態による半導体集積回路装置
に用いる入出力回路セルの断面図であり、図２のＸ−Ｘ
断面図である。
に用いる入出力回路セルの断面図であり、図２のＸ−Ｘ
断面図である。
【図４】本発明の一実施形態による半導体集積回路装置
に用いる複数の入出力回路セルの断面図であり、図２の
Ｙ−Ｙ断面図である。
に用いる複数の入出力回路セルの断面図であり、図２の
Ｙ−Ｙ断面図である。
【図５】本発明の一実施形態による半導体集積回路装置
に用いる複数の入出力回路セルの電源端子側の配線接続
構造を模式的に表した説明図であり、図２のＺ−Ｚ方向
に断面をとった時の配線接続構造図である。
に用いる複数の入出力回路セルの電源端子側の配線接続
構造を模式的に表した説明図であり、図２のＺ−Ｚ方向
に断面をとった時の配線接続構造図である。
【図６】本発明の一実施形態による半導体集積回路装置
に用いる入出力回路セルの入出力バンプと入出力回路の
位置関係の説明図である。
に用いる入出力回路セルの入出力バンプと入出力回路の
位置関係の説明図である。
【図７】本発明の他の実施形態による半導体集積回路装
置に用いる入出力回路セルの説明図である。
置に用いる入出力回路セルの説明図である。
【図８】本発明のその他の実施形態による半導体集積回
路装置における半導体チップ上のユニット配置の説明図
である。
路装置における半導体チップ上のユニット配置の説明図
である。
１００−１，１００−２，１００−３…入出力回路セル １１０，２１０，２１０Ｂ…入出力回路ユニット １１０−１，１１０−２，１１０−３…入出力回路 １１２−１，１１２−２，１１２−３，１７２…信号端
子 １１４−１，１１４−２，１１４−３，１７４，１７
６，１７８…電源端子 １２０−１，１２０−２，１２２−１，１２２−２，１
８０１８２，１８４，１８６…入出力バンプ １３０…多層配線基板 １３２−１，１３２−２，１３４−１，１３４−２，１
５２−１，１５４−１，１９０，１９２，１９４，１９
６…配線 １５０…パッケージ基板 １６０−１，１６２−１…入出力ピン ３００，３００Ａ，３１０Ａ…ＳＰＵ ４００，４００Ａ…ＭＵ ５００，５００Ａ…ＦＵ ６００，６００Ａ…ＢＵ １０００…半導体チップ
子 １１４−１，１１４−２，１１４−３，１７４，１７
６，１７８…電源端子 １２０−１，１２０−２，１２２−１，１２２−２，１
８０１８２，１８４，１８６…入出力バンプ １３０…多層配線基板 １３２−１，１３２−２，１３４−１，１３４−２，１
５２−１，１５４−１，１９０，１９２，１９４，１９
６…配線 １５０…パッケージ基板 １６０−１，１６２−１…入出力ピン ３００，３００Ａ，３１０Ａ…ＳＰＵ ４００，４００Ａ…ＭＵ ５００，５００Ａ…ＦＵ ６００，６００Ａ…ＢＵ １０００…半導体チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田 隆之 神奈川県秦野市堀山下１番地 株式会社 日立製作所 汎用コンピュータ事業部 内 (56)参考文献 特開 平５−218204（ＪＰ，Ａ) 特開 平６−232377（ＪＰ，Ａ) 特開 昭62−194640（ＪＰ，Ａ) 特開 昭63−261852（ＪＰ，Ａ) 特開 平７−45709（ＪＰ，Ａ) 特開 平７−168803（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04
Claims (4)
- 【請求項１】半導体チップに形成され、信号端子と電源
端子を有する入出力回路と、 この入出力回路の信号端子及び電源端子とそれぞれ配線
で接続された複数の入出力バンプから構成される入出力
回路セルにおいて、 上記入出力回路に対して上記複数の入出力バンプを対応
させるとともに、上記入出力バンプを上記入出力回路の
投影面内の中央に配置することを特徴とする入出力回路
セル。 - 【請求項２】半導体チップに形成され、信号端子と電源
端子を有する入出力回路と、 この入出力回路の信号端子及び電源端子とそれぞれ配線
で接続された複数の入出力バンプから構成される入出力
回路セルにおいて、 上記入出力回路に対して上記複数の入出力バンプを対応
させるとともに、上記複数の入出力バンプが占める面積
を、上記入出力回路が占める面積に等しくなるように、
上記入出力回路に対して、上記入出力バンプを配置した
ことを特徴とする入出力回路セル。 - 【請求項３】半導体チップに形成され、外部インターフ
ェースユニットに接続される入出力回路ユニットを有す
る半導体集積回路装置において、 上記入出力回路ユニットは、複数の入出力回路セルから
構成され、 上記入出力回路セルは、信号端子と電源端子を有する入
出力回路と、この入出力回路の信号端子及び電源端子と
それぞれ配線で接続された複数の入出力バンプから構成
され、 上記入出力回路に対して上記複数の入出力バンプを対応
させた入出力回路セルを単位として、上記半導体チップ
上にレイアウトすることを特徴とする半導体集積回路装
置。 - 【請求項４】請求項３記載の半導体集積回路装置におい
て、 上記入出力回路ユニットは、上記半導体チップの隣合う
２辺にＬ字型に配置したことを特徴とする半導体集積回
路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33194796A JP3177464B2 (ja) | 1996-12-12 | 1996-12-12 | 入出力回路セル及び半導体集積回路装置 |
| US08/987,771 US6121687A (en) | 1996-12-12 | 1997-12-09 | Input-output circuit cell and semiconductor integrated circuit apparatus |
| US09/648,485 US6222278B1 (en) | 1996-12-12 | 2000-08-28 | Input-output circuit cell and semiconductor integrated circuit apparatus |
| US09/828,193 US6355984B2 (en) | 1996-12-12 | 2001-04-09 | Input-output circuit cell and semiconductor integrated circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33194796A JP3177464B2 (ja) | 1996-12-12 | 1996-12-12 | 入出力回路セル及び半導体集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10173057A JPH10173057A (ja) | 1998-06-26 |
| JP3177464B2 true JP3177464B2 (ja) | 2001-06-18 |
Family
ID=18249429
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33194796A Expired - Fee Related JP3177464B2 (ja) | 1996-12-12 | 1996-12-12 | 入出力回路セル及び半導体集積回路装置 |
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|---|---|
| US (3) | US6121687A (ja) |
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| KR100364635B1 (ko) * | 2001-02-09 | 2002-12-16 | 삼성전자 주식회사 | 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법 |
| US6979904B2 (en) * | 2002-04-19 | 2005-12-27 | Micron Technology, Inc. | Integrated circuit package having reduced interconnects |
| US7161240B2 (en) * | 2002-06-27 | 2007-01-09 | Eastman Kodak Company | Insitu-cooled electrical assemblage |
| JP4776861B2 (ja) * | 2002-09-26 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TW578292B (en) * | 2002-11-22 | 2004-03-01 | Via Tech Inc | Chip to eliminate noise and manufacturing method thereof |
| JP2005123591A (ja) * | 2003-09-25 | 2005-05-12 | Rohm Co Ltd | 半導体装置及びこれを実装した電子機器 |
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| EP2200078B1 (en) * | 2007-10-09 | 2012-01-11 | Fujitsu Limited | Semiconductor integrated circuit device |
| JP5432199B2 (ja) * | 2011-03-04 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | マルチプロセッサ装置 |
| JP5575947B2 (ja) * | 2013-04-04 | 2014-08-20 | ルネサスエレクトロニクス株式会社 | マルチプロセッサ装置 |
| US9893037B1 (en) * | 2017-04-20 | 2018-02-13 | Nanya Technology Corporation | Multi-chip semiconductor package, vertically-stacked devices and manufacturing thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746966A (en) * | 1985-10-21 | 1988-05-24 | International Business Machines Corporation | Logic-circuit layout for large-scale integrated circuits |
| JPS63293966A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| US4994902A (en) * | 1988-11-30 | 1991-02-19 | Hitachi, Ltd. | Semiconductor devices and electronic system incorporating them |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
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