JPS6064448A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6064448A JPS6064448A JP58173544A JP17354483A JPS6064448A JP S6064448 A JPS6064448 A JP S6064448A JP 58173544 A JP58173544 A JP 58173544A JP 17354483 A JP17354483 A JP 17354483A JP S6064448 A JPS6064448 A JP S6064448A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- wiring layers
- wiring layer
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（α） 発明の技術分野
本発明は半導体装置に係り特に斜線８層配線構造に関す
る ′（ｂ）従来技術と問題点 半導体装置は急速に進歩してＩ Ｏ−Ｌ８Ｉ−ＶＬｓＩ
と著しく高集積化されてきた。これは集積度が高くなる
程、回路動作が高速化するなどの特性向上のメリットが
大きいからである。
る ′（ｂ）従来技術と問題点 半導体装置は急速に進歩してＩ Ｏ−Ｌ８Ｉ−ＶＬｓＩ
と著しく高集積化されてきた。これは集積度が高くなる
程、回路動作が高速化するなどの特性向上のメリットが
大きいからである。
しかしこのように高集積化されると、内蔵する回路も多
くなって複雑になるため、ＩＣの製造設計には電子計算
機の力を借りた自動設ｄ１システム（ＣＡＤシステム）
が採用されるようになってきている。
くなって複雑になるため、ＩＣの製造設計には電子計算
機の力を借りた自動設ｄ１システム（ＣＡＤシステム）
が採用されるようになってきている。
一方高集積化されると配線層も＃ａ！軽して半導体基板
上に多層に配線層を設けるようになり多層配線は段差が
へしく断線の心配が増大する構造であ号・ 、１１従来のたとえば半導体基板上の３層配線構造の！
５ 平面図解図について第１図に示す。同図において半導体
基板１０上に配線設計の処理がｆｉｒｒ便のため配＃ｉ
ｌＮが交互に直交して設けられている。即ち複数のｆＲ
１層配線層１の所定間隔より第２層配線層２の間隔を大
きく取って直交するように配設し、更に第８層配線層８
は第１ＩＩ配線層の整数倍の間部を有し第１層配線層１
に平行に配一層が設けられており各配線層の幅も絶縁膜
を介して積み重ねられた上方に行くに従って広く取られ
てｌ／）る。
上に多層に配線層を設けるようになり多層配線は段差が
へしく断線の心配が増大する構造であ号・ 、１１従来のたとえば半導体基板上の３層配線構造の！
５ 平面図解図について第１図に示す。同図において半導体
基板１０上に配線設計の処理がｆｉｒｒ便のため配＃ｉ
ｌＮが交互に直交して設けられている。即ち複数のｆＲ
１層配線層１の所定間隔より第２層配線層２の間隔を大
きく取って直交するように配設し、更に第８層配線層８
は第１ＩＩ配線層の整数倍の間部を有し第１層配線層１
に平行に配一層が設けられており各配線層の幅も絶縁膜
を介して積み重ねられた上方に行くに従って広く取られ
てｌ／）る。
これは段差を有する配線層の断線対策として一般に用い
られており、かかる直交平行型配線層構造は配線の自動
設計システムによる設計カミ容易なため広く採用されて
いる。
られており、かかる直交平行型配線層構造は配線の自動
設計システムによる設計カミ容易なため広く採用されて
いる。
しかしながら半導体系板上に形成された半導体素子間を
結ぶ配線１場が直角に平行に配線される場合においては
、配線層の幅頓によって所定半導イ本素子回を結線する
場合に直角に連間して配線層を設ける必要が生じ、配線
長が長くなる間頭力５あり半導体装置の特性上好ましく
なくその改善がのぞまれていた０ （Ｃ）発明の目的 本発明の目的はかかる問題点に鑑みなあれたもので、自
動設計システムによって配＆ｌ １１の長さ力（極めて
短く配線が行なえる半導体装置の４？η造を提供するに
ある。
結ぶ配線１場が直角に平行に配線される場合においては
、配線層の幅頓によって所定半導イ本素子回を結線する
場合に直角に連間して配線層を設ける必要が生じ、配線
長が長くなる間頭力５あり半導体装置の特性上好ましく
なくその改善がのぞまれていた０ （Ｃ）発明の目的 本発明の目的はかかる問題点に鑑みなあれたもので、自
動設計システムによって配＆ｌ １１の長さ力（極めて
短く配線が行なえる半導体装置の４？η造を提供するに
ある。
←）発明の構成
その目的を達成するため本発明は半導体基板上を有し前
記第１の方向に直交する第２の方向に延びる複数の配線
よりなり前記第１の配線層上に絶縁膜を介して形成され
た第２の配線［曽と、前記第１の配線層と第２の配線層
の配島ｆの交差点を斜めに結ぶ方向へ延びる第３複数の
配線から成り、前記第２の配線層上に絶縁層を介して形
成された第３の配ｔｍｔｔｉとを有することを特徴とす
る。
記第１の方向に直交する第２の方向に延びる複数の配線
よりなり前記第１の配線層上に絶縁膜を介して形成され
た第２の配線［曽と、前記第１の配線層と第２の配線層
の配島ｆの交差点を斜めに結ぶ方向へ延びる第３複数の
配線から成り、前記第２の配線層上に絶縁層を介して形
成された第３の配ｔｍｔｔｉとを有することを特徴とす
る。
（＃）発明の実施例
以下本発明の実施例について図面を参照して説明する。
第２図は本発明の一実施例の半導体基板２０上の斜線３
層配線の平面図解図である。
層配線の平面図解図である。
半導体基板２０直士の初数の第１層配線１１と同じく絶
縁膜を介してその上に記動ｊされる複数の第２層配線１
２とは従来と同じく直交し、１ｉｉｊ記第１層配線１１
と第２層配線１２との交点を斜めに結ぶ第８１’１配Ｍ
１３は図示したごとく一つおきに絶Ｈｆｌｕを介して配
設されてなる。半導体仙板２０上において、層を重ねる
ごとに段差を生ずるため、その断線対策として第１層配
線１１の線巾及び配線層間隔（配線層の中心線から中心
線まで）よりも第２層配線１２の線中及び配線層間隔を
大きくとる必要があり、第３層配線１３についても同様
のことが言える。
縁膜を介してその上に記動ｊされる複数の第２層配線１
２とは従来と同じく直交し、１ｉｉｊ記第１層配線１１
と第２層配線１２との交点を斜めに結ぶ第８１’１配Ｍ
１３は図示したごとく一つおきに絶Ｈｆｌｕを介して配
設されてなる。半導体仙板２０上において、層を重ねる
ごとに段差を生ずるため、その断線対策として第１層配
線１１の線巾及び配線層間隔（配線層の中心線から中心
線まで）よりも第２層配線１２の線中及び配線層間隔を
大きくとる必要があり、第３層配線１３についても同様
のことが言える。
所で斜め配線層１３を直交する第１層配線１２の交点を
すべて斜めに結縁して第３層配線とすることは第２層配
線層１２の配線層間隔よりも挾くなり配線の断線対策り
好ましくない。従って交点を斜めに結ぶ第３層配線を一
つおきに設ければ上記条件を満足することが可能である
。
すべて斜めに結縁して第３層配線とすることは第２層配
線層１２の配線層間隔よりも挾くなり配線の断線対策り
好ましくない。従って交点を斜めに結ぶ第３層配線を一
つおきに設ければ上記条件を満足することが可能である
。
又上記第３層配線１３を斜めに結縁することは直交する
第３層配線に較べて各半導体素子間を連結する配線長を
短かくすることが可能である。これは従来に比べて設計
上複雑であるが高速処理が可能な自動設計システムを用
いることによって達成することが出来る。
第３層配線に較べて各半導体素子間を連結する配線長を
短かくすることが可能である。これは従来に比べて設計
上複雑であるが高速処理が可能な自動設計システムを用
いることによって達成することが出来る。
更に第１層配線１１、第２層配線１２、及び第８層配線
の交点を同一間隔に整合されるから自動設計システムに
よる自動配線プログラムが容易に作成されるメリットが
ある。
の交点を同一間隔に整合されるから自動設計システムに
よる自動配線プログラムが容易に作成されるメリットが
ある。
ω 発明の詳細
な説明したごとく本発明によれば自動設計システムによ
ってＩＯの配線プログラム容易に作成され、かつ配線長
の短かい配線構造が得られＩＣの特性向上に効果がある
。
ってＩＯの配線プログラム容易に作成され、かつ配線長
の短かい配線構造が得られＩＣの特性向上に効果がある
。
第１図は従来装置の３層配線構市の平面図解図第２図は
本発明の一実施例の８層配＃ｉｌ構造の平面図解図であ
る。図において１１は第１層配線、１２は第２層配線、
１３は第８層配線、２０は半導体基板を示す。 １１１図 ＠２ 図
本発明の一実施例の８層配＃ｉｌ構造の平面図解図であ
る。図において１１は第１層配線、１２は第２層配線、
１３は第８層配線、２０は半導体基板を示す。 １１１図 ＠２ 図
Claims (1)
- 半導体基板上に所定の配線層間隔を有ずし、第１の方向
に延びる複数の配線よりなる第１の配線ｆ層と、所定の
配線層間隔を有し、前記第１の方向に直交する第２の方
向に延びる複数の配線よりなり、前記第１の配線層上に
絶縁層を介して形成された第２の配線層と、前記第１の
配線層と第２の配線層の配線の交差点を斜めに結ぶ方向
に延びる第８複数の配線から成り、前記第２の配線層上
に絶縁層を介して形成された第３の配線層とを有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173544A JPS6064448A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173544A JPS6064448A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6064448A true JPS6064448A (ja) | 1985-04-13 |
Family
ID=15962496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173544A Pending JPS6064448A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262487B1 (en) * | 1998-06-23 | 2001-07-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method |
| US7094674B2 (en) | 2002-12-18 | 2006-08-22 | Infineon Technologies Ag | Method for production of contacts on a wafer |
-
1983
- 1983-09-19 JP JP58173544A patent/JPS6064448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262487B1 (en) * | 1998-06-23 | 2001-07-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method |
| US7094674B2 (en) | 2002-12-18 | 2006-08-22 | Infineon Technologies Ag | Method for production of contacts on a wafer |
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