JPH0661230A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0661230A JPH0661230A JP13645292A JP13645292A JPH0661230A JP H0661230 A JPH0661230 A JP H0661230A JP 13645292 A JP13645292 A JP 13645292A JP 13645292 A JP13645292 A JP 13645292A JP H0661230 A JPH0661230 A JP H0661230A
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- Japan
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- wiring
- dummy
- integrated circuit
- semiconductor integrated
- circuit device
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】ダミーパターンを有する配線構造を有する半導
体集積回路装置において、信号配線の配置によらず、か
つ配線容量を増大させることなくパターン間隔を均一に
する。 【構成】信号配線とは電気的に独立なダミーパターンの
形状が少なくとも一対の直行する直方形状よりなり、か
つその一方の直方形状の長さを可変にする。
体集積回路装置において、信号配線の配置によらず、か
つ配線容量を増大させることなくパターン間隔を均一に
する。 【構成】信号配線とは電気的に独立なダミーパターンの
形状が少なくとも一対の直行する直方形状よりなり、か
つその一方の直方形状の長さを可変にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係わり、特に多層配線層を有する半導体集積回路装置に
関する。
係わり、特に多層配線層を有する半導体集積回路装置に
関する。
【０００２】
【従来の技術】半導体集積回路装置の高速，高集積化に
伴い、複数の配線層と絶縁膜を有する多層配線構造が用
いられる。多層配線構造形成するにあたり、下層配線層
を絶縁膜で覆った後の表面形状が平坦でないと上層配線
層の形成時に、微細パターンを形成できない、あるいは
上層配線が断線または短絡するなどの問題が生じる。そ
こで絶縁膜の表面平坦化法として一般にエッチバック法
が用いられる。その際、配線間隔に狭い部分と広い部分
が共に存在すると完全に平坦にすることができず広い間
隔を有する部分に段差を生じる。そこで配線とは電気的
に独立なダミー配線を形成することにより配線間隔を均
一にする方法が用いられる。
伴い、複数の配線層と絶縁膜を有する多層配線構造が用
いられる。多層配線構造形成するにあたり、下層配線層
を絶縁膜で覆った後の表面形状が平坦でないと上層配線
層の形成時に、微細パターンを形成できない、あるいは
上層配線が断線または短絡するなどの問題が生じる。そ
こで絶縁膜の表面平坦化法として一般にエッチバック法
が用いられる。その際、配線間隔に狭い部分と広い部分
が共に存在すると完全に平坦にすることができず広い間
隔を有する部分に段差を生じる。そこで配線とは電気的
に独立なダミー配線を形成することにより配線間隔を均
一にする方法が用いられる。
【０００３】従来、配線と加工技術により規定される規
定値間隔を有した形状のダミー配線を挿入することによ
り配線の間隔を均一にしたが、この方法では配線容量を
増大させ、信号の伝搬速度を低下させるという欠点を有
していた。
定値間隔を有した形状のダミー配線を挿入することによ
り配線の間隔を均一にしたが、この方法では配線容量を
増大させ、信号の伝搬速度を低下させるという欠点を有
していた。
【０００４】これを解決する方法として図２に平面図を
示す半導体集積回路装置が近年提案されている。図２に
おいて、Ｙ方向に多数の配線格子１１が等間隔に配列
し、Ｘ方向に多数の配線格子１２が等間隔に配列して両
者の交点がマトリックス状に分布している。尚、この配
線格子は配線パターンのレイアウト設計を行う際に用い
るもので実際の半導体集積回路装置にはそのままの形で
は現れない。２本の信号配線１３，１４がＹ方向に延在
形成されており、信号配線が存在しないグリッド状の配
線格子の交点の個所に四角形状のダミーパターン１５が
形成されている。このダミーパターン１５は図に示すよ
うに島状に孤立しどことも電気的に接続されていない。
示す半導体集積回路装置が近年提案されている。図２に
おいて、Ｙ方向に多数の配線格子１１が等間隔に配列
し、Ｘ方向に多数の配線格子１２が等間隔に配列して両
者の交点がマトリックス状に分布している。尚、この配
線格子は配線パターンのレイアウト設計を行う際に用い
るもので実際の半導体集積回路装置にはそのままの形で
は現れない。２本の信号配線１３，１４がＹ方向に延在
形成されており、信号配線が存在しないグリッド状の配
線格子の交点の個所に四角形状のダミーパターン１５が
形成されている。このダミーパターン１５は図に示すよ
うに島状に孤立しどことも電気的に接続されていない。
【０００５】この方法の場合、矩形ダミーパターンが細
分化されているので配線容量の増加は少なく信号の伝搬
速度の低下は小さい。
分化されているので配線容量の増加は少なく信号の伝搬
速度の低下は小さい。
【０００６】しかしながら配線の製造工程において上記
矩形のような微細パターンは、はく離しやすい。
矩形のような微細パターンは、はく離しやすい。
【０００７】さらに図２に示すように、配線レイアウト
における配線格子に乗らない信号配線１３，１４が存在
する場合、配線の加工技術上規定される配線間隔を満た
さず、矩形ダミーパターンを配線間から削除しなければ
ならずパターン間隔の均一化が図れないという欠点を有
していた。
における配線格子に乗らない信号配線１３，１４が存在
する場合、配線の加工技術上規定される配線間隔を満た
さず、矩形ダミーパターンを配線間から削除しなければ
ならずパターン間隔の均一化が図れないという欠点を有
していた。
【０００８】
【発明が解決しようとする課題】このような従来の配線
格子の全グリッド上の矩形ダミーパターンでは製造工程
においてはく離しやすいため歩留りを低下させる。また
配線格子に乗らない配線が存在する場合、配線の加工技
術上より規定される配線間隔を満たさないために矩形ダ
ミーパターンを削除しなければならずパターン間隔の均
一化が図れないという欠点を有していた。
格子の全グリッド上の矩形ダミーパターンでは製造工程
においてはく離しやすいため歩留りを低下させる。また
配線格子に乗らない配線が存在する場合、配線の加工技
術上より規定される配線間隔を満たさないために矩形ダ
ミーパターンを削除しなければならずパターン間隔の均
一化が図れないという欠点を有していた。
【０００９】
【課題を解決するための手段】本発明の特徴は、半導体
基板上に配線層を有し、前記配線層が存在しない箇所に
電気的にどことも接続しない島状のダミーパターンを複
数個形成した半導体集積回路装置において、前記複数の
ダミーパターンには、たがいに等しい長さと等しい幅と
を有する一対の長方形状を直交させた十字型の平面形状
の第１のダミーパターンと、前記第１のダミーパターン
の一方の長方形状の長さを短かくした第２のダミーパタ
ーンとを含む半導体集積回路装置にある。ここで、前記
第１のダミーパターンの一方の長方形状の長さを短かく
しかつ他方の長方形状が存在しない四角の平面形状の第
３のダミーパターンを前記第１および第２のダミーパタ
ーンとともに形成することができる。また、前記配線層
と前記ダミーパターンとは同一の材質かつ同一の膜厚で
あることが好ましい。
基板上に配線層を有し、前記配線層が存在しない箇所に
電気的にどことも接続しない島状のダミーパターンを複
数個形成した半導体集積回路装置において、前記複数の
ダミーパターンには、たがいに等しい長さと等しい幅と
を有する一対の長方形状を直交させた十字型の平面形状
の第１のダミーパターンと、前記第１のダミーパターン
の一方の長方形状の長さを短かくした第２のダミーパタ
ーンとを含む半導体集積回路装置にある。ここで、前記
第１のダミーパターンの一方の長方形状の長さを短かく
しかつ他方の長方形状が存在しない四角の平面形状の第
３のダミーパターンを前記第１および第２のダミーパタ
ーンとともに形成することができる。また、前記配線層
と前記ダミーパターンとは同一の材質かつ同一の膜厚で
あることが好ましい。
【００１０】
【実施例】次に図面を参照して本発明を説明する。図１
は本発明の一実施例を示す平面図である。図１におい
て、Ｙ方向に多数の配線格子１１が等間隔に配列し、Ｘ
方向に多数の配線格子１２が等間隔に配列して両者の交
点がマトリックス状に分布している。尚、この配線格子
は配線パターンのレイアウト設計を行う際に用いるもの
で実際の半導体集積回路装置にはそのままの形で現れな
い。２本の信号配線１３，１４がＹ方向に延在形成され
ており、信号配線が存在しない個所に電気的にどことも
接続しない島状の多数のダミーパターン１６〜１９が分
布形成している。配線層１３，１４とダミーパターン１
６〜１９とは全面に生成した導電体膜を同時にパターニ
ングして形成しているから両者はたがいに同一の材質か
つ同一の膜厚である。
は本発明の一実施例を示す平面図である。図１におい
て、Ｙ方向に多数の配線格子１１が等間隔に配列し、Ｘ
方向に多数の配線格子１２が等間隔に配列して両者の交
点がマトリックス状に分布している。尚、この配線格子
は配線パターンのレイアウト設計を行う際に用いるもの
で実際の半導体集積回路装置にはそのままの形で現れな
い。２本の信号配線１３，１４がＹ方向に延在形成され
ており、信号配線が存在しない個所に電気的にどことも
接続しない島状の多数のダミーパターン１６〜１９が分
布形成している。配線層１３，１４とダミーパターン１
６〜１９とは全面に生成した導電体膜を同時にパターニ
ングして形成しているから両者はたがいに同一の材質か
つ同一の膜厚である。
【００１１】第１のダミーパターン１６は、たがいに等
しい長さと等しい幅とを有する一対の長方形状を直交さ
せた十字型の平面形状である。第２のダミーパターン１
７は、第１のダミーパターンのＸ方向に伸びる長方形状
の長さを短かくした長方形状と第１のダミーパターンの
Ｙ方向に伸びる長方形状と同じ形状の長方形状とを直交
させた十字型の平面形状である。また、第３のダミーパ
ターン１８，１９は、第１のダミーパターンのＸ方向に
伸びる長方形状の長さを短かくしかつＹ方向に伸びる長
方形状が存在しない四角の平面形状である。
しい長さと等しい幅とを有する一対の長方形状を直交さ
せた十字型の平面形状である。第２のダミーパターン１
７は、第１のダミーパターンのＸ方向に伸びる長方形状
の長さを短かくした長方形状と第１のダミーパターンの
Ｙ方向に伸びる長方形状と同じ形状の長方形状とを直交
させた十字型の平面形状である。また、第３のダミーパ
ターン１８，１９は、第１のダミーパターンのＸ方向に
伸びる長方形状の長さを短かくしかつＹ方向に伸びる長
方形状が存在しない四角の平面形状である。
【００１２】ダミーパターンは第１のダミーパターン１
６を基本形とし、チップ全面を覆うべく複数の第１のダ
ミーパターン１６が規則的に配列される。図中において
は、第１のダミーパターン１６の十字交点を、配線格子
Ｘ，Ｙの交点に一致させ、かつとなり合うダミーパター
ンを互い違いの市松模様に配置している。
６を基本形とし、チップ全面を覆うべく複数の第１のダ
ミーパターン１６が規則的に配列される。図中において
は、第１のダミーパターン１６の十字交点を、配線格子
Ｘ，Ｙの交点に一致させ、かつとなり合うダミーパター
ンを互い違いの市松模様に配置している。
【００１３】ここで、信号配線１３，１４上あるいはそ
の近傍については、信号配線１３，１４とダミーパター
ンが重ならず、かつ加工技術上あるいは製造工程上で確
保されるべき規定間隔を保つべく、ダミーパターンの信
号配線１３，１４に対向する辺の長さを第２，第３のダ
ミーパターン１７，１８，１９のように短かく調整した
ものを配置する。
の近傍については、信号配線１３，１４とダミーパター
ンが重ならず、かつ加工技術上あるいは製造工程上で確
保されるべき規定間隔を保つべく、ダミーパターンの信
号配線１３，１４に対向する辺の長さを第２，第３のダ
ミーパターン１７，１８，１９のように短かく調整した
ものを配置する。
【００１４】すべてのダミーパターンは製造工程でのは
く離がない様十分な面積が確保されている。第１，第２
のダミーパターン１６，１７は、配線格子Ｘ，Ｙのどち
らの方向にも平行する矩形を有しているため従来例図２
で示す様な配線格子に乗らない信号配線でＸ，Ｙのある
一方向（図例でＸ方向）が規定の配線間隔および規定配
線幅を確保できないでも、本実施例図１の如く他方向
（図例ではＹ方向）で信号配線との間隔がとれておれば
第３のダミーパターン１８が設置でき、従来に比べ格段
に配線間隔の均一化を図り、配線層上の平坦化を図るこ
とができる。
く離がない様十分な面積が確保されている。第１，第２
のダミーパターン１６，１７は、配線格子Ｘ，Ｙのどち
らの方向にも平行する矩形を有しているため従来例図２
で示す様な配線格子に乗らない信号配線でＸ，Ｙのある
一方向（図例でＸ方向）が規定の配線間隔および規定配
線幅を確保できないでも、本実施例図１の如く他方向
（図例ではＹ方向）で信号配線との間隔がとれておれば
第３のダミーパターン１８が設置でき、従来に比べ格段
に配線間隔の均一化を図り、配線層上の平坦化を図るこ
とができる。
【００１５】
【発明の効果】以上説明したように本発明は、複数の配
線層を有し少なくとも１つの配線層に信号配線とは電気
的に独立なダミーパターンを有し、ダミーパターンの形
状が少なくとも一組の直行する矩形よりなりかつその矩
形の長さを可変することにより配線格子に乗らない信号
配線が存在する場合に、ダミーパターンの形成可能でか
つ製造上規定される大きさのダミーパターンを挿入する
ことにより配線間隔の均一化を図り、これによる配線層
上の平坦化により微細多層配線構造の集積回路を実現す
る効果を有する。
線層を有し少なくとも１つの配線層に信号配線とは電気
的に独立なダミーパターンを有し、ダミーパターンの形
状が少なくとも一組の直行する矩形よりなりかつその矩
形の長さを可変することにより配線格子に乗らない信号
配線が存在する場合に、ダミーパターンの形成可能でか
つ製造上規定される大きさのダミーパターンを挿入する
ことにより配線間隔の均一化を図り、これによる配線層
上の平坦化により微細多層配線構造の集積回路を実現す
る効果を有する。
【図１】本発明の一実施例の半導体集積回路装置を示す
図。
図。
【図２】従来技術による半導体集積回路装置を示す図。
１１，１２ 配線格子 １３，１４ 信号配線層 １５，１６，１７，１８，１９ ダミーパターン
Claims (3)
- 【請求項１】 半導体基板上に配線層を有し、前記配線
層が存在しない箇所に電気的にどことも接続しない島状
のダミーパターンを複数個形成した半導体集積回路装置
において、前記複数のダミーパターンには、たがいに等
しい長さと等しい幅とを有する一対の長方形上を直交さ
せた十字型の平面形状の第１のダミーパターンと、前記
第１のダミーパターンの一方の長方形の長さを短かくし
た第２のダミーパターンとを含むことを特徴とする半導
体集積回路装置。 - 【請求項２】 前記第１のダミーパターンの一方の長方
形状の長さを短かくしかつ他方の長方形状が存在しない
四角の平面形状の第３のダミーパターンが前記第１およ
び第２のダミーパターンとともに形成されていることを
特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記配線層と前記ダミーパターンとは同
一の材質かつ同一の膜厚であることを特徴とする請求項
１もしくは請求項２に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13645292A JPH0661230A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13645292A JPH0661230A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661230A true JPH0661230A (ja) | 1994-03-04 |
Family
ID=15175447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13645292A Withdrawn JPH0661230A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661230A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970238A (en) * | 1996-03-14 | 1999-10-19 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for generating planarizing pattern and semiconductor integrated circuit device |
| KR20010088103A (ko) * | 2000-03-10 | 2001-09-26 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| JP2002368088A (ja) * | 2001-06-05 | 2002-12-20 | Fujitsu Ltd | ダミーパターン発生工程とｌｃｒ抽出工程とを有するｌｓｉ設計方法及びそれを行うコンピュータプログラム |
| EP1475833A1 (fr) * | 2003-05-05 | 2004-11-10 | STMicroelectronics S.A. | Circuit intégré comprenant au moins un niveau de métallisation |
| JP2005101620A (ja) * | 1998-07-03 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7541625B2 (en) | 2005-03-11 | 2009-06-02 | Panasonic Corporation | Semiconductor integrated circuit |
| JP2011049598A (ja) * | 2010-11-30 | 2011-03-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| CN102487056A (zh) * | 2010-12-01 | 2012-06-06 | 中芯国际集成电路制造(上海)有限公司 | 集成电路中的虚拟金属及该集成电路板的制造方法 |
| WO2022241999A1 (zh) * | 2021-05-19 | 2022-11-24 | 长鑫存储技术有限公司 | 半导体结构 |
-
1992
- 1992-05-28 JP JP13645292A patent/JPH0661230A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970238A (en) * | 1996-03-14 | 1999-10-19 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for generating planarizing pattern and semiconductor integrated circuit device |
| JP2005101620A (ja) * | 1998-07-03 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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| FR2854730A1 (fr) * | 2003-05-05 | 2004-11-12 | St Microelectronics Sa | Circuit integre comprenant au moins un niveau de metallisation |
| US7196421B2 (en) | 2003-05-05 | 2007-03-27 | Stmicroelectronics Sa | Integrated circuit having at least one metallization level |
| US7541625B2 (en) | 2005-03-11 | 2009-06-02 | Panasonic Corporation | Semiconductor integrated circuit |
| JP2011049598A (ja) * | 2010-11-30 | 2011-03-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| CN102487056A (zh) * | 2010-12-01 | 2012-06-06 | 中芯国际集成电路制造(上海)有限公司 | 集成电路中的虚拟金属及该集成电路板的制造方法 |
| WO2022241999A1 (zh) * | 2021-05-19 | 2022-11-24 | 长鑫存储技术有限公司 | 半导体结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |