JPH03203372A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03203372A JPH03203372A JP34284889A JP34284889A JPH03203372A JP H03203372 A JPH03203372 A JP H03203372A JP 34284889 A JP34284889 A JP 34284889A JP 34284889 A JP34284889 A JP 34284889A JP H03203372 A JPH03203372 A JP H03203372A
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- JP
- Japan
- Prior art keywords
- contacts
- gate electrode
- wiring
- gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理ゲートを高集積度に配置することのできる
半導体装置に間する。
半導体装置に間する。
第２図は従来のゲートアレイ用半導体マスタースライス
の下地基本パターンを示す平面図である。
の下地基本パターンを示す平面図である。
これは２つのゲート電極を配置した例であり、簡単のた
めに拡散層１．ゲート電極２．コンタクト設置可能場所
３だけを示している。ゲートアレイはチップ内にこのよ
うな下地基本パターンが規則正しく配置されており、必
要な場所にコンタクトを設置しそれを金属配線で接続し
て希望する回路を構成する。
めに拡散層１．ゲート電極２．コンタクト設置可能場所
３だけを示している。ゲートアレイはチップ内にこのよ
うな下地基本パターンが規則正しく配置されており、必
要な場所にコンタクトを設置しそれを金属配線で接続し
て希望する回路を構成する。
ところで金属配線はどこでも設置できる訳ではなく、配
線チャネルと呼ばれる格子上のみに設置でき、またコン
タクトは格子点上のみに設置できる。第２図に示す例の
場合１つの拡散層内にコンタクト設置可能場所は７つあ
るが、そのうちで少なくとも１つ使えば機能は達成でき
る。
線チャネルと呼ばれる格子上のみに設置でき、またコン
タクトは格子点上のみに設置できる。第２図に示す例の
場合１つの拡散層内にコンタクト設置可能場所は７つあ
るが、そのうちで少なくとも１つ使えば機能は達成でき
る。
このようなゲートアレイで実際に集積回路を実現する場
合、集積密度は最近では下地基本バターンの大きさでは
なく、配線チャネルの数で決まっている。それは配線チ
ャネルの数が足りないと、接続ができないために使用で
きない下地基本パターンが増大してくるためである。そ
のため、集積密度を上げるために配線チャネル数の増大
が重要課題となっている。
合、集積密度は最近では下地基本バターンの大きさでは
なく、配線チャネルの数で決まっている。それは配線チ
ャネルの数が足りないと、接続ができないために使用で
きない下地基本パターンが増大してくるためである。そ
のため、集積密度を上げるために配線チャネル数の増大
が重要課題となっている。
上述した従来のゲートアレイ用下地基本パターンでは、
コンタクト設置可能場所の横方向ピッチは主にコンタク
トとゲート電極の距離で決まっている。コンタクトに関
する各種の設計基準のなかで、コンタクト電極の距離は
最も大きなマージンを必要とするところであり、容易に
狭くすることができない。そのため、コンタクト設置可
能場所の横方向ピッチは容易に狭くすることができず、
配線チャネル数を増大できないという欠点がある。
コンタクト設置可能場所の横方向ピッチは主にコンタク
トとゲート電極の距離で決まっている。コンタクトに関
する各種の設計基準のなかで、コンタクト電極の距離は
最も大きなマージンを必要とするところであり、容易に
狭くすることができない。そのため、コンタクト設置可
能場所の横方向ピッチは容易に狭くすることができず、
配線チャネル数を増大できないという欠点がある。
本発明は、半導体基板に複数の拡散層が形成され、前記
拡散層のうちの所定数の組合せで作られる１つの活性領
域に複数のゲート電極を配置したゲートアレイ用の下地
基本パターンが形成されているマスタースライス方式の
半導体装置において、前記拡散層に対する配線設計上の
配線チャネルの格子点上に縦方向にも横方向にも一つお
きにのみコンタクトを設置して前記コンタクトとゲート
電極との距離を離すように規則的にジグザグ状に前記ゲ
ート電極を配置することを特徴とする。
拡散層のうちの所定数の組合せで作られる１つの活性領
域に複数のゲート電極を配置したゲートアレイ用の下地
基本パターンが形成されているマスタースライス方式の
半導体装置において、前記拡散層に対する配線設計上の
配線チャネルの格子点上に縦方向にも横方向にも一つお
きにのみコンタクトを設置して前記コンタクトとゲート
電極との距離を離すように規則的にジグザグ状に前記ゲ
ート電極を配置することを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の下地基本パターンを示す平
面図である。
面図である。
これは２つのゲート電極を配置した例であり、簡単のた
めに拡散層１．ゲート電極２．コンタクト設置可能場所
３だけを示している。拡散層へのコンタクト設置可能場
所を配線チャネルの格子点上に縦方向にも横方向にも１
つおきに限定し、ゲート電極はコンタクトとの距離を離
すように規則的にジグザグ状に配置する。その結果、同
じ設計基準を用いてもコンタクト設置可能場所の横方向
ピッチを狭くすることができる。例えば、ゲート長０．
６μｍ、コンタクトサイズ０．６μｍ×０．６μｍ、コ
ンタクトとゲート電極との距離０．６μｍの場合、第２
図の従来パターンの場合横方向ピッチは２．４μｍで、
第１図の本発明パターンの場合２．０μｍである。
めに拡散層１．ゲート電極２．コンタクト設置可能場所
３だけを示している。拡散層へのコンタクト設置可能場
所を配線チャネルの格子点上に縦方向にも横方向にも１
つおきに限定し、ゲート電極はコンタクトとの距離を離
すように規則的にジグザグ状に配置する。その結果、同
じ設計基準を用いてもコンタクト設置可能場所の横方向
ピッチを狭くすることができる。例えば、ゲート長０．
６μｍ、コンタクトサイズ０．６μｍ×０．６μｍ、コ
ンタクトとゲート電極との距離０．６μｍの場合、第２
図の従来パターンの場合横方向ピッチは２．４μｍで、
第１図の本発明パターンの場合２．０μｍである。
ところで、１つの拡散層内にコンタクト設置可能場所数
は減少するが、これはその内で少なくとも１つ使えれば
機能は遠戚できるので欠点にはならない。
は減少するが、これはその内で少なくとも１つ使えれば
機能は遠戚できるので欠点にはならない。
以上説明したように、本発明は、コンタクトとゲート！
’！ｆｉとの距離を離すように規則的にジグザグ状に
ゲート電極を配置したので、同じ設計基準を用いてもコ
ンタクト設置可能場所の横方向ピッチを狭くすることが
でき、配線チャネル数を増大させることができるという
効果がある。
’！ｆｉとの距離を離すように規則的にジグザグ状に
ゲート電極を配置したので、同じ設計基準を用いてもコ
ンタクト設置可能場所の横方向ピッチを狭くすることが
でき、配線チャネル数を増大させることができるという
効果がある。
第１図は本発明の一実施例の下地基本パターンを示す平
面図、第２図は従来のゲートアレイ用半導体マスタース
ライスの平面図である。
面図、第２図は従来のゲートアレイ用半導体マスタース
ライスの平面図である。
１・・・拡散層、２・・・ゲート電極、３・・・コンタ
クト設置可能場所。
クト設置可能場所。
Claims (1)
- 半導体基板に複数の拡散層が形成され、前記拡散層のう
ちの所定数の組合せで作られる１つの活性領域に複数の
ゲート電極を配置したゲートアレイ用の下地基本パター
ンが形成されているマスタースライス方式の半導体装置
において、前記拡散層に対する配線設計上の配線チャネ
ルの格子点上に縦方向にも横方向にも一つおきにのみコ
ンタクトを設置して前記コンタクトとゲート電極との距
離を離すように規則的にジグザグ状に前記ゲート電極を
配置することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34284889A JPH03203372A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34284889A JPH03203372A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203372A true JPH03203372A (ja) | 1991-09-05 |
Family
ID=18356965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34284889A Pending JPH03203372A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203372A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980053431A (ko) * | 1996-12-26 | 1998-09-25 | 김주용 | 반도체 소자의 트랜지스터 |
| JP2005183793A (ja) * | 2003-12-22 | 2005-07-07 | Nec Electronics Corp | レイアウト設計方法およびフォトマスク |
| KR100679942B1 (ko) * | 2004-05-06 | 2007-02-08 | 주식회사 하이닉스반도체 | 더미게이트를 구비한 반도체소자 및 그 제조 방법 |
-
1989
- 1989-12-29 JP JP34284889A patent/JPH03203372A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980053431A (ko) * | 1996-12-26 | 1998-09-25 | 김주용 | 반도체 소자의 트랜지스터 |
| JP2005183793A (ja) * | 2003-12-22 | 2005-07-07 | Nec Electronics Corp | レイアウト設計方法およびフォトマスク |
| JP4585197B2 (ja) * | 2003-12-22 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | レイアウト設計方法およびフォトマスク |
| KR100679942B1 (ko) * | 2004-05-06 | 2007-02-08 | 주식회사 하이닉스반도체 | 더미게이트를 구비한 반도체소자 및 그 제조 방법 |
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