JPH01117341A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01117341A JPH01117341A JP62276374A JP27637487A JPH01117341A JP H01117341 A JPH01117341 A JP H01117341A JP 62276374 A JP62276374 A JP 62276374A JP 27637487 A JP27637487 A JP 27637487A JP H01117341 A JPH01117341 A JP H01117341A
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- JP
- Japan
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- power supply
- gate array
- cells
- line
- size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 abstract 2
- 239000002184 metal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にゲートアレイおよびス
タンダードセル方式の半導体装置に関する。
タンダードセル方式の半導体装置に関する。
従来、この種の半導体装置は電源配線およびセルの大き
さ等別々に設計された論理ゲートや。
さ等別々に設計された論理ゲートや。
ＲＡＭセル、ＲＯＭセルを同一チップ上に配置し配線す
る設計がなされている。
る設計がなされている。
上述した従来の半導体装置は、内部セルの種類ごとに電
源配線の設計が異なり、また各内部セルの大きさには互
いに規則性がないため電源線。
源配線の設計が異なり、また各内部セルの大きさには互
いに規則性がないため電源線。
ＧＮＤ線を接続するのに引き回しが多くなり電源配線に
余分な領域を必要とするという欠点がある。
余分な領域を必要とするという欠点がある。
本発明の目的は、かかる電源配線の領域を減するための
半導体装置を提供するものである。
半導体装置を提供するものである。
本発明の半導体装置は、電源配線間隔を第一の内部セル
の大きさで決定し、且つこの電源配線行列を第二および
第三の内部セルと共用できるように、第二および第三の
内部セルの大きさを電源配線間隔の整数分の−として各
内部セルの大きさに規則性をもたせるというように構成
される。
の大きさで決定し、且つこの電源配線行列を第二および
第三の内部セルと共用できるように、第二および第三の
内部セルの大きさを電源配線間隔の整数分の−として各
内部セルの大きさに規則性をもたせるというように構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するためのゲート
アレイの内部セル領域中にＲＡＭを構成したときの平面
図である。
アレイの内部セル領域中にＲＡＭを構成したときの平面
図である。
第１図に示すように、ゲートアレイ１中に形成されるＧ
ＮＤ線２および電源線３はゲートアレイ１の内部セル４
の幅と同じ間隔で第二層金属配線により配線される。こ
のゲートアレイ１の内部セル４は配線チャネル６を挟ん
でアレイ状に配置されている。一方、ＲＡＭセル５はそ
の高さ１幅をゲートアレイ１の内部セル４の二層の−に
設計し、ＧＮＤ線２．電源線３をゲートアレイ部と共用
する形でアレイ状に配置されている。
ＮＤ線２および電源線３はゲートアレイ１の内部セル４
の幅と同じ間隔で第二層金属配線により配線される。こ
のゲートアレイ１の内部セル４は配線チャネル６を挟ん
でアレイ状に配置されている。一方、ＲＡＭセル５はそ
の高さ１幅をゲートアレイ１の内部セル４の二層の−に
設計し、ＧＮＤ線２．電源線３をゲートアレイ部と共用
する形でアレイ状に配置されている。
このように、本実施例は各基本セルで電源配線を共用す
ることにより、電源配線の領域を減らすことができ、ま
た各基本セルの大きさを電源配線の間隔を基準にして設
計するのでチップレイアウト等が容易に決定される。
ることにより、電源配線の領域を減らすことができ、ま
た各基本セルの大きさを電源配線の間隔を基準にして設
計するのでチップレイアウト等が容易に決定される。
第２図は本発明の第二の実施例を説明するためのゲート
アレイの内部セル領域中にＲＯＭを構成したときの平面
図である。
アレイの内部セル領域中にＲＯＭを構成したときの平面
図である。
第２図に示すように、ゲートアレイ１中に形成されてい
るＧＮＤ線２および電源線３は、ゲートアレイの内部セ
ル４の幅と同じ間隔で第２層金属配線により配線される
。また、ゲートアレイの内部セル４は配線チャネル６を
はさんでアレイ状に配置されている。一方、ＲＯＭセル
フはその高さ９幅をゲートアレイの内部セル４の四分の
１に設計し、ＧＮＤ線２．電源線３をゲートアレイ部と
共用する形でアレイ状に配置されている。
るＧＮＤ線２および電源線３は、ゲートアレイの内部セ
ル４の幅と同じ間隔で第２層金属配線により配線される
。また、ゲートアレイの内部セル４は配線チャネル６を
はさんでアレイ状に配置されている。一方、ＲＯＭセル
フはその高さ９幅をゲートアレイの内部セル４の四分の
１に設計し、ＧＮＤ線２．電源線３をゲートアレイ部と
共用する形でアレイ状に配置されている。
以上説明したように、本発明の半導体装置は電源配線の
間隔を第一の内部セルの大きさにより決定し、且つ第二
および第三の内部セルの大きさを前記第一の内部セルの
大きさの整数分の−にすることにより、多種類の内部セ
ルで構成されるチップの場合でも電源線、ＧＮＤ線を共
用でき、電源配線の領域を減らすことができるという効
果がある。
間隔を第一の内部セルの大きさにより決定し、且つ第二
および第三の内部セルの大きさを前記第一の内部セルの
大きさの整数分の−にすることにより、多種類の内部セ
ルで構成されるチップの場合でも電源線、ＧＮＤ線を共
用でき、電源配線の領域を減らすことができるという効
果がある。
また、電源配線が等間隔に並んでおり、各内部セルの大
きさが電源配線の間隔を基準として規則性をもっている
ので、チップのレイアウト等を計算機で処理するのに有
利となる効果がある。
きさが電源配線の間隔を基準として規則性をもっている
ので、チップのレイアウト等を計算機で処理するのに有
利となる効果がある。
第１図は本発明の第一の実施例を説明するためのゲート
アレイの内部セル領域中にＲＡＭを構成したときの平面
図、第２図は本発明の第二の実施例を説明するためのゲ
ートアレイの内部セル領域中多こＲＯＭを構成したとき
の平面図である。 １・・・ゲートアレイ、２・・・ＧＮＤ線、３・・・電
源線、４・・・ゲートアレイの内部セル、５・・・ＲＡ
Ｍセル、６・・・配線チャネル、７・・・ＲＯＭセル。
アレイの内部セル領域中にＲＡＭを構成したときの平面
図、第２図は本発明の第二の実施例を説明するためのゲ
ートアレイの内部セル領域中多こＲＯＭを構成したとき
の平面図である。 １・・・ゲートアレイ、２・・・ＧＮＤ線、３・・・電
源線、４・・・ゲートアレイの内部セル、５・・・ＲＡ
Ｍセル、６・・・配線チャネル、７・・・ＲＯＭセル。
Claims (1)
- 格子状に配列された少なくとも二種類以上の内部セル行
列を有する半導体装置において、第一の内部セルの大き
さにより決定されるこの内部セルへの電源配線列を第二
および第三の内部セル行列へも供給し、且つ第二および
第三の内部セルの大きさが該電源配線間隔の整数分の一
であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276374A JPH01117341A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276374A JPH01117341A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117341A true JPH01117341A (ja) | 1989-05-10 |
Family
ID=17568537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276374A Pending JPH01117341A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117341A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767011A (en) * | 1993-12-14 | 1998-06-16 | Oki Semiconductor, An Operating Group Of Oki America, Inc. Or Oki America, Inc. | Fabrication method for integrated circuits |
| WO2003034497A1 (en) * | 2001-10-17 | 2003-04-24 | International Business Machines Corporation | Integrated circuit bus grid having wires with pre-selected variable widths |
-
1987
- 1987-10-30 JP JP62276374A patent/JPH01117341A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767011A (en) * | 1993-12-14 | 1998-06-16 | Oki Semiconductor, An Operating Group Of Oki America, Inc. Or Oki America, Inc. | Fabrication method for integrated circuits |
| US5923089A (en) * | 1993-12-14 | 1999-07-13 | Oki America, Inc. | Efficient routing method and resulting structure for integrated circuits |
| WO2003034497A1 (en) * | 2001-10-17 | 2003-04-24 | International Business Machines Corporation | Integrated circuit bus grid having wires with pre-selected variable widths |
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