JPH023951A - 機能ブロック - Google Patents
機能ブロックInfo
- Publication number
- JPH023951A JPH023951A JP15280288A JP15280288A JPH023951A JP H023951 A JPH023951 A JP H023951A JP 15280288 A JP15280288 A JP 15280288A JP 15280288 A JP15280288 A JP 15280288A JP H023951 A JPH023951 A JP H023951A
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- Japan
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- power supply
- cells
- functional block
- cell
- semiconductor integrated
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 229910052782 aluminium Inorganic materials 0.000 abstract description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 21
- 238000009792 diffusion process Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000000758 substrate Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ方式の半導体集積回路装置用機能
ブロックに関する。
ブロックに関する。
従来、ゲートアレイ方式の半導体集積回路装置用機能ブ
ロックは、単純なインバータ回路から４ビ、ットのレジ
スタ等の複雑な回路まで各種用いられている。例えば、
複数個の機能ブロックがゲートアレイ方式の半導体集積
回路装置上にアレイ状に配置された基本セル上に配置さ
れ、それぞれの機能ブロック間をアルミ等の配線により
接続して論理を構成している。かかる機能ブロックは、
年々その種類を増し、また段々と大きくなってきている
。特に、大きな機能ブロックは基本セルの特性上横長に
なる。
ロックは、単純なインバータ回路から４ビ、ットのレジ
スタ等の複雑な回路まで各種用いられている。例えば、
複数個の機能ブロックがゲートアレイ方式の半導体集積
回路装置上にアレイ状に配置された基本セル上に配置さ
れ、それぞれの機能ブロック間をアルミ等の配線により
接続して論理を構成している。かかる機能ブロックは、
年々その種類を増し、また段々と大きくなってきている
。特に、大きな機能ブロックは基本セルの特性上横長に
なる。
第３図はかかる従来の一例を説明するためのゲートアレ
イ方式の半導体集積回路装置用機能ブロックの平面図で
ある。
イ方式の半導体集積回路装置用機能ブロックの平面図で
ある。
第３図に示すように、かかる機能ブロックは、５個のセ
ルで電源セルを含ますに２−４デコーダを構成したもの
であり、ブロック内部に形成される第一のアルミ配線１
と、これの上層に形成される第二のアルミ配線４とを有
し、第一のアルミ配線１はブロックの基本セルを構成す
るゲートポリシリコンＪｆｆ１８ａ、８ｂに形成された
ポリシリコン層コンタクト２、機能ブロック内の拡散層
６ａ。
ルで電源セルを含ますに２−４デコーダを構成したもの
であり、ブロック内部に形成される第一のアルミ配線１
と、これの上層に形成される第二のアルミ配線４とを有
し、第一のアルミ配線１はブロックの基本セルを構成す
るゲートポリシリコンＪｆｆ１８ａ、８ｂに形成された
ポリシリコン層コンタクト２、機能ブロック内の拡散層
６ａ。
６ｂに形成される拡散コンタクト３やスルーホール５を
介して第一のアルミ配線１や第二のアルミ配線４に接続
させる。尚、基本セル内拡散層６Ｃには基本セル内拡散
コンタクト９ａ、９ｂが形成され、これらは各セル間に
電源第一アルミ配線７ａ、７ｂにより接続される。
介して第一のアルミ配線１や第二のアルミ配線４に接続
させる。尚、基本セル内拡散層６Ｃには基本セル内拡散
コンタクト９ａ、９ｂが形成され、これらは各セル間に
電源第一アルミ配線７ａ、７ｂにより接続される。
また、極端に横長になりそうな時には、機能ブロック間
の配線領域を含んで２段にしている。但し、この時上段
と下段の基本ブロック間を配線で接続して機能ブロック
を構成し、空いている配線領域を機能ブロック間配線に
使用している。
の配線領域を含んで２段にしている。但し、この時上段
と下段の基本ブロック間を配線で接続して機能ブロック
を構成し、空いている配線領域を機能ブロック間配線に
使用している。
第４図はかかる従来の他の例（二段にした例）を説明す
るためのゲートアレイ方式の半導体集積回路装置用機能
ブロックの平面図である。
るためのゲートアレイ方式の半導体集積回路装置用機能
ブロックの平面図である。
第４図に示すように、かかる機能ブロックは基本セル１
１を二段に並べて構成したもので、基本セル間配線領域
１０に形成されるブロック内筒−アルミ配線］、と第ニ
アルミ配線４とをスルーホール５により接続している。
１を二段に並べて構成したもので、基本セル間配線領域
１０に形成されるブロック内筒−アルミ配線］、と第ニ
アルミ配線４とをスルーホール５により接続している。
第５図は一般的な基本セルの平面図である。
第５図に示すように、この基本セルはＰチャネル拡散層
６ ａの上にポリシリコンゲート８ａを２本形成し、
Ｐチャネル形トランジスタを２個形成するものであり、
また同様にＮチャネル拡散層６ｂの上にポリシリコンゲ
ート８ｂを２本形成し、Ｎチャネル形トランジスタを２
個形成するものであり、合計して４個のトランジスタで
基本セルを構成している。それぞれのトランジスタのま
わりには、サブストレート拡散層６Ｃがあり、Ｐチャネ
ル形トランジスタ上にはプラスの電源、Ｎチャネル形ト
ランジスタ上はマイナスの電源がそれぞれ電源アルミ７
ａ、７ｂで供給され、更に拡散コンタクト９ａ、９ｂに
よって基板電位が供給されている。
６ ａの上にポリシリコンゲート８ａを２本形成し、
Ｐチャネル形トランジスタを２個形成するものであり、
また同様にＮチャネル拡散層６ｂの上にポリシリコンゲ
ート８ｂを２本形成し、Ｎチャネル形トランジスタを２
個形成するものであり、合計して４個のトランジスタで
基本セルを構成している。それぞれのトランジスタのま
わりには、サブストレート拡散層６Ｃがあり、Ｐチャネ
ル形トランジスタ上にはプラスの電源、Ｎチャネル形ト
ランジスタ上はマイナスの電源がそれぞれ電源アルミ７
ａ、７ｂで供給され、更に拡散コンタクト９ａ、９ｂに
よって基板電位が供給されている。
上述した従来の大きな機能ブロックは、その使用数が多
いと、半導体集積回路装置上の論理領域に電源セルを有
している時は配置が不可能になる。すなわち、第４図に
示すように、大きな機能ブロックを左端に配置し、次に
同様の機能ブロックを配置しようとしても、基本セル１
つおいて右には電源があるため、先に配置した機能ブロ
ックの右には配置が不可能になる。今、一番下の列しか
空いたセル領域が存在しない場合、この半導体集積回路
装置は使用出来ない。また、セルの使用数がそれほど多
くなくても、大きな機能ブロックが極端に多いと、配置
が不可能になるという欠点がある。
いと、半導体集積回路装置上の論理領域に電源セルを有
している時は配置が不可能になる。すなわち、第４図に
示すように、大きな機能ブロックを左端に配置し、次に
同様の機能ブロックを配置しようとしても、基本セル１
つおいて右には電源があるため、先に配置した機能ブロ
ックの右には配置が不可能になる。今、一番下の列しか
空いたセル領域が存在しない場合、この半導体集積回路
装置は使用出来ない。また、セルの使用数がそれほど多
くなくても、大きな機能ブロックが極端に多いと、配置
が不可能になるという欠点がある。
従来、機能ブロックの配置が不可能な場合は、そのブロ
ックに見合ってもう少し大きなサイズの半導体集積回路
装置を使用するなめコスト高になっている。例えば、半
導体集積回路装置は基本セルがＸ方向に３４、Ｙ方向に
１０で３４０個であるが、もう一つ上のサイズになると
１，５〜２倍の基本セル数となる。
ックに見合ってもう少し大きなサイズの半導体集積回路
装置を使用するなめコスト高になっている。例えば、半
導体集積回路装置は基本セルがＸ方向に３４、Ｙ方向に
１０で３４０個であるが、もう一つ上のサイズになると
１，５〜２倍の基本セル数となる。
本発明の目的は、大きなブロックを多く使用して論理部
分の基本セルの使用度合いが高くなっても、半導体集積
回路装置上への配置を可能にする機能ブロックを提供す
ることにある。
分の基本セルの使用度合いが高くなっても、半導体集積
回路装置上への配置を可能にする機能ブロックを提供す
ることにある。
本発明の機能ブロックは、ゲートアレイ方式の半導体集
積回路装置上にアレイ状に配置される数個のトランジス
タをまとめた基本セルを少なくとも三個以上用いて構成
される機能ブロックにおいて、前記基本セルのうち１つ
又は複数個が第一の電源配線に交差する第二の電源配線
を有する電源用のセルであるように構成される。
積回路装置上にアレイ状に配置される数個のトランジス
タをまとめた基本セルを少なくとも三個以上用いて構成
される機能ブロックにおいて、前記基本セルのうち１つ
又は複数個が第一の電源配線に交差する第二の電源配線
を有する電源用のセルであるように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのゲートアレ
イ方式の半導体集積回路装置用機能ブロックの平面図で
ある。
イ方式の半導体集積回路装置用機能ブロックの平面図で
ある。
第１図に示すように、本実施例は２−４デコーダの構成
例を示し、第５図に示すような一般的基本セルを６個用
いて構成している。本実施例は第３図で説明した従来の
機能ブロックと比較して異っているのは、６個のセルの
うち左から４セル目に本発明の特徴である電源用セルを
用いている点にある。この電源用セルをはさんで左側に
３セル、右側に２セルを配置して機能ブロックを構成し
ている。すなわち、この機能ブロックにおいては、電源
セル内の電源第ニアルミ配線４ａ、４ｂと、電源セル内
に第一のアルミ配線と第二のアルミ配線とを接続するた
めのスルーホール５とを形成している。
例を示し、第５図に示すような一般的基本セルを６個用
いて構成している。本実施例は第３図で説明した従来の
機能ブロックと比較して異っているのは、６個のセルの
うち左から４セル目に本発明の特徴である電源用セルを
用いている点にある。この電源用セルをはさんで左側に
３セル、右側に２セルを配置して機能ブロックを構成し
ている。すなわち、この機能ブロックにおいては、電源
セル内の電源第ニアルミ配線４ａ、４ｂと、電源セル内
に第一のアルミ配線と第二のアルミ配線とを接続するた
めのスルーホール５とを形成している。
第２図は第１図に示す機能ブロックと通常の機能ブロッ
クとを配置した半導体集積回路装置の平面図である。
クとを配置した半導体集積回路装置の平面図である。
第２図に示すように、半導体集積回路装置１２はインタ
ーフェイス領域１５と論理回路領域１６とからなり、こ
の半導体集積回路装置１２の論理回路領域１６上に、本
発明の機能ブロック１３と、従来の機能ブロック１４ａ
（基本セル１１セル分）、１４ｂ（基本セル５セル分）
、第４図の２段になった機能ブロック１４ｃとを配置し
ている。かかる論理回路領域１６の中には、電源セル１
１ｂにより縦方向に領域を３分割するように配置され、
また第５図に示す基本セル１１が電源セル１１． ｂと
同じ横方向の大きさでアレイ状に配置されている。すな
わち、論理回路領域１６の左下に機能ブロック１４Ｃを
配置し、更にその右側に電源セルｌｌｂと重ならない様
に機能ブロック１４ａを配置した時、従来は更にその右
に第３図に示す機能ブロックを配置しようとしても出来
なかったが、本実施例によれば、第３図と同機能の機能
ブロック１３を配置して、更にその右に従来周知の機能
ブロック１４ｂを配置することができる。ここで、もし
本発明の機能ブロック１３がなくて、論理回路領域１６
の最下段部分しか空きがない場合、すべての要求される
機能ブロックの配置は不可能である。
ーフェイス領域１５と論理回路領域１６とからなり、こ
の半導体集積回路装置１２の論理回路領域１６上に、本
発明の機能ブロック１３と、従来の機能ブロック１４ａ
（基本セル１１セル分）、１４ｂ（基本セル５セル分）
、第４図の２段になった機能ブロック１４ｃとを配置し
ている。かかる論理回路領域１６の中には、電源セル１
１ｂにより縦方向に領域を３分割するように配置され、
また第５図に示す基本セル１１が電源セル１１． ｂと
同じ横方向の大きさでアレイ状に配置されている。すな
わち、論理回路領域１６の左下に機能ブロック１４Ｃを
配置し、更にその右側に電源セルｌｌｂと重ならない様
に機能ブロック１４ａを配置した時、従来は更にその右
に第３図に示す機能ブロックを配置しようとしても出来
なかったが、本実施例によれば、第３図と同機能の機能
ブロック１３を配置して、更にその右に従来周知の機能
ブロック１４ｂを配置することができる。ここで、もし
本発明の機能ブロック１３がなくて、論理回路領域１６
の最下段部分しか空きがない場合、すべての要求される
機能ブロックの配置は不可能である。
このように、実用上は、同機能で電源セルを異なった所
に有している機能フロックを数種類用意し、各々状況に
あった機能ブロックを使用する。
に有している機能フロックを数種類用意し、各々状況に
あった機能ブロックを使用する。
また、この機能ブロックは論理回路領域１６内に配線領
域１０を有しなくても充分使用可能であり、特にこの場
合は２段の機能ブロックに有効である。
域１０を有しなくても充分使用可能であり、特にこの場
合は２段の機能ブロックに有効である。
以上説明しな様に、本発明の機能ブロックは、内部に備
えた基本セルのうち１つ又は複数個を第一の電源配線に
交差する第二の電源配線を有する電源用のセルとするこ
とにより、半導体集積回路装置上の論理回路領域の基本
セルの使用率を高く且つ大きくても半導体集積回路装置
上への配置を可能にすることが出来るという効果がある
。
えた基本セルのうち１つ又は複数個を第一の電源配線に
交差する第二の電源配線を有する電源用のセルとするこ
とにより、半導体集積回路装置上の論理回路領域の基本
セルの使用率を高く且つ大きくても半導体集積回路装置
上への配置を可能にすることが出来るという効果がある
。
第１図は本発明の一実施例を説明するためのゲートアレ
イ方式の半導体集積回路装置用機能ブロックの平面図、
第２図は第１図に示す機能ブロックと通常の機能ブロッ
クとを配置した半導体集積回路装置の平面図、第３図は
従来の一例を説明するためのゲートアレイ方式の半導体
集積回路装置用機能ブロックの平面図、第４図は従来の
他の例を説明するためのゲートアレイ方式の半導体集積
回路装置用機能ブロックにおける基本セルの使用数が多
い時の平面図、第５図は一般的な基本セルの平面図であ
る。 １・・・機能ブロック内箱−アルミ配線、２・・・機能
ブロック内ポリシリコン層コンタク１〜．３・・・機能
ブロック内拡散コンタクト、４・・・機能ブロック内筒
ニアルミ配線、４ａ、４ｂ・・・電源セル内電源第ニア
ルミ配線、５・・・機能ブロック内箱−アルミ配線と第
ニアルミ配線接続のスルーホール、５ａ・・・電源セル
内第−アルミ配線と第ニアルミ配線接続のスルーホール
、６ａ、６ｂ、６ｃ・・・基本セル内拡散層、７ａ、７
ｂ・・・基本セル内電源第−アルミ配線、８ａ、８ｂ・
・・基本セル内ゲー１〜ポリシリコン層、９ａ、９ｂ・
・・基本セル内拡散コンタクト、１０・・・基本セル間
配線領域、１］・・・基本セル、１１ａ、１１ｂ・・・
電源セル、１２・・・半導体集積回路装置、１３・・・
本発明の機能ブロック、１４ａ１４ｂ、１４ｃ・・・従
来の機能ブロック、１５・・・インターフェイス領域、
１６・・・論理回路領域。
イ方式の半導体集積回路装置用機能ブロックの平面図、
第２図は第１図に示す機能ブロックと通常の機能ブロッ
クとを配置した半導体集積回路装置の平面図、第３図は
従来の一例を説明するためのゲートアレイ方式の半導体
集積回路装置用機能ブロックの平面図、第４図は従来の
他の例を説明するためのゲートアレイ方式の半導体集積
回路装置用機能ブロックにおける基本セルの使用数が多
い時の平面図、第５図は一般的な基本セルの平面図であ
る。 １・・・機能ブロック内箱−アルミ配線、２・・・機能
ブロック内ポリシリコン層コンタク１〜．３・・・機能
ブロック内拡散コンタクト、４・・・機能ブロック内筒
ニアルミ配線、４ａ、４ｂ・・・電源セル内電源第ニア
ルミ配線、５・・・機能ブロック内箱−アルミ配線と第
ニアルミ配線接続のスルーホール、５ａ・・・電源セル
内第−アルミ配線と第ニアルミ配線接続のスルーホール
、６ａ、６ｂ、６ｃ・・・基本セル内拡散層、７ａ、７
ｂ・・・基本セル内電源第−アルミ配線、８ａ、８ｂ・
・・基本セル内ゲー１〜ポリシリコン層、９ａ、９ｂ・
・・基本セル内拡散コンタクト、１０・・・基本セル間
配線領域、１］・・・基本セル、１１ａ、１１ｂ・・・
電源セル、１２・・・半導体集積回路装置、１３・・・
本発明の機能ブロック、１４ａ１４ｂ、１４ｃ・・・従
来の機能ブロック、１５・・・インターフェイス領域、
１６・・・論理回路領域。
Claims (1)
- ゲートアレイ方式の半導体集積回路装置上にアレイ状に
配置される数個のトランジスタをまとめた基本セルを少
なくとも三個以上用いて構成される機能ブロックにおい
て、前記基本セルのうち１つ又は複数個が第一の電源配
線に交差する第二の電源配線を有する電源用のセルであ
ることを特徴とする機能ブロック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280288A JPH023951A (ja) | 1988-06-20 | 1988-06-20 | 機能ブロック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280288A JPH023951A (ja) | 1988-06-20 | 1988-06-20 | 機能ブロック |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023951A true JPH023951A (ja) | 1990-01-09 |
Family
ID=15548475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15280288A Pending JPH023951A (ja) | 1988-06-20 | 1988-06-20 | 機能ブロック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028852A1 (en) * | 1994-04-22 | 1995-11-02 | Munchables, Inc. | Countertop puffing oven for pelletized foodstuffs |
-
1988
- 1988-06-20 JP JP15280288A patent/JPH023951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028852A1 (en) * | 1994-04-22 | 1995-11-02 | Munchables, Inc. | Countertop puffing oven for pelletized foodstuffs |
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