JPH113983A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH113983A JPH113983A JP15408197A JP15408197A JPH113983A JP H113983 A JPH113983 A JP H113983A JP 15408197 A JP15408197 A JP 15408197A JP 15408197 A JP15408197 A JP 15408197A JP H113983 A JPH113983 A JP H113983A
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- wiring
- pins
- functional
- cell
- grid
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ゲートアレイなどの半導体装置において、チッ
プ上に配置される機能セルの内部素子接続信号または入
力ピンまたは出力ピンのレイアウトに関する。半導体チ
ップ上に配置される機能セルの内部素子接続信号または
入力ピンまたは出力ピンにおいて、機能セル内部におけ
るそれらの配線が困難である場合、上位層配線の使用ま
たは機能セルのサイズ拡大などが生じていた。 【解決手段】機能セル内部の内部素子接続信号または入
力ピンまたは出力ピンが、機能セル内部において同一の
論理となる分離した領域を持つ場合に、それらの接続を
機能セル内部ではなく機能セル間の接続と同時に行うこ
とにした。具体的には、出力ピンについては機能セル内
部のレイアウトでは行わずに、接続対象である各データ
に対しそれぞれＸ＿Ｐ、Ｘ＿Ｎという異なるピンとして
の定義を行うこととする。
プ上に配置される機能セルの内部素子接続信号または入
力ピンまたは出力ピンのレイアウトに関する。半導体チ
ップ上に配置される機能セルの内部素子接続信号または
入力ピンまたは出力ピンにおいて、機能セル内部におけ
るそれらの配線が困難である場合、上位層配線の使用ま
たは機能セルのサイズ拡大などが生じていた。 【解決手段】機能セル内部の内部素子接続信号または入
力ピンまたは出力ピンが、機能セル内部において同一の
論理となる分離した領域を持つ場合に、それらの接続を
機能セル内部ではなく機能セル間の接続と同時に行うこ
とにした。具体的には、出力ピンについては機能セル内
部のレイアウトでは行わずに、接続対象である各データ
に対しそれぞれＸ＿Ｐ、Ｘ＿Ｎという異なるピンとして
の定義を行うこととする。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイなど
の半導体装置において、チップ上に配置される機能セル
の内部素子接続信号または入力ピンまたは出力ピンのレ
イアウトあるいは定義に関するものである。
の半導体装置において、チップ上に配置される機能セル
の内部素子接続信号または入力ピンまたは出力ピンのレ
イアウトあるいは定義に関するものである。
【０００２】
【従来の技術】従来、ゲートアレイ、エンベディッドア
レイなどの半導体装置においては、チップ上に配置され
る機能セルは、その機能セルに要求される機能がそれ自
身で完結するようにレイアウトされており、チップ上に
それらの機能セルを配置して機能セル間の配線を行う際
には、各機能セルに定義されている入力ピンまたは出力
ピン（以下入出力ピンと略す）に対し外部からの信号
（以下外部信号と略す）接続を行うだけで、チップ全体
としての論理を満たすことが可能であった。しかし、ネ
ットリストもしくは回路図上に出現する機能セルに対し
てそのレイアウトを確定させなくてはいけないため、機
能セル内部での信号配線とチップレベルでの信号配線と
の関係は、機能セルのレイアウト段階では考慮不可能で
あった。従ってチップレベルで周辺の機能セル間の信号
配線の状況を見たうえで機能セルの内部信号を変更する
ことが出来ないため、上位層を使用した配線による配線
効率の低下、配線長の増加、または機能セル配置効率の
低下を招いてしまう。
レイなどの半導体装置においては、チップ上に配置され
る機能セルは、その機能セルに要求される機能がそれ自
身で完結するようにレイアウトされており、チップ上に
それらの機能セルを配置して機能セル間の配線を行う際
には、各機能セルに定義されている入力ピンまたは出力
ピン（以下入出力ピンと略す）に対し外部からの信号
（以下外部信号と略す）接続を行うだけで、チップ全体
としての論理を満たすことが可能であった。しかし、ネ
ットリストもしくは回路図上に出現する機能セルに対し
てそのレイアウトを確定させなくてはいけないため、機
能セル内部での信号配線とチップレベルでの信号配線と
の関係は、機能セルのレイアウト段階では考慮不可能で
あった。従ってチップレベルで周辺の機能セル間の信号
配線の状況を見たうえで機能セルの内部信号を変更する
ことが出来ないため、上位層を使用した配線による配線
効率の低下、配線長の増加、または機能セル配置効率の
低下を招いてしまう。
【０００３】
【発明が解決しようとする課題】上記のような従来の機
能セルの構成では、例えば図５に示す入力ピンがＩＮ、
出力ピンがＸで構成されるバッファのレイアウト例のよ
うに、出力ピンＸを機能セル内部においてＰチャンネル
トランジスタ側とＮチャンネルトランジスタ側の各出力
部の拡散を接続して構成しようとした場合に、他の信号
の１層配線がその間を横切っており、接続を行いたいド
レイン間の接続の妨げとなってしまうようなレイアウト
においては、この部分の接続に２層配線を使用すること
が考えられる。この時、チップレベルでの機能セル間の
配線において外部信号が出力ピンＸに接続する場合に２
層配線による配線接続が行われ、さらにそれが出力ピン
としている機能セル内部の２層データと同一の配線グリ
ッドＡ２上を通って接続されるならば、出力ピンの２層
使用は効果的に利用されているといえる。しかし、２層
配線による外部信号がこの配線グリッドＡ２以外を通っ
て出力ピンに接続される場合には機能セル内部にて使用
している２層データはたとえ出力ピンであっても、機能
セル間を接続する他の信号配線の妨げとなってしまい、
配線効率を低下させる原因となる。
能セルの構成では、例えば図５に示す入力ピンがＩＮ、
出力ピンがＸで構成されるバッファのレイアウト例のよ
うに、出力ピンＸを機能セル内部においてＰチャンネル
トランジスタ側とＮチャンネルトランジスタ側の各出力
部の拡散を接続して構成しようとした場合に、他の信号
の１層配線がその間を横切っており、接続を行いたいド
レイン間の接続の妨げとなってしまうようなレイアウト
においては、この部分の接続に２層配線を使用すること
が考えられる。この時、チップレベルでの機能セル間の
配線において外部信号が出力ピンＸに接続する場合に２
層配線による配線接続が行われ、さらにそれが出力ピン
としている機能セル内部の２層データと同一の配線グリ
ッドＡ２上を通って接続されるならば、出力ピンの２層
使用は効果的に利用されているといえる。しかし、２層
配線による外部信号がこの配線グリッドＡ２以外を通っ
て出力ピンに接続される場合には機能セル内部にて使用
している２層データはたとえ出力ピンであっても、機能
セル間を接続する他の信号配線の妨げとなってしまい、
配線効率を低下させる原因となる。
【０００４】また、配線効率を考慮して機能セル内部で
の２層使用を極力避けようとすると、図６に示すよう
に、妨げとなっている１層配線を回避して出力ピンとな
る配線を配線グリッドＡ４を使用して１層配線にて引き
回すことも可能である。しかしこの場合、その配線のた
めだけに機能セルを構成しているベーシックセルを増加
させることとなり、このような機能セルサイズの拡大は
集積度の低下につながる。
の２層使用を極力避けようとすると、図６に示すよう
に、妨げとなっている１層配線を回避して出力ピンとな
る配線を配線グリッドＡ４を使用して１層配線にて引き
回すことも可能である。しかしこの場合、その配線のた
めだけに機能セルを構成しているベーシックセルを増加
させることとなり、このような機能セルサイズの拡大は
集積度の低下につながる。
【０００５】そこで本発明では、機能セル内部での入出
力ピンの配線が困難であることから、上位層を使用して
配線を行わなければならない、あるいはその部分の配線
のためだけに機能セルのサイズが大きくなってしまうな
どの機能セル間の配線に対して何らかの支障を来たす場
合に、機能セルの内部素子接続信号または入出力ピンの
配線方法を変えることで、配置配線の自由度をより向上
させることを目的とする。
力ピンの配線が困難であることから、上位層を使用して
配線を行わなければならない、あるいはその部分の配線
のためだけに機能セルのサイズが大きくなってしまうな
どの機能セル間の配線に対して何らかの支障を来たす場
合に、機能セルの内部素子接続信号または入出力ピンの
配線方法を変えることで、配置配線の自由度をより向上
させることを目的とする。
【０００６】
【課題を解決するための手段】上記目的は、機能セル内
部において同一の論理（以下同一信号と略す）となる分
離した領域間を接続することにより構成される機能セル
内部の内部素子接続信号または入出力ピンに対し、その
接続が機能セル内部では困難である場合に、機能セル内
部ではその接続は行わずに、その分離した状態の各デー
タに対しそれぞれ異なるピン名を付けておき、それらに
ついては従来の入出力ピンと同様の機能セル間の配線を
行うだけでなく、この時点で機能セル内部において同一
信号であるピン間の接続についても合わせて行うことに
より解決する。
部において同一の論理（以下同一信号と略す）となる分
離した領域間を接続することにより構成される機能セル
内部の内部素子接続信号または入出力ピンに対し、その
接続が機能セル内部では困難である場合に、機能セル内
部ではその接続は行わずに、その分離した状態の各デー
タに対しそれぞれ異なるピン名を付けておき、それらに
ついては従来の入出力ピンと同様の機能セル間の配線を
行うだけでなく、この時点で機能セル内部において同一
信号であるピン間の接続についても合わせて行うことに
より解決する。
【０００７】
【作用】本発明は上記手段を用いることにより、チップ
レベルの配置配線の自由度を向上させて無駄な配線を省
き、より効率のよい機能セル間配線を実現可能とする。
レベルの配置配線の自由度を向上させて無駄な配線を省
き、より効率のよい機能セル間配線を実現可能とする。
【０００８】
【発明の実施の形態】以下に、本発明の実施例を述べ
る。尚、今回は、機能セルの出力ピンに関して説明を行
うが、出力ピンの他に入力ピンおよび内部素子接続信号
においても同様の効果が得られる。
る。尚、今回は、機能セルの出力ピンに関して説明を行
うが、出力ピンの他に入力ピンおよび内部素子接続信号
においても同様の効果が得られる。
【０００９】図１は、本発明のセル内部の一実施例を示
すレイアウト図であり、入力ピンがＩＮ、そして同一信
号ではあるが分離している２つの出力ピンＸ＿Ｐおよび
Ｘ＿Ｎによって構成されるバッファのレイアウト例であ
る。ここでは、出力ピン以外の配線は、従来技術と同様
に機能セル内部にて行っている。この時、出力ピンにつ
いても、それを構成するＰチャンネル側とＮチャンネル
側の各出力部の拡散の接続を機能セル内部にて行おうと
すると、従来技術として図５および図６に示した通り、
２層の使用あるいはその部分の配線を行うことによる機
能セルサイズの拡大が伴ってしまう。そこで、本発明で
はこの部分の配線は機能セル内部のレイアウトでは行わ
ずに、接続対象である各データに対しそれぞれＸ＿Ｐ、
Ｘ＿Ｎという異なるピンとしての定義を行うこととす
る。ただし、これらは同一信号であって接続されなけれ
ばならない。従って、この接続部分を例えばＸ＿ＰとＸ
＿Ｎを接続してＸとするようなネットとして予め定義し
ておく。そして、機能セル間の配線を行う際に、機能セ
ル内部における同一信号の接続もこのネットを使用して
行うことでその機能セルに要求されている機能を満たす
レイアウトを可能とする。この際、機能セル内部におい
て同一信号であるピン間の接続とさらにそれらに対し接
続される外部信号は結局全て同一信号であることから、
これらの接続を合わせて同時に行うことにより、レイア
ウトにおいてピンＸ＿ＰおよびＸ＿Ｎに対し隣接する配
線グリッドが空いている場合にはその空き配線グリッド
を利用した接続ができ、またこれらの接続において２層
配線を共有することで無駄な２層配線を省くことなどが
可能である。
すレイアウト図であり、入力ピンがＩＮ、そして同一信
号ではあるが分離している２つの出力ピンＸ＿Ｐおよび
Ｘ＿Ｎによって構成されるバッファのレイアウト例であ
る。ここでは、出力ピン以外の配線は、従来技術と同様
に機能セル内部にて行っている。この時、出力ピンにつ
いても、それを構成するＰチャンネル側とＮチャンネル
側の各出力部の拡散の接続を機能セル内部にて行おうと
すると、従来技術として図５および図６に示した通り、
２層の使用あるいはその部分の配線を行うことによる機
能セルサイズの拡大が伴ってしまう。そこで、本発明で
はこの部分の配線は機能セル内部のレイアウトでは行わ
ずに、接続対象である各データに対しそれぞれＸ＿Ｐ、
Ｘ＿Ｎという異なるピンとしての定義を行うこととす
る。ただし、これらは同一信号であって接続されなけれ
ばならない。従って、この接続部分を例えばＸ＿ＰとＸ
＿Ｎを接続してＸとするようなネットとして予め定義し
ておく。そして、機能セル間の配線を行う際に、機能セ
ル内部における同一信号の接続もこのネットを使用して
行うことでその機能セルに要求されている機能を満たす
レイアウトを可能とする。この際、機能セル内部におい
て同一信号であるピン間の接続とさらにそれらに対し接
続される外部信号は結局全て同一信号であることから、
これらの接続を合わせて同時に行うことにより、レイア
ウトにおいてピンＸ＿ＰおよびＸ＿Ｎに対し隣接する配
線グリッドが空いている場合にはその空き配線グリッド
を利用した接続ができ、またこれらの接続において２層
配線を共有することで無駄な２層配線を省くことなどが
可能である。
【００１０】図２および図３および図４は、図１に示す
レイアウトの機能セルに対し、外部ピンからの配線と出
力ピンＸ＿ＰおよびＸ＿Ｎの接続を行う実施例である。
図２に示す通り、ピンＸ＿ＰおよびＸ＿Ｎが存在する配
線グリッドＡ３に対し、他の信号である２層配線が行わ
れていない場合は、その配線グリッドＡ３を使用して外
部信号による２層配線９を行うことが可能である。そし
てこの場合、ピンＸ＿ＰおよびＸ＿Ｎに対しては、同一
信号である２層配線９からピンに隣接する空き配線グリ
ッドを使用し１層配線８を介して接続することが可能で
あり、無駄な２層配線を使用することなくこの同一信号
間における全ての接続が行える。
レイアウトの機能セルに対し、外部ピンからの配線と出
力ピンＸ＿ＰおよびＸ＿Ｎの接続を行う実施例である。
図２に示す通り、ピンＸ＿ＰおよびＸ＿Ｎが存在する配
線グリッドＡ３に対し、他の信号である２層配線が行わ
れていない場合は、その配線グリッドＡ３を使用して外
部信号による２層配線９を行うことが可能である。そし
てこの場合、ピンＸ＿ＰおよびＸ＿Ｎに対しては、同一
信号である２層配線９からピンに隣接する空き配線グリ
ッドを使用し１層配線８を介して接続することが可能で
あり、無駄な２層配線を使用することなくこの同一信号
間における全ての接続が行える。
【００１１】また、ピンと同じ配線グリッドＡ３が他の
信号による２層配線で使用されていたとしても、その近
辺の配線グリッドにおいて外部信号による２層配線を行
うことが可能ならば、図３に示すような接続が可能であ
る。図３は、外部信号である２層配線を配線グリッドＡ
２に通すことが可能な例であり、この場合も図２と同
様、ピンに隣接する空き配線グリッドを使用し１層配線
を介すことにより、無駄な配線は行わずにこの同一信号
間における全ての接続を行うことができる。
信号による２層配線で使用されていたとしても、その近
辺の配線グリッドにおいて外部信号による２層配線を行
うことが可能ならば、図３に示すような接続が可能であ
る。図３は、外部信号である２層配線を配線グリッドＡ
２に通すことが可能な例であり、この場合も図２と同
様、ピンに隣接する空き配線グリッドを使用し１層配線
を介すことにより、無駄な配線は行わずにこの同一信号
間における全ての接続を行うことができる。
【００１２】図４は、さらに効率のよい接続が行える例
であり、外部ピンＢがＸ＿ＰおよびＸ＿Ｎの近傍に存在
していた場合には、これらの接続に対し２層配線を全く
使用することなく１層配線のみで全ての接続が行えるの
で、ここでは配線グリッドＡ１からＡ６までの機能セル
上の全ての配線グリッドにおいて他の信号による２層配
線を行うことが可能となる。
であり、外部ピンＢがＸ＿ＰおよびＸ＿Ｎの近傍に存在
していた場合には、これらの接続に対し２層配線を全く
使用することなく１層配線のみで全ての接続が行えるの
で、ここでは配線グリッドＡ１からＡ６までの機能セル
上の全ての配線グリッドにおいて他の信号による２層配
線を行うことが可能となる。
【００１３】上記の例に示すように、本発明によりピン
周辺の状況によって様々な配線方法の選択が可能とな
り、その際に最も効率のよい配線を行うことにより、無
駄な配線を削減することができ配線の自由度を向上させ
ることが可能となる。
周辺の状況によって様々な配線方法の選択が可能とな
り、その際に最も効率のよい配線を行うことにより、無
駄な配線を削減することができ配線の自由度を向上させ
ることが可能となる。
【００１４】
【発明の効果】以上述べてきたように、機能セルの内部
素子接続信号または入出力ピンの配線が機能セル内部に
おいて困難である場合において、その信号の配線方法を
変えることで、無駄な配線を省くことができる。そし
て、それは配線効率に大きく影響する上位層配線使用の
削減による効率のよい機能セル間配線、および機能セル
サイズの縮小化による集積度の向上につながり、さらに
は安価な半導体装置の供給が実現できる。
素子接続信号または入出力ピンの配線が機能セル内部に
おいて困難である場合において、その信号の配線方法を
変えることで、無駄な配線を省くことができる。そし
て、それは配線効率に大きく影響する上位層配線使用の
削減による効率のよい機能セル間配線、および機能セル
サイズの縮小化による集積度の向上につながり、さらに
は安価な半導体装置の供給が実現できる。
【図１】本発明の機能セル内部の一実施例を示すレイア
ウト図。
ウト図。
【図２】本発明の一実施例を示すレイアウト図。
【図３】本発明の他の一実施例を示すレイアウト図。
【図４】本発明の他の一実施例を示すレイアウト図。
【図５】従来の一実施例を示すレイアウト図。
【図６】従来の他の一実施例を示すレイアウト図。
１：ポリシリコン・ゲート ２：Ｐ型拡散領域 ３：Ｎ型拡散領域 ４：１層配線と拡散またはポリシリコン・ゲートとの接
続孔 ５：機能セル内部において使用した１層配線 ６：１層配線と２層配線との接続孔 ７：機能セル内部において使用した２層配線 ８：機能セル間の配線において使用した１層配線 ９：機能セル間の配線において使用した２層配線 １０：セル枠 ＶＤＤ：ＶＤＤ電源配線 ＶＳＳ：ＶＳＳ電源配線 ＩＮ：機能セルの入力ピンの１つの名称 Ｘ：機能セルの出力ピンの１つの名称 Ｘ＿Ｐ：機能セルの出力ピンの１つの名称 Ｘ＿Ｎ：機能セルの出力ピンの１つの名称 Ｂ：隣接機能セルの入力ピンの１つの名称 Ａ１：配線グリッドを表す目印 Ａ２：配線グリッドを表す目印 Ａ３：配線グリッドを表す目印 Ａ４：配線グリッドを表す目印 Ａ５：配線グリッドを表す目印 Ａ６：配線グリッドを表す目印
続孔 ５：機能セル内部において使用した１層配線 ６：１層配線と２層配線との接続孔 ７：機能セル内部において使用した２層配線 ８：機能セル間の配線において使用した１層配線 ９：機能セル間の配線において使用した２層配線 １０：セル枠 ＶＤＤ：ＶＤＤ電源配線 ＶＳＳ：ＶＳＳ電源配線 ＩＮ：機能セルの入力ピンの１つの名称 Ｘ：機能セルの出力ピンの１つの名称 Ｘ＿Ｐ：機能セルの出力ピンの１つの名称 Ｘ＿Ｎ：機能セルの出力ピンの１つの名称 Ｂ：隣接機能セルの入力ピンの１つの名称 Ａ１：配線グリッドを表す目印 Ａ２：配線グリッドを表す目印 Ａ３：配線グリッドを表す目印 Ａ４：配線グリッドを表す目印 Ａ５：配線グリッドを表す目印 Ａ６：配線グリッドを表す目印
Claims (1)
- 【請求項１】周辺に外部とのインターフェイス用の入出
力部、中心部に、複数の相補型ＭＩＳＦＥＴからなるマ
トリクス状に配置した一種類以上のベーシックセルを内
部に有するゲートアレイまたはその一部にベーシックセ
ル配列以外のＲＡＭ、ＲＯＭ、アナログ回路などの専用
レイアウトを埋め込みその周辺にマトリクス状に配置し
たベーシックセルを有するエンベディッドアレイにおい
て、半導体チップ上に配置される機能セルの内部素子接
続信号または入力ピンまたは出力ピンに関し、機能セル
内部において同一の論理となる分離した領域を持ち、そ
れらの接続を機能セル内部ではなく機能セル間の接続と
同時に行うことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15408197A JPH113983A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15408197A JPH113983A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113983A true JPH113983A (ja) | 1999-01-06 |
Family
ID=15576484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15408197A Withdrawn JPH113983A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113983A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9825024B2 (en) | 2015-09-30 | 2017-11-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
1997
- 1997-06-11 JP JP15408197A patent/JPH113983A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9825024B2 (en) | 2015-09-30 | 2017-11-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |