JP5385575B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP5385575B2 JP5385575B2 JP2008249859A JP2008249859A JP5385575B2 JP 5385575 B2 JP5385575 B2 JP 5385575B2 JP 2008249859 A JP2008249859 A JP 2008249859A JP 2008249859 A JP2008249859 A JP 2008249859A JP 5385575 B2 JP5385575 B2 JP 5385575B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring layer
- region
- power supply
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 230000015654 memory Effects 0.000 claims description 50
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
12,14 メモリアレイ領域
16 電源配線領域
18 電源配線領域
20 ゲートアレイ領域
20A 第1ゲートアレイ領域
20B 第2ゲートアレイ領域
21 ゲートアレイ混載半導体記憶装置
22 ゲートアレイ領域
22A ゲートアレイ領域
22B ゲートアレイ領域
30 基本セル
40 ユニットセル
52 システム回路
54 テスト回路
56 動作モード制御回路
60 ゲートアレイ混載半導体記憶装置
62 メモリアレイ領域
64 ゲートアレイ領域
64A1、64A2 ゲートアレイ領域
64B ゲートアレイ領域
Claims (4)
- 少なくとも第1方向の配線を行うための第1配線層、前記第1配線層上に積層され前記第1方向と交差する第2方向の配線を行うための第2配線層、及び前記第2配線層上に積層され前記第1方向の配線を行うための第3配線層を有する半導体記憶装置であって、
複数のメモリセルが前記第1配線層に配列されて形成されたメモリアレイ領域であって、前記第1配線層、前記第2配線層、及び前記第3配線層を当該複数のメモリセルの配線に用いることが可能な領域に形成されたメモリアレイ領域と、
複数のユニットセルが前記第1配線層に配列されて形成された第1のゲートアレイ領域であって、前記第1配線層、前記第2配線層、及び前記第3配線層を当該複数のユニットセルの配線に用いることが可能な領域に形成された第1のゲートアレイ領域と、
複数のユニットセルが前記第1配線層に少なくとも1本の前記第1配線層の配置に必要な間隔を有するセル間領域を隔てて配列されて形成された第2のゲートアレイ領域であって、前記メモリセルに電源電圧を供給する電源配線を前記第3配線層に配設して形成された電源配線領域の下部の領域に形成されると共に、前記第2配線層と、前記セル間領域に配置された前記第1配線層と、を用いて前記複数のユニットセルが接続される第2のゲートアレイ領域と、
を備えた半導体記憶装置。 - 少なくとも第1方向の配線を行うための第1配線層、前記第1配線層上に積層され前記第1方向と交差する第2方向の配線を行うための第2配線層、及び前記第2配線層上に積層され前記第1方向の配線を行うための第3配線層を有する半導体記憶装置であって、
複数のメモリセルが前記第1配線層に配列されて形成されたメモリアレイ領域であって、前記第1配線層、前記第2配線層、及び前記第3配線層を当該複数のメモリセルの配線に用いることが可能な領域に形成されたメモリアレイ領域と、
複数のユニットセルにより構成された複数の基本セルが前記第1配線層に配列されて形成された第1のゲートアレイ領域であって、前記第1配線層、前記第2配線層、及び前記第3配線層を当該複数の基本セル及び当該複数の基本セルを構成するユニットセルの配線に用いることが可能な領域に形成された第1のゲートアレイ領域と、
複数のユニットセルにより構成された複数の基本セルが前記第1配線層に少なくとも1本の前記第1配線層の配置に必要な間隔を有するセル間領域を隔てて配列されて形成された第2のゲートアレイ領域であって、前記メモリセルに電源電圧を供給する電源配線を前記第3配線層に配設して形成された電源配線領域の下部の領域に形成されると共に、前記第2配線層と、前記セル間領域に配置された前記第1配線層と、を用いて前記複数のユニットセルおよび前記複数の基本セルが接続される第2のゲートアレイ領域と、
を備えた半導体記憶装置。 - 前記第3配線層に、前記メモリセルに対して第1電源電圧を供給する第1電源配線を配設した第1電源配線領域と、前記メモリセルの書き込み時に接地電圧より高い第2電源電圧を供給し、読み出し時に接地電圧を供給する第2電源配線を配設した第2電源配線領域とを形成し、
前記第2のゲートアレイ領域を、前記第2電源配線領域の下部に形成し、
前記第2のゲートアレイ領域に、前記第2電源配線が前記第2電源電圧を供給するときには動作せず、前記第2電源配線が接地電圧を供給するときに動作する回路を形成した、
請求項1または2に記載の半導体記憶装置。 - 前記複数のユニットセルの各々に端子を設け、
第1のユニットセルに設けられた第1の端子と、前記第1のユニットセルに隣接する前記セル間領域に設けられた前記第1配線層と前記第2配線層とを接続する第1のスルーホールと、を前記第2配線層を用いて接続し、
前記第1のユニットセルに前記セル間領域をはさんでかつ前記第1方向にずれて配置された第2のユニットセルに設けられた第2の端子と、前記セル間領域に設けられた前記第1配線層と前記第2配線層とを接続する第2のスルーホールと、を前記第2配線層を用いて接続し、
前記第1のスルーホールと前記第2のスルーホールとを前記第1の配線層を用いて接続する
請求項1または2に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008249859A JP5385575B2 (ja) | 2008-09-29 | 2008-09-29 | 半導体記憶装置 |
US12/564,068 US7968917B2 (en) | 2008-09-29 | 2009-09-22 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008249859A JP5385575B2 (ja) | 2008-09-29 | 2008-09-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010080833A JP2010080833A (ja) | 2010-04-08 |
JP5385575B2 true JP5385575B2 (ja) | 2014-01-08 |
Family
ID=42056436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008249859A Expired - Fee Related JP5385575B2 (ja) | 2008-09-29 | 2008-09-29 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7968917B2 (ja) |
JP (1) | JP5385575B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3564295B2 (ja) * | 1998-05-22 | 2004-09-08 | 富士通株式会社 | セル配置装置及び方法並びにセル配置プログラムを記録したコンピュータ読取り可能な記録媒体 |
JP2003060049A (ja) * | 2001-08-09 | 2003-02-28 | Hitachi Ltd | 半導体集積回路装置 |
US7112994B2 (en) * | 2002-07-08 | 2006-09-26 | Viciciv Technology | Three dimensional integrated circuits |
US7402897B2 (en) * | 2002-08-08 | 2008-07-22 | Elm Technology Corporation | Vertical system integration |
US7486111B2 (en) * | 2006-03-08 | 2009-02-03 | Tier Logic, Inc. | Programmable logic devices comprising time multiplexed programmable interconnect |
JP2008071865A (ja) | 2006-09-13 | 2008-03-27 | Ricoh Co Ltd | 半導体集積回路の配置配線手法 |
-
2008
- 2008-09-29 JP JP2008249859A patent/JP5385575B2/ja not_active Expired - Fee Related
-
2009
- 2009-09-22 US US12/564,068 patent/US7968917B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010080833A (ja) | 2010-04-08 |
US20100078685A1 (en) | 2010-04-01 |
US7968917B2 (en) | 2011-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4357409B2 (ja) | 半導体集積回路装置及びその設計方法 | |
JP2008182058A (ja) | 半導体装置および半導体装置形成方法 | |
JPH10335612A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
US20080054307A1 (en) | Power supply wiring configuration in semiconductor integrated circuit | |
US6707328B2 (en) | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal | |
US8507994B2 (en) | Semiconductor device | |
JP2001237317A (ja) | 半導体集積回路装置、その設計方法、及びi/oセルライブラリが記録されたコンピュータ読み取り可能な記録媒体 | |
JP2009123993A (ja) | 半導体集積回路装置 | |
JP2006222369A (ja) | 半導体集積回路、および、半導体集積回路の配置配線方法 | |
JP5486172B2 (ja) | 半導体記憶装置 | |
CN108886020B (zh) | 半导体集成电路装置 | |
JP2010283269A (ja) | 半導体装置 | |
JP5385575B2 (ja) | 半導体記憶装置 | |
JPH06140505A (ja) | 半導体集積回路装置 | |
JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
JPH09134967A (ja) | 半導体集積回路装置及びその製造方法 | |
US20060198219A1 (en) | Semiconductor integrated circuit device | |
US20150187935A1 (en) | Semiconductor device including pillar transistors | |
JP3922712B2 (ja) | 半導体装置 | |
JP2011114014A (ja) | 半導体装置 | |
JP5201148B2 (ja) | 半導体集積回路装置 | |
JP2007027314A (ja) | 半導体集積回路装置 | |
JP2006210678A (ja) | 半導体集積回路装置およびそのレイアウト設計方法 | |
JP2005229061A (ja) | スタンダードセル、セル列および複合セル列 | |
JP5956964B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110929 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130625 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130821 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131001 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131004 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5385575 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |