JP5486172B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関するものである。
従来、半導体記憶装置として、記憶ＤＲＡＭ（Dynamic Random Access Memory）回路が知られている。図１０にＤＲＡＭ回路のチップ１の平面模式図を示す。図１０に示すように、ＤＲＡＭ回路のチップ１は、メモリセルアレイ領域２と、センスアンプ領域３と、ワード線ドライバ領域４、交差領域５とで構成されている。メモリセルアレイ領域２は、マトリクス状に配置された複数のメモリセルを有している。各メモリセルには、ワード線とビット線が接続されている。ワード線は、ワード線ドライバ領域４のワード線ドライバにより駆動される。ビット線は、センスアンプ領域３のセンスアンプ回路に接続され、そのセンスアンプは、対となるビット線間の電位を増幅する。交差領域５は、センスアンプ領域３とワード線ドライバ領域４とが交差する領域である。
近年、装置の小型化や製造コストの低減のため、半導体記憶装置のチップ面積の低減化が求められている。チップ面積の低減化の技術として、特許文献１の半導体記憶装置が開示されている。特許文献１の半導体記憶装置は、メモリセルアレイ間のセンスアンプ領域、つまり、図１０で言うところのセンスアンプ領域３の面積縮小を目的としている。
図１１に特許文献１の半導体記憶装置のＤＲＡＭ回路１０のセンスアンプ領域３付近の平面模式図を示す。また、図１２に、特許文献１にも用いられている、一般的なセンスアンプの回路図を示す。まず、図１２のセンスアンプＳＡ１の回路構成を説明する。図１２に示すように、センスアンプＳＡ１は、ＰＭＯＳトランジスタＱＰ１、ＱＰ２と、ＮＭＯＳトランジスタＱＮ１、ＱＮ２とを有する。センスアンプＳＡ１は一般的なセンスアンプであり、その動作及び構成は公知のため、説明は省略する。センスアンプＳＡ１のＰＭＯＳトランジスタＱＰ１とＱＰ２のそれぞれのソースがノードＡに接続されている。ＮＭＯＳトランジスタＱＮ１とＱＮ２のそれぞれのソースがノードＢに接続されている。このノードＡ、Ｂ間にセンスアンプＳＡ１と同様の構成のセンスアンプＳＡ２、・・・が接続されている。更に、電源電圧端子ＶＤＤとノードＡとの間にＰＭＯＳトランジスタＱＰ３が接続される。接地電圧端子ＧＮＤとノードＢとの間にＮＭＯＳトランジスタＱＮ３が接続される。このＰＭＯＳトランジスタＱＰ３、ＮＭＯＳトランジスタＱＮ３は、センスアンプＳＡ１、ＳＡ２、・・・を駆動するドライバトランジスタである。なお、ＰＭＯＳトランジスタＱＰ３、ＮＭＯＳトランジスタＱＮ３は、それぞれのゲートにセンスアンプ制御信号ＳＥＰ、ＳＥＮが入力され、オン状態、オフ状態が制御されている。
図１１の境界線５０は、上述したＰＭＯＳトランジスタＱＰ１〜ＱＰ３が上部に形成されるＮウェル領域２０と、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３が上部に形成されるＰウェル領域３０とを隔てる境界線である。なお、境界線５０は、実際には、シリコン酸化膜等の素子分離領域で形成される。図１２のＰＭＯＳトランジスタＱＰ１、ＱＰ２は、図１１の領域２１に形成される。また、ＰＭＯＳトランジスタＱＰ３は、図１１の領域２２に形成される。一方、図１２のＮＭＯＳトランジスタＱＮ１、ＱＮ２は、図１１の領域３１に形成される。また、ＮＭＯＳトランジスタＱＮ３は、図１１の領域３２に形成される。更に、各ウェルのウェル電位を供給するコンタクト４１、４２をドライバトランジスタの間に形成している。このような構成により、センスアンプ領域３の幅Ｌ１０を短くし、センスアンプ領域３の面積を削減している。
また、特許文献１には、センスアンプ領域３の交差領域５にドライバトランジスタを配置することで、同様にセンスアンプ領域３の面積を削減する技術も開示されている。
特開２００４−２２１３７４号公報
しかし、特許文献１では、各ウェルのドライバトランジスタ間にデッドスペースが生じてしまう問題があり、センスアンプ領域３の面積削減が不十分である。特に、キャリア移動度等の違いから、ＮＭＯＳトランジスタＱＮ３が形成される領域３２は、ＰＭＯＳトランジスタＱＰ３が形成される領域２２より小さい面積ですむため、Ｐウェル領域３０のデッドスペースが大きくなる。
また、交差領域５にドライバトランジスタを配置する場合であっても、その交差領域５のエリア面積が増大し、結局、ワード線ドライバ領域４に形成されるワード線ドライバ等の素子とのピッチが合わず、ワード線ドライバ領域４にデッドスペースが生じてしまう可能性がある。更に、交差領域５のドライバトランジスタから距離の離れたセンスアンプのトランジスタとの配線抵抗が大きくなり、センスアンプの特性が悪化してしまう。よって、センスアンプ領域３にドライバトランジスタを配置した状態で、面積を削減する構成が求められている。
本発明の一態様は、メモリセルが接続されるビット線を駆動するセンスアンプと、前記センスアンプに対して電源を供給するドライバトランジスタとを有する半導体記憶装置であって、前記センスアンプは、列状に配置されて、第１導電型のトランジスタが配列する第１のセンスアンプ列と第２導電型のトランジスタが配列する第２のセンスアンプ列を構成し、前記ドライバトランジスタは、前記第１のセンスアンプ列と前記第２のセンスアンプ列の間において、前記第１のセンスアンプ列に対応する第１導電型の第１のドライバトランジスタと、前記第２のセンスアンプ列に対応する第２導電型の第２のドライバトランジスタを含む少なくとも一列のトランジスタ列を構成する半導体記憶装置である。
本発明の他の態様は、第１の方向に配列されるセンスアンプ列と、前記第１の方向に並行して配列され、前記センスアンプに電圧を供給するドライバトランジスタ列と、前記第１の方向から前記第１の方向に交差する方向に前記ドライバトランジスタ列を横切って連続する素子分離領域と、を備える半導体記憶装置である。
本発明の半導体記憶装置によれば、第１のセンスアンプ列と第２のセンスアンプ列の間に第１のドライバトランジスタと第２のドライバトランジスタが列状に並ぶことになる。このため、第１及び第２のセンスアンプ列のトランジスタに電源を供給する第１及び第２のドライバトランジスタのトランジスタ列を挟んだ第１のセンスアンプ列と第２のセンスアンプ列との間隔を短くすることができる。
本発明の半導体記憶装置によれば、センスアンプのトランジスタとドライバトランジスタ間の配線抵抗が増大する問題を起こさず、センスアンプ領域の面積を縮小することができる。
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＤＲＡＭ回路に適用したものである。図１に本実施の形態１にかかる半導体記憶装置のＤＲＡＭ回路１００のチップの平面構成図の一例を示す。なお、図１は、ＤＲＡＭ回路１００のチップのセンスアンプ領域の周辺、つまり、図１０のセンスアンプ領域３周辺の平面模式図を示している。なお、図に示された符号のうち、図１０と同じ符号を付した構成は、図１０と同じか又は類似の構成を示している。また、図１のセンスアンプ領域３に形成される複数のセンスアンプとセンスアンプを駆動するドライバトランジスタの接続構成は図１２と同様である。よって、以下の説明においても図１２と同じ符号を用いた場合は、同じものを指すものとする。
図１に示すように、ＤＲＡＭ回路１００は、チップのセンスアンプ領域３に、Ｎウェル領域２０と、Ｐウェル領域３０を有する。
Ｎウェル領域２０は、ＰＭＯＳトランジスタが形成されるＰＭＯＳトランジスタ領域２１、２２を有する。ＰＭＯＳトランジスタ領域２１には、図１２のＰＭＯＳトランジスタＱＰ１、ＱＰ２が形成される。ＰＭＯＳトランジスタ領域２２には、ドライブトランジスタである図１２のＰＭＯＳトランジスタＱＰ３が形成される。ＰＭＯＳトランジスタＱＰ１〜ＱＰ３は、Ｎウェル領域２０上にゲート酸化膜（不図示）を介して形成されるゲート電極（不図示）と、そのゲート電極の両側に形成されたＰ型のソース・ドレイン拡散領域からなる。
Ｐウェル領域３０は、ＮＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ領域３１、３２を有する。ＮＭＯＳトランジスタ領域３１には、図１２のＮＭＯＳトランジスタＱＮ１、ＱＮ２が形成される。ＮＭＯＳトランジスタ領域３２には、ドライブトランジスタである図１２のＮＭＯＳトランジスタＱＮ３が形成される。ＮＭＯＳトランジスタＱＮ１〜ＱＮ３は、Ｐウェル領域３０上にゲート酸化膜（不図示）を介して形成されるゲート電極（不図示）と、そのゲート電極の両側に形成されたＮ型のソース・ドレイン拡散領域からなる。
ここで、図１の各素子間の接続の構成を説明するため、図２に図１の一部を拡大し、各素子間の配線を模式的に記載した図を示す。図２に示すように、ＰＭＯＳトランジスタ領域２１には、２つのＰＭＯＳトランジスタＱＰ１、ＱＰ２が形成されているため、２つのゲート電極が存在する。各ゲート電極の両側にソースとドレインが形成されている。但し、ソースは共用されているため、２つのドレインと１つのソースが存在する。この２つのドレインには、ビット線対Ｄ、ＤＢが接続される。
ＰＭＯＳトランジスタ領域２２には、ＰＭＯＳトランジスタＱＰ３のゲート電極が存在し、ゲート電極の両側にソースとドレインが形成される。このソースには、電源電圧端子ＶＤＤが接続される。ドレインは、上述したＰＭＯＳトランジスタ領域２１のソースと接続される。なお、ＰＭＯＳトランジスタＱＰ３は、所定の数のＰＭＯＳトランジスタＱＰ１、ＱＰ２と接続されており、その数は、トランジスタ間の配線抵抗やＰＭＯＳトランジスタＱＰ３の駆動能力等により決定される。
また、同様にＮＭＯＳトランジスタ領域３１には、２つのＮＭＯＳトランジスタＱＮ１、ＱＮ２が形成されているため、２つのゲート電極が存在する。各ゲート電極の両側にソースとドレインが形成されている。但し、ドレインは共用されているため、２つのソースと１つのドレインが存在する。この２つのソースには、ビット線対Ｄ、ＤＢが接続される。
ＮＭＯＳトランジスタ領域３２には、ＮＭＯＳトランジスタＱＮ３のゲート電極が存在し、ゲート電極の両側にソースとドレインが形成される。このソースには、接地電圧端子ＧＮＤが接続される。ドレインは、上述したＮＭＯＳトランジスタ領域３１のドレインと接続される。ＮＭＯＳトランジスタＱＮ３は、所定の数のＮＭＯＳトランジスタＱＮ１、ＱＮ２と接続されており、その数は、トランジスタ間の配線抵抗やＮＭＯＳトランジスタＱＮ３の駆動能力等により決定される。
Ｎウェル領域２０と、Ｐウェル領域３０は、境界線５０で接している。境界線５０は、Ｎウェル領域２０と、Ｐウェル領域３０とを隔てる境界線であり、シリコン酸化膜等の素子分離領域で形成される。境界線５０は、図１に示すように、連続したＬ字のクランク状になっている。これは、凸状のＮウェル領域２０と、同じく凸状のＰウェル領域３０が互いに組み合わさることで境界線５０を形成している。
ここで、ＰＭＯＳトランジスタ領域２１とＮＭＯＳトランジスタ領域３１は、セルアレイ領域２に形成されているワード線（不図示）の延在方向、つまり、図１のＹ方向に配列されている。以下、このＰＭＯＳトランジスタ領域２１の配列をＰ型センスアンプ配列５１、ＮＭＯＳトランジスタ領域３１の配列をＮ型センスアンプ配列５２とする。
ＰＭＯＳトランジスタ領域２２は、Ｎウェル領域２０において、Ｐ型センスアンプ配列５１とＮ型センスアンプ配列５２の間に配置される。同様に、ＮＭＯＳトランジスタ領域３２は、Ｐウェル領域３０において、Ｐ型センスアンプ配列５１とＮ型センスアンプ配列５２の間に配置される。また、ＰＭＯＳトランジスタ領域２１、２２、ＮＭＯＳトランジスタ領域３１、３２を所定の素子間隔で配置する。このことにより、ＰＭＯＳトランジスタ領域２２と、ＮＭＯＳトランジスタ領域３２は、Ｐ型センスアンプ配列５１とＮ型センスアンプ配列５２間にある、図１の５３に示す領域（以下、ドライバトランジスタ配列領域と称す）に列状に配置されることになる。また、このことは、ＰＭＯＳトランジスタ領域２２、ＮＭＯＳトランジスタ領域３２がＹ方向に並んでいるドライバトランジスタ配列領域５３と交差する方向、例えばＸ方向に、境界線５０で示した素子分離領域が横切るように連続して形成されているとも言える。
以上により、実施の形態１のＤＲＡＭ回路１００は、図１に示すようにＮウェル領域２０とＰウェル領域３０を連続したＬ字のクランク状で接するように形成する。そして、互いのウェル領域からみて凸状になった領域にドライバトランジスタＱＰ３、ＱＮ３を形成する各導電型のトランジスタ領域２２、３２を配置している。このような構成にすることで、図１に示すドライバトランジスタ配列領域５３にトランジスタ領域２２、３２が列状に並ぶことになる。また、ドライバトランジスタＱＰ３、ＱＮ３の駆動能力に合わせて、トランジスタ領域２２、３２のＸ方向の長さは自由に設定できる。それに合わせて図１に示すＮウェル領域２０及びＰウェル領域３０の凸状の領域の長さＬｐ、Ｌｎも自由に設定できる。よって、ドライバトランジスタＱＰ３、ＱＮ３の駆動能力等による最適な長さＬｐ、ＬｎでＮウェル領域２０とＰウェル領域３０を形成することで限りなくデッドスペースを削減したセンスアンプ領域３を有するＤＲＡＭ回路１００が実現できる。
近年、システムＬＳＩ等では、内蔵ＤＲＡＭが採用されている。また、ＤＲＡＭ回路の微細化や省電力化等のため、電源電圧が低下している。電源電圧が低下すると上述したセンスアンプを構成するトランジスタの駆動能力が低下し、センスアンプの動作速度も低下してしまう。特に、キャリア移動度等の違いからＰＭＯＳトランジスタ側の駆動能力が低下してしまう。このため、ＰＭＯＳトランジスタ側に電源電圧を供給するドライバトランジスタであるＰＭＯＳトランジスタＱＰ３をＮＭＯＳトランジスタＱＮ３よりも大きくしなければならない。よって、ＰＭＯＳトランジスタが形成されるＰＭＯＳトランジスタ領域２２の面積をＮＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ領域３２より大きくとらなければならなくなってきている。よって、例えば、図１１に示した従来のＤＲＡＭ回路１０のように、Ｐウェル領域３０のデッドスペースがＮウェル領域２０よりますます大きくなる。しかし、本実施の形態１のＤＲＡＭ回路１００は、ＰＭＯＳトランジスタ領域２２とＮＭＯＳトランジスタ領域３２の面積がアンバランス化したとしても、それに合わせた最適な長さＬｐ、ＬｎにＮウェル領域２０とＰウェル領域３０を形成することができる。よって、ＤＲＡＭ回路１０で生じていた互いのウェル領域のデッドスペースを有効利用し、ＰＭＯＳトランジスタ領域２２とＮＭＯＳトランジスタ領域３２を配置できるため、センスアンプ領域３の幅Ｌ１００をＤＲＡＭ回路１０の幅Ｌ１０より短縮することができる。これにより、図１のＸ方向において各素子間の配置密度を高めることができ、センスアンプ領域３の面積を縮小することができる。結果としてＤＲＡＭ回路１００のチップ面積を削減可能となる。なお、上述した図１のＸ方向とは、メモリセルアレイ領域２におけるビット線（不図示）の延在する方向である。
また、ドライバトランジスタＱＰ３、ＱＮ３が形成されるトランジスタ領域２２、３２は、ＰＭＯＳトランジスタＱＰ１、ＱＰ２、ＮＭＯＳトランジスタＱＮ１、ＱＮ２が形成されるＰＭＯＳトランジスタ領域２１、ＮＭＯＳトランジスタ領域３１間に配置される。つまり、センスアンプ領域３内にドライバトランジスタＱＰ３、ＱＮ３が配置され、ＰＭＯＳトランジスタＱＰ１、ＱＰ２、ＮＭＯＳトランジスタＱＮ１、ＱＮ２に電源が供給される。よって、従来技術であるＤＲＡＭ回路１０が有してた、センスアンプ領域３外からドライバトランジスタが電源を供給し、配線抵抗が増大する問題も解決できる。
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明の半導体記憶装置をＤＲＡＭ回路に適用したものである。図３に本実施の形態２にかかる半導体記憶装置のＤＲＡＭ回路２００の構成の一例を示す。また、図３のセンスアンプ領域３に形成される複数のセンスアンプとセンスアンプを駆動するドライバトランジスタの接続構成を図４に示す。なお、図に示された符号のうち、図１、図１２と同じ符号を付した構成は、図１、図１２と同じか又は類似の構成を示している。
本実施の形態２と実施の形態１の異なる点は、ドライブトランジスタであるＰＭＯＳトランジスタＱＰ３の他に、更にＰＭＯＳトランジスタＱＰ４を有することである。このＰＭＯＳトランジスタＱＰ４は、センスアンプＳＡ１、ＳＡ２、・・・をオーバードライブするためのドライバトランジスタである。よって、本実施の形態２では、その部分を重点的に説明し、その他の実施の形態１と同様の部分は説明を省力する。
図３に示すように、ＤＲＡＭ回路２００は、チップのセンスアンプ領域３に、Ｎウェル領域２０と、Ｐウェル領域３０を有する。Ｎウェル領域２０は、ＰＭＯＳトランジスタが形成されるＰＭＯＳトランジスタ領域２１、２２、２３を有する。ＰＭＯＳトランジスタ領域２１には、図４のＰＭＯＳトランジスタＱＰ１、ＱＰ２が形成される。ＰＭＯＳトランジスタ領域２２には、図４のＰＭＯＳトランジスタＱＰ３が形成される。ＰＭＯＳトランジスタ領域２３には、図４のＰＭＯＳトランジスタＱＰ４が形成される。Ｐウェル領域３０は、ＤＲＡＭ回路１００と同様なため説明は省略する。
オーバードライブ用のＰＭＯＳトランジスタＱＰ４は、図４に示すように、電源電圧ＶＤＤよりも高い電源源電圧ＶＤＤ＿ＯＤを供給する電源電圧端子ＶＤＤ＿ＯＤとノードＡ間に接続される。ＰＭＯＳトランジスタＱＰ４は、ゲートにセンスアンプ制御信号ＳＥＰ２が入力され、オン状態、オフ状態が制御される。なお、ＰＭＯＳトランジスタＱＰ３には、実施の形態１のセンスアンプ制御信号ＳＥＰと実質的に同じであるセンスアンプ制御信号ＳＥＰ１が入力されるものとする。
ここで、オーバードライブ用のＰＭＯＳトランジスタＱＰ４を有するセンスアンプＳＡ１の動作を図５を用いて簡単に説明する。図５は、センスアンプＳＡ１の活性化時のタイミングチャートである。図５に示すように、時刻ｔ１にセンスアンプ制御信号ＳＥＰ１、ＳＥＰ２がロウレベル、センスアンプ制御信号ＳＥＮがハイレベルになる。よって、ＰＭＯＳトランジスタＱＰ３、ＱＰ４、ＮＭＯＳトランジスタＱＮ３がオン状態となり、センスアンプＳＡ１が活性化を開始する。
オーバードライブ用のＰＭＯＳトランジスタＱＰ４が必要な理由は、以下のようなものがある。一般的にＰＭＯＳトランジスタの方がＮＭＯＳトランジスタより電流駆動能力が低く、電源電圧ＶＤＤ側へのビット線の電位差の増幅動作の速度低下を引き起こしやすい。この速度低下を防ぐために、センスアンプＳＡ１の活性化初期段階でＰＭＯＳトランジスタＱＰ１、ＱＰ２のソースに電源電圧ＶＤＤよりも高い電源源電圧ＶＤＤ＿ＯＤを供給している。よって、電源源電圧端子ＶＤＤ＿ＯＤとノードＡ間に接続されるＰＭＯＳトランジスタＱＰ４が必要となる。また、ＰＭＯＳトランジスタＱＰ４は、電源源電圧端子ＶＤＤ＿ＯＤから供給される電流の電流値が大きいため、ＰＭＯＳトランジスタＱＰ３よりもサイズが大きくなる。
次に、時刻ｔ１から所定の時間後の時刻ｔ２に、センスアンプ制御信号ＳＥＰ２がハイレベルになり、ＰＭＯＳトランジスタＱＰ４がオフ状態となる。これは、電源電圧端子ＶＤＤ＿ＯＤから供給される電流が、電源電圧端子ＶＤＤ側に流れないようにするためである。最後に、時刻ｔ３に、センスアンプ制御信号ＳＥＰ１がハイレベル、センスアンプ制御信号ＳＥＮがロウレベルになり、センスアンプＳＡ１の活性化を停止させる。
以上のようなＰＭＯＳトランジスタＱＰ４が、図３のＰＭＯＳトランジスタ領域２３に形成される。図３からわかるように、ＰＭＯＳトランジスタ領域２３もＰＭＯＳトランジスタ領域２２と同様、Ｎウェル領域２０において、Ｐ型センスアンプ配列５１とＮ型センスアンプ配列５２の間に配列される。このことにより、ＰＭＯＳトランジスタ領域２２、２３と、ＮＭＯＳトランジスタ領域３２は、Ｐ型センスアンプ配列５１とＮ型センスアンプ配列５２間の図３のドライバトランジスタ配列領域５４に列状に配置されることになる。
ここで、実施の形態１と同様、ドライバトランジスタＱＰ３、ＱＰ４、ＱＮ３の駆動能力に合わせて、トランジスタ領域２２、２３、３２のＸ方向の長さは自由に設定でき、図３の長さＬｐ、Ｌｎも自由に設定できる。よって、ドライバトランジスタＱＰ３、ＱＰ４、ＱＮ３の駆動能力等による最適な長さＬｐ、ＬｎでＮウェル領域２０とＰウェル領域３０を形成することで、限りなくデッドスペースを削減したセンスアンプ領域３を有するＤＲＡＭ回路２００が実現できる。
このような構成にすることで、オーバードライブ用のＰＭＯＳトランジスタＱＰ４が形成されるＰＭＯＳトランジスタ領域２３が加わったとしても、実施の形態１と同様、各ウェル領域のデッドスペースを削減できる。よって、Ｘ方向において各素子間の配置密度を高めることができ、センスアンプ領域３の幅Ｌ２００を短縮することができる。このため、実施の形態１と同様、センスアンプ領域３の面積を縮小することができ、結果としてＤＲＡＭ回路２００のチップ面積を削減できる。
また、ドライバトランジスタＱＰ３、ＱＰ４、ＱＮ３が形成されるトランジスタ領域２２、３２は、ＰＭＯＳトランジスタＱＰ１、ＱＰ２、ＮＭＯＳトランジスタＱＮ１、ＱＮ２が形成されるＰＭＯＳトランジスタ領域２１、ＮＭＯＳトランジスタ領域３１間に配置されるため、実施の形態１と同様、配線抵抗が増大する問題も解決できる。
発明の実施の形態３
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１、２と同様、本発明の半導体記憶装置をＤＲＡＭ回路に適用したものである。図６に本実施の形態３にかかる半導体記憶装置のＤＲＡＭ回路３００の構成の一例を示す。なお、図に示された符号のうち、図１、図３と同じ符号を付した構成は、図１、図３と同じか又は類似の構成を示している。本実施の形態３と実施の形態２の異なる点は、ＰＭＯＳトランジスタＱＰ４が形成されるＰＭＯＳトランジスタ領域２３の配置場所である。よって、本実施の形態３では、その部分を重点的に説明し、その他の実施の形態２と同様の部分は説明を省力する。
本実施の形態３のＤＲＡＭ回路３００では、ＰＭＯＳトランジスタＱＰ４が実施の形態２より更に大きな電流で駆動される。よって、ＰＭＯＳトランジスタＱＰ４が形成されるＰＭＯＳトランジスタ領域２３が大きくなり、図３のドライバトランジスタ配列領域５４に配置することが難しい場合を想定している。このような場合、図６に示すように、ＰＭＯＳトランジスタ領域２２、ＮＭＯＳトランジスタ領域３２が配列されるドライバトランジスタ配列領域５３と、Ｐ型センスアンプ配列５１との間のドライバトランジスタ配列領域５５にＰＭＯＳトランジスタ領域２３を列状に配列する。
以上、ＰＭＯＳトランジスタ領域２３が大きくなると、実施の形態２のＤＲＡＭ回路２００のように、ＰＭＯＳトランジスタ領域２３が、ＰＭＯＳトランジスタ領域２２、ＮＭＯＳトランジスタ領域３２と同一方向の列状に配列できなくなる。このような場合であっても、ＰＭＯＳトランジスタ領域２２、ＮＭＯＳトランジスタ領域３２はドライバトランジスタ配列領域５５に配列される。このため、実施の形態１と同様の効果を得ることができる。つまり、Ｘ方向において各素子間の配置密度を高めることができ、センスアンプ領域３の幅Ｌ３００を短縮することができる。よって、実施の形態１と同様、センスアンプ領域３の面積を縮小することができ、結果としてＤＲＡＭ回路３００のチップ面積を削減できる。また、配線抵抗が増大する問題も実施の形態２と同様な理由で解決できる。
発明の実施の形態４
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。この実施の形態４は、実施の形態１、２、３と同様、本発明の半導体記憶装置をＤＲＡＭ回路に適用したものである。図７に本実施の形態４にかかる半導体記憶装置のＤＲＡＭ回路４００の構成の一例を示す。なお、図に示された符号のうち、図１、図３、図６と同じ符号を付した構成は、図１、図３、図６と同じか又は類似の構成を示している。本実施の形態４と実施の形態２、３の異なる点は、ＰＭＯＳトランジスタＱＰ３、ＱＰ４のドレインを互いに共用する構成とした点である。よって、本実施の形態４では、その部分を重点的に説明し、その他の実施の形態２、３と同様の部分は説明を省力する。
図７に示すように、ＤＲＡＭ回路３００は、チップのセンスアンプ領域３に、Ｎウェル領域２０と、Ｐウェル領域３０を有する。Ｎウェル領域２０は、ＰＭＯＳトランジスタが形成されるＰＭＯＳトランジスタ領域２１、２４を有する。Ｐウェル領域３０は、ＮＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ領域３１、３３を有する。ＰＭＯＳトランジスタ領域２１、ＮＭＯＳトランジスタ領域３１は、実施の形態１と同様なため、説明は省略する。ＰＭＯＳトランジスタ領域２４には、ドライバトランジスタのＰＭＯＳトランジスタＱＰ３、ＱＰ４が形成される。ＮＭＯＳトランジスタ領域３３には、ドライバトランジスタのＮＭＯＳトランジスタＱＮ３が形成される。
ここで、ＰＭＯＳトランジスタ領域２４の断面図を図８に示す。この断面図は、図７の線Ｖ１−Ｖ２で切断する面をＹ方向から見たものである。上述したように、ＰＭＯＳトランジスタ領域２４には、ＰＭＯＳトランジスタＱＰ３及びＱＰ４が形成されている。図８の鎖線枠ＱＰ３で示した箇所がＰＭＯＳトランジスタＱＰ３であり、鎖線枠ＱＰ４で示した箇所がＰＭＯＳトランジスタＱＰ４である。図８に示すように、ＰＭＯＳトランジスタＱＰ３は、Ｎウェル領域２０上にゲート酸化膜（不図示）を介して形成されるゲート電極６１と、そのゲート電極の両側に形成されるＰ型のソース拡散領域６４とドレイン拡散領域６３からなる。同様に、ＰＭＯＳトランジスタＱＰ４は、Ｎウェル領域２０上にゲート酸化膜（不図示）を介して形成されるゲート電極６２と、そのゲート電極の両側に形成されるＰ型のソース拡散領域６５とドレイン拡散領域６３からなる。よって、ドレイン拡散領域６３はノードＡ、ソース拡散領域６４、６５は、それぞれ電源電圧端子ＶＤＤ、ＶＤＤ＿ＯＤに接続される。ゲート電極６１、６２は、それぞれセンスアンプ制御信号ＳＥＰ１、ＳＥＰ２が入力される。
上述したように、ＰＭＯＳトランジスタＱＰ３及びＱＰ４は、ドレイン拡散領域６３を共通ドレインとして利用している。このため、ＰＭＯＳトランジスタ領域２４だけで２つ分のＰＭＯＳトランジスタを形成可能である。更に、図８に示すように、ゲート電極６１、６２をＸ方向に並べ、そのゲート電極６１、６２間のドレイン拡散領域６３を共通ドレインとすることで、Ｘ方向に対してＰＭＯＳトランジスタＱＰ３及びＱＰ４を別々のＰＭＯＳトランジスタ領域に形成するより短くすることができる。
なお、ＮＭＯＳトランジスタ領域３３は、逆の導電型で同様の構成となっているため説明は省略する。但し、ＮＭＯＳトランジスタ領域３３上に形成されるゲート電極には、センスアンプ制御信号ＳＥＮが入力される。
以上、上述したようなＰＭＯＳトランジスタ領域２４とＮＭＯＳトランジスタ領域３３が、図８に示すドライバトランジスタ配列領域５６に配列される。このドライバトランジスタ配列領域５６は、Ｐ型センスアンプ配列５１とＮ型センスアンプ配列５２の間にある。このような構成にすることで、オーバードライブ用のＰＭＯＳトランジスタＱＰ４がある程度大きい場合であっても、実施の形態３のＤＲＡＭ回路４００のように、ＰＭＯＳトランジスタ領域を２列構成にしなくてよい。このため、ドレイン領域分のＸ方向の幅や素子間隔分の幅を削減できる。よって、ＤＲＡＭ回路３００に対してＸ方向において各素子間の配置密度を更に高めることができ、センスアンプ領域３の幅Ｌ４００を短縮することができる。このため、実施の形態１乃至４と同様、センスアンプ領域３の面積を縮小することができ、結果としてＤＲＡＭ回路４００のチップ面積を削減できる。また、配線抵抗が増大する問題も実施の形態２と同様な理由で解決できる。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２乃至４では、ＮＭＯＳトランジスタ領域３３のドレイン・ソース拡散領域をＸ方向に並べるように形成している。しかし、図９に示すＤＲＡＭ回路５００のように、ＮＭＯＳトランジスタ領域３３のドレイン・ソース拡散領域をＹ方向に並べるように形成してもよい。この場合、ＤＲＡＭ回路５００のように、ＰＭＯＳトランジスタ領域２３、２４が大きい面積を必要としても、ＮＭＯＳトランジスタ領域３３をドライバトランジスタ配列領域５７に配列させることができる。
また、実施の形態２乃至４では、ＰＭＯＳトランジスタＱＰ１、ＱＰ２の駆動側だけにオーバードライブ用のＰＭＯＳトランジスタＱＰ４を用いているが、逆にＮＭＯＳトランジスタＱＮ１、ＱＮ２の駆動側のオーバードライブ用のＮＭＯＳトランジスタを用いてもよい。この場合、そのオーバードライブ用のＮＭＯＳトランジスタを形成するＮＭＯＳトランジスタ領域が、ＰＭＯＳトランジスタ領域２３、２４と同様な配列でＰウェル領域３０に配置される。
実施の形態１にかかる半導体記憶装置の構成の一例である。 実施の形態１にかかる半導体記憶装置の接続関係を示す図である。 実施の形態２にかかる半導体記憶装置の構成の一例である。 実施の形態２にかかる半導体記憶装置の回路図である。 実施の形態２にかかるセンスアンプのタイミングチャートである。 実施の形態３にかかる半導体記憶装置の構成の一例である。 実施の形態４にかかる半導体記憶装置の構成の一例である。 実施の形態４にかかる半導体記憶装置の断面の構成である。 その他の実施の形態にかかる半導体記憶装置の構成の一例である。 一般的なＤＲＡＭ回路の構成の模式図である。 従来の半導体記憶装置の構成の一例である。 一般的なセンスアンプの回路図である。
符号の説明
１００、２００、３００、４００、５００ ＤＲＡＭ回路
２ メモリセルアレイ領域
３ センスアンプ領域
４ ワード線ドライバ領域
２０ Ｎウェル領域
２１、２２、２３、２４ ＰＭＯＳトランジスタ領域
３０ Ｐウェル領域
３１、３２、３３ ＮＭＯＳトランジスタ領域
５０ 境界線（素子分離領域）
５１ Ｐ型センスアンプ配列
５２ Ｎ型センスアンプ配列
５３、５４、５５、５６ ドライバトランジスタ配列領域
６１、６２ ゲート電極
６３ ドレイン拡散領域
６４、６５ ソース拡散領域
ＱＰ１〜ＱＰ４ ＰＭＯＳトランジスタ
ＱＮ１〜ＱＮ３ ＮＭＯＳトランジスタ
ＳＡ１、ＳＡ２、・・・ センスアンプ

Claims (9)

  1. メモリセルが接続されるビット線を駆動するセンスアンプと、
    前記センスアンプに対して電源を供給するドライバトランジスタとを有する半導体記憶装置であって、
    前記センスアンプは、列状に配置されて、第１導電型のトランジスタが配列する第１のセンスアンプ列と第２導電型のトランジスタが配列する第２のセンスアンプ列を構成し、
    前記ドライバトランジスタは、前記第１のセンスアンプ列と前記第２のセンスアンプ列の間において、前記第１のセンスアンプ列に対応する第１導電型の第１のドライバトランジスタと、前記第２のセンスアンプ列に対応する第２導電型の第２のドライバトランジスタを含む少なくとも一列のトランジスタ列を構成し、
    前記第１のドライバトランジスタが形成されている第２導電型の第１のウェルは、前記第２のドライバトランジスタがそれぞれ形成されている二つの第１導電型の第２のウェルに挟まれるように配置される半導体記憶装置。
  2. 前記第１のセンスアンプ列の第１導電型のトランジスタは、前記第１のドライバトランジスタが形成される前記第１のウェルに形成され、
    前記第２のセンスアンプ列の第２導電型のトランジスタは、前記第２のドライバトランジスタが形成される前記第２のウェルに形成される請求項１に記載の半導体記憶装置。
  3. 前記第１のウェルは、前記第２のウェル側に突出した複数の凸状領域を離反して設け、
    前記第２のウェルは、前記第１のウェル側に突出した複数の凸状領域を、前記第１のウェルの凸状領域の間に設け、
    前記第１のウェルの凸状領域に前記第１のドライバトランジスタが形成され、前記第２のウェルの凸状領域に前記第２のドライバトランジスタが形成される請求項２に記載の半導体記憶装置。
  4. 前記ドライバトランジスタは、前記第１のセンスアンプ列と前記第２のセンスアンプ列の間において、前記第１のセンスアンプ列に対応する第１導電型の第３のドライバトランジスタを更に有し、前記第１乃至第３のドライバトランジスタを含む少なくとも一列のトランジスタ列を構成する請求項１に記載の半導体記憶装置。
  5. 前記第１のドライバトランジスタと前記第３のドライバトランジスタは、ドレインもしくはソースを共用し、前記第２のドライバトランジスタを含むトランジスタ列と同じ列に配置される請求項４に記載の半導体記憶装置。
  6. 前記ドライバトランジスタは、前記第１のセンスアンプ列と前記第２のセンスアンプ列の間において、前記第１のセンスアンプ列に対応する第１導電型の第３のドライバトランジスタを更に有し、
    前記第３のドライバトランジスタは、前記第１のドライバトランジスタと前記第２のドライバトランジスタを含むトランジスタ列と異なる列に配置される請求項１に記載の半導体記憶装置。
  7. 前記第１のドライバトランジスタは、前記第１のセンスアンプ列の第１導電型のトランジスタに対して第１の電源電圧を供給し、
    前記第３のドライバトランジスタは、前記第１のセンスアンプ列の第１導電型のトランジスタに対して前記第１の電源電圧よりも高い、もしくは、低い電圧を供給する請求項４から請求項６のいずれか１項に記載の半導体記憶装置。
  8. 前記第１のドライバトランジスタ及び前記第３のドライバトランジスタ及び前記第１のセンスアンプ列の第１導電型のトランジスタは、同じ第２導電型の第１のウェルに形成され、
    前記第２のドライバトランジスタ及び前記第２のセンスアンプ列の第２導電型のトランジスタは、第１導電型の第２のウェルに形成される請求項４から請求項７のいずれか１項に記載の半導体記憶装置。
  9. 前記第１のウェルは、前記第２のウェル側に突出した複数の凸状領域を離反して設け、
    前記第２のウェルは、前記第１のウェル側に突出した複数の凸状領域を、前記第１のウェルの凸状領域の間に設け、
    前記第１のウェルの凸状領域に、前記第１のドライバトランジスタ、もしくは、前記第１のドライバトランジスタ及び前記第３のドライバトランジスタが形成され、前記第２のウェルの凸状領域に前記第２のドライバトランジスタが形成される請求項８に記載の半導体記憶装置。
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